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KR100308191B1 - 빌트-인패럴테스트회로를구비한반도체메모리장치 - Google Patents

빌트-인패럴테스트회로를구비한반도체메모리장치 Download PDF

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KR100308191B1
KR100308191B1 KR1019980019585A KR19980019585A KR100308191B1 KR 100308191 B1 KR100308191 B1 KR 100308191B1 KR 1019980019585 A KR1019980019585 A KR 1019980019585A KR 19980019585 A KR19980019585 A KR 19980019585A KR 100308191 B1 KR100308191 B1 KR 100308191B1
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KR
South Korea
Prior art keywords
clock signal
output
internal clock
input
test
Prior art date
Application number
KR1019980019585A
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KR19990086566A (ko
Inventor
김남종
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to TW087121512A priority patent/TW446956B/zh
Priority to DE19908513A priority patent/DE19908513A1/de
Priority to GB9905023A priority patent/GB2337824B/en
Priority to US09/315,255 priority patent/US6421797B1/en
Priority to JP15033199A priority patent/JP4216405B2/ja
Publication of KR19990086566A publication Critical patent/KR19990086566A/ko
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

여기에 개시되는 반도체 메모리 장치는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 적어도 하나의 입/출력 패드와; 상기 메모리 셀 어레이에 전기적으로 연결된 복수 개의 입/출력 라인 쌍들과; 상기 입/출력 라인 쌍들은 복수 개의 그룹들로 나누어지며; 외부 클럭 신호를 받아들여서 제 1 및 제 2 내부 클럭 신호들을 발생하는 내부 클럭 발생 회로와; 웨이퍼 테스트 동작 모드 동안에 적어도 2개의 선택된 그룹들의 입/출력 라인 쌍들을 통해서 상기 메모리 셀들로부터 복수 개의 셀 데이터를 동시에 독출하는 독출 회로를 포함한다. 또한, 본 발명의 반도체 메모리 장치는 상기 독출 회로와 상기 입/출력 패드 사이에 연결되며, 상기 독출 회로로부터 상기 2개의 선택된 그룹들에 대응하는 셀 데이터들을 받아들이고 상기 외부 클럭 신호의 한 사이클 동안에 상기 제 1 및 제 2 내부 클럭 신호들에 응답해서 2개의 테스트 데이터 신호들을 차례로 상기 입/출력 패드로 출력하는 패럴 테스트 회로를 포함한다. 이로써, 웨이퍼 단계에서 소요되는 테스트 시간이 단축될 수 있고, 그것에 의해서 반도체 메모리 장치의 테스트 비용을 절감할 수 있다.

Description

빌트-인 패럴 테스트 회로를 구비한 반도체 메모리 장치(A SEMICONDUCTOR MEMORY DEVICE WITH BUILT-IN PARALLEL TEST CIRCUIT)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 테스트 시간을 단축시킬 수 있는 패럴 테스트 회로를 구비한 반도체 메모리 장치에 관한 것이다.
현재의 반도체 메모리 장치에 있어서, 대용량/초고속화 경향이 가속화되고 있다. 특히, 현재의 반도체 메모리 장치의 가장 큰 특징은 집적도를 높이는 반도체 기술의 개발에 따라 대용량화가 매우 빠르게 진행되고 있다는 것이다. 집적도가 높아짐에 따라 가장 큰 문제는 테스트에 관련된 비용의 증가이다. 테스트 비용 증가에 관련된 요인들중 하나인 테스트 시간을 단축하기 위해서, 최근의 다이나믹 랜덤 액세스 메모리들 (DRAMs)은 복수 개의 비트들의 패럴 테스트 (parallel test)를 수행하는 패럴 비트 테스트 스킴 (parallel bit test scheme)을 가진다.
이 패럴 비트 테스트 스킴은 메모리 기능을 테스트하기 위해서 한번에 하나의 비트를 기입/독출하는 동작을 수행하는 대신에 1비트 구조를 가지는 DRAM의 복수 개의 비트들을 액세스하는 것이다. 또는, 그것은 멀티-비트 구조를 가지는 DRAM에 관련된 입력들/출력들 (I/O)의 수보다 더 많은 비트들을 액세스하는 것이다. 그것에 의해서 많은 비트들에 대한 여러 가지 기능들을 동시에 테스트할 수 있다. 즉, 이 테스트 스킴은 n-비트 메모리 셀들에 동일한 데이터를 동시에 기입하고, 각 데이터가 기입된 데이터와 일치하는 지의 여부를 결정하기 위한 독출 모드에서 상기 n-비트 데이터를 독출하고, 그리고 일치/불일치 결과에 따라 "1" 또는 "0"을 출력한다. 상기 일치/불일치 결과를 기준하여 이 분야에 잘 알려진 리던던시 스킴 (redundancy scheme)에 따라 결합이 생긴 셀들은 리던던트 셀들로 대체된다.
이 패럴 비트 테스트 스킴은 모든 비트들을 액세스하기 위한 사이클들의 수를 1/n (n:비트들의 수)으로 줄일 수 있고 그리고 테스트 시간을 단축시킬 수 있다. 하지만, 메모리 용량이 증가되면 될수록, 전술한 패럴 비트 테스트 모드의 테스트 시간 역시 더욱 증가된다. 따라서, 웨이퍼 단계에서 테스트 시간을 단축시킬 수 있는 새로운 패럴 비트 테스트 스킴이 요구되고 있다.
따라서 본 발명의 목적은 웨이퍼 단계에서 테스트 시간을 단축시킬 수 있는 패럴 테스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명에 따른 패럴 테스트 회로를 구비한 반도체 메모리 장치의 구성도;
도 2는 도 1에 도시된 본 발명의 바람직한 실시예에 따른 패럴 테스트 회로의 구성도; 그리고
도 3은 본 발명에 따른 패럴 테스트 동작을 설명하기 위한 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
1 : 디램 칩 100 : 메모리 셀 어레이
102 : 감지 증폭기 110 : 행 어드레스 디코더
120 : 열 어드레스 디코더 130 : 내부 클럭 발생 회로
140 : 독출 회로 150 : 기입 회로
160 : 제 1 출력 버퍼 170 : 패럴 테스트 회로
171, 173 : 비교 회로 172, 174 : 홀딩 회로
175 : 제 2 출력 버퍼
[구성]
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 복수개의 메모리 셀들을 가지는 메모리 셀 어레이와; 적어도 하나의 입/출력 패드와; 상기 메모리 셀 어레이에 전기적으로 연결된 복수 개의 입/출력 라인 쌍들과; 상기 입/출력 라인 쌍들은 복수 개의 그룹들로 나누어지며; 외부 클럭 신호를 받아들여서 제 1 및 제 2 내부 클럭 신호들을 발생하는 내부 클럭 발생 수단과; 웨이퍼 테스트 동작 모드 동안에 적어도 2개의 선택된 그룹들의 입/출력 라인 쌍들을 통해서 상기 메모리 셀들로부터 복수 개의 셀 데이터를 동시에 독출하는 독출 수단 및; 상기 독출 수단과 상기 입/출력 패드 사이에 연결되며, 상기 독출 수단으로부터 상기 2개의 선택된 그룹들에 대응하는 셀 데이터들을 받아들이고 상기 외부 클럭 신호의 한 사이클 동안에 상기 제 1 및 제 2 내부 클럭 신호들에 응답해서 2개의 테스트데이터 신호들을 차례로 상기 입/출력 패드로 출력하는 패럴 테스트 회로를 포함한다.
이 실시예에 있어서, 상기 제 1 내부 클럭 신호는 상기 외부 클럭 신호의 상승 에지에 동기되고, 상기 제 2 내부 클럭 신호는 상기 외부 클럭 신호의 하강 에지에 동기된다.
이 실시예에 있어서, 상기 패럴 테스트 회로는, 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 상기 테스트 데이터 신호들 중 하나를 발생하는 제 1 검출 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 다른 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 상기 테스트 데이터 신호들 중 다른 하나를 발생하는 제 2 검출 수단과; 상기 외부 클럭 신호의 사이클의 제 1 반주기 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 제 1 검출 수단으로부터의 상기 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 1 출력 수단 및; 상기 외부 클럭 신호의 사이클의 제 2 반주기 동안에 상기 제 2 내부 클럭 신호에 응답해서 상기 제 2 검출 수단으로부터의 상기 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 2 출력 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 검출 수단들 각각은, N개의 입력들 및 하나의 출력을 가지는 N-비트 비교기를 포함한다.
이 실시예에 있어서, 상기 제 1 검출 수단과 상기 제 1 출력 수단 사이에 연결된 제 1 래치 회로 및; 상기 제 2 검출 수단과 상기 제 2 출력 수단 사이에 연결된 제 2 래치 회로를 부가적으로 포함하며, 상기 제 1 및 제 2 래치 회로들은 상기 제 1 내부 클럭 신호에 동시에 동기된다.
이 실시예에 있어서, 모드 레지스트 세트 (MRS) 회로를 부가적으로 포함하며, 상기 독출 수단은 정상 동작 모드 동안에 상기 모드 레지스트 셋트의 제어에 따라 상기 제 1 출력 수단을 통해서 상기 입/출력 패드에 연결된다.
본 발명의 다른 특징에 의하면, 복수 개의 메모리 셀들을 가지는 메모리 셀어레이와; 상기 메모리 셀 어레이에 전기적으로 연결된 복수 개의 입/출력 라인 쌍들과; 상기 입/출력 라인 쌍들은 복수 개의 그룹들로 나누어지며; 외부 클럭 신호를 받아들여서 제 1 및 제 2 내부 클럭 신호들을 발생하는 내부 클럭 발생 수단과; 상기 제 1 내부 클럭 신호는 상기 외부 클럭 신호의 상승 에지에 동기되고, 상기 제 2 내부 클럭 신호는 상기 외부 클럭 신호의 하강 에지에 동기되며; 웨이퍼 테스트 동작 모드 동안에 적어도 2개의 선택된 그룹들의 입/출력 라인 쌍들을 통해서 상기 메모리 셀들로부터 복수 개의 셀 데이터를 동시에 독출하는 독출 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 적어도 2개의 선택된 그룹들 중 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 제 1 테스트 데이터 신호를 발생하는 제 1 검출 수단과; 상기 외부 클럭 신호의 사이클의 제 1 반주기 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 제 1 검출 수단으로부터의 상기 제 1 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 1 출력 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 다른 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 제 2 테스트 데이터 신호를 발생하는 제 2 검출 수단 및; 상기 외부 클럭 신호의 사이클의 제 2 반주기 동안에 상기 제 2 내부 클럭 신호에 응답해서 상기 제 2 검출 수단으로부터의 상기 제 2 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 2 출력 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 검출 수단들 각각은, N개의 입력들 및 하나의 출력을 가지는 N-비트 비교기를 포함한다.
이 실시예에 있어서, 상기 제 1 검출 수단과 상기 제 1 출력 수단 사이에 연결된 제 1 래치 회로 및; 상기 제 2 검출 수단과 상기 제 2 출력 수단 사이에 연결된 제 2 래치 회로를 부가적으로 포함하며, 상기 제 1 및 제 2 래치 회로들은 상기 제 1 내부 클럭 신호에 동시에 동기된다.
이 실시예에 있어서, 모드 레지스트 세트 (MRS) 회로를 부가적으로 포함하며, 상기 독출 수단은 정상 동작 모드 동안에 상기 모드 레지스트 셋트의 제어에 따라 상기 제 1 출력 수단을 통해서 상기 입/출력 패드에 연결된다.
[작용]
이와 같은 장치에 있어서, 한 사이클의 외부 클럭 신호 내에서 2개의 패럴 테스트 데이터가 하나의 입/출력 패드를 통해서 출력된다.
[실시예]
본 발명의 신규한 반도체 메모리 장치에는, 도 2를 참조하면, 패럴 테스트회로 (170)가 제공된다. 상기 패럴 테스트 회로 (170)는 외부 클럭 신호 (XCLK)의 한 사이클 내에서 2 개의 테스트 데이터 신호들 (TDS1) 및 (TDS2)을 발생하여 하나의 입/출력 패드로 차례로 출력한다. 그 결과, 웨이퍼 단계에서 소요되는 테스트 시간이 종래에 비해서 적어도 절반으로 단축될 수 있고, 그것에 의해서 반도체 메모리 장치의 테스트 비용을 절감할 수 있다.
도 1은 본 발명에 따른 반도체 메모리 장치로서 테스트 메카니즘을 포함하는 DRAM 칩 (1)의 개략적인 구성을 보여준다. 도 1에서, DRAM 칩 (1)은 메모리 셀 어레이(memory cell array) (100), 상기 메모리 셀 어레이 (100)에 연결된 행 어드레스 디코더 (row address decoder) (110) 및 열 어드레스 디코더 (columu address decoder) (120)를 포함한다.
상기 메모리 셀 어레이 (100)는 입/출력 라인 (I/OB)에 연결된 소오스를 가지는 NMOS 트랜지스터 (MN1), 입/출력 라인 (I/O)에 연결된 소오스를 가지는 NMOS 트랜지스터 (MN2), 상기 NMOS 트랜지스터들 (MN1) 및 (MN2)의 드레인들에 연결되고 비트 라인들 (BL) 및 (BLB)의 전위차를 비교하기 위한 감지 증폭기 (sense amplifier) (102), 비트 라인 (BL)에 연결된 소오스를 가지는, 커패시터 (C)가 드레인에 연결된, NMOS 트랜지스터 (MN3)를 포함한다. 상기 커패시터 (C)와 상기 NMOS 트랜지스터 (MN3)는 하나의 메모리 셀 (one memory cell)을 구성한다. NMOS 트랜지스터들 (MN1) 및 (MN2)의 게이트들은 상기 열 어드레스 디코더 (120)에 공통으로 연결된다. 도 1에는, 메모리 셀 어레이 (100)의 일부 구성이 도시되어 있다. 내부 클럭 발생 회로 (an internal clock generating circuit) (130)는 소정의 주파수를 가지는 외부 클럭 신호 (external clock signal; XCLK)에 동기된 제 1 및 제 2 내부 클럭 신호들 (PCLK) 및 (PCLKB)을 발생한다. 상기 제 1 내부 클럭 신호 (PCLK)는 상기 외부 클럭 신호 (XCLK)의 상승 에지 (rising edge)에 동기되고 그리고 상기 제 2 내부 클럭 신호 (PCLKB)는 상기 외부 클럭 신호 (XCLK)의 하강 에지에 동기된다. 여기서, 상기 내부 클럭 발생 회로 (130)는 외부 클럭 신호 (XCLK)와 그것에 상보적인 외부 클럭 신호 (XCLKB)을 동시에 제공받을 수 있다.
상기 입/출력 라인들 (I/O) 및 (I/OB)에는, 게다가, 데이터를 독출하기 위한 독출 회로 (read circuit) (140) 및 데이터를 기입하기 위한 기입 회로 (write circuit) (150)가 연결된다. 상기 독출 회로 (140)는 DQ 패드 (도시되지 않은 데이터 입력/출력 핀에 연결됨)로 상기 독출된 데이터를 출력하기 위한 제 1 출력 버퍼 (a first output buffer) (160)에 연결된다. 정상적인 동작 모드 동안에, 상기 독출 회로 (140)는, 도면에는 도시되지 않았지만, 모드 레지스트 셋트 (mode resist set; MRS)에 제어되어서 입출력 라인들 (I/O) 및 (I/OB)을 통해서 메모리 셀 어레이 (100)로부터 제공되는 셀 데이터를 상기 제 1 출력 버퍼 (160)로 출력한다. 이때, 상기 제 1 출력 버퍼 (160)는 상기 제 1 내부 클럭 신호 (PCLK)에 동기 되어서 상기 셀 데이터를 DQ 패드로 출력한다. 이와 반대로, 상기 독출 회로(140)는, 패럴 테스트 동작 모드 (parallel test mode of operation) 동안에, MRS에 제어되어서 상기 셀 데이터를 상기 제 1 출력 버퍼 (160) 대신에 패럴 테스트 회로(parallel test circuit) (170)로 출력한다. 도 1은 단지 한 쌍의 입출력 라인들 (I/O) 및 (I/OB)에 관련된 구성만을 보여준다.
상기 독출 회로 (140), 상기 제 1 출력 버퍼 (160) 및 상기 DQ 패드에는, 상기 패럴 테스트 회로 (170)가 연결되고 그리고 제 1 및 제 2 내부 클럭 신호들 (PCLK) 및 (PCLKB)에 응답하여 동작된다. 상기 패럴 테스트 회로 (170)에 대한 본 발명의 바람직한 실시예에 따른 구성이 도 2에 도시되어 있다. 도 3은 본 발명에 따른 패럴 테스트 동작을 설명하기 위한 신호들의 타이밍을 보여주는 도면이다.
이제 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 패럴 테스트 회로(170)는 2 개의 비교 회로들 (first and second comparison circuits) (171) 및 (173), 2 개의 홀딩 회로들 (first and second holding circuits) (172) 및 (174), 그리고 제 2 출력 버퍼 (175)를 포함한다. 상기 비교 회로들 (171) 및 (173)은 각각 n개의 입력들 및 하나의 출력을 가지는 N-비트 비교기를 포함한다. 상기 홀딩 회로들 (172) 및 (174)은, 일 예로서, 이 분야에 잘 알려진 2 개의 래치된 인버터들로 쉽게 구현될 수 있다.
웨이퍼 단계에서 DRAM 칩이 테스트될 때, 도 1의 NMOS 트랜지스터들 (MN1) 및 (MN2)에 연결된 하나의 라인 (이하, 열 선택 라인 (column selection line;CSL)이라 칭함)에 의해서 n개 (본 실시예에서, n=4)의 감지 증폭기들 (102)이 동시에 선택되도록 설계되었다고 가정하자. 이러한 가정하에서, 패럴 테스트 동작 모드시 하나의 열 선택 라인이 선택되면, 도 1의 독출 회로 (140)는 4쌍의 입출력 라인들(이하, 그룹이라 칭함)을 통해서 메모리 셀 어레이 (100)로부터 셀 데이터들을 독출한다.
상기 비교 회로 (171)는 도 1의 내부 클럭 발생 회로 (130)로부터 공급되는 제 1 내부 클럭 신호 (PCLK)에 응답하여서 상기 독출 회로 (140)로부터 제공되는 n-비트 (n=4)의 제 1 패럴 비트 테스트 데이터들 (PBTDn0)이 동일한 로직 상태 (logic state)에 있는 지의 여부를 비교하고, 그 비교 결과로서 1 비트 (예컨대, 로직 '1' 또는 로직 '0')의 제 1 테스트 데이터 신호 (TDS1)를 발생한다. 이와 동시에, 비교 회로 (173)는 상기 내부 클럭 발생 회로 (130)로부터 공급되는 제 1 내부 클럭 신호 (PCLK)에 응답하여서 상기 독출 회로 (140)로부터 제공되는 n-비트의 제 2 패럴 비트 테스트 데이터들 (PBTDn1)이 동일한 로직 상태에 있는 지의 여부를 비교한다. 그리고, 상기 회로 (173)는 그 비교 결과로서 1 비트 (로직 '1' 또는 로직 '0')의 제 2 테스트 데이터 신호 (TDS2)를 발생한다.
상기 비교 회로들 (171) 및 (173)으로 제공되는 제 1 및 제 2 패럴 비트 데이터들 (PBTDn0) 및 (PBTDn1)은 상기 독출 회로 (140)로부터 동시에 제공된다. 이것은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 하나의 열선택 라인에 의해서 2개의 그룹들이 선택되도록 함으로써 쉽게 구현될 수 있다.
그 다음에, 제 1 및 제 2 홀딩 회로들 (172) 및 (174)은 제 1 내부 클럭 신호 (PCLK)에 응답해서 상기 제 1 및 제 2 비교 회로들 (171) 및 (173)로부터 제공되는 제 1 및 제 2 테스트 데이터 신호들 (TDS1) 및 (TDS2)을 각각 래치한다. 제 1 출력 버퍼 (160)는 상기 제 1 내부 클럭 신호 (PCLK)에 응답해서 제 1 홀딩 회로 (172)로부터 출력되는 제 1 테스트 데이터 신호 (TDS1)를 DQ 패드로 출력한다. 그리고, 제 2 출력 버퍼 (175)는 제 2 내부 클럭 신호 (PCLKB)에 응답해서 제 2 홀딩회로 (174)로부터 출력되는 제 2 테스트 데이터 신호 (TDS2)를 상기 DQ 패드로 출력한다.
전술한 바와 같이, 외부 클럭 신호 (XCLK)의 상승 에지 및 하강 에지에 동기된 제 1 및 제 2 내부 클럭 신호들 (PCLK) 및 (PCLKB)이 제 1 및 제 2 출력 버퍼들(160) 및 (175)에 각각 제공된다. 그 결과, 외부 클럭 신호의 한 사이클 내에서, 제 1 및 제 2 테스트 데이터 신호들 (TDS1) 및 (TDS2)은, 도 3에 도시된 바와 같이, 제 1 및 제 2 출력 버퍼들 (160) 및 (175)을 통해서 차례로 DQ 패드로 출력된다. 이것은 제 1 및 제 2 테스트 데이터 신호들 (TDS1) 및 (TDS2)이 외부 클럭 신호 (XCLK)의 한 사이클 내에서 DQ 패드를 통해서 외부로 순차로 출력되게 한다. 따라서, 종래에 비해서 웨이퍼 단계에서 소모되는 테스트 시간이 종래의 그것에 비해서 절반으로 단축될 수 있다.

Claims (10)

  1. 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 적어도 하나의 입/출력 패드와; 상기 메모리 셀 어레이에 전기적으로 연결된 복수 개의 입/출력 라인 쌍들과; 상기 입/출력 라인 쌍들은 복수 개의 그룹들로 나누어지며; 외부 클럭 신호를 받아들여서 제 1 및 제 2 내부 클럭 신호들을 발생하는 내부 클럭 발생 수단과; 웨이퍼 테스트 동작 모드 동안에 적어도 2개의 선택된 그룹들의 입/출력 라인 쌍들을 통해서 상기 메모리 셀들로부터 복수 개의 셀 데이터를 동시에 독출하는 독출 수단 및; 상기 독출 수단과 상기 입/출력 패드 사이에 연결되며, 상기 독출 수단으로 부터 상기 2개의 선택된 그룹들에 대응하는 셀 데이터들을 받아들이고 상기 외부 클럭 신호의 한 사이클 동안에 상기 제 1 및 제 2 내부 클럭 신호들에 응답해서 2개의 테스트 데이터 신호들을 차례로 상기 입/출력 패드로 출력하는 패럴 테스트 회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제 1 내부 클럭 신호는 상기 외부 클럭 신호의 상승 에지에 동기되고, 상기 제 2 내부 클럭 신호는 상기 외부 클럭 신호의 하강 에지에 동기되는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 패럴 테스트 회로는, 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 상기 테스트 데이터 신호들 중 하나를 발생하는 제 1 검출 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 다른 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 상기 테스트 데이터 신호들 중 다른 하나를 발생하는 제 2 검출 수단과; 상기 외부 클럭 신호의 사이클의 제 1 반주기 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 제 1 검출 수단으로부터의 상기 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 1 출력 수단 및; 상기 외부 클럭 신호의 사이클의 제 2 반주기 동안에 상기 제 2 내부 클럭신호에 응답해서 상기 제 2 검출 수단으로부터의 상기 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 2 출력 수단을 포함하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제 1 및 제 2 검출 수단들 각각은, N개의 입력들 및 하나의 출력을 가지는 N-비트 비교기를 포함하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제 1 검출 수단과 상기 제 1 출력 수단 사이에 연결된 제 1 래치 회로 및; 상기 제 2 검출 수단과 상기 제 2 출력 수단 사이에 연결된 제 2 래치 회로를 부가적으로 포함하며, 상기 제 1 및 제 2 래치 회로들은 상기 제 1 내부 클럭 신호에 동시에 동기되는 반도체 메모리 장치.
  6. 제1 또는 제3항에 있어서, 모드 레지스트 세트 (MRS) 회로를 부가적으로 포함하며, 상기 독출 수단은 정상 동작 모드 동안에 상기 모드 레지스트 셋트의 제어에 따라 상기 제 1 출력 수단을 통해서 상기 입/출력 패드에 연결되는 반도체 메모리 장치.
  7. 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와; 상기 메모리 셀 어레이에 전기적으로 연결된 복수 개의 입/출력 라인 쌍들과; 상기 입/출력 라인 쌍들은 복수 개의 그룹들로 나누어지며; 외부 클럭 신호를 받아들여서 제 1 및 제 2 내부 클럭 신호들을 발생하는 내부 클럭 발생 수단과; 상기 제 1 내부 클럭 신호는 상기 외부 클럭 신호의 상승 에지에 동기되고, 상기 제 2 내부 클럭 신호는 상기 외부 클럭 신호의 하강 에지에 동기되며; 웨이퍼 테스트 동작 모드 동안에 적어도 2개의 선택된 그룹들의 입/출력 라인 쌍들을 통해서 상기 메모리 셀들로부터 복수 개의 셀 데이터를 동시에 독출하는 독출 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 적어도 2개의 선택된 그룹들 중 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 제 1 테스트 데이터 신호를 발생하는 제 1 검출 수단과; 상기 외부 클럭 신호의 사이클의 제 1 반주기 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 제 1 검출 수단으로부터의 상기 제 1 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 1 출력 수단과; 상기 웨이퍼 테스트 동작 모드 동안에 상기 제 1 내부 클럭 신호에 응답해서 상기 선택된 그룹들 중 다른 하나에 대응하는 셀 데이터들이 동일한 로직 상태에 있는 지의 여부를 검출하고 그리고 상기 검출 결과로서 제 2 테스트 데이터 신호를 발생하는 제 2 검출 수단 및; 상기 외부 클럭 신호의 사이클의 제 2 반주기 동안에 상기 제 2 내부 클럭 신호에 응답해서 상기 제 2 검출 수단으로부터의 상기 제 2 테스트 데이터 신호를 상기 입/출력 패드로 출력하는 제 2 출력 수단을 포함하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제 1 및 제 2 검출 수단들 각각은, N개의 입력들 및 하나의 출력을 가지는 N-비트 비교기를 포함하는 반도체 메모리 장치.
  9. 제7항에 있어서, 상기 제 1 검출 수단과 상기 제 1 출력 수단 사이에 연결된 제 1 래치 회로 및; 상기 제 2 검출 수단과 상기 제 2 출력 수단 사이에 연결된 제 2 래치 회로를 부가적으로 포함하며, 상기 제 1 및 제 2 래치 회로들은 상기 제 1 내부 클럭 신호에 동시에 동기되는 반도체 메모리 장치.
  10. 제7항에 있어서, 모드 레지스트 세트 (MRS) 회로를 부가적으로 포함하며, 상기 독출 수단은 정상 동작 모드 동안에 상기 모드 레지스트 셋트의 제어에 따라 상기 제 1 출력 수단을 통해서 상기 입/출력 패드에 연결되는 반도체 메모리 장치.
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