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KR920001082B1 - 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 - Google Patents

반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 Download PDF

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KR920001082B1
KR920001082B1 KR1019890008098A KR890008098A KR920001082B1 KR 920001082 B1 KR920001082 B1 KR 920001082B1 KR 1019890008098 A KR1019890008098 A KR 1019890008098A KR 890008098 A KR890008098 A KR 890008098A KR 920001082 B1 KR920001082 B1 KR 920001082B1
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삼성전자 주식회사
김광호
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

내용 없음.

Description

반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
제1도는 본 발명에 따른 회로도.
제2도는 본 발명에 따른 제1도의 데이타 버스 선택기(A1-A4)의 한 부분을 구체적으로 나타낸 회로도.
제3도는 본 발명에 따른 제1도의 클럭발생기(AA1-AA4)의 한 부분을 구체적으로 도시한 회로도.
제4도는 본 발명에 따른 제1도의 개별 데이타 입력 드라이버(B1-B16)의 한 부분을 구체적으로 도시한 회로도.
본 발명은 고밀도 메모리장치에 있어서 병렬 테스트를 위한 라이트(Write) 체인(Chain)회로에 관한 것으로, 특히 한 사이클내에서 라이트할 수 있는 데이타 비트의 수를 데이타 버스의 수에 구애받지 않도록 하면서, 데이타 입출력 라인수와 같은수의 데이타 비트를 동시에 라이트할 수 있는 메모리 테스트용 멀티바이트 광역 병렬(Multibyte Wide parallal) 라이트 회로에 관한 것이다.
일반적으로 메모리장치(예 DRAM…)는 데이타 버스의 수와 동일한 수의 데이타 비트를 병렬로 리드/라이팅 할 수 있도록 구성되어 있다. 그리고 상기 메모리장치의 병렬 라이트 테스트시는 한주기(Cycle)내에서 상기 데이타 버스의 수와 동일한 수의 데이타를 병렬로 라이트할 수 있다.
그러나 상기 메모리장치를 확장하여 상기한 방법으로 병렬로 테스트할시 이에 수반하여 병렬로 라이트할려는 비트를 같이 증가시켜야 한다. 이를 위해 데이타 버스 수를 동시에 증가시켜야 하기 때문에 레이아웃(Layout)이 면적이 대폭 증가된다. 상기 데이타 버스의 증가에 따라 부하(Loading)도 또한 증가하게 되어 테스트하는데 있어 처리속도가 늦어지는 문제점이 있었다.
따라서 본 발명의 목적은 한 사이클내에서 라이트할 수 있는 비트의 수를 데이타 버스의 수에 구애받지 않으면서 데이타 입출력 라인수와 같은수의 데이타를 동시에 라이트하여 테스트할 수 있는 회로를 제공함에 있다.
본 발명의 다른 목적은 기존의 레이아웃 면적과 부하를 증가시키지 않은 상태에서 병렬 라이트 비트수를 대폭 증가시켜서 전체적인 테스트 시간을 감소시킬 수 있는 회로를 제공함에 있다.
상기 목적을 수행하기 위한 본 발명은 각각 한쌍으로 된 다수의 입출력라인을 가진 셀어레이부와, 버퍼 입력제어 클럭단을 통해 입력되는 신호에 따라 데이타 입력 패드의 입력 데이타 또는 데이타 입출력 멀티플렉스 패드를 통해 입력되는 입력데이타를 버퍼링하여 각 한쌍으로 구성된 데이타 버스라인으로 출력하는 데이타 입력버퍼를 구비한 반도체 메모리장치의 병렬 테스트용 라이트 회로에 있어서, 데이타 버스 선택 제어클럭단을 통해 입력되는 신호에 의해 상기 데이타 입력버퍼의 출력단인 데이타 버스 라인을 선택하는 데이타 버스 선택수단과, 테스트모드 인에이블 신호와 칼럼/로우어드레스 신호에 따라 각 개별 데이타 입력 드라이버의 제어클럭을 발생하는 클럭발생기와, 상기 클럭발생기에서 발생되는 클럭에 따라 상기 데이타 버스 선택수단의 각 출력을 각각 드라이빙하여 상기 셀어레이부의 입출력라인과 동일한 수로 연결되어진 모드 입출력라인에 동시에 입력되도록 하는 개별 데이타 드라이버수단으로 구성됨을 특징으로 한다.
이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다. 제1도는 본 발명에 따른 회로도로서, 각각 한쌍(Pair)으로 된 다수의 입출력(I/O)라인(100)을 가진 셀어레이부(10-40)와, 버퍼 입력제어 클럭단(300)을 통해 입력되는 신호에 따라 데이타 입력패드(D5)를 통한 입력 데이타 또는 데이타 입출력 멀티플렉스패드(D1-D4)를 통한 입력 데이타를 버퍼링하여 각각 한쌍으로 구성된 데이타 버스(ABi; AB1-ABn)라인(200)으로 출력하는 데이타 입력버퍼(C1-C4)와, 상기 데이타 입력버퍼(C1-C4)의 출력단과 연결된 데이타(ABi)버스 라인(200)상의 데이타를 데이타 버스 선택 제어클럭단(500)을 통해 입력되는 신호에 따라 선택하는 데이타 버스 선택기(A1-A4)와, 테스트모드 인에이블 신호와 칼럼/로우어드레스 신호에 의해 상기 데이타 버스 선택기(A1-A4)를 통한 각각의 데이타를 입력에 적합하도록 드라이빙하기 위한 제어클럭을 발생하는 클럭발생기(AA1-AA4)와, 상기 클럭발생기(AA1-AA4)에서 발생하는 제어클럭에 따라 상기 데이타 버스 선택기(A1-A4)에서 선택되어 발생되는 신호를 각각 드라이빙하여 상기 셀어레이부(10-40)의 입출력단과 동일한 수로 연결되어진 모드 입출력 라인(100)으로 동시에 출력되도록 하는 개별 데이타드라이버(B1-B16)로 구성된다.
제2도는 본 발명에 따른 제1도의 데이타 버스 선택기(A1-A4)의 한 부분을 구체적으로 나타낸 회로도로서, 한상(A,
Figure kpo00001
)으로 구성된 데이타 버스(ABi; AB1-ABn)를 노아게이트(NO1-NO2)의 각 입력단에 연결하고, 상기 데이타 버스 선택 제어클럭단(500)을 상기 노아게이트(NO1-NO2)의 각각 다른 입력단에 연결하며, 상기 노아게이트(NO1-NO2)의 각 출력단에 인버터(N1,N2)를 연결하여 인버터(N1,N2)의출력단이 상기 개별데이타 입력드라이버(B1-16)에연결되도록 구성된다.
제3도는 본 발명에 따른 제1도의 클럭발생기(AA1-AA4)의 한 부분을 구체적으로 도시한 회로도로서, 칼럼/로우 어드레스신호단(CAi,
Figure kpo00002
,RAi,
Figure kpo00003
)을 낸드게이트(NA1-NA4)의각 입력단에 연결하고, 테스트모드 인에이블단(
Figure kpo00004
)을 낸드게이트(NA5-NA7)의 각 입력단에 연결하며, 상기 낸드게이트(NA1-NA4)의 출력단을 상기 낸드게이트(NA5-NA6) 입력단에 각각 연결하여 상기 개별 데이타 입력 드라이버(B1-B6)의 제어클럭(AAik:AA1k-AAnk)단(400)에 연결되도록 구성한다.
제4도는 본 발명에 따른 제1도의 개별 데이타 입력 드라이버(B1-B6)의 한 부분을 구체적으로 나타낸 회로도로서, 상기 제어클럭(AAik:AA1k-AAnk)단(400)의 소정라인(AAik)이 P모스 트랜지스터(T1,T2)의 게이트단에 연결됨과 동시에 N모스 트랜지스터(T5,T6)의 게이트단을 연결하고, 상기 데이타 버스선택기(A1-A4)의 출력단(201)인한쌍(A′,
Figure kpo00005
)의 상기 N모스 트랜지스터(T5,T6)의 소오스단을 연결하고, 상기 LP,N모스 트랜지스터(T,T2,T5,T6)의 각 드레인단과 결합된 제1,2노드(41,42)로부터 상기 제1노드(41)에 P모스 트랜지스터(T3)의 게이트와 인버터(N62)의 입력단을 연결하고, 상기 제2노드(42)에는 P모스 트랜지스터(T4)의 게이트와 인버터(N61)의 입력단을 연결한다. 상기 인버터(N61,N62)의 출력단이 N모스 트랜지스터(T7,T8)의 게이트를 연결하고, 상기 P,N모스 트랜지스터(T3,T7)의 각 드레인단에 제3노드(43)가 되고, 그리고 상기 P,N모스 트랜지스터(T4,T8)의 드레인단이 제4노드(44)가 되며, 상기 제3,4노드(43,44)는 상기 입출력라인(100)의 한 라인이 되고, 이를 셀어레이부(10-40)의 비트라인에 접속시켜 메모리셀을 억세스한다.
따라서 본 발명의 구체적 일실시예를 제1-4도를 참조하여 상세히 설명하면, 다수의 셀어레이부(10-40)중 엑티베이트(Activate)되는 두개의 셀어레이부(10-40)를 제1도와 같이 도시하였다. 상기 각 셀어레이부(10-40)에 다수의 데이타 입출력 라인(100)이 상기 셀어레이부(10-40)의 비트라인에 접속되어 메모리셀을 억세스할 수 있도록 구성되어 있다.
각각의 데이타 입출력라인(100)는 개별 데이타 입력 드라이버(B1-B16)의 출력에 의해 구동되며, 각 그룹의 개별 데이타 입력 드라이버(B1-B16)는 클럭발생기(AA1-AA4)에 발생되는 제어클럭에 따라 데이타버스 선택기(A1-A4)에서 선택된 데이타를 입력받으며, 상기 데이타 버스 선택기(A1-A4)는 데이타 선택 제어클럭단(500)을 통해 입력되는 클럭에 의해 데이타 버스(ABi)라인(200)의 데이타를 선택하여 상기 개별 데이타 입력 드라이버(B1-B16)에 입력한다. 각각의 상기 데이타 버스(ABi)라인(200)에는 데이타 입력버퍼(C1-C4)가 연결되어 있으므로 버퍼제어 클럭단(300)을 통해 입력되는 클럭에 따라 데이타 입력패드(D5) 또는 데이타 입출력 멀티플렉스 패드(D1-D4)를 통해 입력되는 데이타에 의해 상기 데이타 버스(ABi)라인(200)을 구동한다.
즉, 버퍼입력 제어클럭단(300)은 데이타 입출력 멀티플렉스 패드(D1-D4) 또는 데이타 입력패드(D5)를 통해 입력되는 데이타를 데이타 입력버퍼(C1-C4)에 입력시키는 역할을 한다.
본 발명은 기존의 데이타 버스(ABi)라인(200)에 데이타 버스 선택기(A1-A4)에 연결하고, 개별 데이타 입력 드라이버(B1-B16)를 데이타 입출력 라인(100)수와 동일하게 구성되어 있으므로 액티베이트되는 어레이셀부(10-40)가 있으면 어레이셀부(10-40)의 모든 데이타 입출력라인에 동시에 데이타를 병렬로 라이트할 수 있다. 이때 어레이셀부(10-40)가 테스트된다.
상기 병렬 테스트를 구체적으로 살펴보면, 버퍼입력 제어클럭단(300)의 입력 클럭에 의해 데이타 입출력 멀티플렉스 패드(D1-D4) 또는 데이타 입력패드(E5)를 통해 입력되는 데이타를 데이타 입력버퍼(C1-C4)에서 버퍼링하여 데이타 버스(ABi)라인(200)를 구동한다. 그리고 데이타 버스 선택 제어클럭단(500)의 클럭에 의해 데이타 버스(ABi)라인(200)의 데이타를 해당 데이타 버스 선택기(A1-A4)에서 선택한다. 즉, 제2도를 참조하여 구체적으로 설명되는데, 데이타 버스 선택 제어클럭단(500)의 입력클럭에 의해 데이타 버스(ABi)상의 한쌍으로 된 입력신호(A,
Figure kpo00006
)을 노아게이트(NO1-NO2)에 입력하면, 데이타 버스 선택 제어클럭단(500)의 상태에 따라 선택이 되는데, 양신호 모두가 “로우”일때만 “하이”를 출력하여 인버터(N1,N2)를 통해 반전된다. 예를들어 데이타 버스 선택 제어클럭단(500)이 “로우”이고, A가 “하이”이면 노아게이트(NO1)는 “로우”로 출력되어 인버터(N1)의 출력이 “하이”이고, A는
Figure kpo00007
의 반전이므로 “로우”로 입력될때 노아게이트(NO2) 출력을 “하이”로 변환시켜 인버터(N2)의 출력이 “로우”가 된다. 이를 개별 데이타 입력 드라이버(B1-B16)로 입력된다.
클럭발생기(AA-AA4)는 제3도와 같이 테스트모드 인에이블단(
Figure kpo00008
)을 통해 입력되는 신호에 따라 개별 데이타 입력 드라이버(B1-B16)에서 필요한 클럭이 발생되는데, 이는 우선 칼럼/로우 어드레스 신호단(CAi,
Figure kpo00009
,RAi,
Figure kpo00010
)을 통해 입력되는 신호를 낸드게이트(NA1-NA4)에서 논리화하고, 상기 낸드게이트(NA1-NA4)에서 출력되는 신호를 테스트 모드 인에이블단(
Figure kpo00011
)을 통해 입력되는 인에이블 신호에 의해 낸드게이트(NA5-NA7)에서 논리화하여 개별데이타 입력 드라이버 제어 클럭신호(AA0k-AA3k)단(400)을 통해 발생된다.
상기 개별데이타 입력 드라이버 제어 클럭신호(AA0k-AA3k)단의 발생신호가 개별 데이타 입력 드라이버(B1-B16)중의 하나인 제4도의 P모스 트랜지스터(T1,T2)와 N모스 트랜지스터(T5,T6)의 게이트에 입력된다. 즉, 제3도의 AA0k-AA3k의 출력이 제1도의 개별 데이타 입력드라이버(B1-B4)의 제어클럭신호로 인가됨을 알수 있다. 예를들어, 개별 데이타 드라이버 제어클럭신호(AAik)가 “하이”일때 N모스 트랜지스터(T5,T6)가 “온”되어 상기 데이타 버스 선택기(A1-A4)의 소정 한 부분의 출력(A,
Figure kpo00012
)인 “하이”“로우”를 N모스 트랜지스터(T,5T6)를 통해 노드(41,42)로 전달되어, P모스 트랜지스터(T3)를 오프시키는 동시에 인버터(N62)를 통해 N모스 트랜지스터(T8)를 오프시키고, P모스 트랜지스터(T4)를 온시키고 인버터(N61)를 통해 N모스 트랜지스터(T7)를 “온”시켜 한쌍으로 이루어진 데이타 입출력 신호(I/O,
Figure kpo00013
)라인(100)을 통해 상호 반전신호를 얻어 셀어레이부(10-40)로 입력되어 셀에 해당 데이타를 라이트한다.
한편, 개별 데이타 입력 드라이버 제어클럭신호(AAik)가 “로우”일때 P모스 트랜지스터(T1,T2)가 온되고, N모스 트랜지스터(T5,T6)은 오프되므로 제1,2노드(41,42)는 모두 “하이”가 된다. 이때 N,P모스 트랜지스터(T3,T4,T7,T8)은 모두 오프가 되므로 입출력신호(I/O,
Figure kpo00014
)라인(100)의 출력은 없게된다.
즉, 병렬 테스트모드에서 인에이블된 데이타 입력 버퍼(C1-C4)들이 각각의 데이타 버스(ABi)라인(200)들을 구동하고, 데이타 버스 선택 제어클럭단(500)을 통해 입력되는 클럭에 의해 각 데이타 버스 선택기(A1-A4)가 구동되어지므로 데이타 버스(ABi)라인(200)의 데이타가 개별 데이타 입력 드라이버(B1-B16)에 입력됨을 알수 있다.
상기 개별 데이타 입력 드라이버(B1-B16)에 입력된 데이타가 제4도의 동작과 같이 드라이빙되어 각각의 입출력라인(100)을 구동시켜 셀어레이부(10-40)에 데이타를 수록하게 된다. 정상 X 1리드/라이트하는 모드에서는 데이타 버스 선택 제어클럭단(500)을 통해 입력되는 클럭이 한개의 데이타 버스 선택기(A1-A4)를 인에이블시키고, 다시 개별 데이타 입력 드라이버 제어클럭단(AA1-AA4)의 클럭이 한개의 개별 데이타 드라이버(B1-B16)중 하나만 인에이블시켜서 결국 셀어레이부(10-40)의 1개의 셀에 데이타를 수록시킬 수 있게 한다.
상술한 바와같이 기존의 레이아웃 면적을 크게 늘리지 않고, 또한 버스의 부하를 늘리지 않은 상태에서 데이타 버스수 이상의 비트 데이타를 동시에 라이트할 수 있으므로 라이트 테스트시 발생되는 테스트 속도의 손실을 줄이고, 레이아웃 면적 및 부가증가없이 테스트 처리 시간을 향상시킬 수 있는 이점이 있다.

Claims (4)

  1. 각각 한쌍으로 된 다수의 입출력(I/O)라인(100)을 가진 셀어레이부(10-40)와, 버퍼 입력제어 클럭단(300)의 입력에 따라 데이타 입력 패드(E5)를 통한 입력 데이타 또는 데이타 입출력 멀티플렉스 패드(D1-D4)를 통한 멀티플 데이타를 버퍼링하여 각 한쌍으로 구성된 데이타 버스라인(200)으로 출력하는 데이타 입력버퍼(C1-C4)를 구비한 반도체 메모리장치의 병렬 테스트용 라이트 체인 회로에 있어서, 상기 데이타 입력버퍼(C1-C4)의 출력단인 데이타(ABi)버스라인(200)을 데이타 버스 선택 제어클럭단(500)을 통해 입력되는 신호에 따라 선택하는 데이타 버스 선택기(A1-A4)와, 테스트모드 인에이블 신호와 칼럼/로우어드레스 신호에 의해 각각의 데이타 입력 드라이빙을 위한 제어클럭을 발생하는 클럭발생기(AA1-AA4)와, 상기 클럭발생기(AA1-AA4)의 발생클럭에 따라 상기 데이타 버스 선택기(A1-A4)의 각 출력을 각각 드라이빙하여 상기 셀어레이부(10-40)의 입출력라인(100)와 동일한 수로 연결되어진 모드 입출력 라인(100)으로 동시에 입력되도록 하는 개별 데이타 드라이버(B1-B16)로 구성됨을 특징으로 하는 반도체 메모리장치에서의 메모리 테스트용 멀티바이트 광역 병렬 라이트회로.
  2. 제1항에 있어서, 데이타 버스 선택기가 한쌍(A,
    Figure kpo00015
    )으로 구성된 데이타 버스(ABi;AB1-ABn)를 노아게이트(NO1-NO2)의 각 입력단에 연결하고, 상기 데이타 버스 선택 제어클럭단(500)을 상기 노아게이트(NO1-NO2)의 각각 다른 입력단에 연결하며, 상기 노아게이트(NO1-NO2)의 각 출력단에 인버터(N1,N2)를 연결하여 인버터(N1,N2)의 출력단이 상기 개별 데이타 입력 드라이버(B1-B16)에 연결되도록 구성됨을 특징으로 하는 반도체 메모리장치에서의 메모리 테스트용 멀티바이트 광역 병렬 라이트회로.
  3. 제1항에 있어서, 클럭발생기가 칼럼/로우 어드레스 신호단(CAi,
    Figure kpo00016
    ,RAi,
    Figure kpo00017
    )을 낸드게이트(NA1-NA4)의 각 입력단에 연결하고, 테스트모드 인에이블단(FTE)을 낸드게이트(NA5-NA7)의 각 입력단에 연결하며, 상기 낸드게이트(NA1-NA4)의 출력단을 상기 낸드게이트(NA5-NA6)입력단에 각각 연결하여 상기 개별 데이타 입력 드라이버(B1-B16)의 제어클럭(AAik:AA1k-AAnk)단(400)에 연결되도록 구성됨을 특징으로 하는 반도체 메모리장치에서의 메모리 테스트용 멀티바이트 광역 병렬 라이트회로.
  4. 제1항에 있어서, 개별 입력 드라이버가 상기 제어클럭(AAik:AA1k-AAnk)단(400)의 소정라인(AAik)이 P모스 트랜지스터(T1,T2)의 게이트단에 연결됨과 동시에 N 모스 트랜지스터(T5,T6)의 게이트단을 연결하고, 상기 데이타 버스 선택기(A1-A4)의 출력단(201)인 한쌍(A,
    Figure kpo00018
    )의 상기 N모스 트랜지스터(T5,T6)의소오스단을 연결하며, 상기 P,N모스 트랜지스터(T1,T2,T5,T6)의 각 드레인단과 결합된 제1,2노드(41,42)로부터 상기 제1노드(41)에 P모스 트랜지스터(T3)의 게이트와 인버터(N62)의 입력단을 연결하고, 상기 제2노드(42)에는 P모스 트랜지스터(T4)의 게이트와 인버터(N61)의 입력단을 연결하며, 상기 인버터(N61N62)의 출력단이 N모스 트랜지스터(T7,T8)의 게이트를 연결하고, 상기 P,N모스 트랜지스터(T3,T7)의 각 드레인단에 제3노드(43)가 되고, 그리고 상기 P,N모스 트랜지스터(T4,T8)의 드레인단의 제4노드(44)가 되며, 상기 제3,4노드(43,44)는 상기 입출력라인(100)의 한 라인이 되고, 이들 셀어레이부(10-40)의 비트라인에 접속시켜 메모리셀을 억세스하도록 구성됨을 특징으로 하는 반도체 메모리장치에서의 메모리 테스트용 멀티바이트 광역 병렬 라이트회로.
KR1019890008098A 1989-06-13 1989-06-13 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 KR920001082B1 (ko)

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