[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPS6337894A - ランダムアクセスメモリ - Google Patents

ランダムアクセスメモリ

Info

Publication number
JPS6337894A
JPS6337894A JP61179741A JP17974186A JPS6337894A JP S6337894 A JPS6337894 A JP S6337894A JP 61179741 A JP61179741 A JP 61179741A JP 17974186 A JP17974186 A JP 17974186A JP S6337894 A JPS6337894 A JP S6337894A
Authority
JP
Japan
Prior art keywords
test
data
time
information
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61179741A
Other languages
English (en)
Other versions
JPH0572039B2 (ja
Inventor
Kazutami Arimoto
和民 有本
Kiyohiro Furuya
清広 古谷
Koichiro Masuko
益子　耕一郎
Norimasa Matsumoto
松本　憲昌
Yoshio Matsuda
吉雄 松田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61179741A priority Critical patent/JPS6337894A/ja
Priority to US07/077,306 priority patent/US4873669A/en
Publication of JPS6337894A publication Critical patent/JPS6337894A/ja
Priority to US07/912,135 priority patent/US5293598A/en
Publication of JPH0572039B2 publication Critical patent/JPH0572039B2/ja
Priority to US08/149,540 priority patent/US5375088A/en
Priority to US08/632,967 priority patent/US5636163A/en
Priority to US08/803,298 priority patent/US5867436A/en
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/267—Reconfiguring circuits for testing, e.g. LSSD, partitioning

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ランダムアクセスメモリ　（以下ＲＡＭと
記す）に関し、特に大容ｉＭＯＳＲＡＭのデータ・バス
ラインの構成法に関するものである。
〔従来の技術〕
第２図に従来のＭＯＳダイナミックＲＡＭのデータ・バ
スラインの構成法を示す、近年ＭＯＳダイナミックＲＡ
Ｍの大容量化が進むにつれて、そのテストに要する時間
が問題となり、ｌ５ＳＣＣ技術論文ダイジェスト（Ｍ、
Ｋｕ＋ｍａｎｏｙａ　　ｅｔ　ａｔ、、　ｌＳＳＣＣＤ
１ｇ、　Ｔｅｃｈ−ｐａｐｅｒｓ　）　ｐｐ、　２４０
　（１９８５）で見られるように、ＩＭビットＤＲＡＭ
では×１構成の場合、×４構成としてのテストモード機
能を活用することでテスト時間を短縮することが提案さ
れている。
上記第２図は、×１構成のＭＯＳダイナミックＲＡＭで
×４構成のテストモード機能を有したＭＯＳダイナミッ
クＲＡＭのブロック図を示したものであり、図において
、１はメモリセルアレイ、２はメモリセルアレイ１から
読み出されたＩ１０線上のデータを検出、増幅するプリ
アンプ群、３はノーマルモード時とテストモード時の切
り換え制御を行うモードコントロール、４はテストモー
ドコントロールクロック発’！、５はノーマルモード時
に読み出された４つのデータのうちの１つの出力データ
を選択するブロックセレクタ、６はテストモード時の４
つのデータのＥＸ−ＯＲをとり、テストブタを出力する
バッファである。また、７は４組の相補のデータ線（Ｉ
１０線）である。
次に動作について説明する。
まずノーマルモード時には、モードコントロール３はノ
ーマルモードに制御されている。この状態においてメモ
リセルアレイｌより４本の相補のＩ１０線７にそれぞれ
データが読み出され、各Ｉ１０線に接続されたプリアン
プ２によりデータが検出、増幅される。しかる後にこの
４つのデータがブロックセレクタ５に読み出され、その
うちのアドレスに対応した１ビツトが出力される。この
時メモリセルアレイがＮビア）より形成されている場合
、全ビットの読み出し時間は、 （サイクルタイムｔｃ）ＸＮ−Ｎ−ｔｃとなる。
次にテストモード時について説明すると、上記と同様に
Ｉ１０線を介してプリアンプ２に４つのデータが読み出
される。次いでテストモードコントロールクロック発生
器４からのテストコントロール信号によりモードコント
ロール３がテストモードとして動作し、４つのデータは
ＥＸ−ＯＲバッファ６に転送され、これによりテスト結
果が出力される。このときの読み出し時間は（Ｎ−ｔＣ
）／４となる。
ノーマルモード時の書き込みは、Ｄｉｎ　端子よりプロ
ツクセレクタ５．モードコントロール３を介して１組の
Ｉ１０線にのみデータが転送される。
またテストモード時の書き込み動作時は、プロデクセレ
クタ５．モードコントロール３の制御により４本のＩ１
０線に同一のデータが転送され、４ビット同時に同じデ
ータが書き込まれる。従って、読み出し時と同様にテス
トモード時は書き込み時間がノーマルモード時に比して
１／４になる。
〔発明が解決しようとする問題点〕
従来の×４テストモードでは、今後さらに大容量化が進
むとテスト時間が問題となると考えられ、×８構成のテ
ストモード、×１６構成のテストモード等を実施する必
要がある。しかしこの場合、従来の方式ではＩ１０線を
８組、１６組で構成する必要があり、パスライン構成の
複雑化、配線数増加によるチップ面積増大などの問題が
生じてくる。
この発明は、上記のような問題点を解消するためになさ
れたもので、例えば×４のテストモードを×８にできる
等により、Ｉ１０線の本数を増加させることなくテスト
モード機能を向上でき、パスライン構成も複雑にするこ
となくテスト時間の短縮化を図ることのできるランダム
アクセスメモリを得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るランダムアクセスメモリは、２以上のメ
モリアレイブロックのそれぞれとデータ入力バッファと
の間にデータ・バスラインを設け、これらの各データ・
バスライン間にトランスファゲート等のスイッチ手段を
設け、通常モード時のデータの読み出し、Ｗき込み動作
に応じて、又テストモード時のデータの読み出し、書き
込み動作に応じて上記スイッチ手段を制御するスイッチ
制御手段を設けたものである。
〔作用〕 この発明においては、メモリアレイブロックに接続され
るデータ・バスライン間を、各モードの読み出し１Ｍき
込み動作に応じて通宜接断制御し、上記データ・バスラ
インを１つのデータ・バスラインとして、及び複数ビッ
トへのアクセス時のデータ・バスラインとして使用し、
Ｉ１０線対の本数を増加させることなく、かつパスライ
ンの構成を複雑にすることなくテストモード機能のマル
チビット化を実現する。
〔実施例〕
以下、本発明の実施例を図について説明する。
第１図において、８はメモリアレイを２分割した一方の
Ａブロック、９は他方のＢブロック、１４゜１５はそれ
ぞれＡブロック８．８ブロツク９０メモリセルに接続さ
れた４組のＩ１０線対、１３はＩ１０線対１４．１５間
に設けられ、これらの間を接断するためのＩ１０スイッ
チである。１０はＩ１０線対１５に接続され読み出しモ
ード時及びテストモード時に使用されるプリアンプ、１
１はＩ１０線対１４に接続されテストモード時のみに使
用されるテストプリアンプ、１２はデータ書き込み時に
Ｉ１０スイッチ１３をコントロールするための信号を発
生するライトコントロールである。
また、１６は８ビツト分のＥＸ−ＯＲバッファである。
このように第１図に示した実施例は、×４構成テストモ
ードと同じ４本のＩ１０線対構成、また同一のモードコ
ントロール３を有しながら、８ビット同時読み出し、書
き込みのテストモードが実現可能なデータバスライン構
成を有するものである。
次に動作について説明する。
まずノーマルモードリード時においては、Ａブロックの
メモリアレイ８がアクセスされた時、４組の相？！Ｉ１
０線１４にデータが読み出される。
このとき、Ｉ１０スイッチ１３への制御信号はライトコ
ントロール１２及びテストコントロール４により高レベ
ルになっており、従ってＩ１０線対１４．１５間が接続
されて４組の相ｗＡＩ１０線１５にデータが転送される
０次いでプリアンプ１０によりデータが増幅され、モー
ドコントロール３゜ブロックセレクタ５により１ビツト
のデータが端子Ｄｏｕ　ｔに出力される。
Ｂブロックのメモリアレイ９がアクセスされた時も同様
であり、４組のＩ１０線１５上にデータが読み出される
。このとき■／○スイッチ１３はオンしている。そして
データはプリアンプ１０を通してモードコントロール３
．ブロックセレクタ５により端子Ｄｏｕ　ｔに出力され
る。
またノーマルモードライト時は、Ａブロックのメモリア
レイ８にデータを書き込むとき、端子Ｄｉｎからのデー
タはモードコントロール３．ブロックセレクタ５により
４組のＩ１０線１５のうち１組のＩ１０線にのみデータ
が転送され、さらにＩ１０スイッチ１３を介して１組の
Ｉ１０線１４に転送され、Ａブロック８にデータが書き
込まれる。
Ｂブロック９への書き込みも上記説明と同様であり、４
組のＩ１０線１５のうちの１組のＩ１０線にデータが転
送されてＢブロック９にデータが書き込まれる。なお、
このときＩ１０スイッチ１３はオンしている。
次にテストモードリード時について説明すると、メモリ
アレイムブロック８から４組のＩ１０線１４にデータが
読み出され、該データは４組のテストプリアンプ１１に
より増幅されてＥＸ−ＯＲハソファ１６に転送される。
この時テストコントロール４及びライトコントロール１
２によす１１０スイツチ１３はオフしている。また上記
Ａブロック８からの８充み出しと同時に、Ｂブロックの
メモリアレイ９からも４組のＩ１０線１５にデータが読
み出され、これらは４組のプリアンプ１０で増幅され、
モードコントロール３によりＥＸ−ＯＲバフファ１６に
転送される。これにより８ビツトデータの排他的論理和
が出力される。
またテストモードライト時は、端子Ｄｉｎからのデータ
ハモードコントロール３．テストコントロール４．ブロ
ックセレクタ５により、まず４ビツトのデータが４組の
Ｉ１０線１５を介してメモリアレイブロック９に書き込
まれる。このときテストコントロール４．ライトコント
ロール１２によりＩ１０スイッチ１３はオンしており、
従って上記Ｂブロック９への書き込みと同時に、４組の
Ｉ１０線１４にもデータが転送されてメモリアレイブロ
ック８にも４ビツトのデータが書き込まれる。これによ
りメモリアレイにはトータル８ビツト分のデータが一括
して書き込まれることとなる。
このような×８構成のテストモードを使用すれば、リー
ド・ライトのテスト時間は１／８に短縮される。
なお、上記実施例では×１の構成で、×８テストモード
構成かつ４組のＩ１０線構成であったが、語、テストモ
ード、Ｉ１０線の構成はこれに限定されるものではない
。
〔発明の効果〕
以上のように、この発明によれば、各メモリアレイブロ
ックのそれぞれとデータ入力バッファとの間にデータ・
バスラインを設けるとともに、これらの各データ・バス
ライン間を、各モードの読み出し、書き込み動作に応じ
てスイッチ手段により接断するようにしたので、Ｉ１０
線対の数を増加させることなく、また構成を複雑にする
ことなく、例えば×４マルチテストモード構成から×８
マルチテストモード構成してテスト時間の短縮を図るこ
とができる効果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例によるランダムアクセスメ
モリのブロック図、第２図は従来のランダムアクセスメ
モリのブロック図である。 ３・・・モードコントロール、４・・・テストコントロ
ール、５・・・ブロックセレクタ、８．９・・・メモリ
アレイ、１０．１１・・・プリアンプ、１２・・・ライ
トコントロール、１３・・・Ｉ１０スイッチ、１４．１
５・・・Ｉ１０線。 なお図中同一符号は同−又は相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. （１）１組のデータ入力バッファから同時に複数のビッ
    トへのアクセス機能を有するＭＯＳランダムアクセスメ
    モリにおいて、 ２以上のメモリアレイブロックのそれぞれとデータ入力
    バッファとの間に設けられたデータ・バスラインと、 上記各データ・バスライン間に設けられたスイッチ手段
    と、 通常モードのデータの読み出し、書き込み時及びテスト
    モードのデータの書き込み時に上記スイッチ手段をオン
    して上記各データ・バスライン間を接続するとともに、
    テストモードのデータ読み出し時に上記スイッチ手段を
    オフして上記各データ・バスライン間を遮断するための
    スイッチ制御手段とを備え、 上記データ・バスラインを１つのデータ・バスラインと
    して、及び上記複数ビットへのアクセス時のデータ・バ
    スラインとして使用し、マルチビットモードテストモー
    ドを可能としたことを特徴とするランダムアクセスメモ
    リ。
JP61179741A 1986-07-30 1986-07-30 ランダムアクセスメモリ Granted JPS6337894A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP61179741A JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ
US07/077,306 US4873669A (en) 1986-07-30 1987-07-24 Random access memory device operable in a normal mode and in a test mode
US07/912,135 US5293598A (en) 1986-07-30 1992-07-09 Random access memory with a plurality of amplifier groups
US08/149,540 US5375088A (en) 1986-07-30 1993-11-09 Random access memory with plurality of amplifier groups
US08/632,967 US5636163A (en) 1986-07-30 1996-04-16 Random access memory with a plurality amplifier groups for reading and writing in normal and test modes
US08/803,298 US5867436A (en) 1986-07-30 1997-02-20 Random access memory with a plurality amplifier groups for reading and writing in normal and test modes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61179741A JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP1285223A Division JPH02244490A (ja) 1989-10-31 1989-10-31 ランダムアクセスメモリ
JP1285222A Division JPH02244481A (ja) 1989-10-31 1989-10-31 ランダムアクセスメモリ

Publications (2)

Publication Number Publication Date
JPS6337894A true JPS6337894A (ja) 1988-02-18
JPH0572039B2 JPH0572039B2 (ja) 1993-10-08

Family

ID=16071055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61179741A Granted JPS6337894A (ja) 1986-07-30 1986-07-30 ランダムアクセスメモリ

Country Status (2)

Country Link
US (3) US4873669A (ja)
JP (1) JPS6337894A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244481A (ja) * 1989-10-31 1990-09-28 Mitsubishi Electric Corp ランダムアクセスメモリ
JPH04318399A (ja) * 1991-04-17 1992-11-09 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
US5436910A (en) * 1992-09-25 1995-07-25 Nec Corporation Dynamic random access memory device having a parallel testing mode for producing arbitrary test pattern
JP2007309474A (ja) * 2006-05-22 2007-11-29 Waterworks Technology Development Organization Co Ltd 分岐管接続装置と分岐管接続工法

Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5293598A (en) * 1986-07-30 1994-03-08 Mitsubishi Denki Kabushiki Kaisha Random access memory with a plurality of amplifier groups
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
JPH02146199A (ja) * 1988-11-28 1990-06-05 Mitsubishi Electric Corp 半導体記憶装置のテスト回路
KR920001082B1 (ko) * 1989-06-13 1992-02-01 삼성전자 주식회사 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로
JP2717712B2 (ja) * 1989-08-18 1998-02-25 三菱電機株式会社 半導体記憶装置
JPH0778994B2 (ja) * 1989-10-11 1995-08-23 三菱電機株式会社 半導体記憶装置
JPH04212799A (ja) * 1990-01-31 1992-08-04 Nec Ic Microcomput Syst Ltd テスト回路内蔵半導体メモリ
US5675544A (en) * 1990-06-25 1997-10-07 Texas Instruments Incorporated Method and apparatus for parallel testing of memory circuits
US5265100A (en) * 1990-07-13 1993-11-23 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with improved test mode
US5228000A (en) * 1990-08-02 1993-07-13 Mitsubishi Denki Kabushiki Kaisha Test circuit of semiconductor memory device
JP3050326B2 (ja) * 1990-11-30 2000-06-12 日本電気株式会社 半導体集積回路
JPH04225182A (ja) 1990-12-26 1992-08-14 Toshiba Corp 半導体記憶装置
JP2812004B2 (ja) * 1991-06-27 1998-10-15 日本電気株式会社 スタティック型ランダムアクセスメモリ装置
JP2557594B2 (ja) * 1992-04-16 1996-11-27 株式会社東芝 半導体記憶装置
JPH0684396A (ja) * 1992-04-27 1994-03-25 Nec Corp 半導体記憶装置
JP2845713B2 (ja) * 1993-03-12 1999-01-13 株式会社東芝 並列ビットテストモード内蔵半導体メモリ
US5377144A (en) * 1993-07-27 1994-12-27 Texas Instruments Inc. Memory array reconfiguration for testing
US5383157A (en) * 1993-08-06 1995-01-17 Cypress Semiconductor Corporation Parallel TESTMODE
JPH0793997A (ja) * 1993-09-24 1995-04-07 Nec Corp スタティック型半導体記憶装置
WO1995030227A1 (en) * 1994-04-29 1995-11-09 Texas Instruments Incorporated A method and apparatus for testing a memory circuit with parallel block write operation
US5808502A (en) * 1995-06-05 1998-09-15 Hewlett-Packard Co. Parallel micro-relay bus switch for computer network communication with reduced crosstalk and low on-resistance using charge pumps
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
KR100412589B1 (ko) * 1996-07-05 2004-04-06 마츠시타 덴끼 산교 가부시키가이샤 반도체 회로 시스템, 반도체 집적회로의 검사방법 및 그 검사계열의 생성방법
US6011748A (en) * 1996-10-03 2000-01-04 Credence Systems Corporation Method and apparatus for built-in self test of integrated circuits providing for separate row and column addresses
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5870347A (en) * 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6031772A (en) * 1997-06-20 2000-02-29 Oki Electric Industry Co., Ltd. Semiconductor memory device having floating gate transistors
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6009026A (en) * 1997-07-28 1999-12-28 International Business Machines Corporation Compressed input/output test mode
US6011732A (en) 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
JPH11297096A (ja) * 1998-04-14 1999-10-29 Mitsubishi Electric Corp 半導体記憶装置
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6029250A (en) 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6115303A (en) 1998-10-09 2000-09-05 Micron Technology, Inc. Method and apparatus for testing memory devices
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6320811B1 (en) * 1998-12-10 2001-11-20 Cypress Semiconductor Corp. Multiport memory scheme
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000339996A (ja) * 1999-05-31 2000-12-08 Nec Corp 半導体記憶装置およびそのバーンインテスト方法
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
JP2001210095A (ja) * 2000-01-24 2001-08-03 Mitsubishi Electric Corp メモリモジュール
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6735546B2 (en) 2001-08-31 2004-05-11 Matrix Semiconductor, Inc. Memory device and method for temperature-based control over write and/or read operations
US6724665B2 (en) 2001-08-31 2004-04-20 Matrix Semiconductor, Inc. Memory device and method for selectable sub-array activation
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
KR100443355B1 (ko) * 2001-12-14 2004-08-09 주식회사 하이닉스반도체 테스트모드와 정상모드에서 공통버스를 사용하는 반도체 메모리 소자
JP2004103061A (ja) * 2002-09-05 2004-04-02 Renesas Technology Corp 半導体記憶装置
DE10245712A1 (de) * 2002-10-01 2004-04-22 Infineon Technologies Ag Speicherschaltung mit einem Testmodus zum Schreiben von Testdaten
US6954394B2 (en) * 2002-11-27 2005-10-11 Matrix Semiconductor, Inc. Integrated circuit and method for selecting a set of memory-cell-layer-dependent or temperature-dependent operating conditions
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7057958B2 (en) * 2003-09-30 2006-06-06 Sandisk Corporation Method and system for temperature compensation for memory cells with temperature-dependent behavior
US7888962B1 (en) 2004-07-07 2011-02-15 Cypress Semiconductor Corporation Impedance matching circuit
US7218570B2 (en) * 2004-12-17 2007-05-15 Sandisk 3D Llc Apparatus and method for memory operations using address-dependent conditions
CA2619022C (en) 2005-09-07 2015-04-07 Medtentia Ab A device and method for improving the function of a heart valve
US8036846B1 (en) 2005-10-20 2011-10-11 Cypress Semiconductor Corporation Variable impedance sense architecture and method
US7906982B1 (en) 2006-02-28 2011-03-15 Cypress Semiconductor Corporation Interface apparatus and methods of testing integrated circuits using the same
US7283414B1 (en) 2006-05-24 2007-10-16 Sandisk 3D Llc Method for improving the precision of a temperature-sensor circuit
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system
US20080163013A1 (en) * 2006-12-29 2008-07-03 Robert James Landers Memory testing system and method
US10776233B2 (en) 2011-10-28 2020-09-15 Teradyne, Inc. Programmable test instrument
US9759772B2 (en) 2011-10-28 2017-09-12 Teradyne, Inc. Programmable test instrument
KR101903520B1 (ko) * 2012-01-06 2018-10-04 에스케이하이닉스 주식회사 반도체 장치
CN107705820B (zh) * 2017-11-08 2024-03-26 长鑫存储技术有限公司 一种测试模式复用器以及存储芯片
CN108447522B (zh) * 2018-03-28 2019-03-08 长鑫存储技术有限公司 存储器装置的测试方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57189397A (en) * 1981-05-14 1982-11-20 Toshiba Corp Semiconductor storage device
JPS59175094A (ja) * 1983-03-22 1984-10-03 Mitsubishi Electric Corp 半導体メモリ
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495603A (en) * 1980-07-31 1985-01-22 Varshney Ramesh C Test system for segmented memory
JPS57105897A (en) * 1980-12-23 1982-07-01 Fujitsu Ltd Semiconductor storage device
JPS57203290A (en) * 1981-06-09 1982-12-13 Mitsubishi Electric Corp Ic memory
JPS60205897A (ja) * 1984-03-30 1985-10-17 Toshiba Corp 半導体記憶装置
JPS60261148A (ja) * 1984-06-07 1985-12-24 Mitsubishi Electric Corp 半導体装置
JPH0687360B2 (ja) * 1984-08-22 1994-11-02 株式会社日立製作所 半導体記憶装置
KR900005666B1 (ko) * 1984-08-30 1990-08-03 미쓰비시전기 주식회사 반도체기억장치
JPS61258399A (ja) * 1985-05-11 1986-11-15 Fujitsu Ltd 半導体集積回路装置
JPS6337894A (ja) * 1986-07-30 1988-02-18 Mitsubishi Electric Corp ランダムアクセスメモリ
US5293598A (en) * 1986-07-30 1994-03-08 Mitsubishi Denki Kabushiki Kaisha Random access memory with a plurality of amplifier groups

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57189397A (en) * 1981-05-14 1982-11-20 Toshiba Corp Semiconductor storage device
JPS59175094A (ja) * 1983-03-22 1984-10-03 Mitsubishi Electric Corp 半導体メモリ
JPS60115099A (ja) * 1983-11-25 1985-06-21 Fujitsu Ltd 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02244481A (ja) * 1989-10-31 1990-09-28 Mitsubishi Electric Corp ランダムアクセスメモリ
JPH04318399A (ja) * 1991-04-17 1992-11-09 Nec Ic Microcomput Syst Ltd 半導体メモリ装置
US5436910A (en) * 1992-09-25 1995-07-25 Nec Corporation Dynamic random access memory device having a parallel testing mode for producing arbitrary test pattern
JP2007309474A (ja) * 2006-05-22 2007-11-29 Waterworks Technology Development Organization Co Ltd 分岐管接続装置と分岐管接続工法

Also Published As

Publication number Publication date
JPH0572039B2 (ja) 1993-10-08
US4873669A (en) 1989-10-10
US5636163A (en) 1997-06-03
US5867436A (en) 1999-02-02

Similar Documents

Publication Publication Date Title
JPS6337894A (ja) ランダムアクセスメモリ
KR100695435B1 (ko) 반도체 메모리 소자
KR100295046B1 (ko) 개선된싱크로너스디램과로직이하나의칩에병합된반도체장치
KR910003382B1 (ko) 레지스터를 구비한 반도체 메모리 장치
JPS60136086A (ja) 半導体記憶装置
JP3866036B2 (ja) 単一の入出力ピンによるマルチレベルデータの書込み及び読取りが可能な記憶集積回路
KR20070108331A (ko) 반도체기억장치
JPS63211198A (ja) 半導体記憶装置
KR100558552B1 (ko) 반도체 메모리장치의 데이터 억세스회로
GB2327272A (en) Integrated circuit with means for outputting data from a number of internal data channels via a lower number of ouput contact pads
JP2746222B2 (ja) 半導体記憶装置
US6330198B1 (en) Semiconductor storage device
US8488400B2 (en) Multi-port memory device
US5986953A (en) Input/output circuits and methods for testing integrated circuit memory devices
CN100422908C (zh) 具有网络高总线效率的存储设备、其操作方法及存储系统
US5293598A (en) Random access memory with a plurality of amplifier groups
JPH02244490A (ja) ランダムアクセスメモリ
JPH02244481A (ja) ランダムアクセスメモリ
JPH0512883A (ja) シーケンシヤルメモリ
JPS6386191A (ja) ダイナミツクメモリ
JPH10241352A (ja) 半導体記憶装置
JPH07282583A (ja) 半導体メモリ
JP2862943B2 (ja) 半導体メモリ装置
KR100324013B1 (ko) 반도체소자의데이타전송방법및그장치
JP3154507B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term