DE19531021C2 - Datenleseschaltung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine in einer Halb­ leiterspeichereinrichtung verwendete Datenleseschaltung und insbesondere auf eine Datenleseschaltung zum Lesen von Daten, die von einer Speicherzelle zu einem Eingabe/Ausgabe-Leitungs­ paar geleitet werden.

In einer Halbleiterspeichereinrichtung wird ein Datenwert in eine Speicherzelle geschrieben. In einer solchen Halbleiter­ speichereinrichtung ist eine Datenleseschaltung zum Lesen der in die Speicherzelle geschriebenen Daten vorgesehen. Wird der Datenwert aus der Speicherzelle gelesen, wird der in der Spei­ cherzelle gespeicherte Datenwert einem Bitleitungspaar zugelei­ tet. Dann wird der Datenwert von dem Bitleitungspaar durch ein Spaltenauswahlgerät oder ähnliches einem Eingabe/Ausgabe-Lei­ tungspaar zugeleitet.

Die Datenleseschaltung ist mit dem Eingabe/Ausgabe-Leitungspaar verbunden. Diese Datenleseschaltung liest und verstärkt die am Eingabe/Ausgabe-Leitungspaar erzeugte Potentialdifferenz, die dem von der Speicherzelle geleiteten Datenwert entspricht und gibt die gelesenen Daten extern mit einem Pegel, der der Poten­ tialdifferenz entspricht, aus.

Fig. 7 zeigt das Schaltbild einer herkömmlichen Datenlese­ schaltung.

Unter Bezugnahme auf Fig. 7 schließt diese Datenleseschaltung einen Leseverstärker 1, Trippel- bzw. Tri-Zustandsinverter 2 und 3, eine statische Halteschaltung 4, und einen p-Kanal MOS-Tran­ sistor 55 (welcher im weiteren als PMOS-Transistor bezeich­ net wird) ein.

Der Leseverstärker 1 weist ein Paar Eingangsknoten auf, an wel­ che ein Paar Eingabe/Ausgabe-Leitungen IO und /IO angeschlossen sind. Zusätzlich erhält der Leseverstärker 1 ein Lesefreigabe­ signal SE als ein Steuersignal.

Der zum Vorladen bestimmte PMOS-Transistor 55 ist zwischen ei­ nem Potentialknoten N1, welcher ein Versorgungsspannungspoten­ tial Vdd erhält und einen Knoten N3, welcher als ein Ausgabe­ knoten des Leseverstärkers 1 dient, angeschlossen. Dieser PMOS-Tran­ sistor 55 erhält das Lesefreigabesignal SE an seiner Gatee­ lektrode.

Der Tri-Zustandsinverter bzw. Dreizustandsinverter 2 stellt einen Inverter zur Verstärkung der Signalamplitude dar. Diesem Tri-Zustandsinverter 2 ist ein Signalausgang des Leseverstär­ kers 1 zugeführt. Der Tri-Zustandsinverter 2 erhält ebenfalls das Lesefreigabesignal SE als ein Steuersignal.

Die statische Halteschaltung 4 schließt die Inverter 41 und 42 ein, die eine Halteschaltung bilden, in der ein Eingabeanschluß eines Inverters mit einem Ausgabeanschluß des anderen Inverters verbunden ist und in dem ein Ausgabeanschluß eines Inverters mit dem Eingabeanschluß des anderen Inverters verbunden ist. In dieser statischen Halteschaltung 4 ist ein Knoten, der sich zwischen dem Ausgabeanschluß der Inverters 42 und dem Eingabe­ anschluß der Inverters 41 befindet, mit einem Knoten N4 verbun­ den, der als ein Ausgabeknoten des Tri-Zustandsinverters 2 dient.

Der Tri-Zustandsinverter 3 stellt einen Ausgabeinverter dar. Diesem Tri-Zustandsinverter 3 ist ein Signalausgang des Tri- Zustandsinverters 2 zugeführt. Zusätzlich erhält der Tri-Zu­ standsinverter 3 ein Ausgabefreigabesignal OE als ein Kontroll­ signal. Ein Ausgabesignal des Tri-Zustandsinverters 3 wird ei­ nem Knoten N5, der als Ausgabeknoten dient, zugeführt.

Der Betrieb der in Fig. 7 gezeigten Datenleseschaltung wird nun beschrieben.

Befände sich das Lesefreigabesignal SE auf einem L-Pegel, so befänden sich der Leseverstärker 1 und der Tri-Zustandsinverter 2 beide in einem inaktiven Zustand (hoher Impedanzzustand) und der PMOS-Transistor 55 wird gleichzeitig in den leitenden Zu­ stand gesetzt.

Wenn der PMOS-Transistor 55 leitend ist, wird dem Knoten N3 das Versorgungsspannungspotential Vdd zugeführt. Dementsprechend ist der Knoten N3, wenn der Leseverstärker 1 inaktiv ist, auf den Pegel des Versorgungsspannungspotentials Vdd vorgeladen. Dieses Vorladen wird zur Verbesserung der Zugriffsrate ausge­ führt.

Erreicht das Lesefreigabesignal SE anschließend den H-Pegel, so werden beide, der Leseverstärker 1 und der Tri-Zustandsinverter 2 aktiviert, und gleichzeitig wird der PMOS-Transistor 55 nicht-leitend. In diesem Fall wird die Potentialdifferenz zwi­ schen dem Eingabe/Ausgabe-Leitungspaar IO und /IO am Lesever­ stärker 1 gelesen und verstärkt. Als Ergebnis davon gibt der Leseverstärker 1 ein Signal aus, welches einen Pegel aufweist, der dem Zustand eines Signals (dem Zustand der Potentialdiffe­ renz) am Eingabe/Ausgabe-Leitungspaar IO und /IO entspricht.

In diesem Fall würde der Tri-Zustandsinverter 2 das in ihn ein­ gegebene Signal invertieren, verstärken und ausgeben. Die Am­ plitude des Eingabesignals ist hier verstärkt.

Die statische Halteschaltung 4 hält das Ausgabesignal des Tri- Zustandsinverters 2 durch die Inverter 41 und 42. Dementspre­ chend wird das Potential am Knoten N4 durch die statische Hal­ teschaltung 4 aufrechterhalten.

Der Tri-Zustandsinverter 3 wird in Reaktion auf das Ausgabe/Frei­ gabesignal OE aktiviert. Ist der Tri-Zustandsinverter 3 aktiviert, so invertiert er das Eingabesignal und gibt das in­ vertierte Signal aus.

Der Vorgang, bei dem in der Datenleseschaltung der Fig. 7 zwei Datenwerte aufeinanderfolgend gelesen werden (im folgenden als aufeinanderfolgender Lesevorgang bezeichnet), wird als nächstes beschrieben.

Es gibt vier Arten aufeinanderfolgender Lesevorgänge. In einem ersten aufeinanderfolgenden Lesevorgang wird ein Datenwert in der Reihenfolge H-Pegel-H-Pegel gelesen. In einem zweiten auf­ einanderfolgenden Lesevorgang wird ein Datenwert in der Reihen­ folge H-Pegel-L-Pegel gelesen. In einem dritten aufeinanderfol­ genden Lesevorgang wird ein Datenwert in der Reihenfolge L-Pe­ gel-L-Pegel gelesen. In einem vierten aufeinanderfolgenden Le­ sevorgang wird ein Datenwert in der Reihenfolge L-Pegel-H-Pegel gelesen.

Fig. 8 stellt ein Zeitablaufdiagramm für die aufeinanderfol­ genden Lesevorgänge in der in Fig. 7 gezeigten Datenleseschal­ tung dar.

Fig. 8 zeigt ein Beispiel, in welchem der erste bis vierte aufeinanderfolgende Lesevorgang kontinuierlich ausgeführt ist. Zusätzlich werden jeweils das Lesefreigabesignal SE, das Poten­ tial des Knotens N3, das Potential des Knotens N4 und das Po­ tential des Knotens N5 jeweils in jedem aufeinanderfolgenden Lesevorgang gezeigt. Wenn diese aufeinanderfolgenden Lesevor­ gänge ausgeführt werden, ist das Ausgabefreigabesignal OE auf dem H-Pegel fixiert.

Zu Anfang wird der erste aufeinanderfolgende Lesevorgang be­ schrieben. Zuerst wird ein Datenwert mit H-Pegel in einem er­ sten Lesezyklus (ein Zyklus, in welchem ein Lesevorgang ausge­ führt wird) SC ausgelesen.

Dann wird der Knoten N3 auf den H-Pegel in einem Vorladezyklus (einem Zyklus, in welchem das Vorladen ausgeführt wird) vorge­ laden, und zusätzlich wird ein Datenwert mit H-Pegel im näch­ sten Lesezyklus SC gelesen.

Da sich der Knoten N3 weiterhin auf dem H-Pegel befindet, be­ findet sich in dieser Situation der Knoten N4 weiterhin auf dem H-Pegel. Dementsprechend wird im Fall dieses ersten aufeinand­ erfolgenden Vorgangs während der Zugriffszeit kein Problem ver­ ursacht.

Als nächstes wird der zweiten aufeinanderfolgende Lesevorgang beschrieben. Hier wird ein Datenwert mit H-Pegel in einem er­ sten Lesezyklus SC gelesen. Danach wird der Knoten N3 in einem Vorladezyklus PC auf den H-Pegel vorgeladen und ein Datenwert mit L-Pegel (dem Pegel des Massepotentials gnd) im nächsten Lesezyklus SC gelesen.

Da der L-Pegel nach dem Vorladen des Knotens N3 im Vorladezy­ klus PC auf den H-Pegel gelesen wird, wird in diesem Fall eine lange Zeit benötigt, bevor der Pegel des Knotens N3 auf den H-Pe­ gel geändert ist. Dementsprechend verlangsamt sich die Zu­ griffsrate während der Zugriffszeit Tac3.

Des weiteren wird während des Betriebs des Tri-Zustandsinverters 2, wenn die Eingabeamplitude groß ist, eine lange Zeitspanne benötigt, bevor der Signalpegel einen logischen Schwellenwert erreicht. Dementsprechend wird in dem zweiten aufeinanderfol­ genden Lesevorgang der Zugriff weiter verlangsamt.

Als nächstes wird der dritte aufeinanderfolgende Lesevorgang beschrieben. Hier wird ein L-Pegel Datenwert in einem ersten Lesezyklus SC gelesen. Dann wird der Knoten N3 in einem Vorla­ dezyklus PC auf den H-Pegel vorgeladen und ein L-Pegel Datenwert wird im nächsten Lesezyklus SC gelesen.

In diesem Fall wird das Potential am Knoten N3 zuerst durch das Vorladen auf den H-Pegel gehoben, und wird anschließend im fol­ genden Lesezyklus SC auf L-Pegel gesenkt. Dementsprechend be­ ansprucht es eine lange Zeit, das Potential im späteren Lesezy­ klus SC zu senken. Aufgrund einer solchen Zugriffsverzögerung wird die Zugriffszeit größer und das Potential am Knoten N4 vorübergehend niedriger.

Selbst wenn sich das Potential jedoch am Knoten N4 wie oben beschrieben ändert, behält die statische Halteschaltung 4 den im früheren Lesezyklus SC gelesenen Datenwert, so daß das Po­ tential am Knoten N5 nicht geändert wird.

Es ist somit verständlich, daß es in dem dritten aufeinander­ folgenden Lesevorgang ein Problem gibt, dem gemäß der Vorgang instabil werden würde.

Nun wird der vierte aufeinanderfolgende Lesevorgang beschrie­ ben. In diesem Fall wird ein L-Pegel Datenwert in einem ersten Lesezyklus SC gelesen. Danach wird der Knoten N3 im Vorladezy­ klus PC auf den H-Pegel vorgeladen, und dann wird ein H-Pegel Datenwert im folgenden Lesezyklus SC gelesen.

Das Potential am Knoten N3 wird hier zum Erreichen des H-Pegels durch Vorladen erhöht, bevor es im späteren Lesezyklus SC auf den H-Pegel gesetzt wird.

Demgemäß wird in dem vierten aufeinanderfolgenden Lesevorgang während der Zugriffszeit Tac4 kein Problem verursacht.

Das Vorladen des Knotens N3 an der Ausgangsseite des Lesever­ stärkers auf das Versorgungspotential, wie oben beschrieben, würde die folgenden drei Probleme verursachen.

Das erste Problem besteht darin, daß ein Anstieg in der Zu­ griffszeit wie im Fall des zweiten aufeinanderfolgenden Lese­ vorgangs verursacht würde. Das zweite Problem besteht darin, daß der Vorgang instabil werden würde, wie dies im dritten auf­ einanderfolgenden Lesevorgang der Fall war. Das dritte Problem besteht darin, daß aufgrund der Differenz zwischen den Zu­ griffszeiten des zweiten und des vierten aufeinanderfolgenden Lesevorgangs ein Mangel des Gleichgewichts zwischen den Zu­ griffszeiten bestehen würde.

Aus der EP 0 439 407 A2 ist eine Datenleseschaltung, die mit einer durch ein erstes und ein zweites Potential definierten Versorgungsspannung betrieben wird, zum Lesen eines von einer Speicherzelle zu einem Eingabe/Ausgabe-Leitungspaar geleiteten Datenwerts bekannt, die einen Leseverstärker, der ein erstes Steuersignal empfängt und als Reaktion auf dieses erste Steuer­ signal aktiviert wird, der eine an dem Eingabe/Ausgabe-Lei­ tungspaar erzeugte Potentialdifferenz, die dem von der Spei­ cherzelle zugeleiteten Datenwert entspricht, liest und ver­ stärkt, und der ein Signal mit einem Pegel, der dieser Poten­ tialdifferenz entspricht, ausgibt, und eine Vorladeeinrichtung, die zum Vorladen eines Ausgabeknotens des Leseverstärkers auf ein Potential der Versorgungsspannung aktiviert wird, wenn der Leseverstärker nicht aktiviert ist, aufweist.

Aus der EP 0 427 286 A2 ist eine Datenleseschaltung bekannt, die Tri-Zustandsinverter und Halteeinrichtungen zum Halten der von den Tri-Zustandsinvertern ausgegebenen Signale aufweist.

Die Aufgabe der vorliegen Erfindung besteht darin, eine Da­ tenleseschaltuug anzugeben, bei der ein schnellerer Zugriff erreicht und der Betrieb der Datenleseschaltung sta­ bilisiert wird, und die den Mangel des Gleichgewichts zwischen ihren Zugriffszeiten unter­ drücken kann.

Diese Aufgabe wird durch eine Datenleseschaltung nach Anspruch 1 gelöst.

Ausgestaltungen der Erfindung ergeben sich aus den Unteransprü­ chen.

Wenn der Leseverstärker nicht aktiviert ist, das heißt bevor der Leseverstärker aktiviert wird, wird der Ausgabeknoten des Leseverstärkers auf ein Zwischenpotential zwischen dem ersten und zweiten Potential durch die Vorladeschaltung vorgeladen.

Dementsprechend wurde der Ausgabeknoten des Leseverstärkers durch die Vorladeschaltung auf ein Zwischenpotential vorgela­ den, wenn das Auslesen von Daten aufeinanderfolgend durchge­ führt wird und der Leseverstärker auf das Lesen von Daten nach einer bestimmten Anzahl von Lesevorgängen aktiviert wird. Als Resultat würde der Pegel der Signalausgabe des Leseverstärkers innerhalb einer kurzen Zeitspanne in beiden Fällen geändert werden, dort, wo es auf die Seite des ersten Potentials und dort, wo es auf die Seite des zweiten Potentials geändert wird. Dementsprechend wird ein schnellerer Zugriff erreicht.

Zusätzlich ist die Amplitude der Signaleingabe des ersten Tri- Zustandsinverters klein, da das Ausgangssignal des Leseverstär­ kers vom Zwischenpotential geändert wird. Demzufolge erreichen Eingabesignale in dem ersten Tri-Zustandsinverter den logischen Schwellenwert schneller.

Dementsprechend wird die Verzögerung des Zugriffs auf den logi­ schen Wechsel am ersten Tri-Zustandsinverter verhindert, da die Logik des Ausgabesignals des ersten Tri-Zustandsinverters zu einem früheren Zeitpunkt geändert wird.

Weiterhin wäre, unabhängig von der Beziehung zwischen dem Pegel eines bestimmten ausgelesenen Datenwerts und den Pegel des Da­ tenwerts, der unmittelbar nach dem bestimmten ausgelesenen Da­ tenwert gelesen wird, die Zugriffszeit für den späteren Daten­ wert konstant, da der Wechsel des Ausgangssignals des aktivier­ ten Leseverstärkers vom Pegel des Zwischenpotentials beginnt.

Wird der oben beschriebene Betrieb durchgeführt, erhält man die folgenden Effekte. Ist der Leseverstärker nicht aktiviert, so wird der Betrieb der Vorladeschaltung den Ausgangsknoten des Leseverstärkers auf das Zwischenpotential vorladen. Dementspre­ chend würde der Wechsel des Ausgangssignals des aktivierten Leseverstärkers beim Lesen des Datenwerts, der unmittelbar nach einem bestimmten Datenwert ausgelesen wird, zum Erreichen eines vorgeschriebenen hohen oder niedrigen Potentials vom Zwischen­ potential aus beginnen, so daß dieser Pegel das vorgeschriebene hohe oder niedrige Potential innerhalb eines kürzeren Zeitraums erreichen würde. Dementsprechend wird jeder Zugriff, wenn die Daten aufeinanderfolgend gelesen werden, schneller.

Des weiteren weist der Signaleingang zum ersten Tri-Zustandsin­ verter eine kleine Amplitude auf, da der Wechsel des Ausgabesi­ gnals des Leseverstärkers von einem Zwischenpotential aus be­ ginnt. Dementsprechend würde das Eingangssignal im ersten Tri­ zustandsinverter den logischen Schwellenwert innerhalb eines kurzen Zeitraums erreichen, so daß die Zugriffsverzögerung auf­ grund des logischen Wechsels am ersten Tri-Zustandsinverters verhindert würde.

Zusätzlich und unabhängig von der Beziehung zwischen dem Pegel eines bestimmten ausgelesenen Datenwerts und dem Pegel des Da­ tenwerts, der unmittelbar nach dem bestimmten ausgelesenen Da­ tenwert gelesen wird, wäre die Zugriffszeit für den späteren Datenwert konstant, da der Wechsel im Ausgangssignal des Lese­ verstärkers von dem Zwischenpotential aus beginnt, so daß ein mangelndes Gleichgewicht zwischen den Zugriffszeiten der auf­ einanderfolgenden Lesevorgänge unterdrückt werden kann.

Durch das Vorladen des Ausgangsknotens des Leseverstärkers durch die Vorladeschaltung auf ein Zwischenpotential, wird ebenfalls der Pegel am Ausgangsknoten des Leseverstärkers ge­ ändert. Zu diesem Zeitpunkt wird jedoch der Pegel des vom zwei­ ten Tri-Zustandsinverters ausgegebenen Signals selbst dann nicht verändert, wenn ein solcher Pegelwechsel auftritt, da das Ausgabesignal des zweiten Tri-Zustandsinverters durch die Hal­ teschaltung gehalten wird. Als Ergebnis kann der Betrieb der Schaltung stabilisiert werden.

Ein MOS-Transistor ist nach einer Ausführungsform zwischen einem Ausgangsknoten des Lese­ verstärkers und einem Ausgangsknoten des ersten Tri-Zustandsin­ verters als Vorladeeinrichtung vorgesehen und wird in den leitenden Zustand gesetzt, wenn der Leseverstärker nicht aktiviert ist.

Wird der Leseverstärker nicht aktiviert, das heißt, vor der Aktivierung des Leseverstärkers, wird der MOS-Transistor in den Leitungszustand versetzt. Dementsprechend wird das Potential am Ausgangsknoten des ersten Tri-Zustandsinverters dem Ausgangs­ knoten des Leseverstärkers durch den MOS-Transistor zugeführt.

In diesem Fall wird das vom MOS-Transistor an den Ausgangskno­ ten des Leseverstärkers zugeführte Potential durch das Erhöhen oder Absenken des Potentials am Ausgangsknoten des ersten Tri- Zustandsinverters um den Betrag der Schwellenspannung des MOS-Tran­ sistors erhalten. Mit anderen Worten wird dem Ausgangskno­ ten des Leseverstärkers ein Zwischenpotential, zwischen dem ersten und zweiten Potential zugeführt.

Wenn der Leseverstärker dementsprechend zum Lesen eines Daten­ werts aktiviert wird, unmittelbar nachdem ein bestimmter Daten­ lesevorgang durchgeführt wurde, ist der Ausgangsknoten des Le­ severstärkers auf ein Zwischenpotential vorgeladen. Dementspre­ chend wird der Pegel des Signals, unabhängig davon, ob ein Pe­ gel des vom Leseverstärkers ausgegebenen Signals zu der Seite des ersten Potentials oder des zweiten Potentials geändert wird, innerhalb eines kurzen Zeitraums geändert. Entsprechend wird der Zugriff schneller.

Zusätzlich weist das in den ersten Tri-Zustandsinverter einge­ gebene Signal eine kleine Amplitude auf, da das Ausgabesignal des Leseverstärkers mit Beginn vom Zwischenpotential geändert wurde. Dementsprechend erreicht das Eingangssignal den logi­ schen Schwellenwert im ersten Tri-Zustandsinverter zu einem früheren Zeitpunkt.

Da der Wechsel der Logik des Ausgangssignals des ersten Tri- Zustandsinverters zu einem früheren Zeitpunkt geschieht, kann demzufolge die Zugriffsverzögerung aufgrund des logischen Wech­ sels am ersten Tri-Zustandsinverters verhindert werden.

Unabhängig von der Beziehung zwischen dem Pegel eines bestimm­ ten ausgelesenen Datenwerts und dem Pegel des Datenwerts, der unmittelbar nach dem bestimmten ausgelesenen Datenwert ausgele­ sen wird, wird die Zugriffszeit für den späteren Datenwert kon­ stant sein, da der Wechsel des vom aktivierten Leseverstärkers ausgegebene Signal am Pegel des Zwischenpotentials beginnt.

Aufgrund eines solchen Betriebs werden die folgenden Effekte erhalten. Wenn der Leseverstärker nicht aktiviert ist, wird der MOS-Transistor in den leitenden Zustand gesetzt. Über diesen Transistor wird das Potential des Ausgabeknotens des ersten Tri-Zustandsinverters dem Ausgangsknoten des Leseverstärkers zugeführt, und hierdurch der Ausgangsknoten des Leseverstärkers auf ein Zwischenpotential vorgeladen.

Wenn der Pegel des Ausgangssignals des aktivierten Leseverstär­ kers dementsprechend während des Lesens eines Datenwerts unmit­ telbar nachdem ein bestimmter Datenwert gelesen wurde, geändert wird, so wird dieser Pegel von dem Zwischenpotential auf ein vorgeschriebenes hohes oder niedriges Potential geändert, so daß der Pegel das vorgeschriebene hohe oder niedrige Potential innerhalb eines kurzen Zeitraums erreicht. Dementsprechend kann jeder Zugriff, wenn Daten kontinuierlich gelesen werden, be­ schleunigt werden.

Zusätzlich weist das in den ersten Tri-Zustandsinverter einge­ gebene Signal eine kleine Amplitude auf, da der Wechsel des Ausgabesignals des Leseverstärkers vom Zwischenpotential aus beginnt. Dementsprechend ist im ersten Tri-Zustandsinverter die Zeit, die von dem Eingangssignal zum Erreichen des logischen Schwellenwerts benötigt wird, kurz, so daß eine Zugriffsverzö­ gerung aufgrund des logischen Wechsels am ersten Tri-Zustands­ inverters verhindert werden kann.

Des weiteren ist die Zugriffszeit, unabhängig von der Beziehung zwischen dem Pegel eines bestimmten ausgelesenen Datenwerts und dem Pegel des Datenwerts, der unmittelbar nach dem bestimmten ausgelesenen Datenwert ausgelesen wird, für den späteren Daten­ wert konstant, da der Wechsel des Ausgangssignals des Lesever­ stärkers von dem Zwischenpotential aus beginnt. Als Ergebnis davon kann der Mangel des Gleichgewichts zwischen den Zugriffs­ zeiten in einem aufeinanderfolgenden Lesevorgang unterdrückt werden.

Der Pegel des Ausgangsknotens des Leseverstärkers wird eben­ falls durch das Vorladen des Ausgangsknotens des Leseverstär­ kers auf ein Zwischenpotential durch den Betrieb des MOS-Tran­ sistors geändert. Zu diesem Zeitpunkt würde jedoch das Signal, das von dem zweiten Tri-Zustandsinverter ausgegeben ist, seinen Pegel selbst dann nicht ändern, wenn der Pegel am Ausgangskno­ ten des Leseverstärkers dementsprechend geändert wird, da das Ausgangssignal des zweiten Tri-Zustandsinverters von der Halte­ schaltung gehalten wird. Als ein Ergebnis kann der Betrieb der Schaltung stabilisiert werden.

Die Datenleseschaltung entsprechend einer anderen Ausgestaltung der vorliegenden Erfindung weist als Vorladeeinrichtung einen dritten Tri-Zustandsinverter auf.

Beim dritten Tri-Zustandsinverter sind beide, sowohl sein Ein­ gangsanschluß als auch sein Ausgangsanschluß mit dem Ausgangs­ knoten des Leseverstärkers verbunden, und er wird aktiviert, wenn der Leseverstärker nicht aktiviert ist.

Wenn der Leseverstärker während des Betriebs als Reaktion auf das erste Steuersignal aktiviert wird, wird der erste Tri-Zu­ standsinverter ebenfalls aktiviert. In diesem Fall wird der Leseverstärker ein Signal mit einem Pegel ausgeben, das der Potentialdifferenz des Eingabe/Ausgabe-Leitungspaars ent­ spricht. Dieses Signal wird durch den ersten Tri-Zustandsinver­ ter invertiert und verstärkt.

Das Ausgabesignal des ersten Tri-Zustandsinverters wird von der ersten Halteschaltung gehalten. Das von der Halteschaltung ge­ haltene Signal wird durch den zweiten Tri-Zustandsinverter in­ vertiert und anschließend ausgegeben.

Wenn der Leseverstärker nicht aktiviert ist, das heißt, vor der Aktivierung des Leseverstärkers, wird der dritte Tri-Zustands­ inverter aktiviert. Beim dritten Tri-Zustandsinverter sind bei­ de, sein Eingangsanschluß und sein Ausgangsanschluß mit dem Ausgangsknoten des Leseverstärkers verbunden, so daß er dem Ausgangsknoten des Leseverstärkers ein Zwischenpotential zwi­ schen dem ersten und dem zweiten Potential zuführt, wenn er aktiviert ist.

Dementsprechend wird das Potential am Ausgangsknoten des Lese­ verstärkers auf ein Zwischenpotential zwischen dem ersten und zweiten Potential vor der Aktivierung des Leseverstärkers vor­ geladen.

Folglich ist der Ausgangsknoten des Leseverstärkers durch die Vorladeschaltung auf ein Zwischenpotential vorgeladen, wenn der Leseverstärker zum Lesen des Datenwerts, der einem bestimmten ausgelesenen Datenwert folgt, aktiviert ist. Dementsprechend wird der Pegel des Signals innerhalb eines kurzen Zeitraums geändert, unabhängig davon, ob der Pegel des Signals, das vom Leseverstärker ausgegeben ist, auf die Seite des ersten Poten­ tials oder die Seite des zweiten Potentials geändert wird. Dem­ zufolge wird ein schnellerer Zugriff erreicht.

Das in den ersten Tri-Zustandsinverter eingegebene Signal weist eine kleine Amplitude auf, da der Wechsel des Ausgabesignals des Leseverstärkers von dem Zwischenpotential aus beginnt. Dem­ entsprechend erreicht das Eingangssignal den logischen Schwel­ lenwert zu einem früheren Zeitpunkt.

Dementsprechend kann die Zugriffsverzögerung aufgrund des logi­ schen Wechsels am ersten Tri-Zustandsinverters verhindert wer­ den kann, da der Wechsel der Logik des Ausgangssignals des er­ sten Tri-Zustandsinverters zu einem früheren Zeitpunkt ge­ schieht.

Zusätzlich bliebe die Zugriffszeit, unabhängig von der Bezie­ hung zwischen dem Pegel eines bestimmten ausgelesenen Daten­ werts und dem Pegel des Datenwerts, der unmittelbar nach dem bestimmten ausgelesenen Datenwert ausgelesen wird, für den zweiten Datenwert konstant, da der Wechsel des Ausgangssignals des aktivierten Leseverstärkers von dem Zwischenpotential aus beginnt.

Durch einen solchen Betrieb werden die folgenden Effekte er­ zielt. Wenn der Leseverstärker nicht aktiviert ist, wird der dritte Tri-Zustandsinverter aktiviert. Eine invertierte Version des am Ausgangsknoten des Leseverstärkers anliegenden Potenti­ als wird dem Ausgangsknoten des Leseverstärkers zugeführt, wo­ durch der Ausgangsknoten des Leseverstärkers auf ein Zwischen­ potential vorgeladen wird.

Gibt es einen Wechsel im Ausgangssignal des aktivierten Lese­ verstärkers beim Lesen eines Datenwerts, der unmittelbar einem bestimmten ausgelesenen Datenwert folgt, so wird dieser Pegel von dem Zwischenpotential auf ein vorgeschriebenes hohes oder niedriges Potential geändert, so daß dieser Pegel das vorge­ schriebene hohe oder niedrige Potential innerhalb eines kurzen Zeitraums erreichen würde. Dementsprechend kann jeder Zugriff, wenn Daten aufeinanderfolgend gelesen werden beschleunigt wer­ den.

Das in den ersten Tri-Zustandsinverter eingegebene Signal weist weiterhin eine kleine Amplitude auf, da der Wechsel des Ausga­ besignals des Leseverstärkers vom Zwischenpotential aus be­ ginnt. Dementsprechend ist der Zeitraum, der im ersten Tri-Zu­ standsinverter vom Eingangssignal zum Erreichen des logischen Schwellenwerts benötigt wird, kurz. Die Zugriffsverzögerung aufgrund des logischen Wechsels am ersten Tri-Zustandsinverters kann so verhindert werden.

Weiterhin, unabhängig von der Beziehung zwischen dem Pegel ei­ nes bestimmten ausgelesenen Datenwerts und dem Pegel des Daten­ werts, der unmittelbar nach dem bestimmten ausgelesenen Daten­ wert ausgelesen wird, wäre die Zugriffszeit für den späteren Datenwert konstant, da die Änderung des Ausgangssignals des Le­ severstärkers vom Zwischenpotential aus beginnt. Als ein Ergeb­ nis hiervon kann der Mangel des Gleichgewichts der Zugriffszei­ ten der aufeinanderfolgenden Lesevorgänge unterdrückt werden.

Zusätzlich gebe es eine Änderung im Pegel des Ausgangsknotens des Leseverstärkers durch das Vorladen des Ausgangsknotens des Leseverstärkers auf ein Zwischenpotential durch den Betrieb des dritten Tri-Zustandsinverters. Jedoch selbst wenn es zu diesem Zeitpunkt eine solche Änderung am Ausgangsknoten des Lesever­ stärkers gäbe, würde sich der Pegel des vom zweiten Tri-Zu­ standsinverters ausgegebenen Signals nicht ändern, da das Aus­ gabesignal des zweiten Tri-Zustandsinverters von der Halte­ schaltung gehalten wird. Als ein Ergebnis hiervon kann der Be­ trieb der Schaltung stabilisiert werden.

Eine Datenleseschaltung gemäß einer weiteren Ausgestaltung der vorliegenden Erfindung weist als Vorladeeinrichtung einen ersten Potentialknoten, einen zweiten Potentialknoten, einen Anschlußknoten, einen PMOS-Transistor und einen NMOS-Transistor auf.

Der erste Potentialknoten erhält ein erstes Potential. Der zweite Potentialknoten erhält ein zweites Potential. Der An­ schlußknoten ist mit dem Ausgangsknoten des Leseverstärkers verbunden.

Der PMOS-Transistor ist zwischen dem ersten Potentialknoten und dem Anschlußknoten angeschlossen, und wird in den leitenden Zustand gesetzt, wenn der Leseverstärker nicht aktiviert ist.

Der NMOS-Transistor ist zwischen dem Anschlußknoten und dem zweiten Potentialknoten angeschlossen und wird in den leitenden Zustand gesetzt, wenn der Leseverstärker nicht aktiviert ist.

Beim Betrieb wird, wenn der Leseverstärker als Reaktion auf das erste Steuersignal aktiviert wird, wird der erste Tri-Zustand­ sinverter ebenfalls aktiviert. In diesem Fall wird der Lesever­ stärker ein Signal mit einem Pegel, der der Potentialdifferenz am Eingabe/Ausgabe-Leitungspaars entspricht, ausgegeben. Dieses Signal wird durch den ersten Tri-Zustandsinverter invertiert und verstärkt.

Das Ausgabesignal des ersten Tri-Zustandsinverters wird von der Halteschaltung gehalten. Das von der Halteschaltung gehaltene Signal wird invertiert und anschließend vom zweiten Tri-Zu­ standsinverter ausgegeben.

Wenn der Leseverstärker nicht aktiviert ist, das heißt, vor der Aktivierung des Leseverstärkers, werden beide, der PMOS-Transi­ stor und der NMOS-Transistor in den leitenden Zustand versetzt. Als Ergebnis hiervon würde sich der Anschlußknoten auf einem Zwischenpotential zwischen dem ersten und dem zweiten Potential aufgrund des An-Widerstands des jeweiligen PMOS-Transistors und NMOS-Transistors befinden.

Dementsprechend wird der Ausgangsknoten des Leseverstärkers mit dem Zwischenpotential versorgt. Als ein Ergebnis hiervon wird das Potential des Ausgangsknotens des Leseverstärkers auf ein Zwischenpotential zwischen dem ersten und zweiten Potential vor der Aktivierung des Leseverstärkers vorgeladen.

Dementsprechend ist der Ausgangsknoten des Leseverstärkers, beim Lesen des Datenwerts, unmittelbar nach einem bestimmten Auslesen eines Datenwerts, durch die Vorladeschaltung zum Zeit­ punkt der Aktivierung des Leseverstärkers auf ein Zwischenpo­ tential vorgeladen. Dementsprechend wird der Pegel des Lesever­ stärkers ausgegebenen Signals innerhalb eines kurzen Zeitraums geändert, unabhängig davon, ob es sich auf die Seite des ersten Potentials oder des zweiten Potentials ändert. Dementsprechend wird ein schnellerer Zugriff erreicht.

Die Änderung des Ausgangssignals des Leseverstärkers von dem Zwischenpotential aus beginnt, weist das in den ersten Tri-Zu­ standsinverter eingegebene Signal zusätzlich eine kleine Ampli­ tude auf. Dementsprechend erreicht das Eingangssignal im ersten Tri-Zustandsinverter den logischen Schwellenwert zu einem frü­ heren Zeitpunkt.

Da die Änderung der Logik des Ausgangssignals des ersten Tri- Zustandsinverters zu einem früheren Zeitpunkt geschieht, wird die Zugriffsverzögerung aufgrund des logischen Wechsel am er­ sten Tri-Zustandsinverter verhindert.

Zusätzlich, unabhängig von der Beziehung zwischen dem Pegel ei­ nes bestimmten ausgelesenen Datenwerts und dem Pegel des Daten­ werts, der unmittelbar nach dem bestimmten ausgelesenen Daten­ wert ausgelesen wird, wäre die Zugriffszeit für den späteren Datenwert konstant, da die Änderung des Ausgangssignals des aktivierten Leseverstärkers von einem Zwischenpotential aus beginnt.

Der oben beschriebene Vorgang würde die folgenden Effekte be­ reitstellen. Wenn der Leseverstärker nicht aktiviert ist, wer­ den der PMOS-Transistor und der NMOS-Transistor in den leiten­ den Zustand versetzt, und der An-Widerstand dieser Transistoren erzeugt ein Zwischenpotential, welches dem Ausgangsknoten des Leseverstärkers zugeführt wird, so daß der Ausgangsknoten des Leseverstärkers auf ein Zwischenpotential vorgeladen ist.

Als ein Ergebnis würde dieser Wechsel von dem Zwischenpotential auf ein vorgeschriebenes hohes oder niedriges Potential, wenn der Pegel des Ausgangssignals des aktivierten Leseverstärkers beim Lesen eines Datenwerts unmittelbar nach einem bestimmten Datenlesevorgang geändert wird, stattfinden, so daß dieser Pe­ gel das vorgeschriebene hohe oder niedrige Potential innerhalb einer kurzen Zeitspanne erreichen würde. Dementsprechend kann jeder Zugriff, wenn Daten aufeinanderfolgend gelesen werden, beschleunigt werden.

Da die Änderung des Ausgangssignals des Leseverstärkers von dem Zwischenpotential aus beginnt, weist das in den ersten Tri-Zu­ standsinverter eingegebene Signal eine kleine Amplitude auf. Dementsprechend ist im ersten Tri-Zustandsinverter die Zeit, die vom Eingangssignal zum Erreichen des logischen Schwellen­ werts benötigt wird, kurz, so daß die Zugriffsverzögerung auf­ grund des logischen Wechsels am ersten Tri-Zustandsinverters verhindert werden kann.

Unabhängig von der Beziehung zwischen dem Pegel eines bestimm­ ten ausgelesenen Datenwerts und dem Pegel des unmittelbar nach dem bestimmten ausgelesenen Datenwerts ausgelesenen Datenwerts, wäre die Zugriffszeit für den späteren Datenwert konstant, da die Änderung des Ausgangssignals des Leseverstärkers von dem Zwischenpotential aus beginnt. Als ein Ergebnis hiervon kann das mangelnde Gleichgewicht zwischen den Zugriffszeiten in den aufeinanderfolgenden Lesevorgängen unterdrückt werden.

Des weiteren wird der Pegel des Ausgangsknotens des Leseverstär­ kers durch das Vorladen des Ausgangsknotens des Leseverstärkers durch den Betrieb des PMOS-Transistors und des NMOS-Transistors auf ein zwischenpotential geändert. Selbst wenn jedoch zu die­ sem Zeitpunkt eine solche Änderung des Pegels des Ausgangskno­ tens des Leseverstärkers auftritt, würde sich der Pegel des vom zweiten Tri-Zustandsinverters ausgegebene Signal nicht ändern, da das Ausgangssignal des zweiten Tri-Zustandsinverters von der Halteschaltung gehalten wird. Als Ergebnis kann der Betrieb der Schaltung stabilisiert werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1 ein Blockdiagramm, welches den Aufbau einer Halbleitereinrichtung gemäß einer Ausführungs­ form der vorliegenden Erfindung zeigt;

Fig. 2 ein schematisches Diagramm, welches eine Daten­ leseschaltung entsprechend einer ersten Ausfüh­ rungsform der Erfindung zeigt;

Fig. 3 ein Schaltbild, welches ein Beispiel eines Auf­ baus eines Leseverstärkers der Fig. 2 zeigt;

Fig. 4 ein Zeitablaufdiagramm für aufeinanderfolgende Lesevorgänge in der in Fig. 2 gezeigten Daten­ leseschaltung;

Fig. 5 ein schematisches Diagramm einer Datenleseschal­ tung gemäß einer zweiten Ausführungsform;

Fig. 6 ein schematisches Diagramm einer Datenleseschal­ tung gemäß einer dritten Ausführungsform;

Fig. 7 ein schematisches Diagramm, welches eine her­ kömmliche Datenleseschaltung zeigt;

Fig. 8 ein Zeitablaufdiagramm für aufeinanderfolgende Lesevorgänge in der Datenleseschaltung der Fig. 7.

Fig. 1 stellt ein Blockdiagramm dar, welches einen Aufbau ei­ ner Halbleiterspeichereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt. Unter Bezugnahme auf Fig. 1 schließt diese Halbleiterspeichereinrichtung ein Speicherzel­ lenfeld 100, einen Multiplexer 200, einen Zeilenadressendeco­ dierer 30, einen Spaltenadressendecodierer 400, ein Eingabe/Aus­ gabe-Leitungspaar IO, /IO, eine Datenleseschaltung 500, eine Datenschreibschaltung 600, eine Lese/Schreibsteuerschaltung 700, einen Eingabestift 801 und einen Ausgabestift 800 ein.

Das Speicherzellenfeld 100 schließt eine Mehrzahl von Wortlei­ tungen WL, WL . . . , eine Mehrzahl Bitleitungspaare BL und /BL, BL und /BL . . . , so wie eine Mehrzahl von Speicherzellen MC, MC . . . ein.

Im Speicherzellenfeld 100 sind Speicherzellen MC an den jewei­ ligen Überkreuzungen einer Mehrzahl von Wortleitungen WL, WL . . . und einer Mehrzahl Bitleitungspaare BL und /BL, BL und /BL . . . an­ geordnet. Dementsprechend ist eine Mehrzahl von Speicher­ zellen MC an den Zeilen und Spalten angeordnet.

Der Multiplexer 200 schließt aus NMOS-Transistoren gebildete Spaltenauswahlgates ein, die jeweils der Mehrzahl der Bitlei­ tungspaare entsprechend BL, /BL . . . vorgesehen sind. Die Mehr­ zahl der Bitleitungspaare BL und /BL . . . sind über entsprechen­ de Spaltenauswahlgates CG, CG . . . mit dem Eingabe/Ausgabe-Lei­ tungspaar IO und /IO verbunden.

Der Zeilenadressendecodierer 300 führt die selektive Aktivie­ rung der, einem Eingabezeilenadressensignal entsprechenden Wortleitung WL durch. Der Spaltenadressendecodierer 400 ver­ setzt ein Paar Spaltenauswahlgates CG und CG in den leitenden Zustand, in Abhängigkeit vom Eingangsspaltenadressensignal, und wählt ein Paar Bitleitungen BL und /BL aus.

Der Zugriff wird auf die Speicherzelle durchgeführt, die mit der Wortleitung WL und dem Bitleitungspaar BL und /BL verbunden ist und die durch jeweils den Zeilenadressendecodierer 300 und den Spaltenadressendecodierer 400 ausgewählt ist.

Die Datenleseschaltung 500 und die Datenschreibschaltung 600 sind mit einem Eingabe/Ausgabe-Leitungspaar IO und /IO verbun­ den. Die Datenleseschaltung 500 ist außerdem mit dem Ausgabe­ stift 800 und die Datenschreibschaltung 600 mit den Eingabe/Aus­ gabe-Stift 801 verbunden.

Die Lese/Schreibsteuerschaltung 700 stellt eine Schaltung zur Steuerung der Datenleseschaltung 500 und der Datenschreibschal­ tung 600 dar. Um diese Steuerung bereitzustellen, führt sie sowohl der Datenleseschaltung 500 als auch der Datenschreib­ schaltung 600 ein Steuersignal zu.

Der Betrieb der in Fig. 1 gezeigten Halbleiterspeichereinrich­ tung wird nun kurz beschrieben.

Wenn der Datenschreibvorgang ausgeführt wird, werden am Einga­ bestift 801 eingegebene Daten über die Datenleseschaltung 600 an das Eingabe/Ausgabe-Leitungspaar IO und /IO geleitet. Eine, dem zugeleiteten Datenwert entsprechende Potentialdifferenz wird am Eingabe/Ausgabe-Leitungspaar IO und /IO erzeugt. Der zum Eingabe/Ausgabe-Leitungspaar IO und /IO geleitete Datenwert wird über die Spaltenauswahlgates CG, CG und das Bitleitungs­ paar BL, /BL in die ausgewählte Speicherzelle MC geschrieben.

Während des Datenlesevorgangs werden die in der ausgewählten Speicherzelle MC geschriebenen Daten über die Spaltenauswahlga­ tes CG, CG an das entsprechende Bitleitungspaar BL, /BL und an das Eingabe/Ausgabe-Leitungspaar IO und /IO geleitet. Dies er­ zeugt eine Potentialdifferenz, die dem zum Eingabe/Ausgabe-Lei­ tungspaar IO und /IO geleiteten Datenwert entspricht. Der zum Eingabe/Ausgabe-Leitungspaar IO und /IO geleitete Datenwert wird über die Datenleseschaltung 500 dem Ausgabepin 800 zur externen Ausgabe zugeführt.

Die in Fig. 1 gezeigte Datenleseschaltung 500 wird nun detail­ liert beschrieben.

Fig. 2 stellt ein schematisches Diagramm dar, welches die Da­ tenleseschaltung entsprechend der ersten Ausführungsform zeigt. Solche Komponenten in Fig. 2, die mit der Datenleseschaltung der Fig. 7 übereinstimmen, werden durch identische Bezugszei­ chen gekennzeichnet und nicht beschrieben.

Unter Bezugnahme auf Fig. 2 weist diese Datenleseschaltung einen Leseverstärker 1, Tri-Zustandsinverter 2 und 3, eine sta­ tische Halteschaltung 4, einen Inverter 6 und einen n-Kanal MOS-Transistor (im weiteren als NMOS-Transistor bezeichnet) 51 auf. Zusätzlich schließt die statische Halteschaltung 4 zwei Inverter 41 und 42 ein.

Diese Datenleseschaltung der Fig. 2 unterscheidet sich von der, der Fig. 7 darin, daß in ihr kein PMOS-Transistor 55 vor­ gesehen ist. Statt dessen sind der Inverter 6 und der MOS-Tran­ sistor 51 vorgesehen.

Der NMOS-Transistor 51 stellt einen Transistor zum Vorladen dar, der zwischen einem Knoten N4 und einem Knoten N3 ange­ schlossen ist. Der Inverter 6 invertiert ein Lesefreigabesignal SE und gibt das invertierte Signal aus. Dieses Lesefreigabesi­ gnal SE wird von der Schreib/Lesesteuerschaltung 700 zugeführt. Das invertierte Signal des Lesefreigabesignals SE wird vom In­ verter 6 an die Gateelektrode des NMOS-Transistor 51 angelegt.

Der Betrieb der in Fig. 2 gezeigten Datenleseschaltung wird nun beschrieben. Hier wird die Beschreibung hauptsächlich für die Vorgänge durchgeführt, die sich von denen der Datenlese­ schaltung der Fig. 7 unterscheiden.

Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, so sind beide, der Leseverstärker 1 und der Tri-Zustandsinverter 2 inaktiv. Gleichzeitig wird der NMOS-Transistor 51 in den lei­ tenden Zustand gesetzt.

Dementsprechend wird das Potential am Knoten N4, welches, in diesem Fall, eine invertierte Version des Potentials am Knoten N3 darstellt, dem Knoten N3 über den NMOS-Transistor 51 zuge­ führt. Der Pegel dieses, dem Knoten N3 zugeführten Potential wird durch das Erhöhen oder Absenken des Potentials am Knoten N4 durch die Schwellenspannung des NMOS-Transistors 51 erhal­ ten. Mit anderen Worten, dem Knoten N3 wird ein Potential, wel­ ches sich in der Mitte zwischen dem Versorgungspotential und dem Massepotential befindet, zugeführt.

Dementsprechend wird das Potential des Knotens N3 zum Erreichen eines, sich zwischen dem Versorgungspotential und dem Massepo­ tential (d. h. 1/2 Vdd, wobei das Versorgungspotential durch Vdd dargestellt wird) befindenden Potentials vorgeladen. Dement­ sprechend wird der Vorladevorgang durchgeführt, wenn sich das Lesefreigabesignal auf dem L-Pegel befindet.

Selbst wenn der Vorladevorgang wie oben beschrieben durchge­ führt wird, wird das Potential am Knoten N4 durch die statische Halteschaltung 4 beibehalten, und somit stabil gehalten.

Wie oben beschrieben bildet der NMOS-Transistor 51 in der Da­ tenleseschaltung der Fig. 2 einen Abschnitt einer Schaltung zum Vorladen. Das Vorladen wird durch einen Signalpfad aus dem Tri-Zustandsinverter 2, der statischen Halteschaltung 4 und dem NMOS-Transistor 51 verwirklicht.

Währenddessen werden, wenn sich das Lesefreigabesignal SE auf dem H-Pegel befindet, der Leseverstärker 1 und der Tri-Zu­ standsinverter 2 aktiviert. Gleichzeitig wird der NMOS-Transi­ stor 51 in den nicht leitenden Zustand gesetzt. Dementsprechend führt der Leseverstärker 1 einen Lesevorgang durch. Das Ausga­ besignal des Leseverstärkers 1 wird anschließend durch den Tri- Zustandsinverter 2 invertiert und an den Knoten N4 ausgegeben.

Wenn der Tri-Zustandsinverter 3 als Reaktion auf ein extern zugeführtes Ausgabefreigabesignal OE aktiviert wird, wird das Potential am Knoten N4, das von der statischen Halteschaltung 4 gehalten wird, invertiert und dem Knoten N5 zugeführt.

Demzufolge wird, wenn sich das Lesefreigabesignal SE auf dem H-Pe­ gel befindet, eine Lesevorgang durchgeführt, so daß ein Da­ tenwert ausgelesen wird.

Ein Beispiel des Leseverstärkers 1 wird nun beschrieben. Fig. 3 stellt ein Schaltbild dar, welches ein Beispiel des Aufbaus des in Fig. 2 gezeigten Leseverstärkers 1 zeigt. Unter Bezug­ nahme auf Fig. 3 schließt dieser Leseverstärker 1 PMOS-Tran­ sistoren 11 und 12 sowie NMOS-Transistoren 13, 14 und 15 ein.

An beiden Transistoren 11 und 12 sind die Sourceelektroden mit dem Versorgungsspannungsknoten N1 verbunden, an welchem das Versorgungspotential Vdd anliegt. Die Gateelektroden der beiden Transistoren 11 und 12 sind mit der Drainelektrode des Transi­ stors 11 verbunden.

Bei den Transistoren 11 und 13 sind die jeweiligen Drainelek­ troden miteinander verbunden. Bei Transistor 13 ist die Gatee­ lektrode mit einer Eingabe/Ausgabe-Leitung IO verbunden. Bei den Transistoren 12 und 14 sind die Drainelektroden miteinander verbunden. Die Gateelektrode des Transistors 14 ist mit der anderen Eingabe/Ausgabe-Leitung /IO verbunden. Der Anschlußkno­ ten zwischen den Transistoren 12 und 14 ist mit dem Knoten N3 verbunden.

Die Sourceelektrode des Transistors 15 ist mit einem Massekno­ ten N2, an dem das Massepotential gnd (0 V) angeschlossen ist, verbunden, seine Drainelektrode ist jeweils mit den Sourceelek­ troden der Transistoren 13 und 14 verbunden. Die Gateelektrode des Transistors 15 wird mit einem Lesefreigabesignal SE ver­ sorgt.

Der Betrieb des Leseverstärkers wird nun beschrieben.

Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, wird der Transistor 15 nicht leitend. Als Ergebnis wird der Knoten N3 vom Masseknoten N2 getrennt, unabhängig davon, ob die Tran­ sistoren 13 und 14 leitend oder nicht-leitend sind. In diesem Fall würden die Drain- und Gateelektrode des Transistors 11 ein Potential aufweisen, das um den Betrag der Schwellenspannung kleiner ist als das Versorgungspotential Vdd. Dies ergibt sich daraus, daß der Transistor 11 als Diode geschaltet ist.

Die Gateelektrode des Transistors 12 ist mit der Gateelektrode des Transistors 11 verbunden. Dementsprechend wäre das Drainpo­ tential des Transistors 12 das gleiche wie das Gatepotential des Transistors 11. Dementsprechend wäre dies das Potential des Knotens N3. Dieser Ausgabezustand wird Hochimpedanzzustand ge­ nannt.

Während dessen wird der Transistor 15 leitend, wenn sich das Lesefreigabesignal SE auf dem H-Pegel befindet (d. h. dem Pegel Vdd). In diesem Fall wäre einer der Transistoren 13 und 14, der ein Potential mit H-Pegel an seiner Gateelektrode empfängt, leitend und der andere, der das Potential mit L-Pegel empfängt (d. h. den Pegel gnd) nicht-leitend.

Wenn, in dieser Situation, der Transistor 13 leitend wird, wird das Gatepotential des Transistors 12 gesenkt, so daß der Tran­ sistor 12 leitend wird. Dementsprechend erreicht das Potential am Knoten N3 den H-Pegel (Vdd). Wird, auf der anderen Seite, der Transistor 14 leitend, so sind der Knoten N3 und der Ma­ sseknoten N2 miteinander verbunden, so daß sich das Potential am Knoten N3 auf dem L-Pegel (gnd) befinden würde.

Dementsprechend wird das Potential des Knotens N3, wenn sich das Lesefreigabesignal SE auf dem H-Pegel befindet, entweder auf den H-Pegel oder den L-Pegel gesetzt.

Der Betrieb, in dem zwei Datenwerte in der Datenleseschaltung der Fig. 2 aufeinanderfolgend gelesen werden, wird nun be­ schrieben.

Wie bei der Beschreibung des herkömmlichen Beispiels, gibt es hier Arten von Betriebszuständen bei aufeinanderfolgenden Lese­ vorgängen. In dem ersten aufeinanderfolgenden Lesevorgang, wer­ den Daten in der Reihenfolge H-Pegel-H-Pegel gelesen. In dem zweiten aufeinanderfolgenden Lesevorgang werden Daten in der Reihenfolge H-Pegel-L-Pegel gelesen. In dem dritten aufeinand­ erfolgenden Lesevorgang werden Daten in der Reihenfolge L-Pegel-L-Pegel gelesen. In dem vierten aufeinanderfolgenden Lesevorgang werden Daten in der Reihenfolge L-Pegel-H-Pegel gelesen.

Fig. 4 stellt ein Zeitablaufdiagramm für aufeinanderfolgende Lesevorgänge in der Datenleseschaltung der Fig. 2 dar. Diese Fig. 4 zeigt ein Beispiel, in dem der erste bis vierte aufein­ anderfolgende Lesevorgang kontinuierlich durchgeführt ist.

Zusätzlich werden in Fig. 4 die Pegel des Lesefreigabesignals SE sowie die Signalpegel am Knotens N3, Knoten N4 und Knoten N5 jeweils für die aufeinanderfolgenden Lesevorgänge gezeigt. In der in Fig. 4 gezeigten Situation befindet sich das Ausgabe­ freigabesignal OE immer fest auf dem H-Pegel.

Zuerst wird der erste aufeinanderfolgende Lesevorgang beschrie­ ben. Hier werden in einem ersten Lesezyklus (dem Zyklus, in dem der Lesevorgang durchgeführt wird) SC ein Datenwert mit H-Pegel gelesen. Dann wird in einem Vorladezyklus (einem Zyklus, in dem der Vorladevorgang ausgeführt wird) PC, der Knoten N3 auf ein Zwischenpotential (1/2 Vdd) vorgeladen, und ein Datenwert mit H-Pegel wird in dem darauf folgenden Lesezyklus SC gelesen.

In dieser Situation wird das Potential am Knoten N3 variiert, da ein Datenwert mit H-Pegel nach dem Vorladen zum erreichen des Zwischenpotentials gelesen wird. Das Potential am Knoten N5 wird jedoch nicht geändert, da sich der gelesene Datenwert auf demselben Pegel befindet wie der Datenwert, der im vorhergehen­ den Lesezyklus SC gelesen wurde. Dementsprechend gibt es keine Verzögerung in dem, während des ersten aufeinanderfolgenden Lesevorgangs durchgeführten Zugriffs.

Nun wird der zweite aufeinanderfolgende Lesevorgang beschrie­ ben. Ein Datenwert mit H-Pegel wird hier in einem ersten Lese­ zyklus SC gelesen. Dann wird der Knoten N3 im Vorladezyklus PC auf den Pegel des Zwischenpotentials vorgeladen, und ein Daten­ wert mit L-Pegel in dem folgenden Lesezyklus SC gelesen.

Da das Lesen des L-Pegel Datenwerts von dem Punkt eingeleitet wird, an dem sich der Knotens N3 auf dem Zwischenpotential be­ findet, würde das Potential des Knotens N3 den L-Pegel inner­ halb eines kürzeren Zeitraums erreichen, als vergleichsweise in dem herkömmlichen Beispiel. Dementsprechend wird die hier ge­ zeigte Zugriffszeit Tac1 gegenüber der in Fig. 8 gezeigten herkömmlichen Zugriffszeit Tac3 verkürzt.

Des weiteren wird die Zeit, die für das Potential am Knoten N3, welches das Eingabepotential darstellt, zum Erreichen des Pe­ gels des logischen Schwellenwertes erforderlich ist, bei dem Betrieb des Tri-Zustandsinverters 2 dieses Beispiels reduziert. So wird der Zugriff bei diesem zweiten aufeinanderfolgenden Lesevorgang weiter, im Vergleich zum herkömmlichen Beispiel, beschleunigt.

Der dritte aufeinanderfolgende Lesevorgang wird nun beschrie­ ben. Ein Datenwert mit L-Pegel wird als erstes in einem ersten Lesezyklus SC gelesen. Danach wird der Knoten N3 zum Erreichen des Pegels eines Zwischenpotentials in einem Vorladezyklus PC vorgeladen, und im folgenden Lesezyklus SC wird ein Datenwert mit L-Pegel gelesen.

Das Potential am Knoten N3 wird geändert, da L-Pegel nach dem Vorladen des Knotens N3, zum Erreichen des Zwischenpotentials, gelesen wird. Da sich jedoch der gelesene Datenwert auf dem gleichen Pegel wie der Datenwert, der im vorhergehenden Lesezy­ klus gelesen wurde, befindet, wird das Potential am Knoten N5 nicht verändert. Dementsprechend gibt es keine Verzögerung der Zugriffszeit beim dritten aufeinanderfolgenden Lesevorgang.

Der vierte aufeinanderfolgende Lesevorgang wird nun beschrie­ ben. Ein Datenwert mit L-Pegel wird zuerst in einem ersten Le­ sezyklus SC gelesen. Danach wird der Knoten N3 zum Erreichen des Pegels des Zwischenpotentials ein einem Vorladezyklus PC vorgeladen, und im folgenden Lesezyklus SC wird ein Datenwert mit H-Pegel gelesen.

Da das Lesen des H-Pegel Datenwerts von dem Punkt initiiert wird, an dem sich der Knoten N3 auf dem Zwischenpotential be­ findet, erreicht das Potential des Knotens N3 den L-Pegel in­ nerhalb einer kurzen Zeit. Dementsprechend ist die Zugriffszeit Tac4 auch bei diesem vierten aufeinanderfolgenden Lesevorgang nicht so lang wie die Zugriffszeit in dem herkömmlichen Bei­ spiel.

Als nächstes werden die, durch die Datenleseschaltung dieser ersten Ausführungsform erhaltenen Wirkungen beschrieben.

Wie beschrieben, kann in der Datenleseschaltung der Fig. 2, die Verzögerung der Zugriffszeit bei den aufeinanderfolgenden Lesevorgängen aller vier Arten durch das Vorladen des sich an der Ausgangsseite des Leseverstärkers 1 befindenden Knotens N3 während eines Vorladezyklus auf ein Zwischenpotential verhin­ dert werden. Mit anderen Worten, wird der Zugriff für alle vier Arten aufeinanderfolgender Lesevorgänge in der Datenleseschal­ tung der Fig. 2 beschleunigt.

Zusätzlich gibt es in der Datenleseschaltung der Fig. 2 keine Änderung des Pegels des Knotens N4, welcher den instabilen Be­ trieb der dritten aufeinanderfolgenden Lesevorgang der herkömm­ lichen Datenleseschaltung verursacht wird. Dies rührt daher, daß die Zeit, die für das Potential am Knoten N3 zum Erreichen des logischen Schwellenwerts des Tri-Zustandsinverters 2 benö­ tigt wird, reduziert ist.

Des weiteren kann in der Datenleseschaltung der Fig. 2 mangeln­ des Gleichgewicht zwischen den Zugriffszeiten Tac1 des zweiten aufeinanderfolgenden Lesevorgangs und der Zugriffszeit Tac2 des vierten aufeinanderfolgenden Lesevorgangs, wie es in der her­ kömmlichen Datenleseschaltung verursacht wurde, ebenfalls eli­ miniert werden.

Die zweite Ausführungsform wird nun beschrieben. In dieser zweiten Ausführungsform wird ein anderes Beispiel beschrieben, indem das Vorladen des Knotens N3 an der Ausgangsseite des Le­ severstärkers 1 zum Erreichen eines Zwischenpotentials möglich ist.

Fig. 5 stellt ein schematisches Diagramm dar, welches die Da­ tenleseschaltung entsprechend der zweiten Ausführungsform zeigt. Die Komponenten dieser Datenleseschaltung der Fig. 5, die mit denen der in Fig. 2 gezeigten Schaltung übereinstimmen, werden durch identische Bezugszeichen gekennzeichnet. Eine Be­ schreibung von diesen wird nicht gegeben.

Die Datenleseschaltung der Fig. 5 unterscheidet sich von der in der Fig. 2 gezeigten darin, daß sie nicht mit einem NMOS-Tran­ sistor 51 ausgestattet ist. Statt dessen ist ein Tri-Zu­ standsinverter 54 vorgesehen. Dieser Tri-Zustandsinverter 54 wird zum Vorladen verwendet, und sein Eingangsanschluß sowie sein Ausgangsanschluß sind beide mit dem Knoten N3 verbunden.

Dieser Tri-Zustandsinverter 54 erhält ein von einem Inverter 6 als Steuersignal ausgegebenes invertiertes Signal eines Lese­ freigabesignals SE. Der Betriebszustand des Tri-Zustandsinver­ ters 54 wird als Reaktion auf dieses Steuersignal gesteuert.

Nun wird der Betrieb der in Fig. 5 gezeigten Datenleseschal­ tung beschrieben. Hierbei werden hauptsächlich diese Vorgänge beschrieben, die sich von denen in Fig. 2 gezeigten Datenlese­ schaltung unterscheiden.

Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, werden beide, eine Leseverstärker 1 und ein Tri-Zustandsinverter 2 aktiviert. Da der Tri-Zustandsinverter 54 beide, sowohl seinen Eingangsanschluß als auch seinen Ausgangsanschluß an den Knoten N3 angeschlossen hat, führt er dementsprechend dem Knoten N3, wenn er aktiviert ist, ein Potential zu, welches sich in der Mitte zwischen dem Versorgungspotential Vdd und dem Massepoten­ tial gnd befindet.

Dementsprechend wird das Potential am Knoten N3 zum Erreichen des Pegels des Zwischenpotentials (1/2 Vdd) zwischen dem Ver­ sorgungspotential Vdd und dem Massepotential gnd vorgeladen. Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, so wird der Vorladevorgang am Knoten N3 ausgeführt.

Selbst wenn ein solches Vorladen durchgeführt wird, bleibt ein Potential am Knoten N4 stabil, da es durch eine statische Hal­ teschaltung 4 aufrecht erhalten wird.

Befindet sich währenddessen das Lesefreigabesignal SE auf dem H-Pegel, so werden der Leseverstärker 1 und der Tri-Zustandsin­ verter 2 aktiviert. Gleichzeitig wird der Tri-Zustandsinverter 54 inaktiviert. Als Ergebnis hiervon, führt der Leseverstärker 1 einen Lesevorgang aus und sein Ausgangssignal wird durch den Tri-Zustandsinverter 2 zum Zuführen an den Knoten N4 inver­ tiert.

Wenn der Tri-Zustandsinverter 3 als Reaktion auf das Ausgabe­ freigabesignal OE aktiviert wird, wird das Potential am Knoten N4, welches durch die statische Halteschaltung 4 gehalten wird, durch einen Tri-Zustandsinverter 3 zum Zuführen an den Knoten N5 invertiert.

Dementsprechend wird ein Lesevorgang durchgeführt, wenn sich das Lesefreigabesignal SE auf dem H-Pegel befindet und der Da­ tenwert wird ausgelesen.

In der Datenleseschaltung dieser Fig. 5 wird der Knoten N3 zum Erreichen des Zwischenpotentials wie bei der Datenleseschaltung der Fig. 2 vorgeladen. Dementsprechend ähnelt der aufeinand­ erfolgende Lesevorgang der Datenleseschaltung der Fig. 5 dem, der in Fig. 4 gezeigten Schaltung. Derselbe wird deshalb nicht beschrieben.

Auf Grundlage des Vorangegangenen wird in der Datenleseschal­ tung der Fig. 5, gemäß der zweiten Ausführungsform, ein Vor­ ladevorgang ähnlich dem der ersten Ausführungsform durchge­ führt. Dementsprechend können die gleichen Wirkungen wie der Datenleseschaltung der Fig. 2, gemäß der ersten Ausführungs­ form, erzielt werden.

Es wird nun die dritte Ausführungsform beschrieben. In dieser dritten Ausführungsform wird ein weiteres Beispiel, in dem das Vorladen des Knotens N3 an der Ausgangsseite des Leseverstär­ kers 1 zum Erreichen eines Zwischenpotentials möglich ist, be­ schrieben.

Fig. 6 stellt ein schematisches Diagramm dar, welches eine Da­ tenleseschaltung gemäß der dritten Ausführungsform zeigt. Die in Fig. 6 gezeigte Komponenten, die den in Fig. 2 gezeigten entsprechen, werden durch dieselben Bezugszeichen gekennzeich­ net. Eine Beschreibung von diesen ist nicht vorgesehen.

Die Datenleseschaltung der Fig. 6 unterscheidet sich von der in der Fig. 2 gezeigten darin, daß sie nicht mit einem NMOS-Tran­ sistor 51 ausgestattet ist. Statt dessen sind ein PMOS-Tran­ sistor und ein NMOS-Transistor 53 vorgesehen. Diese Transisto­ ren 52 und 53 werden zum Vorladen verwendet und sind zwischen einem Versorgungsanschlußknoten N1 und einem Masseknoten N2 in Serie geschaltet.

Der PMOS-Transistor 52 erhält ein Lesefreigabesignal SE an sei­ ner Gateelektrode und wird in Reaktion auf dieses Signal be­ trieben. Der NMOS-Transistor 52 erhält an seiner Gateelektrode ein, von einem Inverter 6 ausgegebenes invertierte Signal des Lesefreigabesignals SE und wird in Reaktion auf dieses Signal betrieben.

Ein Anschlußknoten N6, zwischen dem PMOS-Transistor 52 und dem NMOS-Transistor 53, steht mit einem Knoten N3 an der Ausgangs­ seite des Leseverstärkers 1 in Verbindung. Dementsprechend wird das Potential dieses Anschlußknotens N6 dem Knoten N3 zuge­ führt.

Der Betrieb der in Fig. 6 gezeigten Datenleseschaltung wird nun beschrieben. Hierbei werden hauptsächlich Vorgänge be­ schrieben, die sich von denen der in Fig. 2 gezeigten Datenle­ seschaltung unterscheiden.

Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, werden der Leseverstärker 1 und der Tri-Zustandsinverter 2 beide in­ aktiviert. Gleichzeitig versetzen das Lesefreigabesignal SE und sein invertiertes Signal den PMOS-Transistor 52 sowie den NMOS-Tran­ sistor 53 in den leitenden Zustand.

Der Anschlußknoten N6 würde sich hier auf einem Zwischenpoten­ tial (1/2 Vdd) zwischen dem Versorgungspotential Vdd und dem Massepotential gnd, aufgrund des An-Widerstands sowohl des PMOS-Transistors 52 als auch des NMOS-Transistors 53 befinden.

Da dieses Zwischenpotential dem Knoten N3 zugeführt wird, wird der Knoten N3 dementsprechend zum Erreichen dieses Zwischenpo­ tentials vorgeladen. Befindet sich das Lesefreigabesignal SE auf dem L-Pegel, so wird der Vorladevorgang ausgeführt.

Selbst wenn ein solches Vorladen durchgeführt ist, bleibt das Potential an einem Knoten N4 stabil, da es durch die statische Halteschaltung 4 aufrecht erhalten wird.

Dementsprechend bilden in der Datenleseschaltung der Fig. 6 der PMOS-Transistor 62 und der NMOS-Transistor 53 eine Vorla­ deschaltung.

Befindet sich währenddessen das Lesefreigabesignal SE auf dem H-Pegel, so wären der Leseverstärker 1 und der Tri-Zustandsin­ verter 2 aktiviert. Gleichzeitig würden das Lesefreigabesignal SE und sein invertiertes Signal den PMOS-Transistor 52 und den NMOS-Transistor 53 in den nicht leitenden Zustand versetzen.

Als ein Ergebnis würde der Leseverstärker 1 einen Lesevorgang durchführen und sein Ausgangssignal würde durch den Tri-Zu­ standsinverter 2 zum Zuführen an den Knoten N4 invertiert wer­ den.

Wenn dann ein Tri-Zustandsinverter 3 als Reaktion auf ein Aus­ gabefreigabesignal OE aktiviert wird, wird das am Knoten N4, durch die statische Halteschaltung 4 gehaltene Potential durch einen Tri-Zustandsinverter 3 zum Zuführen an den Knoten N5 in­ vertiert.

Befindet sich dementsprechend das Lesefreigabesignal SE auf dem H-Pegel, so wird ein Lesevorgang durchgeführt und der Datenwert gelesen.

In der Datenleseschaltung dieser Fig. 6 wird der Knoten N3, wie in den Datenleseschaltungen der Fig. 2 und der Fig. 3 auf ein Zwischenpotential vorgeladen. Dementsprechend sind die auf­ einanderfolgenden Lesevorgänge der Datenleseschaltung der Fig. 6 die gleichen, wie die, die in der Schaltung der Fig. 4 durchgeführt wurden. Deshalb werden diese Vorgänge hier nicht beschrieben.

Auf Grundlage des Vorausgehenden wird in der, in Fig. 6 ge­ zeigten Datenleseschaltung gemäß dieser dritten Ausführungs­ form, ein Vorladevorgang ähnlich dem der ersten Ausführungsform und der zweiten Ausführungsform durchgeführt, so daß die glei­ chen Effekte wie die der Datenleseschaltung der Fig. 2 und Fig. 5 entsprechend der ersten und zweiten Ausführungsform erzielt werden.

In der Beschreibung der ersten bis dritten Ausführungsform weist der Leseverstärker 1 einen Aufbau auf, wie er in Fig. 3 gezeigt ist. Dies sollte jedoch keine Einschränkung darstellen, und der Leseverstärker 1 kann jeden beliebigen Aufbau aufwei­ sen, so lange sein Betrieb ähnlich dem in Fig. 3 gezeigten Leseverstärker durchgeführt wird.

Claims (7)

1. Eine Datenleseschaltung, die mit einer durch ein erstes und ein zweites Potential definierten Versorgungsspannung betrieben wird, zum Lesen eines von einer Spei­ cherzelle (MC) zu einem Eingabe/Ausgabe-Leitungspaar (IO/IO) geleiteten Datenwerts, mit
einem Leseverstärker (1), der ein erstes Steuersignal (SE) em­ pfängt und als Reaktion auf dieses erste Steuersignal aktiviert wird, der eine an dem Eingabe/Ausgabe-Leitungspaar (IO/IO) erzeugte Potential­ differenz, die dem von der Speicherzelle (MC) zugeleiteten Da­ tenwert entspricht, liest und verstärkt, und der ein Signal mit einem Pegel, der dieser Potentialdifferenz entspricht, ausgibt,
einem ersten Tri-Zustandsinverter (2), der aktiviert wird, wenn der Leseverstärker (1) aktiviert ist, zum Invertieren, Ver­ stärken und anschließendem Ausgeben des von dem Leseverstärker (1) ausgegebenen Signals,
einer Halteeinrichtung (4) zum Halten des von dem ersten Tri-Zu­ standsinverter (2) ausgegebenen Signals,
einem zweiten Tri-Zustandsinverter (3), der ein zweites Steuer­ signal (OE) empfängt und als Reaktion auf dieses zweite Steuersignal akti­ viert wird und das von der Halteeinrichtung (4) gehaltene Signal invertiert und ausgibt, und
einer Vorladeeinrichtung (51; 54; 52; 53), die zum Vorladen eines Ausgabe­ knotens (N3) des Leseverstärkers auf ein Zwischenpotential zwi­ schen dem ersten und zweiten Potential aktiviert wird, wenn der Leseverstärker (1) nicht aktiviert ist.

2. Datenleseschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorladeeinrichtung ein MOS-Transistor (51) ist, der zwischen den Ausgabeknoten (N3) des Leseverstärkers (1) und einen Ausgabeknoten (N4) des ersten Tri-Zustandsinverters (2) geschaltet ist und in den leitenden Zustand versetzt wird, wenn der Leseverstärker (1) nicht aktiviert ist.

3. Datenleseschaltung nach Anspruch 2, gekennzeichnet durch einen In­ verter (6) zum Invertieren des ersten Steuersi­ gnals, wobei der MOS-Transistor (51) ein n-Kanal MOS-Transistor ist, der an seiner Gateelektrode ein Signal erhält, welches durch die Invertierung des ersten Steuersignals durch den Inverter (6) er­ halten wird, und der als Reaktion auf dieses Signal aktiviert wird, wenn der Leseverstärker (1) nicht aktiviert ist.

4. Datenleseschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorladeeinrichtung ein dritter Tri-Zustandsinverter (54) ist, bei dem sowohl der Eingangsanschluß als auch der Ausgangsanschluß an den Ausgangs­ knoten des Leseverstärkers (1) angeschlossen ist, und der akti­ viert wird, wenn der Leseverstärker (1) nicht aktiviert ist.

5. Datenleseschaltung nach Anspruch 4, gekennzeichnet durch einen Inverter (6) zum Invertieren des ersten Steuersi­ gnals, wobei der dritte Tri-Zustandsinverter (54) ein Signal erhält, welches durch die Invertierung des ersten Steuersignals durch den Inver­ ter (6) erhalten wird, und der als Reaktion auf dieses Signal aktiviert wird, wenn der Leseverstärker (1) nicht aktiviert ist.

6. Datenleseschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorladeeinrichtung
einen ersten Potentialknoten (N1), der das erste Poten­ tial empfängt,
einen zweiten Potentialknoten (N2), der das zweite Potential empfängt,
einen Anschlußknoten (N6), der mit dem Ausgangsknoten (N3) des Leseverstärkers (1) verbunden ist,
einen p-Kanal MOS-Transistor (52), der zwischen den ersten Po­ tentialknoten (N1) und den Anschlußknoten (N 6) geschaltet ist, und der in den leitenden Zustand gesetzt wird, wenn der Leseverstärker (1) nicht aktiviert ist, und
einen n-Kanal MOS-Transistor (53), der zwischen den Anschluß­ knoten (N6) und den zweiten Potentialknoten (N2) geschaltet ist, und der in den leitenden Zustand gesetzt wird, wenn der Leseverstärker (1) nicht aktiviert ist, aufweist.

7. Datenleseschaltung nach Anspruch 6, gekenzeichnet durch einen Inverter (6) zum Invertieren des ersten Steuersi­ gnals, wobei
der p-Kanal MOS-Transistor (52) als Reaktion auf den Erhalt des ersten Steuersignals an seiner Gateelektrode arbeitet, und
der n-Kanal MOS-Transistor (53) als Reaktion auf den Erhalt ei­ nes Signals an seiner Gateelektrode, welches durch die Invertie­ rung des ersten Steuersignals durch den Inverter (6) erhalten wird, arbeitet.