JPH0330199A - メモリテスト用マルチバイトワイド並列ライト回路 - Google Patents
メモリテスト用マルチバイトワイド並列ライト回路Info
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- JPH0330199A JPH0330199A JP2081485A JP8148590A JPH0330199A JP H0330199 A JPH0330199 A JP H0330199A JP 2081485 A JP2081485 A JP 2081485A JP 8148590 A JP8148590 A JP 8148590A JP H0330199 A JPH0330199 A JP H0330199A
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- 238000012360 testing method Methods 0.000 title claims abstract description 38
- 239000000872 buffer Substances 0.000 claims description 17
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は高密度メモリ装置における並列テストのための
ライト（Ｗｒ ｉ ｔｅ）チェーン（Ｃｈａｉｎ）回路
に係るもので、特に一つのサイクル内においてライトし
つるデータピットの数をデータバスの数に制限されない
ようにしながら、データ入出力ラインの数と同じ数のデ
ータピットを同時にライトしうるメモリテスト用マルチ
バイト広域並列（Ｍｕｌｔｉｂｙｔｅ Ｗｉｄｅ ｐａ
ｒａｌｌｅｌ） ライト回路に係るもノテある。
ライト（Ｗｒ ｉ ｔｅ）チェーン（Ｃｈａｉｎ）回路
に係るもので、特に一つのサイクル内においてライトし
つるデータピットの数をデータバスの数に制限されない
ようにしながら、データ入出力ラインの数と同じ数のデ
ータピットを同時にライトしうるメモリテスト用マルチ
バイト広域並列（Ｍｕｌｔｉｂｙｔｅ Ｗｉｄｅ ｐａ
ｒａｌｌｅｌ） ライト回路に係るもノテある。
〈従来の技術と解決しようとする課題〉一般に、半導体
メモリー装置（例えばＤＲＡＭ）はデータバスの数と同
一な数のデータピットを並列にリード／ライトしうるよ
うに構威されている。
メモリー装置（例えばＤＲＡＭ）はデータバスの数と同
一な数のデータピットを並列にリード／ライトしうるよ
うに構威されている。
そして、半導体メモリ装置の並列ライトテスト時は一周
期（Ｃｙｃｌｅ）内で上記データバスの数と同一な数の
データを並列にライトできる。しかし、半導体メモリ装
置を拡張して上記の方法で並列にライトテストする時、
これに伴い並列にライトしようとするデータピットを一
緒に増加させなければならない。このためにデータバス
の数を同時に増加させなければならず、レイアウト（Ｌ
ａｙｏｕｔ）の面積が大幅に増加する。このデータバス
の増加により、半導体メモリ装置の負荷（Ｌｏａｄｉｎ
ｇ）もまた増加され、ライトテストの処理速度が遅延さ
れるという問題点があった。
期（Ｃｙｃｌｅ）内で上記データバスの数と同一な数の
データを並列にライトできる。しかし、半導体メモリ装
置を拡張して上記の方法で並列にライトテストする時、
これに伴い並列にライトしようとするデータピットを一
緒に増加させなければならない。このためにデータバス
の数を同時に増加させなければならず、レイアウト（Ｌ
ａｙｏｕｔ）の面積が大幅に増加する。このデータバス
の増加により、半導体メモリ装置の負荷（Ｌｏａｄｉｎ
ｇ）もまた増加され、ライトテストの処理速度が遅延さ
れるという問題点があった。
したがって本発明の目的は、一つのサイクル内でライト
しうるビットの数をデータバスの数に制限されないよう
にしながら、データ入出力ラインの数と同じ数のデータ
を同時にライトテストしうるメモリテスト用マルチバイ
ト広域並列ライト回路を提供することにある。
しうるビットの数をデータバスの数に制限されないよう
にしながら、データ入出力ラインの数と同じ数のデータ
を同時にライトテストしうるメモリテスト用マルチバイ
ト広域並列ライト回路を提供することにある。
また本発明の他の目的は、既存のレイアウト面積と負荷
を増加させずに並列ライトビットの数を大幅に増加させ
て全体的なライトテスト時間を減少させうるメモリテス
ト用マルチバイト広域並列ライト回路を提供することに
ある。
を増加させずに並列ライトビットの数を大幅に増加させ
て全体的なライトテスト時間を減少させうるメモリテス
ト用マルチバイト広域並列ライト回路を提供することに
ある。
く課題を解決するための手段〉
上記の目的を達成するために本発明は、多数の入出力ラ
インを持つ多数のセルアレイ部と、一つのデータ入力パ
ッドからの入力データと多数のデータ入出力マルチプレ
クサパッドからのデータを多数のデータバスラインでバ
ッファリングする多数のデータ入力バッファを具備する
メモリテスト用マルチバイト広域並列ライト回路におい
て、データバス選択制御クロック発生器から受信された
制御クロックにより、上記データ入力バッファの出力で
あるデータバスラインを選択する多数のデータバスｉ！
択器と、テストモードエネイブル信号と列／行アドレス
信号により各々のデータ入力を駆動するための制御クロ
ックを発生する多数のクロック発生器と、クロック発生
器から発生された制御クロックにより、各データバス選
択器の出力を駆動して駆動された出力をセルアレイ部の
各データビットラインに一対一に連結された各入出力ラ
インに同時に供給する多数の個別データ入力ドライバを
具備するメモリテスト用マルチバイト広域並列ライト回
路としたものである。
インを持つ多数のセルアレイ部と、一つのデータ入力パ
ッドからの入力データと多数のデータ入出力マルチプレ
クサパッドからのデータを多数のデータバスラインでバ
ッファリングする多数のデータ入力バッファを具備する
メモリテスト用マルチバイト広域並列ライト回路におい
て、データバス選択制御クロック発生器から受信された
制御クロックにより、上記データ入力バッファの出力で
あるデータバスラインを選択する多数のデータバスｉ！
択器と、テストモードエネイブル信号と列／行アドレス
信号により各々のデータ入力を駆動するための制御クロ
ックを発生する多数のクロック発生器と、クロック発生
器から発生された制御クロックにより、各データバス選
択器の出力を駆動して駆動された出力をセルアレイ部の
各データビットラインに一対一に連結された各入出力ラ
インに同時に供給する多数の個別データ入力ドライバを
具備するメモリテスト用マルチバイト広域並列ライト回
路としたものである。
く実 施 例〉
以下、本発明を添付図面を参照して詳細に説明する。
第１図は本発明に係る回路図であって、各々一対となっ
た多数の入出力ライン１００をもつセルアレイ部ｌＯ〜
４０と、バッファ入力制御クロック端３００から入力さ
れる信号により、データ入力パッドＤ５からの入力デー
タまたはデータ入出力マルチプレクサパッドＤＩ−０４
からの入力データをバンファリングして各々一対のデー
タバスＡＢ ｉ （ＡＢ １〜ＡＢｎ）で構威された
データバスライン２００に出力するデータ入力バッファ
Ｃ１〜Ｃ４と、データ入力パッファＣｌ−Ｃ４の出力端
と連結されたデータバスライン２００上の各データバス
ＡＢ ｉ （ＡＢ １−ＡＢ４）をデータバス選択制
御クロック発生器５００から入力される信号により選択
するデータバス選択器Ａｌ−Ａ４と、個別データ入力ド
ライバ８１〜Ｂ１６を制御するための制御クロックを発
生するクロック発生器ＡＡＩ〜ＡＡ４と、クロック発生
器ＡＡＩ〜ＡＡ４が発生する制御クロックにより、デー
タバス選択器Ａ１〜Ａ４で選択されて入力されるデータ
を各々ドライビングしてセルアレイ部１０〜４０の入出
力端と同一な数で一対一に連結されたすべての入出力ラ
イン１００に同時に出力されるようにする個別データ入
力ドライバ８１〜Ｂ１６で構或される。この個別データ
入力ドライバＢｌ−８１６はテストモードエネイブル信
号と列／行アドレス信号によってデータバス選択器ＡＩ
−Ａ４を通じた各々のデータがセルアレイ部１０〜４０
の入力に適合するようにドライビングする。
た多数の入出力ライン１００をもつセルアレイ部ｌＯ〜
４０と、バッファ入力制御クロック端３００から入力さ
れる信号により、データ入力パッドＤ５からの入力デー
タまたはデータ入出力マルチプレクサパッドＤＩ−０４
からの入力データをバンファリングして各々一対のデー
タバスＡＢ ｉ （ＡＢ １〜ＡＢｎ）で構威された
データバスライン２００に出力するデータ入力バッファ
Ｃ１〜Ｃ４と、データ入力パッファＣｌ−Ｃ４の出力端
と連結されたデータバスライン２００上の各データバス
ＡＢ ｉ （ＡＢ １−ＡＢ４）をデータバス選択制
御クロック発生器５００から入力される信号により選択
するデータバス選択器Ａｌ−Ａ４と、個別データ入力ド
ライバ８１〜Ｂ１６を制御するための制御クロックを発
生するクロック発生器ＡＡＩ〜ＡＡ４と、クロック発生
器ＡＡＩ〜ＡＡ４が発生する制御クロックにより、デー
タバス選択器Ａ１〜Ａ４で選択されて入力されるデータ
を各々ドライビングしてセルアレイ部１０〜４０の入出
力端と同一な数で一対一に連結されたすべての入出力ラ
イン１００に同時に出力されるようにする個別データ入
力ドライバ８１〜Ｂ１６で構或される。この個別データ
入力ドライバＢｌ−８１６はテストモードエネイブル信
号と列／行アドレス信号によってデータバス選択器ＡＩ
−Ａ４を通じた各々のデータがセルアレイ部１０〜４０
の入力に適合するようにドライビングする。
第２図はデータバス選択器Ａ１〜Ａ４の一部分を具体的
に示した回路図である。一対のデータラインＡ，Ａで構
戒されたデータバスＡＢｔ（ＡＢ１−ＡＢ４）をＮＯＲ
ゲー｝ＮｏｔＳＮＯ２ （第１、第２ゲーティング手段
）の各入力端の一端に連結し、データバス選択制御クロ
ック発生器５００をＮＯＲゲートＮｏｔ、ＮＯ２の各入
力端の他端に連結する。そして、ＮＯＲゲートＮｏｔ、
ＮＯ２の各出力端にインバータＮ１、Ｎ２（第１、第２
反転手段）を連結し、インバータＮ１、Ｎ２の出力端は
個別データ入力ドライバＢ１〜８１６に連結される． 第３図はクロック発生器ＡＡＩ〜ＡＡ４の一つの部分を
具体的に図示した回路図である。列／行アドレス信号端
ＣＡｉ，ＣＡｉ，ＲＡｉ，ＲＡｉをＮＡＮＤゲートＮＡ
Ｉ〜ＮＡ４ （デコーディング手段）の各入力端に連結
し、テストモードエネイブル端ＦＴＥをＮＡＮＤゲート
ＮＡ５〜ＮＡ８の各入力端の一端に連結する。ＮＡＮＤ
ゲートＮＡｔ−ＮＡ４の出力端をＮＡＮＤゲー｝ＮＡ５
〜ＮＡ８の入力端に各々連結し、ＮＡＮＤゲートＮＡ５
〜ＮＡ８の出力端を個別データ入力ドライバ８１〜Ｂ１
６の制御クロック信号端４００の各ラインＡＡ ｉ Ｋ
（ＡＡ Ｏ Ｋ−ＡＡ ３ Ｋ）に連結する．第４図
は個別データ入力ドライバ８１〜Ｂ１６の一つの部分を
具体的に示した回路図である，制御クロック信号端４０
０の所定ラインＡＡ ｉ ＫがＰＭＯＳ｝ランジスタＴ
１、Ｔ２（第１、第２トランジスタ）の各ゲート端及び
ＮＭＯＳトランジスタＴ５、Ｔ６（第３、第４１・ラン
ジスタ）の各ゲート端に連結される（パッシング（Ｐａ
ｓｓ ｉｎｇ）手段）。そしてデータバス選択器Ａｌ−
Ａ４の出力端２０１である一対のデータラインＡ’ 、
Ａ’をＮＭＯＳＩ一ランジスタＴ５、Ｔ６のソース端に
連結する。トランジスタＴ１、Ｔ５の各ドレイン端に結
合された第ｌノード４１とＰＭＯＳＩ−ランジスタＴ３
のゲー｝・及びインバータＮ６２の入力端を連結し、ト
ランジスタＴ２、Ｔ６の各ドレインに結合された第２ノ
ード４２とＰＭＯＳ トランジスタＴ４ （第７トラン
ジスタ）のゲート及びインバータＮ６１の入力端を連結
する。インバータＮ６ｌの出力端はＮＭＯＳ ｝ランジ
スタＴ７（第６トランジスタ）のゲートと連結され、イ
ンハータＮ６２の出力端はＮＭＯＳトランジスタＴ８の
ゲートと連結され、そして、ＰＭＯＳトランジスタＴ３
（第５トランジスタ）とＮＭＯＳ｝ランジスタＴ７の
各ドレイン端が結合されて第３ノード４３になり、ＰＭ
ＯＳトランジスタＴ４とＮＭＯ ＳトランジスタＴ８（
第８トランジスタ）のドレイン端が結合されて第４ノー
ド４４になる（反転出力手段）．この第３、４ノード４
３、４４は入出力ライン１００の一つのラインとなり、
これがセルアレイ部ｌＯ〜４０のビットラインに接続さ
れてメモリセルをアクセスする。
に示した回路図である。一対のデータラインＡ，Ａで構
戒されたデータバスＡＢｔ（ＡＢ１−ＡＢ４）をＮＯＲ
ゲー｝ＮｏｔＳＮＯ２ （第１、第２ゲーティング手段
）の各入力端の一端に連結し、データバス選択制御クロ
ック発生器５００をＮＯＲゲートＮｏｔ、ＮＯ２の各入
力端の他端に連結する。そして、ＮＯＲゲートＮｏｔ、
ＮＯ２の各出力端にインバータＮ１、Ｎ２（第１、第２
反転手段）を連結し、インバータＮ１、Ｎ２の出力端は
個別データ入力ドライバＢ１〜８１６に連結される． 第３図はクロック発生器ＡＡＩ〜ＡＡ４の一つの部分を
具体的に図示した回路図である。列／行アドレス信号端
ＣＡｉ，ＣＡｉ，ＲＡｉ，ＲＡｉをＮＡＮＤゲートＮＡ
Ｉ〜ＮＡ４ （デコーディング手段）の各入力端に連結
し、テストモードエネイブル端ＦＴＥをＮＡＮＤゲート
ＮＡ５〜ＮＡ８の各入力端の一端に連結する。ＮＡＮＤ
ゲートＮＡｔ−ＮＡ４の出力端をＮＡＮＤゲー｝ＮＡ５
〜ＮＡ８の入力端に各々連結し、ＮＡＮＤゲートＮＡ５
〜ＮＡ８の出力端を個別データ入力ドライバ８１〜Ｂ１
６の制御クロック信号端４００の各ラインＡＡ ｉ Ｋ
（ＡＡ Ｏ Ｋ−ＡＡ ３ Ｋ）に連結する．第４図
は個別データ入力ドライバ８１〜Ｂ１６の一つの部分を
具体的に示した回路図である，制御クロック信号端４０
０の所定ラインＡＡ ｉ ＫがＰＭＯＳ｝ランジスタＴ
１、Ｔ２（第１、第２トランジスタ）の各ゲート端及び
ＮＭＯＳトランジスタＴ５、Ｔ６（第３、第４１・ラン
ジスタ）の各ゲート端に連結される（パッシング（Ｐａ
ｓｓ ｉｎｇ）手段）。そしてデータバス選択器Ａｌ−
Ａ４の出力端２０１である一対のデータラインＡ’ 、
Ａ’をＮＭＯＳＩ一ランジスタＴ５、Ｔ６のソース端に
連結する。トランジスタＴ１、Ｔ５の各ドレイン端に結
合された第ｌノード４１とＰＭＯＳＩ−ランジスタＴ３
のゲー｝・及びインバータＮ６２の入力端を連結し、ト
ランジスタＴ２、Ｔ６の各ドレインに結合された第２ノ
ード４２とＰＭＯＳ トランジスタＴ４ （第７トラン
ジスタ）のゲート及びインバータＮ６１の入力端を連結
する。インバータＮ６ｌの出力端はＮＭＯＳ ｝ランジ
スタＴ７（第６トランジスタ）のゲートと連結され、イ
ンハータＮ６２の出力端はＮＭＯＳトランジスタＴ８の
ゲートと連結され、そして、ＰＭＯＳトランジスタＴ３
（第５トランジスタ）とＮＭＯＳ｝ランジスタＴ７の
各ドレイン端が結合されて第３ノード４３になり、ＰＭ
ＯＳトランジスタＴ４とＮＭＯ ＳトランジスタＴ８（
第８トランジスタ）のドレイン端が結合されて第４ノー
ド４４になる（反転出力手段）．この第３、４ノード４
３、４４は入出力ライン１００の一つのラインとなり、
これがセルアレイ部ｌＯ〜４０のビットラインに接続さ
れてメモリセルをアクセスする。
以下、本発明の具体的な一実施例を第１〜４図を参照し
て更に詳細に説明する。
て更に詳細に説明する。
多数のセルアレイ部中の活性化（＾ｃｔｉｖａｔｅ）さ
れる二つのセルアレイ部１０〜４ｏを第１図のように図
示した。各セルアレイ部ｌｏ〜４ｏに形威された多数の
データ入出力ライン１００がセルアレイ部１０〜４０の
ビットラインに接続されてメモリセルをアクセスしうる
ように構成されている。
れる二つのセルアレイ部１０〜４ｏを第１図のように図
示した。各セルアレイ部ｌｏ〜４ｏに形威された多数の
データ入出力ライン１００がセルアレイ部１０〜４０の
ビットラインに接続されてメモリセルをアクセスしうる
ように構成されている。
各々のデータ入出力ライン１００は個別データ入力ドラ
イバＢｌ−Ｂｌ６の出力によって駆動され、各グループ
の個別データ入力ドライバ８１〜Ｂｌ６はクロック発生
器ＡＡＩ〜ＡＡ４で発生される制御クロックに従いデー
タバス選択器Ａｌ〜Ａ４で選択されたデータを受ける。
イバＢｌ−Ｂｌ６の出力によって駆動され、各グループ
の個別データ入力ドライバ８１〜Ｂｌ６はクロック発生
器ＡＡＩ〜ＡＡ４で発生される制御クロックに従いデー
タバス選択器Ａｌ〜Ａ４で選択されたデータを受ける。
データバス選択器ＡＩ−Ａ４はデータバス選択制御クロ
ック発生器５００から入力されるクロックによってデー
タバスライン２００ （データバスＡＢｉ）のデータを
選択して個別データ入力ドライバ８１〜８１６に入力す
る。
ック発生器５００から入力されるクロックによってデー
タバスライン２００ （データバスＡＢｉ）のデータを
選択して個別データ入力ドライバ８１〜８１６に入力す
る。
各々のデータバスライン２００の各データバスＡＢｉに
ルよデー夕入力バッファｃ１〜ｃ４が連結されているの
で、バッファ入力制御クロック端３００から入力される
クロックにより、データ入力パッドＤ５またはデータ入
出力マルチブレクサバッドＤ１〜Ｄ４を通じて入力され
るデータによってデータバスライン２００ （デーダバ
スＡＢｉ）が駆動される。即ち、バッファ入力制御クロ
ック端３００はデータ入出力マルチブレクサバンドＤｌ
〜Ｄ４またはデータ入力パッドＤ５を通じて入力される
データをデータ入力バッファｃ１〜ｃ４に入力させる役
割をする。
ルよデー夕入力バッファｃ１〜ｃ４が連結されているの
で、バッファ入力制御クロック端３００から入力される
クロックにより、データ入力パッドＤ５またはデータ入
出力マルチブレクサバッドＤ１〜Ｄ４を通じて入力され
るデータによってデータバスライン２００ （デーダバ
スＡＢｉ）が駆動される。即ち、バッファ入力制御クロ
ック端３００はデータ入出力マルチブレクサバンドＤｌ
〜Ｄ４またはデータ入力パッドＤ５を通じて入力される
データをデータ入力バッファｃ１〜ｃ４に入力させる役
割をする。
本発明は既存のデータバスライン２００ （データバス
ＡＢｉ）にデータバス選択器Ａ１〜Ａ４を連結し、個別
データ入力ドライバＢ １ −８ １ ６がデータ入出
力ラインｌＯＯＯ数と同数に構威されているので、活性
化されるセルアレイ部１０〜４０が一つまたはそれ以上
あれば、セルアレイ部１０〜４０のすべてのデータ入出
力ライン１００にデータを同時並列にライトしうる。そ
してこのとき、セルアレイ部１０〜４０がテストされる
。
ＡＢｉ）にデータバス選択器Ａ１〜Ａ４を連結し、個別
データ入力ドライバＢ １ −８ １ ６がデータ入出
力ラインｌＯＯＯ数と同数に構威されているので、活性
化されるセルアレイ部１０〜４０が一つまたはそれ以上
あれば、セルアレイ部１０〜４０のすべてのデータ入出
力ライン１００にデータを同時並列にライトしうる。そ
してこのとき、セルアレイ部１０〜４０がテストされる
。
並列テストを更に詳細に説明すると、バンファ入力制御
クロック端３００の入カクロックによって、データ入出
力マルチプレクサパッドＤ１〜Ｄ４またはデータ入力バ
ンドＤ５を通じて入力されるデータは、データ入力バッ
ファ０１〜Ｃ４においてバッファリングされ、データバ
スライン２００（データバスＡＢｉ）に供給される。そ
して、データバス選択制御クロック発生器５００のクロ
ックによってデータバスライン２００（データバスＡＢ
ｉ）のデータを該当データバス選択器Ａ１〜Ａ４で選択
する。即ち、第２図においてデータバスＡＢｉ上の一対
のデータラインＡ，Ａの信号がＮＯＲゲートＮｏｔ、Ｎ
Ｏ２に入力されると、データバス選択制御クロック発生
器５００の論理状態により選択されることになるが、各
ＮＯＲゲートＮｏｔ，ＮＯ２に入力される両信号が共に
゜゛ロウ′゛であるときのみ“ハイ゜′を出力し、イン
バータＮｌ，Ｎ２を通じて反転される。例えば、データ
バス選択制御クロック発生器５００が”ロウ゜″を出力
し、データラインＡの信号が“ハイ゜″であると、ＮＯ
ＲゲートＮＯＩは“ロウ゜゜を出力してインハータＮｌ
の出力が″ハイ゜゜となる。この場合Ａは八の反転なの
で、データラインＡの信号が゛ロウ″′に入力されると
ＮＯＲゲートＮＯ２の出力は“゜ハイ゜゛に変換されて
インハータＮ２の出力は′゜ロウ゛になる。これらのデ
ータは個別データ入力ドライバ８１〜Ｂ１６に入力され
る。
クロック端３００の入カクロックによって、データ入出
力マルチプレクサパッドＤ１〜Ｄ４またはデータ入力バ
ンドＤ５を通じて入力されるデータは、データ入力バッ
ファ０１〜Ｃ４においてバッファリングされ、データバ
スライン２００（データバスＡＢｉ）に供給される。そ
して、データバス選択制御クロック発生器５００のクロ
ックによってデータバスライン２００（データバスＡＢ
ｉ）のデータを該当データバス選択器Ａ１〜Ａ４で選択
する。即ち、第２図においてデータバスＡＢｉ上の一対
のデータラインＡ，Ａの信号がＮＯＲゲートＮｏｔ、Ｎ
Ｏ２に入力されると、データバス選択制御クロック発生
器５００の論理状態により選択されることになるが、各
ＮＯＲゲートＮｏｔ，ＮＯ２に入力される両信号が共に
゜゛ロウ′゛であるときのみ“ハイ゜′を出力し、イン
バータＮｌ，Ｎ２を通じて反転される。例えば、データ
バス選択制御クロック発生器５００が”ロウ゜″を出力
し、データラインＡの信号が“ハイ゜″であると、ＮＯ
ＲゲートＮＯＩは“ロウ゜゜を出力してインハータＮｌ
の出力が″ハイ゜゜となる。この場合Ａは八の反転なの
で、データラインＡの信号が゛ロウ″′に入力されると
ＮＯＲゲートＮＯ２の出力は“゜ハイ゜゛に変換されて
インハータＮ２の出力は′゜ロウ゛になる。これらのデ
ータは個別データ入力ドライバ８１〜Ｂ１６に入力され
る。
クロック発生器ＡＡＩ〜ＡＡ４は第３図のようにテスト
モードエネイプル端ＦＴＥを通じて入力される信号によ
り、個別データ入力ドライバＢｌ〜Ｂ１６を制御するク
ロックを発生する。これは先ず列／行アドレス信号端Ｃ
Ａｉ，ＣＡｉ，ＲＡｉ，ＲＡｉを通じて入力される信号
をＮＡＮＤゲートＮＡｌ〜ＮＡ４において論理化し、こ
のＮＡＮＤゲートＮＡＩ〜ＮＡ４の出力信号を、テスト
モードエネイブル端ＦＴＥから入力されるテストモード
エネイブル信号によってＮＡＮＤゲートＮＡ５〜ＮＡ８
において倫理化し、制御クロック信号端４００の各ライ
ンＡＡＯＫ−ＡＡ３Ｋを通じて出力する。
モードエネイプル端ＦＴＥを通じて入力される信号によ
り、個別データ入力ドライバＢｌ〜Ｂ１６を制御するク
ロックを発生する。これは先ず列／行アドレス信号端Ｃ
Ａｉ，ＣＡｉ，ＲＡｉ，ＲＡｉを通じて入力される信号
をＮＡＮＤゲートＮＡｌ〜ＮＡ４において論理化し、こ
のＮＡＮＤゲートＮＡＩ〜ＮＡ４の出力信号を、テスト
モードエネイブル端ＦＴＥから入力されるテストモード
エネイブル信号によってＮＡＮＤゲートＮＡ５〜ＮＡ８
において倫理化し、制御クロック信号端４００の各ライ
ンＡＡＯＫ−ＡＡ３Ｋを通じて出力する。
そして第４図で示すように制御クロック信号端４００の
各ラインＡＡＯｋ〜ＡＡ３ｋの発生信号が個別データ入
力ドライバＢｌ−Ｂｌ６中のーっのＰＭＯＳトランジス
タＴＩ，Ｔ２及びＮＭＯ ＳトランジスタＴ５、Ｔ６の
各ゲートに入力される。
各ラインＡＡＯｋ〜ＡＡ３ｋの発生信号が個別データ入
力ドライバＢｌ−Ｂｌ６中のーっのＰＭＯＳトランジス
タＴＩ，Ｔ２及びＮＭＯ ＳトランジスタＴ５、Ｔ６の
各ゲートに入力される。
即ち、第３図の各ラインＡＡＯＫ−ＡＡ３Ｋの出力が第
１図の個別データ入力ドライバ８１〜Ｂ１６の制御クロ
ック信号として印加されることが分かる。例えば、ある
ラインＡＡｉＫの個別データドライバ制御クロック信号
が゛″ハイ゜゛であると、ＮＭＯＳ Ｉ−ランジスタＴ
５、Ｔ６が“Ｏ Ｎ ”され、データバス選択器ＡＩ−
Ａ４の所定一部分のデータラインＡ’ 、Ａ’の出力信
号゛ハイ゜゜ “ロウ゜′がＮＭＯＳトランジスタＴ
５、Ｔ６を通じて第１および第２ノード４１、４２に各
々伝達される。第１ノード４１の゜゛ハイ゜゜と第２ノ
ード４２の“ロウ゛′信号は、ＰＭＯＳトランジスタＴ
３を”ＯＦＦ’″させると同時にインバータＮ６２を通
じてＮＭＯＳ Ｉ−ランジスタＴ８を“Ｏ Ｆ Ｆ ”
させ、ＰＭＯＳＩ−ランジスタＴ４を“”ＯＮ″″させ
、インバータＮ６１を通じてＮＭＯＳＩ−ランジスタＴ
７を“’ＯＮ”させる。そして一対のデータ人出カライ
ン１００のＩ／Ｏ，Ｉ／Ｏを通じて相互反転信号を得て
セルアレイ部１０〜４ｏに入カされ、セルに該当データ
がライトされる。
１図の個別データ入力ドライバ８１〜Ｂ１６の制御クロ
ック信号として印加されることが分かる。例えば、ある
ラインＡＡｉＫの個別データドライバ制御クロック信号
が゛″ハイ゜゛であると、ＮＭＯＳ Ｉ−ランジスタＴ
５、Ｔ６が“Ｏ Ｎ ”され、データバス選択器ＡＩ−
Ａ４の所定一部分のデータラインＡ’ 、Ａ’の出力信
号゛ハイ゜゜ “ロウ゜′がＮＭＯＳトランジスタＴ
５、Ｔ６を通じて第１および第２ノード４１、４２に各
々伝達される。第１ノード４１の゜゛ハイ゜゜と第２ノ
ード４２の“ロウ゛′信号は、ＰＭＯＳトランジスタＴ
３を”ＯＦＦ’″させると同時にインバータＮ６２を通
じてＮＭＯＳ Ｉ−ランジスタＴ８を“Ｏ Ｆ Ｆ ”
させ、ＰＭＯＳＩ−ランジスタＴ４を“”ＯＮ″″させ
、インバータＮ６１を通じてＮＭＯＳＩ−ランジスタＴ
７を“’ＯＮ”させる。そして一対のデータ人出カライ
ン１００のＩ／Ｏ，Ｉ／Ｏを通じて相互反転信号を得て
セルアレイ部１０〜４ｏに入カされ、セルに該当データ
がライトされる。
一方、あるラインＡＡｉＫの個別データドライバ制御ク
ロック信号が“ロウ゛′であるとき、ＰＭＯＳトランジ
スタＴｌ．．Ｔ２が゜’ Ｏ Ｎ ”され、ＮＭＯＳ｝
ランジスタＴ５、Ｔ６は“’ＯＦＦ″”されるので第１
，２ノード４１、４２は共に“ハイ゜゛になる。このと
き、トランジスタＴ３、Ｔ４、Ｔ７、Ｔ８はすべて“’
ＯＦＦ’“されるのでデータ入出力ライン１００の出力
はなくなる。即ち、並列テストモードでエネイブルされ
たデータ入力バッファ０１〜Ｃ４が各々のデータバスラ
イン２００のデータバスＡＢｉを駆動し、データバス選
択制御クロック発生器５００から入力されるクロックに
よって各データバス選択器Ａ１〜Ａ４が駆動されるので
、データバスライン２００のデータバスＡＢｉのデータ
が個別データ入力ドライバＢ１〜Ｂ１６に各々入力され
ることが分かる。
ロック信号が“ロウ゛′であるとき、ＰＭＯＳトランジ
スタＴｌ．．Ｔ２が゜’ Ｏ Ｎ ”され、ＮＭＯＳ｝
ランジスタＴ５、Ｔ６は“’ＯＦＦ″”されるので第１
，２ノード４１、４２は共に“ハイ゜゛になる。このと
き、トランジスタＴ３、Ｔ４、Ｔ７、Ｔ８はすべて“’
ＯＦＦ’“されるのでデータ入出力ライン１００の出力
はなくなる。即ち、並列テストモードでエネイブルされ
たデータ入力バッファ０１〜Ｃ４が各々のデータバスラ
イン２００のデータバスＡＢｉを駆動し、データバス選
択制御クロック発生器５００から入力されるクロックに
よって各データバス選択器Ａ１〜Ａ４が駆動されるので
、データバスライン２００のデータバスＡＢｉのデータ
が個別データ入力ドライバＢ１〜Ｂ１６に各々入力され
ることが分かる。
個別データ入力ドライバＢｌ〜８１６に入力されたデー
タが第４図に示した回路によってドライビングされ、各
々の入出力ライン１００を駆動させてセルアレイ部ｌＯ
〜４０にデータを収録する。
タが第４図に示した回路によってドライビングされ、各
々の入出力ライン１００を駆動させてセルアレイ部ｌＯ
〜４０にデータを収録する。
通常のリード／ライトモードにおいては、データバス選
択制御クロック発生器５００を通して入力されるクロッ
クが一つのデータバス選択器Ａｌ〜Ａ４をエネイプルさ
せ、さらに個別データ入力ドライハ制御クロック端ＡＡ
Ｉ−ＡＡ４のクロックが一つの個別データ入力ドライバ
８１〜Ｂ１６中の一つのみエネイブルさせ、結局セルア
レイ部１０〜４０の一つのセルにデータを収録させうる
ようにする。
択制御クロック発生器５００を通して入力されるクロッ
クが一つのデータバス選択器Ａｌ〜Ａ４をエネイプルさ
せ、さらに個別データ入力ドライハ制御クロック端ＡＡ
Ｉ−ＡＡ４のクロックが一つの個別データ入力ドライバ
８１〜Ｂ１６中の一つのみエネイブルさせ、結局セルア
レイ部１０〜４０の一つのセルにデータを収録させうる
ようにする。
く発明の効果〉
本発明に係るメモリテスト用マルチバイト広域並列ライ
ト回路は上記の如きものなので、既存のレイアウト面積
を拡大せず、またバスの負荷を増すことなくデータバス
の数以上のビットデータを同時にライトすることができ
るので、ライトテスト時に発生するテスト時間の損失を
減らし、レイアウト面積および負荷の増加なしにテスト
処理時間を向上させラる利点がある。
ト回路は上記の如きものなので、既存のレイアウト面積
を拡大せず、またバスの負荷を増すことなくデータバス
の数以上のビットデータを同時にライトすることができ
るので、ライトテスト時に発生するテスト時間の損失を
減らし、レイアウト面積および負荷の増加なしにテスト
処理時間を向上させラる利点がある。
第１図は本発明に係るメモリテスト用マノレチ／＜イト
広域並列ライト回路の回路図、 第２図は第１図のデータバス選沢器の一部分を具体的に
示した回路図、 第３図は第１図のクロ・冫ク発生器の一部分を具体的に
図示した回路図、そして 第４図は第１図の個別データ入力ドライノ＼゛の一部分
を具体的に図示した回路図である。 ｔｏ，２０，３０．４０ − セルアレイ部１０
０ 一 入出力ライン ２００ − データバスライン ３００ ・− バッファ一入力制御クロ・ンク端 ４００ ・・一 制御クロ・ンク信号端Ａｌ−４４
−・ データ選択器 ＡＡＩ〜ＡＡ４ Ｂ１〜Ｂ１６ ＡＢＩ〜＾Ｂ４ Ｃ１〜Ｃ４ ０１〜Ｄ４ Ｄ５ クロツタ発生器 個別データ入力ドライバ データバス データ入力バッファ データ入出力マルチプレク サバッド データ入力パッド
広域並列ライト回路の回路図、 第２図は第１図のデータバス選沢器の一部分を具体的に
示した回路図、 第３図は第１図のクロ・冫ク発生器の一部分を具体的に
図示した回路図、そして 第４図は第１図の個別データ入力ドライノ＼゛の一部分
を具体的に図示した回路図である。 ｔｏ，２０，３０．４０ − セルアレイ部１０
０ 一 入出力ライン ２００ − データバスライン ３００ ・− バッファ一入力制御クロ・ンク端 ４００ ・・一 制御クロ・ンク信号端Ａｌ−４４
−・ データ選択器 ＡＡＩ〜ＡＡ４ Ｂ１〜Ｂ１６ ＡＢＩ〜＾Ｂ４ Ｃ１〜Ｃ４ ０１〜Ｄ４ Ｄ５ クロツタ発生器 個別データ入力ドライバ データバス データ入力バッファ データ入出力マルチプレク サバッド データ入力パッド
Claims (8)
- （１）多数の入出力ラインを持つ多数のセルアレイ部と
、一つのデータ入力パッドからの入力データと多数のデ
ータ入出力マルチプレクサパッドからのデータを多数の
データバスラインでバッファリングする多数のデータ入
力バッファを具備するメモリテスト用マルチバイト広域
並列ライト回路において、 データバス選択制御クロック発生器から受信された制御
クロックにより、上記データ入力バッファの出力である
データバスラインを選択する多数のデータバス選択器と
、 テストモードエネイブル信号と列／行アドレス信号によ
り各々のデータ入力を駆動するための制御クロックを発
生する多数のクロック発生器と、クロック発生器から発
生された制御クロックにより、各データバス選択器の出
力を駆動して駆動された出力をセルアレイ部の各データ
ビットラインに一対一に連結された各入出力ラインに同
時に供給する多数の個別データ入力ドライバと、を具備
することを特徴とするメモリテスト用マルチバイト広域
並列ライト回路。 - （２）データバス選択器が、 データバス選択制御クロック発生器から受信された制御
信号によりデータバスラインの第１入力から受信された
データの論理演算を遂行する第１ゲーティング手段と、 データバス選択制御クロック発生器から受信された制御
信号によりデータバスラインの第２入力から受信された
データの論理演算を遂行する第２ゲーティング手段と、 第１ゲーティング手段の出力を反転して個別データ入力
ドライバに出力する第１反転手段と、第２ゲーティング
手段の出力を反転して個別データ入力ドライバに出力す
る第２反転手段を具備し、 第１反転手段の入出力が第２反転手段の入出力と相互に
相補されるようにすることを特徴とする請求項１記載の
メモリテスト用マルチバイト広域並列ライト回路。 - （３）クロック発生器が、 列／行アドレス信号の組合をデコーディングする手段と
、 テストモードエネイブル信号によりデコーディング手段
の出力を受信して多数の出力ラインの中の一つにクロッ
クパルスを選択的に発生する手段と、 を具備することを特徴とする請求項２記載のメモリテス
ト用マルチバイト広域並列ライト回路。 - （４）個別データ入力ドライバが、 クロック発生器の出力により、データバス選択器から受
信されたデータをパッシングする手段と、パッシング手
段の出力を反転して入出力ラインに供給する反転出力手
段と、 を具備することを特徴とする請求項３記載のメモリテス
ト用マルチバイト広域並列ライト回路。 - （５）パッシング手段は、 ゲートがクロック発生器の制御クロックに共通に接続さ
れ、ドレインが電源供給端子に共通に接続された第１及
び第２トランジスタと、 ドレインが第１及び第２トランジスタのソースに各々接
続され、ソースがデータバス選択器からの各データに接
続された第３及び第４トランジスタと、 を具備することを特徴とする請求項４記載のメモリテス
ト用マルチバイト広域並列ライト回路。 - （６）反転出力手段は、 第５トランジスタのゲートが第３トランジスタのドレイ
ンに接続され、第６トランジスタのゲートが第４トラン
ジスタのドレインにインバータを通じて接続され、第５
及び第６トランジスタのソースが第１出力に共通に接続
され、第１パッシング手段を通過したデータを反転する
第５及び第６トランジスタと、 第７トランジスタのゲートが第４トランジスタのドレイ
ンに接続され、第８トランジスタのゲートが第３トラン
ジスタのドレインにインバータを通じて接続され、第７
及び第８トランジスタのソースが第２出力に共通に接続
されて、上記第２パッシング手段を通過したデータを反
転する第７及び第８トランジスタを具備し、 クロック発生器の制御信号により第３トランジスタを通
過したデータは第５及び第８トランジスタをＯＦＦ／Ｏ
Ｎさせ、第４トランジスタを通過したデータは第６及び
第７トランジスタをＯＮ／ＯＦＦさせることを特徴とす
る請求項５記載のメモリテスト用マルチバイト広域並列
ライト回路。 - （７）第１、第２、第５及び第７トランジスタがＰ−チ
ャンネルＭＯＳトランジスタであることを特徴とする請
求項６記載のメモリテスト用マルチバイト広域並列ライ
ト回路。 - （８）第３、第４、第６及び第８トランジスタがＮ−チ
ャンネルＭＯＳトランジスタであることを特徴とする請
求項７記載のメモリテスト用マルチバイト広域並列ライ
ト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008098A KR920001082B1 (ko) | 1989-06-13 | 1989-06-13 | 반도체 메모리장치에 있어서 메모리 테스트용 멀티바이트 광역 병렬 라이트회로 |
| KR89-8098 | 1989-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0330199A true JPH0330199A (ja) | 1991-02-08 |
| JP3090146B2 JP3090146B2 (ja) | 2000-09-18 |
Family
ID=19287037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02081485A Expired - Fee Related JP3090146B2 (ja) | 1989-06-13 | 1990-03-30 | メモリテスト用マルチバイトワイド並列ライト回路 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3090146B2 (ja) |
| KR (1) | KR920001082B1 (ja) |
| DE (1) | DE4018296A1 (ja) |
| GB (1) | GB2235555B (ja) |
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|---|---|---|---|---|
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| JP3251637B2 (ja) * | 1992-05-06 | 2002-01-28 | 株式会社東芝 | 半導体記憶装置 |
| JP3293935B2 (ja) * | 1993-03-12 | 2002-06-17 | 株式会社東芝 | 並列ビットテストモード内蔵半導体メモリ |
| WO1995030227A1 (en) * | 1994-04-29 | 1995-11-09 | Texas Instruments Incorporated | A method and apparatus for testing a memory circuit with parallel block write operation |
| US5574692A (en) * | 1995-06-07 | 1996-11-12 | Lsi Logic Corporation | Memory testing apparatus for microelectronic integrated circuit |
| US6111800A (en) * | 1997-12-05 | 2000-08-29 | Cypress Semiconductor Corporation | Parallel test for asynchronous memory |
| KR100269319B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 |
| KR100308191B1 (ko) * | 1998-05-28 | 2001-11-30 | 윤종용 | 빌트-인패럴테스트회로를구비한반도체메모리장치 |
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100459698B1 (ko) * | 2002-02-08 | 2004-12-04 | 삼성전자주식회사 | 병렬검사되는 개수를 증가시키는 반도체 소자의 전기적검사방법 |
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| KR100723889B1 (ko) * | 2006-06-30 | 2007-05-31 | 주식회사 하이닉스반도체 | 직렬 입/출력 인터페이스를 가진 멀티 포트 메모리 소자 |
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| KR20160034698A (ko) * | 2014-09-22 | 2016-03-30 | 에스케이하이닉스 주식회사 | 반도체장치 및 이를 포함하는 반도체시스템 |
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|---|---|---|---|---|
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| KR900005666B1 (ko) * | 1984-08-30 | 1990-08-03 | 미쓰비시전기 주식회사 | 반도체기억장치 |
| EP0253161B1 (en) * | 1986-06-25 | 1991-10-16 | Nec Corporation | Testing circuit for random access memory device |
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| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
-
1989
- 1989-06-13 KR KR1019890008098A patent/KR920001082B1/ko not_active IP Right Cessation
-
1990
- 1990-02-28 US US07/488,739 patent/US5202853A/en not_active Expired - Lifetime
- 1990-03-30 JP JP02081485A patent/JP3090146B2/ja not_active Expired - Fee Related
- 1990-06-07 DE DE4018296A patent/DE4018296A1/de active Granted
- 1990-06-13 GB GB9013159A patent/GB2235555B/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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