DE3930932C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangsrückkopplungssteuerschaltung für einen integrierten Halbleiter-Speicher und richtet sich insbesondere auf eine Schaltung zur Rückkopplungssteuerung des Arbeitens seiner Ausgangsstufe in Übereinstimmung mit den Endausgangszuständen des Halbleiter-Speichers, um zu verhindern, daß eine Zufuhr von Fehlersignalen zu anderen externen, schwachen Signalen, die von den Einheitszellen eines hochdichten Speichers ausgegeben werden, fälschlich einen Zustandsübergang als Folge externer Störsignale erzeugt.

Auf dem Gebiet der Halbleiterfertigung liegt das Motiv zur Entwicklung hochdichter Halbleitervorrichtungen, d. h. von ICs oberhalb der VLSI-Dichte, in dem Umstand, daß der Preis pro IC-Einheit durch Erhöhung der Chip-Dichte gesenkt werden kann. In diesem Zusammenhang wurden Transistor- und Zellaufbauten entwickelt, bei denen der von der Grundzelle eingenommene Platz reduziert ist.

Beispielsweise wurde beim Entwurf der Zellen eines RAM (Direktzugriffspeichers), bei welchem das Schreiben und Lesen von Daten möglich ist, der Zellaufbau von einer von einer Flip-Flop-Schaltung abgeleiteten dynamischen 4-Transistorzelle über eine 3-Transistorzelle, die sich mit anderen Zellen in die Rückkopplungswege teilt, zu einer 1-Transistorzelle, die aus einem einzigen MOS-Transistor und einem einzigen Kondensator zur Speicherung von Ladungen besteht, weiterentwickelt.

Mit der Erhöhung der Dichte durch Verminderung des von der Grundzelle benötigten Platzes oder durch Vereinfachung des Aufbaus der Grundzelle, welche einen bestimmten Funktionsblock bildet, entstanden jedoch die verschiedensten Probleme als Folge der überaus großen Einfachheit des Aufbaus. Beispielsweise ist im Falle eines RAM, der aus einer 1-Transistorzelle besteht, die Gate-Kapazität selbst nicht ausreichend für den Speicherkondensator.

Aus diesem Grund besteht die Gefahr, daß die gespeicherten Daten beim Auslesen derselben beschädigt werden, und ferner ist wegen der äußersten Schwachheit der Ausgangsspannung (s. "Storage Array and Sense/Refresh Circuit for Single Transistor Memory Cells", Stein, K. U. et al., IEEE Journal of Solid State Circuits, SC-7, 1972, Nr. 5, Seiten 336-40) ein hochempfindlicher Leseverstärker erforderlich.

Jedoch selbst wenn ein Verstärker vorgesehen wird, der in der Lage ist, die äußerst schwache Spannung mit einem hohen Verstärkungsverhältnis zu verstärken, und ferner wenn der Verstärker aus einem statischen Verstärker besteht, wird dieser, wenn ein externes Störsignal in den Ausgang der Zelle eindringt, das das externe Störsignal enthaltende deformierte Zellenausgangssignal verstärken, mit dem Ergebnis, daß andauernd unerwünschte Signale ausgegeben werden.

Aus EP 00 90 590 B1 ist das Verriegeln einer aus einem Speicherzellenfeld ausgelesenen Information aufgrund eines Adreßänderungssignals bekannt.

US 47 58 995 beschreibt die Verwendung von Latch-Stufen im Signalfluß vom Leseverstärker bis zum Ausgangstreiber bei einem Halbleiterspeicher.

Aufgabe der Erfindung ist es, eine Ausgangsrückkopplungssteuerschaltung für einen Halbleiterspeicher zu schaffen, bei welcher verhindert ist, daß die von einem bestimmten Funktionsblock ausgegebenen Daten einen Zustandsübergang infolge externer Störsignale bewirken, so daß, auch wenn ein externes Störsignal dem Ausgangssignal einer Zelle zugeführt wird, das schließliche Ausgangssignal des Blockes durch das Störsignal nicht beeinflußt wird.

Diese Aufgabe wird erfindungsgemäß durch eine Ausgangsrückkopplungssteuerschaltung mit den Merkmalen des Patentanspruchs 1 gelöst.

Das von einer Zelle ausgegebene schwache Signal wird zunächst durch einen E/A-Leitungsleseverstärker und einen Lesetreiber verstärkt und wird über einen Datenverriegelungs/ Übertragungsblock auf einen Datenausgangspuffer übertragen, während ein Zustandsübergangsfeststellungblock einen Zustandsübergang am Ausgangsknoten des Datenverriegelungs/ Übertragungsblocks feststellt und beispielsweise ein einer logischen "0" in positiver Logik entsprechendes Taktsignal ausgibt. Das ausgegebene Taktsignal wird rückgekoppelt, um den Datenfluß am Datenverriegelungs/Übertragungsblock abzublocken und gleichzeitig den E/A-Leitungsleseverstärker unwirksam zu machen. Ein Voraufladeblock wird durch einen Voraufladetakt betätigt, welcher die Datenflußkette in einem neuen Zyklus aktiviert, und der Voraufladeblock lädt den Ausgangsknoten des Datenverriegelungs/Übertragungsblocks auf einen bestimmten Wert vor. Unter einer solchen Bedingung verschiebt der Zustandsübergangsfeststellungsblock erneut den Wert eines Regelungstaktsignals, auf eine logische "1", wodurch der Leseverstärker, der Lesetreiber und ein Datenverriegelungsblock aktiviert werden.

Auf diese Weise werden außerdem Leistungsverluste im Datenleseverstärker vermieden, da er unwirksam gemacht wird, wenn er die Ausgangssignale in einem normalen Arbeitsvorgang verstärkt hat.

Eine Ausführungsform der Erfindung wird im folgenden unter Bezugnahme auf die beigefügte Zeichnung beschrieben. Auf dieser ist

Fig. 1 ein Blockschaltbild, welches den Grundaufbau einer üblichen MOS-IC-Speichervorrichtung veranschaulicht,

Fig. 2 ein Blockschaltbild, welches die Ausgangsrückkopplungssteuerschaltung für einen IC gemäß der Erfindung veranschaulicht, und

Fig. 3 die Detailschaltung des Blockschaltbildes der Fig. 2.

Fig. 1 zeigt den Grundaufbau eines DRAM (dynamisches RAM), welches eine der üblichen MOS-Speichervorrichtungen ist. In der Zeichnung sind zur Vereinfachung der Darstellung die verschiedenen Steuersignalleitungen nicht gezeigt. Wenn man kurz den Signalfluß betrachtet, so werden in Synchronisation mit einem externen Adressiertakt Adressensignale AD auf einen Zeilenadressenpuffer RAB und einen Spaltenadressenpuffer CAB gekoppelt bzw. verriegelt, und eine Wortleitung wird ausgewählt an einem Zeilenadressendekodierer RAD angesteuert, so daß die mit der erwähnten Wortleitung verbundene Speicherzelle in einem Zellen-Array CA ausgewählt wird. Das Datum der ausgewählten Speicherzelle wird zur Verstärkung durch einen Bitleitungs-Leseverstärker SAo auf eine Bit-Leitung übertragen. Dann wählt nach Erhalt von Spaltenadressensignalen vom Spaltenadressenpuffer CAB der Spaltenadressendekodierer CAD gleichzeitig den Bitleitungs-Leseverstärker SAo und einen E/A-Leitungs-Leseverstärker SA aus. Das von dem ausgewählten Bit-Leitungs-Leseverstärker SAo ausgegebene Datum wird über eine E/A-Datenleitung dem E/A-Leitungs-Leseverstärker SA zugeführt, wo das Datum erneut verstärkt wird, wonach das Datum über einen Lesetreiber RD auf einen Ausgangspuffer DOB gesandt wird.

In Fig. 1 dienen ein Eingangspuffer IB, ein Schreibtreiber WD und eine Bus-Leitung, die durch Phantomlinien dargestellt sind, zum Einschreiben einer Dateneingabe Din in eine Speicherzelle da. Man sieht, daß, wenn man die Mittel zum Einschreiben von Daten beiseite läßt, die Vorrichtung der Fig. 1 im wesentlichen mit den Funktionselementen eines ROM (Lesespeichers) übereinstimmt.

In einem Fall, wo der obige E/A-Zeilen-Leseverstärker SA durch einen statischen Leseverstärker gebildet ist, wird das aus einer Zelle gelesene Signal über den Leseverstärker SA, den Lesetreiber RD und den Ausgangspuffer DOB auf einen Datenausgangsanschluß Do übertragen, weshalb die Zufuhr der Eingangssignale auf den Leseverstärker SA so lange aufrechterhalten werden muß, wie die Ausgabe von Daten aufrechterhalten wird. Unter einer solchen Bedingung wird, wenn das schwache Signal, welches aus einer Zelle ausgelesen und durch den Leseverstärker SA verstärkt wird, durch ein Störsignal oder dergleichen deformiert wird, dieses deformierte Signal über eine statische Datenflußkette dem Datenausgangsanschluß Do zugeführt und so auch die Datenausgabe fälschlich geändert. Ferner verbraucht der statische Leseverstärker während des Betreibens der Datenflußkette kontinuierlich Gleichspannungsleistung.

Fig. 2 zeigt eine Ausgangssteuerschaltung, mit welcher obige Nachteile bei einem IC, der Zellen aufweist, die mit einem statischen Leseverstärker an der Ausgangsstufe versehen sind, überwunden werden können.

Bezugszeichen RD′ und SA′ bezeichnen einen Lesetreiber und einen E/A-Leitungs-Leseverstärker, die jeweils einen Disable-Anschluß aufweisen, während OLB einen Ausgangsverriegelungs/ Übertragungsblock zum Verriegeln oder Übertragen der Ausgangssignale des Lesetreibers RD′ in Synchronisation mit dem Rückkopplungssteuertakt bezeichnet. PRB ist dabei ein Voraufladeblock zum Voraufladen der Ausgangsknoten Nd, des Ausgangsverriegelungs/Übertragungsblocks OLB auf einen bestimmten Wert mittels der Spannungsquellenspannung Vcc gemäß einem Voraufladetakt Cp, und der Ausgang des Voraufladeblocks PRB ist gemeinsam mit den Ausgangsknoten des Blocks OLB verbunden.

Ein Zustandsübergangs-Feststellungsblock STD stellt Zustandsübergänge fest, die an den Ausgangsknoten Nd, Nd des Ausgangsverriegelungs/Übertragungsblocks OLB auftreten können, und erzeugt Rückkopplungssteuertakte Cf. Der Rückkopplungssteuertakt Cf macht den Leseverstärker SA′ und den Lesetreiber RD′ unwirksam und wird gleichzeitig dem Ausgangsverriegelungs/ Übertragungsblock OLB zugeführt, um den Fluß der Ausgangsdaten abzublocken.

Fig. 3 veranschaulicht die Ausgangsrückkopplungssteuerschaltung der Fig. 2 für einen IC im einzelnen.

Der Leseverstärker SA′ dient zur Verstärkung der aus dem Zellen-Array CA ausgelesenen und über eine erste und zweite E/A-Leitung DL, übertragenen schwachen Daten und ist in der im folgenden beschriebenen Weise aufgebaut. Das heißt, es sind vier Paare von Transistoren des ersten und zweiten Leitungstyps Q 1 und Q 2, Q 3 und Q 4, Q 5 und Q 6 sowie Q 7 und Q 8 parallel zwischen Knoten 100 und 102 angeschlossen. Die Transistoren eines jeden Paares sind in Reihe geschaltet. Der Knoten 100 bildet den gemeinsamen Anschlußpunkt für die Sources der Transistoren des ersten Leitungstyps, Q 1, Q 3, Q 5 und Q 7, während der Knoten 102 ein gemeinsamer Anschlußpunkt für die Sources der Transistoren des zweiten Leitungstyps Q 2, Q 4, Q 6 und Q 8 ist.

Die Gates des ersten und dritten Transistors Q 1, Q 3 sind gemeinsam mit der Drain 104 des ersten Transistors Q 1 verbunden und bilden damit einen Stromspiegel. Die Gates des fünften Transistors Q 5 und des siebten Transistors Q 7 sind gemeinsam mit der Drain 110 des siebten Transistors Q 7 verbunden und bilden damit einen Stromspiegel. Die erste E/A- Leitung DL ist mit den Gates des zweiten und sechsten Transistors Q 2, Q 6 verbunden, während die zweite E/A-Leitung mit den Gates des vierten und achten Transistors Q 4, Q 8 verbunden ist.

Ein Verbindungsknoten 106 für die Drains des dritten und vierten Transistors Q 3, Q 4 bildet einen ersten Ausgang des Leseverstärkers SA′, während ein Verbindungsknoten 108 für die Drains des fünften und sechsten Transistors Q 5, Q 6 einen zweiten Ausgang des Leseverstärkers SA′ bildet, wobei der zweite Ausgang eine komplementäre Beziehung zum ersten Ausgang hat.

Wenigstens ein Gleichspannungs-Verknüpfungstransistor ist zwischen der ersten Spannungsquellenleitung Vcc und dem Knoten 100, oder zwischen einer zweiten Spannungsquellenleitung Vss und dem Knoten 102 eingerichtet. In der Ausführungsform der Fig. 3 ist als der Gleichspannungs-Verknüpfungstransistor der Transistor des zweiten Leitungstyps Q 9 zwischen dem Knoten 102 und der zweiten Spannungsquellenleitung Vss vorgesehen, während ein mit dem Gate des neunten Transistors Q 9 verbundener Knoten 112 als Disable-Anschluß für den Empfang von Steuertakten vom Zustandsübergangs-Feststellungsblock STD her dient.

Wenn das Potential des Disable-Anschlusses 112 einen hohen Zustand annimmt, wird der Transistor Q 9 durchgeschaltet, so daß wenigstens ein Gleichstromweg zwischen der ersten Spannungsquellenleitung Vcc und der zweiten Spannungsquellenleitung Vss ausgebildet werden konnte, womit ein Freigabe-Zustand des Leseverstärkers SA′ hergestellt wird. Unter dieser Bedingung werden die Potentiale des ersten Ausgangs 106 und des zweiten Ausgangs 108 die gleichen wie die Potentiale der ersten E/A-Leitung DL und der zweiten E/A- Leitung . Wenn andererseits das Potential des Disable- Anschlusses 112 den tiefen Zustand annimmt, kommt es zu keiner Ausbildung eines Gleichstromweges zwischen der ersten Spannungsquellenleitung Vcc und der zweiten Spannungsquellenleitung Vss, und dementsprechend ist der Leseverstärker SA′ unwirksam gemacht.

Der Lesetreiber RD′ besteht im wesentlichen aus drei Teilen: einem asynchronen RS-Latch LTO, invertierenden Verstärkermitteln IA und Hochziehmitteln PU für das RS-Latch LTO. Das asynchrone RS-Latch LTO besteht aus zwei NOR- Gliedern OG 1 und OG 2, von denen der R-Eingang 200 mit dem ersten Ausgang 106 des Leseverstärkers SA′ verbunden ist, während der S-Eingang 202 mit dem zweiten Ausgang 108 des Leseverstärkers SA′ verbunden ist. Die invertierenden Verstärkermittel IA sind mit zwei invertierenden/verstärkenden Einheiten zum Invertieren und Verstärken der Signale des ersten und zweiten Ausgangs 204, 206 des RS-Latch LTO versehen.

Die erste invertierende/verstärkende Einheit besteht aus einem ersten Inverter I 1 zum Invertieren der Signale des zweiten Ausgangs 206 des RS-Latch LTO, einem Transistor des ersten Leitungstyps Q 11 mit einem Gate, welches mit dem Ausgang des ersten Inverters I 1 verbunden ist, einer Source, welche mit der ersten Spannungsquellenleitung Vcc verbunden ist, und einer Drain, welche mit dem Ausgangsknoten 208 der ersten invertierenden/verstärkenden Einheit verbunden ist, und aus einem Transistor des zweiten Leitungstyps Q 12 mit einem Gate, welches mit dem ersten Ausgang 204 des RS-Latch LTO verbunden ist, einer Source, welche mit der zweiten Spannungsquellenleitung Vss verbunden ist, und einer Drain, welche mit dem Ausgangsknoten 208 der ersten invertierenden/ verstärkenden Einheit verbunden ist. Der Ausgangsknoten 208 gibt Signale aus, die eine invertierte Beziehung zu den Signalen des ersten Ausgangs 204 des RS-Latch LTO haben.

Die zweite invertierende/verstärkende Einheit besteht aus einem zweiten Inverter I 2 zum Invertieren der Signale des ersten Ausgangs 204 des RS-Latch LTO, einem Transistor des ersten Leitungstyps Q 13 mit einem Gate, welches mit dem Ausgang des zweiten Inverters I 2 verbunden ist, einer Source, welche mit der ersten Spannungsquellenleitung Vcc verbunden ist, und einer Drain, welche mit dem Ausgangsknoten 210 der zweiten invertierenden/verstärkenden Einheit verbunden ist, und aus einem Transistor des zweiten Leitungstyps Q 14 mit einem Gate, welches mit dem zweiten Ausgang 206 des RS-Latch LTO verbunden ist, einer Source, welche mit der zweiten Spannungsquellenleitung Vss verbunden ist, und einer Drain, welche mit dem Ausgangsknoten 210 der zweiten invertierenden/ verstärkenden Einheit verbunden ist. Der Ausgangsknoten 210 gibt dabei Signale aus, die eine invertierte Beziehung zu den Signalen des zweiten Ausgangs 206 des RS-Latch LTO haben.

Die Hochziehmittel heben das Potential der R/S-Eingänge des RS-Latch LTO auf höhere Zustände an, so daß die Ausgangsknoten 208, 210 der ersten und zweiten invertierenden/verstärkenden Einheit auf "Don't care"-Zustände gesetzt werden. Die Hochziehmittel bestehen aus Transistoren des ersten Leitungstyps Q 15, Q 16, wobei die Sources der Transistoren Q 15, Q 16 mit der ersten Spannungsquellenleitung Vcc verbunden sind, während die Gates der Transistoren Q 15, Q 16 gemeinsam mit dem Knoten 212 verbunden sind, welcher Steuertakte Cf vom Zustandsübergangs-Feststellungsblock STD her erhält. Ferner sind die Drains der Transistoren Q 15, Q 16 mit dem R-Eingang bzw. dem S-Eingang des RS-Latch LTO verbunden. Hohe Signale des Knotens 212 sperren daher die Transistoren Q 15, Q 16, so daß das RS-Latch LTO die normalen Verriegelungsvorgänge durchführen kann, während tiefe Signale des Knotens 212 die Transistoren Q 15, Q 16 durchschalten, so daß der R- und S- Eingang des RS-Latch LTO auf einen hohen Wert angehoben werden, mit dem Ergebnis, daß das RS-Latch LTO auf einen unerlaubten Zustand gesetzt wird, womit schließlich der Ausgangsknoten 208 der ersten invertierenden/verstärkenden Einheit und der Ausgangsknoten 210 der zweiten invertierenden/ verstärkenden Einheit zu einem "Don't care"-Zustand gemacht werden.

Der Ausgangsverriegelungs/Übertragungsblock OLB enthält einen dritten Inverter I3 zum Invertieren der Steuertakte Cf, die vom Zustandsübergangs-Feststellungsblock STD geliefert werden, ein erstes Übertragungsgatter TM 1 mit einem ersten Gate (eines Feldeffekttransistors des ersten Leitungstyps), welches mit einem Knoten 300 für den Erhalt des Steuertaktes Cf verbunden ist, und einem zweiten Gate (eines Feldeffekttransistors des zweiten Leitungstyps), welches mit dem Ausgang des dritten Inverters I3 verbunden ist, so daß die Signale des ersten Ausgangsknotens 208 des Lesetreibers RD′ entsprechend dem Pegel des Steuertaktes Cf durchgelassen oder abgeblockt werden, und ein zweites Übertragungsgatter TM2 mit einem ersten Gate (eines Feldeffekttransistors des ersten Leitungstyps), welches mit dem Knoten 300 verbunden ist, und einem zweiten Gate (eines Feldeffekttransistors des zweiten Leitungstyps), welches mit dem Ausgang des dritten Inverters I3 verbunden ist, so daß die Signale des zweiten Ausgangsknotens 210 des Lesetreibers RD′ entsprechend dem Pegel des Steuertakts Cf durchgelassen oder abgeblockt werden.

Ferner enthält der Ausgangsverriegelungs/Übertragungsblock OLB erste Verriegelungsmittel LT 1 und zweite Verriegelungsmittel LT 2, die dazu dienen, die Ausgaben des ersten und zweiten Übertragungsgatters TM 1, TM 2 in einem invertierten Zustand zu verriegeln und diese Ausgaben dem ersten Ausgangsknoten Nd und dem zweiten Ausgangsknoten zuzuführen. Gemäß der Ausführungsform der vorliegenden Erfindung bestehen die ersten und zweiten Verriegelungsmittel LT 1, LT 2 jeweils aus zwei Invertern I 4 und I 5 bzw. I 6 und I 7, die gegensinnig gepolt verschaltet sind. Daher kann der ersten Ausgangsknoten Nd invertierte Signale in bezug auf die Signale des Eingangs 302 der ersten Verriegelungsmittel LT 1 aufrechterhalten, während der zweite Ausgangsknoten invertierte Signale in bezug auf die Signale des Eingangs 304 der zweiten Verriegelungsmittel LT 2 aufrechterhalten kann. Im Ergebnis durchlaufen, wenn der den Steuertakt Cf erhaltende Knoten 300 auf hohem Pegel liegt, die Signale vom ersten und zweiten Ausgangsknoten 208, 210 des Lesetreibers RD′ die durchgeschalteten Übertragungsgatter TM 1 und TM 2 und werden dann dem ersten und zweiten Ausgangsknoten Nd und zugeführt, nachdem sie erneut durch die ersten Verriegelungsmittel LT 1 und die zweiten Verriegelungsmittel LT 2 invertiert worden sind.

Wenn andererseits der Knoten 300 auf niedrigem Pegel liegt, sperren beide Übertragungsgatter TM 1 und TM 2, die Ausgänge des Lesetreibers RD′ sind alle blockiert, und die ersten und zweiten Verriegelungsmittel LT 1, LT 2 verriegeln die Pegel des ersten Ausgangsknotens Nd und des zweiten Ausgangsknotens in einem intakten Zustand.

Der Voraufladeblock PRB besteht aus einem Paar von Transistoren des zweiten Leitungstyps Q 21, Q 22 und setzt den ersten und zweiten Ausgangsknoten Nd, des Ausgangsverriegelungs/ Übertragungsblocks OLB auf den Wert der ersten Spannungsquellenleitung Vcc, jedesmal, wenn ein Voraufladetakt Cp in einem Lesezyklus zugeführt wird. Die Sources der Transistoren Q 21, Q 22 sind gemeinsam mit der ersten Spannungsquellenleitung Vcc verbunden und die Drain des Transistors Q 21 ist mit dem Knoten Nd verbunden, während die Drain des Transistors Q 22 mit dem Knoten verbunden ist. Die Gates dieser Transistoren erhalten alle den Voraufladetakt Cp. Unter einer solchen Bedingung werden, wenn der Takt Cp mit niedrigem Wert aufgegeben wird, die Transistoren Q 21, Q 22 alle durchgeschaltet, so daß der erste und zweite Ausgangsknoten Nd, des Blocks OLB beide auf Vcc-Pegel, d. h. auf Nd = 1 und = 1 gesetzt werden. Wenn andererseits der Takt Cp auf hohem Wert gehalten wird, werden die Transistoren Q 21, Q 22 beide gesperrt, und infolgedessen sind der erste und zweite Ausgangsknoten Nd, des Blocks OLB von der Voraufladespannung Vcc den Stromwert kontinuierlich haltend getrennt.

Der Zustandsübergangs-Feststellungsblock STD stellt alle Zustandsübergänge fest, die am ersten und zweiten Ausgangsknoten Nd, des Ausgangsverriegelungs/Übertragungsblocks OLB auftreten können, um so Rückkopplungssteuertakte Cf zu erzeugen, und besteht aus einem NAND-Glied AG für die Eingabe der Signale des ersten und zweiten Ausgangsknotens Nd, des Blocks OLB und einem Inverter I 8 zum Invertieren des Ausgangs des NAND-Glieds AG.

Im folgenden wird nun die Gesamtarbeitsweise der in obiger Weise aufgebauten Schaltung beschrieben.

Im Voraufladezustand, d. h. bei Nd= =1, erzeugt der Zustandsübergangs-Feststellungsblock STD ein Steuerausgangssignal einer logischen "1", d. h. einen hohen Zustand, durch das der Leseverstärker SA′ und der Lesetreiber RD′ aktiviert und gleichzeitig der Ausgangsverriegelungs/Übertragungsblock OLB in eine Übertragungsbetriebsweise gesetzt wird, so daß eine Signalflußkette von der ersten und zweiten E/A-Leitung DL, , die mit den Eingängen des Leseverstärkers SA′ gekoppelt sind, zum ersten und zweiten Ausgangsknoten Nd, des Ausgangsverriegelungs/Übertragungsblocks OLB gebildet wird.

Gemäß dem in Fig. 3 aufgezeigten Aufbau haben die Ausgangsknoten Nd, Daten invertierter Pegel in bezug auf die Signale der ersten und zweiten E/A-Leitung DL, . In jedem Fall erzeugt, wenn die Ausgangsknoten Nd, von einem Voraufladezustand (Nd = 1, = 1) auf einen logischen "0"- Zustand (Nd = 0, = 1) oder auf einen logischen "1"-Zustand (Nd = 1, = 0), beruhend auf den Signalen der ersten und zweiten E/A-Leitung, verschoben werden, der Zustandsübergang- Feststellungsblock STD dann einen Takt Cf auf niedrigem Pegel. Der erzeugte Takt Cf auf logischem "0"-Pegel wird auf den Ausgangsverriegelungs/Übertragungsblock OLB rückgekoppelt, um den Datenfluß unter einem Zustand, bei dem die Stromausgabe verriegelt ist, zu blockieren, und gleichzeitig wird der Takt Cf an den Leseverstärker SA′ und den Lesetreiber RD′ geliefert, um diese unwirksam zu machen.

Daher können, auch wenn ein schwaches Zellenausgangssignal noch durch ein externes Störsignal verformt und dem Leseverstärker SA′ zugeführt wird, der Leseverstärker SA′ oder der Lesetreiber RD′ die Verstärkungsfunktionen nicht mehr durchführen, mit dem Ergebnis, daß der Ausgangszustand der Ausgangsknoten Nd, nicht beeinflußt, und durch den Ausgangsdatenpuffer DOB dem Ausgang Do zugeführt wird.

Mit dem Beginn eines neuen Zyklus werden dann, wenn der Voraufladetakt Cp den Voraufladeblock PRB ansteuert, die Ausgangsknoten Nd, in einem Voraufladezustand gesetzt. Dementsprechend wird der Rückkopplungssteuertakt Cf, der ein logischer "0"-Pegel war, durch den Zustandsübergangs- Feststellungsblock STD auf eine logische "1" verschoben, mit dem Ergebnis, daß der Leseverstärker SA′ und der Lesetreiber RD′ wieder aktiviert und die neu eingegebenen Daten verstärkt werden, so daß die verstärkten Daten durch den Ausgangsverriegelungs/Übertragungsblock OLB den Ausgangsknoten Nd, zugeführt werden.

Wie oben beschrieben, können, wenn die gegenständliche Rückkopplungssteuerschaltung in der Ausgangsstufe eines IC vorgesehen ist, die am Ausgangsknoten verriegelten Daten unabhängig von der Einführung eines externen Störsignals aufrechterhalten werden, bis ein Voraufladetakt in einem neuen Zyklus erzeugt wird. Ferner werden der Leseverstärker und der Lesetreiber in jedem Zyklus unwirksam gemacht, nachdem sie die Ausgangssignale dieses Zyklus verstärkt haben, weshalb ein Gleichspannungsleistungsverlust verhindert werden kann.

Claims (7)

1. Ausgangsrückkopplungssteuerschaltung für einen integrierten Halbleiter-Speicher mit einer Ausgangsstufe zur Verstärkung von aus einem Speicherzellenfeld ausgelesenen Signalen, mit
einem Ein-/Ausgabe-Leitungs-Leseverstärker (SA′) zum Verstärken der aus den Zellen ausgelesenen Signale, welcher einen Disable-Anschluß (112) für den Erhalt eines von einem Zustandsübergangs-Feststellungsblock (STD) ausgegebenen Rückkopplungssteuertakts (Cf) aufweist,
einem Lesetreiber (RD′) zum Verstärken der Ausgangssignale des E/A-Leitungs-Leseverstärkers (SA′), wobei der Lesetreiber (RD′) einen Disable-Anschluß (212) für den Erhalt des von dem Zustandsübergangs-Feststellungsblock (STD) ausgegebenen Rückkopplungssteuertakts (Cf) aufweist,
einem Ausgangsverriegelungs/Übertragungsblock (OLB) zum Verriegeln oder Übertragen der Ausgangssignale des Lesetreibers (RD′) gemäß dem von dem Zustandsübergangs-Feststellungsblock (STD) ausgegebenen Rückkopplungssteuertakt (Cf),einem Voraufladeblock (PRB) zum Voraufladen von Ausgangsknoten (Nd, ) des Ausgangsverriegelungs/Übertragungsblocks (OLB) in Synchronisation mit einem Voraufladetakt (Cp),
wobei der Zustandsübergangs-Feststellungsblock (STD) den Rückkopplungssteuertakt (Cf) bei Änderung des Zustandes eines Ausgangsknotens (Nd, ) erzeugt,wodurch, wenn außerhalb des Voraufladens die Ausgangsknoten (Nd, ) ihren Zustand ändern, der von dem Zustandsübergangs- Feststellungsblock (STD) ausgegebene Rückkopplungssteuertakt (Cf) den E/A-Leitungs-Leseverstärker (SA′) und den Lesetreiber (RD′) unwirksam macht und den Ausgangsstrom des Lesetreibers (RD′) zum Ausgangsverriegelungs/Übertragungsblock (OLB) abschaltet, um so einen Datenfluß zum Ausgangsverriegelungs/Übertragungsblock (OLB) zu unterbrechen, während, wenn die Ausgangsknoten (Nd, ) in einem Voraufladezustand sich befinden, der Rückkopplungssteuertakt (Cf) bewirkt, daß der E/A-Leitungs-Leseverstärker (SA′), der Lesetreiber (RD′) und der Ausgangsverriegelungs/ Übertragungsblock (OLB) aktiviert werden und so der Ausgangsverriegelungs/Übertragungsblock (OLB) bereit ist für die Verriegelung eingegebener Daten.

2. Ausgangsrückkopplungssteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der E/A-Leitungs-Leseverstärker (SA′)
eine Gruppe von Transistoren, die aus vier Paaren von Transistoren eines ersten Leitungstyps und zweiten Leitungstyps (Q 1 und Q 2, Q 3 und Q 4, Q 5 und Q 6, Q 7 und Q 8) besteht, die parallel zwischen einer ersten Spannungsquellenleitung (Vcc) und einer zweiten Spannungsquellenleitung (Vss) angeschlossen sind, wobei die beiden Transistoren eines jedes Paares in Reihe geschaltet sind,
wobei jeweils zwei Transistoren des ersten Leitungstyps (Q 1 und Q 3, Q 5 und Q 7) jeweils einen Stromspiegel bilden,
die Gates zweier Transistoren des zweiten Leitungstyps (Q 2, Q 6) mit einer ersten E/A-Leitung (DL) und die Gates der weiteren Transistoren des zweiten Leitungstyps (Q 4, Q 8) mit einer zweiten E/A-Leitung ( ) verbunden sind,
ein erster Verbindungsknoten (106) der Drains von ersten Transistoren des ersten und zweiten Leitungstyps (Q 3, Q 4) den ersten Ausgang des Leseverstärkers (SA′) bildet, und ein zweiter Verbindungsknoten (108) der Drains von zweiten Transistoren des ersten und zweiten Leitungstyps (Q 5, Q 6) den zweiten Ausgang des Leseverstärkers (SA′) bildet, und
ein gemeinsamer erster Verbindungsanschluß (100) der Sources der Transistoren des ersten Leitungstyps (Q 1, Q 3, Q 5, Q 7) mit der ersten Spannungsquellenleitung (Vcc) verbunden ist, und ein gemeinsamer zweiter Verbindungsanschluß (102) der Sources der Transistoren des zweiten Leitungstyps (Q 2, Q 4, Q 6, Q 8) mit der zweiten Spannungsquellenleitung (Vss) verbunden ist, und
einen Gleichspannungs-Verknüpfungstransistor (Q 9), der zwischen der ersten Spannungsquellenleitung (Vcc) und dem ersten Verbindungsanschluß (100) oder zwischen der zweiten Spannungsquellenleitung (Vss) und dem zweiten Verbindungsanschluß (102) angeordnet ist und ein mit dem Disable-Anschluß (112) verbundenes Gate für den Erhalt des Rückkopplungssteuertakts (Cf) vom Zustandsübergangs-Feststellungsblock (STD) aufweist, umfaßt.

3. Ausgangsrückkopplungssteuerschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Gleichspannungs-Verknüpfungstransistor (Q 9) ein Transistor des ersten Leitungstyps ist und daß seine Source und seine Drain mit der zweiten Spannungsquellenleitung (Vss) bzw. dem zweiten Verbindungsanschluß (102) verbunden sind.

4. Ausgangsrückkopplungssteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Lesetreiber (RD′)
ein asynchrones RS-Latch (LTO) für den Erhalt der Signale des ersten und zweiten Ausganges (106, 108) des Leseverstärkers (SA′) als R- und S-Eingangssignale,
invertierende Verstärkermittel (IA), welche eine erste und eine zweite invertierende/verstärkende Einheit zum Invertieren/Verstärken der Signale des ersten bzw. zweiten Ausganges (204, 206) des RS-Latch (LTO) enthält, wobei
die erste invertierende/verstärkende Einheit aus einem ersten Inverter (I 1), einem Transistor des ersten Leitungstyps (Q 11) und einem Transistor des zweiten Leitungstyps (Q 12) besteht, wobei der erste Inverter (I 1) für ein Invertieren der Signale des zweiten Ausganges (206) des RS- Latch (LTO) vorgesehen ist, der Transistor des ersten Leitungstyps (Q 11) ein Gate, welches mit dem Ausgang des ersten Inverters (I 1) verbunden ist, eine Source, welche mit der ersten Spannungsquellenleitung (Vcc) verbunden ist, und eine Drain, welche mit dem Ausgangsknoten (208) der ersten invertierenden/verstärkenden Einheit verbunden ist, aufweist, der Transistor des zweiten Leitungstyps (Q 12) ein Gate, welches mit dem ersten Ausgang (204) des RS-Latch (LTO) verbunden ist, eine Source, welche mit der zweiten Spannungsquellenleitung (Vss) verbunden ist, und eine Drain, welche mit dem Ausgangsknoten (208) der ersten invertierenden/verstärkenden Einheit verbunden ist, aufweist, und der Ausgangsknoten (208) invertierte Signale in bezug auf die Signale des ersten Ausganges (204) des RS-Latch (LTO) ausgibt,
wobei die zweite invertierende/verstärkende Einheit aus einem zweiten Inverter (I 2), einem Transistor des ersten Leitungstyps (Q 13) und einem Transistor des zweiten Leitungstyps (Q 14) besteht, wobei der zweite Transistor (I 2) für ein Invertieren der Signale des ersten Ausganges (204) des RS- Latch (LTO) vorgesehen ist, der Transistor des ersten Leitungstyps (Q 13) ein Gate, welches mit dem Ausgang des zweiten Inverters (I 2) verbunden ist, eine Source, welche mit der ersten Spannungsquellenleitung (Vcc) verbunden ist, und eine Drain, welche mit einem Ausgangsknoten (210) der zweiten invertierenden/verstärkenden Einheit verbunden ist, aufweist, der Transistor des zweiten Leitungstyps (Q 14) ein Gate, welches mit dem zweiten Ausgang (206) des RS-Latch verbunden ist, eine Source, welche mit der zweiten Spannungsquellenleitung (Vss) verbunden ist, und eine Drain, welche mit dem Ausgangsknoten (210) der zweiten invertierenden/verstärkenden Einheit verbunden ist, aufweist, und der Ausgangsknoten (210) invertierte Signale in bezug auf die Signale des zweiten Ausganges (206) des RS-Latch ausgibt,
und Hochziehmittel (PU), welche aus Transistoren des ersten Leitungstyps (Q 15, Q 16) bestehen, wobei die Sources der beiden Transistoren (Q 15, Q 16) mit der ersten Spannungsquellenleitung (Vcc) verbunden sind, die Gates der beiden Transistoren gemeinsam mit dem Disable-Anschluß (212), welcher den Rückkopplungssteuertakt (Cf) vom Zustandsübergangs-Feststellungsblock (STD) her erhält, verbunden sind, und die Drains der beiden Transistoren mit dem R-Eingang bzw. dem S-Eingang des RS-Latch (LTO) verbunden sind, umfaßt.

5. Ausgangsrückkopplungssteuerschaltung nach Anspruch 4, dadurch gekennzeichnet, daß ein hohes Signal des Disable- Anschlusses (212) des Lesetreibers (RD′) die beiden Transistoren (Q 15, Q 16) sperrt, so daß das RS-Latch (LTO) die normalen Verriegelungsvorgänge durchführt, und ein niedriges Signal des Disable-Anschlusses (212) die beiden Transistoren (Q 15, Q 16) durchschaltet, so daß der R- und S-Eingang auf einen hohen Wert hochgezogen werden, mit dem Ergebnis, daß das RS-Latch (LTO) in einen unerlaubten Zustand gesetzt wird und daß der Ausgangsknoten (208) der ersten invertierenden/verstärkenden Einheit und der Ausgangsknoten (210) der zweiten invertierenden/verstärkenden Einheit in einen "Don't care"-Zustand gesetzt werden.

6. Ausgangsrückkopplungssteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangsverriegelungsübertragungsblock (OLB)
einen dritten Inverter (I 3) zum Invertieren des vom Zustandssübergangs-Feststellungsblock (STD) zugeführten Rückkopplungssteuertakts (Cf),
ein erstes Übertragungsgatter (TM 1) mit einem ersten Gate, welches mit einem den Rückkopplungssteuertakt (Cf) erhaltenden Knoten (300) verbunden ist, und einem zweiten Gate, welches mit dem Ausgang des dritten Inverters (I 3) verbunden ist, für ein Durchlassen oder Abblocken der Signale des ersten Ausgangsknotens (208) des Lesetreibers (RD′) gemäß den Pegeln des Rückkopplungssteuertakts (Cf),
ein zweites Übertragungsgatter (TM 2) mit einem ersten Gate, welches mit dem Knoten (300) verbunden ist, und einem zweiten Gate, welches mit dem Ausgang des dritten Inverters (I 3) verbunden ist, für ein Durchlassen oder Abblocken der Signale des zweiten Ausgangsknotens (210) des Lesetreibers (RD′) gemäß den Pegeln des Rückkopplungssteuertaktes (Cf), und
erste Verriegelungsmittel (LT 1) und zweite Verriegelungsmittel (LT 2) zum Verriegeln der Ausgaben des ersten und zweiten Übertragungsgatters (TM 1, TM 2) in einem invertierten Zustand und zum Zuführen dieser Ausgaben an den ersten Ausgangsknoten (Nd) und den zweiten Ausgangsknoten ( ) umfaßt.

7. Ausgangsrückkopplungssteuerschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Zustandsübergangs- Feststellungsblock (STD) ein NAND-Glied (AG) für den Erhalt der Signale des ersten und zweiten Ausgangsknotens (Nd, ) des Ausgangsverriegelungs/Übertragungsblocks (OLB) und einen Inverter (I 8) zum Invertieren der Ausgaben des NAND-Glieds (AG) umfaßt und Zustandsübergänge des ersten und zweiten Ausgangsknotens (Nd, ) des Ausgangsverriegelungs/Übertragungsblocks (OLB) zur Erzeugung des Rückkopplungssteuertakts (Cf) feststellt.