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DE19651340C2 - Halbleiterspeichervorrichtung - Google Patents

Halbleiterspeichervorrichtung

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Publication number
DE19651340C2
DE19651340C2 DE19651340A DE19651340A DE19651340C2 DE 19651340 C2 DE19651340 C2 DE 19651340C2 DE 19651340 A DE19651340 A DE 19651340A DE 19651340 A DE19651340 A DE 19651340A DE 19651340 C2 DE19651340 C2 DE 19651340C2
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DE
Germany
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signal
write
gate
bit line
output
Prior art date
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DE19651340A
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Yasunobu Nakase
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Application granted granted Critical
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Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit Doppelkanalfunktion, die für das Übertragen großer Datenmengen zwischen einer Vielzahl von Prozessoren geeignet ist.
Ein Dualportspeicher, auch als Doppelanschluß- oder Zweikanal­ speicher bezeichnet, ist ein Speicher, der zwei Anschlüsse oder Datenkanäle, nachfolgend kurz als Tore bezeichnet, auf­ weist und das Lesen, Schreiben oder sowohl Lesen und Schreiben in und aus jedem der Tore ermöglicht. Hier wird ein Dualport­ speicher erörtert, dessen eines Tor ausschließlich zum Lesen und dessen anderes Tor sowohl zum Lesen als auch zum Schreiben bestimmt ist.
Ein herkömmlicher Aufbau eines Dualportspeichers ist als Schaltkreisdiagramm in Fig. 16 gezeigt. Das nullte Tor PORT_0 ist ein Nurlesetor, und das erste Tor PORT_1 ist ein Lese/­ Schreibtor.
WORD_00 bis WORD_11 sind Wortleitungen, WORD_P0(0) und WORD_P0(1) sind Wortleitungswählsignale für das nullte Tor PORT_0 und WORD_P1(0) sowie WORD_P1(1) sind Wortleitungswähl­ signale für das erste Tor PORT_1. BIT_P0 und BITB_P0 sind ein Bitleitungspaar des nullten Tores PORT_0, und BIT_P1 sowie BITB_P1 sind ein Bitleitungspaar des ersten Tores PORT_1. PRC_P0 und PRC_P1 sind Bitleitungsvorladesignale für das nullte Tor PORT_0 bzw. das erste Tor PORT_1. Die Vorladesi­ gnale PRC_P0 und PRC_P1 sind Signale, auf denen jeweils die Operationen der Tore beruhen und die Takten gleichwertig sind. RSEL_P0 ist ein Bitleitungswählsignal für das nullte Tor PORT_0, RSEL_P1 ist ein Bitleitungswählsignal zum Lesen des ersten Tores PORT_1 und WSEL_P1 ist ein Bitleitungswählsignal zum Schreiben in das erste Tor PORT_1.
SA_P0 und SA_P1 sind Leseverstärker für das nullte Tor PORT_0 bzw. das erste Tor PORT_1, die Ausgabesignale DOUT_P0 bzw. DOUT_P1 ausgeben. WB_P1 ist ein Schreibpuffer des ersten Tores PORT_1, der das Bitleitungspaar BIT_P1, BITB_P1 des ersten To­ res PORT_1 treibt, wenn entsprechend einem Eingabesignal DIN_P1 geschrieben wird.
MC0 und MC1 sind Speicherzellen, die jeweils aus zwei Inver­ tern INV0 und INV1 sowie vier NMOS-Transistoren NM0-NM3 beste­ hen. In der Speicherzelle MCi(i = 0,1) stehen die Inverter INV0 und INV1 in Schleifenverbindung, wobei der Eingabebereich des Inverters INV0 (der Ausgabebereich des Inverters INV1) als Knoten Ni0 bezeichnet ist, während der Ausgabebereich des In­ verters INV0 (der Eingabebereich des Inverters INV1) als Kno­ ten Ni1 bezeichnet ist, wobei der Knoten Ni0 über den NMOS- Transistor NM0 an die Bitleitung BIT_P0 angeschlossen und über den NMOS-Transistor NM2 an die Bitleitung BIT_P1 angeschlossen ist, während der Knoten Ni1 über den NMOS-Transistor NM1 an die Bitleitung BITB_P0 und über den NMOS-Transistor NM3 an die Bitleitung BITB_P1 angeschlossen ist. Die NMOS-Transistoren NM0 und NM1 sind mit ihrem Gate jeweils an die Wortleitung WORD_i0 angeschlossen, und die NMOS-Transistoren NM2 und NM3 sind mit ihrem Gate jeweils an die Wortleitung WORD_i1 ange­ schlossen.
Ein Ende der Bitleitung BIT_P0 ist über einen PMOS-Transistor PM0 mit einer Stromversorgungsquelle VDD verbunden, während ihr anderes Ende über einen PMOS-Transistor PM4 mit einem Ein­ gang in den Leseverstärker SA_P0 verbunden ist. Ein Ende der Bitleitung BITB_P0 ist über einen PMOS-Transistor PM1 mit der Stromversorgungsquelle VDD verbunden, und ihr anderes Ende ist mit dem anderen Eingang des Leseverstärkers SA_P0 über einen PMOS-Transistor PM5 verbunden. Ein Ende der BIT_P1 ist über einen PMOS-Transistor PM2 mit der Stromversorgungsquelle VDD verbunden und ihr anderes Ende über einen PMOS-Transistor PM6 mit einem Eingang des Leseverstärkers SA_P1 sowie auch mit ei­ nem Ausgabebereich des Schreibpuffers WB_P1, und zwar über einen NMOS-Transistor NM4. Ein Ende der Bitleitung BITB_P1 ist über einen PMOS-Transistor PM3 mit der Stromversorgungsquelle VDD verbunden, während ihr anderes Ende über einen PMOS-Tran­ sistor PM7 mit dem anderen Eingang des Leseverstärkers SA_P1 verbunden ist sowie auch mit dem Inversionsausgabebereich des Schreibpuffers WB_P1, und zwar über einen NMOS-Transistor NM5.
Die PMOS-Transistoren PM0 und PM1 empfangen jeweils an ihrem Gate das Vorladesignal PRC_P0, und die PMOS-Transistoren PM2 und PM3 empfangen an ihrem Gate das Vorladesignal PRC_P1. Die PMOS-Transistoren PM4 und PM5 empfangen jeweils an ihrem Gate das Lesebitleitungs-Wählsignal RSEL_P0, die PMOS-Transistoren PM6 und PM7 empfangen jeweils an ihrem Gate das Lesebitlei­ tungs-Wählsignal RSEL_P1, und die NMOS-Transistoren NM4 und NM5 empfangen jeweils an ihrem Gate das Schreibbitleitungs- Wählsignal WSEL_P1.
Fig. 16 zeigt aus Gründen der Zweckmäßigkeit lediglich zwei Speicherzellen; aber praktisch ist eine große Zahl von Speicherzellen mit jeder Wortleitung und jedem Bitleitungspaar verbunden.
Als nächstes soll der Betrieb beschrieben werden. Dazu gibt Fig. 17 eine Impulsübersicht der Zeitfolgenänderung jedes Si­ gnals des Dualportspeichers. Bei dem in Fig. 17 dargestellten Beispiel wählt das nullte Tor PORT_0 die Speicherzelle MC0, und das erste Tor PORT_1 wählt die Speicherzelle MC1 aus. Auf L-Pegel werden von den Vorladesignalen PRC_P0 und PRC_P1 Po­ tentiale auf Bitleitungen der Tore auf H-Pegel vorgeladen. Die Wortleitungen WORD sind so eingestellt, daß sie einen Auswahl­ zustand (H-Pegel) erreichen, wenn sich entsprechende Vorlade­ signale PRC auf H-Pegel befinden. Auch die Bitleitungswählsi­ gnale sind so eingestellt, daß sie einen Auswahlzustand errei­ chen, wenn sich das Vorladesignal auf H-Pegel befindet. L-Pe­ gel der Lesebitleitungs-Wählsignale RSEL_P0 und RSEL_P1 ent­ sprechen einem Auswahlzustand, und ein H-Pegel des Schreibbit­ leitungs-Wählsignals WSEL_P1 entspricht einem Auswahlzustand.
Da das nullte Tor PORT_0 ein Nurlesetor ist, nimmt das Wort­ leitungswählsignal WORD_P0(0) H-Pegel an, und das Bitleitungs­ wählsignal RSEL_P0 nimmt L-Pegel an, wenn das Vorladesignal PRC_P0 sich auf H-Pegel befindet. Zu diesem Zeitpunkt ist die Speicherzelle MC0 gewählt, und ihre Daten werden an das Bit­ leitungspaar BIT_P0 und BITB_P0 ausgegeben. Wenn davon ausge­ gangen wird, daß die Daten gespeichert gehalten wurden, wäh­ rend sich der Knoten N00 der Speicherzelle MC0 auf H-Pegel be­ fand und der Knoten N01 auf L-Pegel, wird die Bitleitung BIT_P0 unverändert auf H-Pegel gehalten, und das Potential auf der Bitleitung BITB_P0 sinkt allmählich vom H-Pegel ab, weil Strom durch den NMOS-Transistor NM1 und den Inverter INV0 der Speicherzelle MN0 abgezogen wird. Das Bitleitungspaar BIT_P0 und BITB_P0 ist über die PMOS-Transistoren PM4 bzw. PM5 mit dem einen oder anderen Eingang des Leseverstärkers SA_P0 ver­ bunden. Der Leseverstärker SA_P0 nimmt eine Potentialdifferenz im Bitleitungspaar BIT_P0 und BITB_P0 wahr und gibt das Ergeb­ nis als Ausgabesignal DOUT_P0 ab.
Im Lesezyklus des ersten Tores PORT_1 (der in Fig. 17 mit "R" bezeichnete Zyklus) tritt das Wortleitungswählsignal WORD_P1(1) und das Bitleitungswählsignal RSEL_P1 in einen Aus­ wahlzustand ein. Die Speicherzelle MC1 wird gewählt und ihre Daten auf das Bitleitungspaar BIT_P1 und BITB_P1 ausgegeben. Ähnlich wie beim Lesevorgang am nullten Tor PORT_0 wird eine Potentialdifferenz im Bitleitungspaar vom Leseverstärker SA_P1 durch die PMOS-Transistoren PM6 und PM7 erfaßt und das Ergeb­ nis als Ausgabesignal DOUT_P1 abgegeben.
Im Schreibzyklus (in Fig. 17 der mit "W" bezeichnete Zyklus) geht das Wortleitungswählsignal WORD_P1(1) sowie das Bitlei­ tungswählsignal WSEL_P1 auf Auswahlzustand. Entsprechend den durch das Eingabesignal DIN_P1 bezeichneten Daten wird eine Bitleitung des Bitleitungspaares BIT_P1 und BITB_P1 auf H-Pe­ gel und die andere auf L-Pegel gesetzt. Wenn beispielsweise die auf das Eingabesignal DIN_P1 angewandten Daten sich auf L- Pegel befinden, wird die Bitleitung BIT_P1 auf L-Pegel (Er­ dungsniveau) gesetzt, und die Bitleitung BITB_P1 wird auf H- Pegel (Niveau der Stromversorgungsquelle VDD) gesetzt. Der Knoten N10 der Speicherzelle MC1 wird damit auf L-Pegel ge­ zwungen, und der Knoten N11 wird auf H-Pegel gezwungen.
Wie schon gesagt, erlaubt es der in Fig. 16 gezeigte Dualport­ speicher, bei dem Wortleitungen und Bitleitungspaare unabhän­ gig für die jeweiligen Tore vorgesehen sind, einen unabhängi­ gen Lese/Schreibvorgang der in der gleichen Spalte miteinander verbundenen Speicherzellen, ohne daß es zu einer Störung zwi­ schen den Toren kommt. Im allgemeinen ist jedoch gleichzeiti­ ges Lesen und Schreiben an der gleichen Speicherzelle verbo­ ten. Wenn man zwei Wortleitungen und vier Bitleitungen für jede Speicherzelle vorsieht, wird dadurch die Fläche im Ver­ gleich zu einer Speicherzelle mit einem einzigen Tor und einer Wortleitung sowie zwei Bitleitungen erheblich vergrößert. Wäh­ rend eine Speicherzelle mit nur einem Tor aus zwei PMOS-Tran­ sistoren und vier NMOS-Transistor aufgebaut ist, erfordert der herkömmliche Dualportspeicher ferner zwei zusätzliche NMOS- Transistoren, wie in Fig. 16 gezeigt, was auch zu einer Ver­ größerung des Flächenbereichs führt.
Da der Dualportspeicher eine so große Flächenzunahme im Ver­ gleich zu einem Speicher mit nur einem Tor erfordert, wird häufig diese Art von Speicher vermieden und stattdessen eine Alternative gewählt, auch wenn dessen Funktion eigentlich er­ forderlich wäre. Es gibt sogar ein Beispiel der Verwirklichung eines scheinbaren Dualportspeichers, bei dem ein Speicherab­ schnitt mit nur einem Tor mit der doppelten Geschwindigkeit in bezug auf den Systemtakt betrieben und in einem einzigen Systemzyklus zweimal auf ihn Zugriff genommen wird.
Aus der EP 0 473 819 A1 ist eine Speicherzelle bekannt, die sowohl zwei Wortleitungen als auch zwei Bitleitungen enthält. Die Speicherzelle umfaßt vier Feldeffekttransistoren vom N- Typ und vier Feldeffekttransistoren vom P-Typ. Aufgrund der hohen Anzahl von Transistoren ist die Fläche der Speicher­ zelle verhältnismäßig groß.
Es ist Aufgabe der Erfindung, eine Halbleiterspeichervorrich­ tung bereitzustellen, die einen Zwei-Tor-Aufbau hat und deren Schaltungsfläche gegenüber dem Stand der Technik reduziert ist.
Diese Aufgabe wird durch den Gegenstand gemäß den Merkmalen des Patentanspruches 1 gelöst. Weiterhin wird diese Aufgabe durch den Gegenstand gemäß den Merkmalen des nebengeordneten Patentanspruches 15 gelöst.
Gemäß einem 1.) Aspekt der Erfindung weist eine Halbleiter­ speichervorrichtung folgendes auf: ein erstes Tor nur zum Le­ sen; ein zweites Tor zum Lesen und Schreiben; eine erste und zweite Bitleitung entsprechend dem ersten und zweiten Tor; eine Vielzahl erster und zweiter Wortleitungen, jeweils ent­ sprechend dem ersten und zweiten Tor, die außerdem einander jeweils Eins-zu-Eins entsprechen; eine Vielzahl von Speicher­ zellen zwischen der ersten und zweiten Bitleitung, die jeweils einen ersten und einen zweiten Knoten haben, welche Signale in logisch umgekehrtem Verhältnis zueinander abgeben, wobei der erste Knoten mit der ersten Bitleitung verbunden ist, wenn die der ersten Bitleitung entsprechende erste Wortleitung der Vielzahl erster Wortleitungen sich in aktivem Zustand befin­ det, und der zweite Knoten mit der zweiten Bitleitung verbun­ den ist, wenn sich die der zweiten Bitleitung entsprechende zweite Wortleitung der Vielzahl zweiter Wortleitungen in akti­ vem Zustand befindet; einen ersten Leseverstärker, der mit der ersten Bitleitung verbunden ist, um ein erstes Verstärkungssi­ gnal auf der Basis eines Potentials der ersten Bitleitung aus­ zugeben; einen zweiten Leseverstärker, der mit der zweiten Bitleitung verbunden ist, um ein zweites Verstärkungssignal auf der Basis eines Potentials der zweiten Bitleitung auszuge­ ben; und Schreibsignalausgabeeinrichtungen, die von außerhalb ein Eingabesignal empfangen, um auf der Basis des Eingabesi­ gnals ein Schreibsignal aus einem Ausgabebereich auszugeben und um aus einem Inversionsausgabebereich ein Inversions­ schreibsignal auszugeben, bei dem es sich um eine logische Um­ kehr des Schreibsignals handelt; bei der ein Schreibvorgang am zweiten Tor durch kontinuierliches Durchführen eines ersten und zweiten Schreibzyklus vollendet wird, wobei im ersten Schreibzyklus eine Wortleitung erster Wahl, bei der es sich um eine der Vielzahl erster Wortleitungen handelt, in aktiven Zu­ stand gebracht wird, und das erste Verstärkungssignal als Aus­ gabesignal des ersten Tores bereitgestellt wird, und eine Wortleitung zweiter Wahl, bei der es sich um eine der Vielzahl zweiter Wortleitungen handelt, in einen aktiven Zustand ge­ bracht wird, der Inversionsausgabebereich der Schreibsignal­ ausgabeeinrichtung und die zweite Bitleitung elektrisch mit­ einander verbunden werden, und das Inversionsschreibsignal an den zweiten Knoten einer Schreibobjekt-Speicherzelle angelegt wird, die mit der Wortleitung zweiter Wahl in aktivem Zustand in der Vielzahl von Speicherzellen verbunden ist; und im zwei­ ten Schreibzyklus die zweite Wortleitung entsprechend der Wortleitung erster Wahl in der Vielzahl zweiter Wortleitungen in aktiven Zustand gebracht wird und das zweite Verstärkungs­ signal als Ausgabesignal des ersten Tores erhalten wird, und die erste Wortleitung entsprechend der Wortleitung zweiter Wahl in der Vielzahl erster Wortleitungen in aktiven Zustand gebracht wird, wobei der Ausgabebereich der Schreibsignalaus­ gabeeinrichtung und die erste Bitleitung elektrisch verbunden sind, und das Schreibsignal an den ersten Knoten der Schreib­ objekt-Speicherzelle angelegt wird.
Bei der Halbleiterspeichervorrichtung empfängt gemäß einem 2.) Aspekt vorzugsweise der erste Leseverstärker ein Bezugs- oder Referenzpotential, erfaßt eine Potentialdifferenz zwischen dem Potential der ersten Bitleitung und dem Referenzpotential und verstärkt diese, um ein erstes Verstärkungssignal auszugeben, der zweite Leseverstärker empfängt das Referenzpotential, er­ faßt eine Potentialdifferenz zwischen dem Potential der zwei­ ten Bitleitung und dem Referenzpotential und verstärkt diese, um das zweite Verstärkungssignal auszugeben; wobei ein Lese­ vorgang am zweiten Tor vollendet wird durch das Ausführen ei­ nes Lesezyklus, bei dem eine der Vielzahl erster Wortleitungen in aktiven Zustand gebracht und das erste Verstärkungssignal als Lesesignal des ersten Tores bereitgestellt wird und eine der Vielzahl zweiter Wortleitungen in aktiven Zustand gebracht und das zweite Verstärkungssignal als Ausgabesignal des zwei­ ten Tores bereitgestellt wird.
Die Halbleiterspeichervorrichtung weist vorzugsweise gemäß ei­ nem 3.) Aspekt ferner folgendes auf: eine Tortauschsignaler­ zeugereinrichtung, die ein Tortauschsignal erzeugt, welches mindestens in einem Teil des ersten Schreibzyklus einen ersten Zustand und mindestens in einem Teil des zweiten Schreibzyklus einen zweiten Zustand annimmt, und eine Wortleitungsumschalt­ einrichtung, die eine Vielzahl erster und zweiter Wortlei­ tungswählsignale zum Aktivieren der Vielzahl erster und zwei­ ter Wortleitungen in einer 1 : 1-Entsprechung und das Tortausch­ signal empfängt, um die Vielzahl erster und zweiter Wortlei­ tungswählsignale für die Vielzahl erster und zweiter Wortlei­ tungen bereitzustellen, wenn das Tortauschsignal sich in dem ersten Zustand befindet, und die Vielzahl erster und zweiter Wortleitungswählsignale für die Vielzahl zweiter und erster Wortleitungen bereitzustellen, wenn sich das Tortauschsignal in dem zweiten Zustand befindet.
Gemäß einem 4.) Aspekt weist die Halbleiterspeichervorrichtung vorzugsweise ferner folgendes auf: eine Einlesebitleitungsum­ schalteinrichtung, die erste und zweite Einlesebitleitungs­ wählsignale und das Tortauschsignal empfängt, um das Durchlas­ sen/Sperren zwischen der ersten und zweiten Bitleitung und Eingabebereichen des ersten bzw. zweiten Leseverstärkers, ge­ steuert durch das erste und zweite Einlesebitleitungswählsi­ gnal zu steuern, wenn sich das Tortauschsignal im ersten Zu­ stand befindet, und das Durchlassen/Sperren zwischen der zwei­ ten und ersten Bitleitung und den Eingabebereichen des zweiten bzw. ersten Leseverstärkers, gesteuert durch das erste und zweite Einlesebitleitungswählsignal zu steuern, wenn sich das Tortauschsignal in dem zweiten Zustand befindet.
Vorzugsweise weist die Halbleiterspeichervorrichtung gemäß ei­ nem 5.) Aspekt ferner folgendes auf: eine Einschreibbitlei­ tungsumschalteinrichtung, die ein Einschreibbitleitungswählsi­ gnal und das Tortauschsignal empfängt, um das Durchlassen/­ Sperren zwischen der zweiten Bitleitung und dem Inversionsaus­ gabebereich der Schreibsignalausgabeeinrichtung, gesteuert durch das Einschreibbitleitungswählsignal zu steuern, wenn sich das Tortauschsignal in dem ersten Zustand befindet, und das Durchlassen/Sperren zwischen der ersten Bitleitung und dem Ausgabebereich der Schreibsignalausgabeeinrichtung, gesteuert durch das Einschreibbitleitungswählsignal zu steuern, wenn sich das Tortauschsignal im zweiten Zustand befindet.
Die Halbleiterspeichervorrichtung weist gemäß einem 6.) Aspekt ferner vorzugsweise folgendes auf: eine Ausgabesignalumschalt­ einrichtung, die das erste und zweite Verstärkungssignal und das Tortauschsignal empfängt, um das erste und zweite Verstär­ kungssignal als Ausgabesignal des ersten bzw. zweiten Tores auszugeben, wenn sich das Tortauschsignal in dem ersten Zu­ stand befindet, und das erste und zweite Verstärkungssignal als Ausgabesignal des zweiten bzw. ersten Tores auszugeben, wenn sich das Tortauschsignal im zweiten Zustand befindet.
Gemäß einem 7.) Aspekt weist die Halbleiterspeichervorrichtung vorzugsweise ferner folgendes auf: eine Vorladebitleitungsum­ schalteinrichtung, die das erste und zweite Vorladesignal und das Tortauschsignal empfängt, um die erste und zweite Bitlei­ tung, gesteuert durch das erste und zweite Vorladesignal auf ein vorherbestimmtes Potential vorzuladen, wenn sich das Tortauschsignal in dem ersten Zustand befindet, und die zweite und erste Bitleitung auf das vorherbestimmte Potential, ge­ steuert durch das erste und zweite Vorladesignal, vorzuladen, wenn sich das Tortauschsignal im zweiten Zustand befindet.
Gemäß einem 8.) Aspekt sind vorzugsweise bei der Halbleiter­ speichervorrichtung die Wortleitungsumschalteinrichtung, die Einlesebitleitungsumschalteinrichtung, die Einschreibbitlei­ tungsumschalteinrichtung, die Ausgabesignalumschalteinrichtung sowie die Vorladebitleitungsumschalteinrichtung jeweils von gleichem Schaltkreisaufbau in Form von 2-Eingang und 2-Ausgang und empfangen das Tortauschsignal als eine Steuereingabe.
Vorzugsweise sind gemäß einem 9.) Aspekt bei der Halbleiter­ speichervorrichtung die ersten und zweiten Vorladesignale Si­ gnale, die entsprechende unabhängige Perioden haben, wobei der Lesezyklus an dem ersten Tor synchron mit dem ersten Vorlade­ signal und der Lesezyklus sowie der erste und zweite Schreib­ zyklus am zweiten Tor synchron mit dem zweiten Vorladesignal durchgeführt wird, wobei die ersten und zweiten Vorladesignale in der ersten Hälfte ihrer jeweiligen Perioden einen inaktiven Zustand und in der letzteren Hälfte einen aktiven Zustand an­ nehmen, der einen Vorladevorgang auf das vorherbestimmte Po­ tential anzeigt, wobei die Tortauschsignalerzeugereinrichtung ein Schreibaktivierungssignal, welches Schreibvorgang oder nicht anzeigt, sowie das erste und zweite Vorladesignal emp­ fängt, eine Tortauschaktivierungsperiode einschließlich einer Periode von einem Teil der letzteren Hälfte des ersten Schreibzyklus bis zu einem Teil der ersten Hälfte des zweiten Schreibzyklus einstellt, wenn das Schreibaktivierungssignal einen Schreibvorgang anzeigt, und, ausgelöst durch eine Kan­ tenänderungserfassung des ersten oder zweiten Vorladesignals in der Tortauschaktivierungsperiode, in inaktiven Zustand ver­ setzt wird, um das Tortauschsignal aus dem ersten in den zwei­ ten Zustand wechseln zu lassen.
Vorzugsweise wird bei der Halbleiterspeichervorrichtung gemäß einem 10.) Aspekt von der Tortauschsignalerzeugereinrichtung die Tortauschaktivierungsperiode, beginnend mit einer Kan­ tenänderung des zweiten Vorladesignals im ersten Schreibzyklus in einen aktiven Zustand und, endend mit einer Kantenänderung des zweiten Vorladesignals, im zweiten Schreibzyklus in inak­ tiven Zustand gesetzt.
Vorzugsweise wird bei der Halbleiterspeichervorrichtung gemäß einem 11.) Aspekt von der Tortauschsignalerzeugereinrichtung die Tortauschaktivierungsperiode, ab dem Ablauf einer vorher­ bestimmten Zeit von der Kantenänderung des zweiten Vorladesi­ gnals im ersten Schreibzyklus in einen aktiven Zustand und, endend mit dem Ablauf der vorherbestimmten Zeit ab der Kan­ tenänderung des zweiten Vorladesignals im zweiten Schreibzy­ klus in inaktiven Zustand gesetzt.
Vorzugsweise ist bei der Halbleiterspeichervorrichtung gemäß einem 12.) Aspekt die Wortleitungsumschalteinrichtung, die Einlesebitleitungsumschalteinrichtung, die Ausgabesignalum­ schalteinrichtung sowie die Vorladebitleitungsumschalteinrich­ tung jeweils in dem gleichen Schaltkreisaufbau mit 2-Eingang und 2-Ausgang vorgesehen, wobei das Tortauschsignal als eine Steuereingabe empfangen wird, und zu der Einschreibbitlei­ tungsumschalteinrichtung gehört ein erster Transistor, der zwischen den Ausgabebereich der Schreibsignalausgabeeinrich­ tung und die erste Bitleitung geschaltet ist, ein zweiter Transistor, der zwischen den Inversionsausgabebereich der Schreibsignalausgabeeinrichtung und die zweite Bitleitung ge­ schaltet ist, eine erste logische Schaltung, die das Ein­ schreibbitleitungswählsignal und das Tortauschsignal empfängt, um an einer Steuerelektrode des ersten Transistors ein erstes logisches Signal, welches das Durchlassen/Sperren auf der Ba­ sis des Einschreibbitleitungswählsignals anzeigt, nur dann auszugeben, wenn das Tortauschsignal den zweiten Zustand an­ zeigt, sowie eine zweite logische Schaltung, die das Ein­ schreibbitleitungswählsignal und das Tortauschsignal empfängt, um an einer Steuerelektrode des zweiten Transistors ein zwei­ tes logisches Signal, welches das Durchlassen/Sperren auf der Basis des Einschreibbitleitungswählsignals anzeigt, nur dann auszugeben, wenn das Tortauschaktivierungssignal den ersten Zustand anzeigt.
Die Halbleiterspeichervorrichtung weist vorzugsweise gemäß ei­ nem 13.) Aspekt ferner folgendes auf: eine Vorladesignalver­ lauf-Umformeinrichtung, die das erste Vorladesignal empfängt, um eine Verlaufsumformung einer Periode eines inaktiven Zu­ stands des ersten Vorladesignals zu einer Hälfte einer Periode des zweiten Vorladesignals oder kürzer vorzunehmen.
Bei der Halbleiterspeichervorrichtung gehört vorzugsweise ge­ mäß einem 14.) Aspekt zu der Ausgabesignalumschalteinrichtung eine Leseverstärkerausgabesperreinrichtung, die ein Schreibak­ tivierungsbezugssignal empfängt, welches sich auf das Schreibaktivierungssignal bezieht, um einen Ausgabebereich des zweiten Leseverstärkers beim Schreiben elektrisch zu sperren.
Bei der Halbleiterspeichervorrichtung weist vorzugsweise gemäß einem 15.) Aspekt die Ausgabesignalumschalteinrichtung ferner eine erste und zweite Latch-Schaltung auf, die das erste bzw. zweite Verstärkungssignal, gesteuert durch das Schreibaktivie­ rungsbezugssignal und das Tortauschsignal, empfangen.
Mit der Halbleiterspeichervorrichtung gemäß dem 1.) Aspekt der Erfindung wird ein Schreibvorgang am zweiten Tor durch konti­ nuierliches Durchführen des ersten und zweiten Schreibzyklus vollzogen.
Im ersten Schreibzyklus wird ein Inversionsschreibsignal dem zweiten Knoten einer Schreibobjekt-Speicherzelle unter der Vielzahl von Speicherzellen zur Verfügung gestellt, welche mit einer Wortleitung zweiter Wahl in aktivem Zustand verbunden ist, und dem ersten Knoten der Schreibobjekt-Speicherzelle wird ein Schreibsignal zur Verfügung gestellt. Folglich können durch ein Eingabesignal angezeigte Daten korrekt in die Schreibobjekt-Speicherzelle eingeschrieben werden, gleichgül­ tig welche Potentiale auf der ersten und zweiten Bitleitung eingestellt sind, ehe der erste und zweite Schreibzyklus aus­ geführt wird.
Im ersten Schreibzyklus wird eine Wortleitung erster Wahl, bei der es sich um eine der Vielzahl erster Wortleitungen handelt, aktiviert, und es wird als Ausgabesignal des ersten Tores das erste Verstärkungssignal ausgegeben, welches von Daten erhal­ ten wird, die in einer das Leseobjekt bildenden Speicherzelle gespeichert sind und durch die erste Bitleitung sowie den er­ sten Leseverstärker laufen. Im zweiten Schreibzyklus wird aus der Vielzahl zweiter Wortleitungen eine der oben genannten Wortleitung erster Wahl entsprechende zweite Wortleitung akti­ viert, und das zweite Verstärkungssignal, erhalten als in ei­ ner Leseobjekt-Speicherzelle gespeicherte Daten, verläuft durch die zweite Bitleitung und den zweiten Leseverstärker und wird als Ausgabe des ersten Tores zur Verfügung gestellt. In­ folgedessen kann ein Lesevorgang am ersten Tor ohne jede Schwierigkeit selbst während eines Schreibvorganges am zweiten Tor vorgenommen werden.
Die Halbleiterspeichervorrichtung gemäß dem 1.) Aspekt erlaubt also einen Lesevorgang am ersten Tor und einen Schreibvorgang am zweiten Tor, die unabhängig voneinander mit nur zwei Bit­ leitungen durchgeführt werden können, wobei ein hoher Grad an Integration entsprechend dem einer Halbleiterspeichervorrich­ tung mit nur einem einzigen Tor erzielt wird.
Der erste und zweite Leseverstärker in der Halbleiterspeicher­ vorrichtung gemäß dem 2.) Aspekt erfaßt jeweils eine Potenti­ aldifferenz zwischen einem Referenzpotential sowie Potentialen auf der ersten und zweiten Bitleitung und verstärkt dieselbe, um ein erstes bzw. zweites Verstärkungssignal auszugeben. Mit­ tels Durchführung eines Lesezyklus mit dem ersten Verstär­ kungssignal als Lesesignal des ersten Tores und dem zweiten Verstärkungssignal als Ausgabesignal des zweiten Tores kann ein Lesevorgang am ersten Tor vollzogen werden.
Folglich erlaubt eine Halbleiterspeichervorrichtung gemäß dem 2.) Aspekt ferner, einen Lesevorgang am ersten Tor und einen Lesevorgang am zweiten Tor unabhängig und mit nur zwei Bitlei­ tungen durchzuführen.
Im Fall der Halbleiterspeichervorrichtung gemäß dem 3.) Aspekt wird bei einer Vielzahl von auf das erste und zweite Tor ge­ setzten ersten und zweiten Wortleitungen ein erstes Wortlei­ tungswählsignal aktiviert, bei dem es sich um eines einer Vielzahl von Wählsignalen erster Wortleitungen handelt, und es wird ein zweites Wortleitungswählsignal, bei dem es sich um eines einer Vielzahl von Wählsignalen zweiter Wortleitungen handelt, aktiviert, und danach wird in der folgenden Weise der erste und zweite Schreibzyklus durchgeführt.
In derjenigen Periode, in der sich das Tortauschsignal im er­ sten Schreibzyklus im ersten Zustand befindet, dient eine Wortleitung der Vielzahl zweiter Wortleitungen, an die das ak­ tivierte zweite Wortleitungswählsignal angelegt wird, als Wortleitung zweiter Wahl, und ein Inversionsschreibsignal wird dem zweiten Knoten einer mit dieser Wortleitung zweiter Wahl verbundenen Schreibobjekt-Speicherzelle zur Verfügung ge­ stellt.
In derjenigen Periode, während der das Tortauschsignal sich im zweiten Schreibzyklus im zweiten Zustand befindet, dient eine der Vielzahl erster Wortleitungen, versehen mit dem zweiten Wortleitungswählsignal, in aktivem Zustand, als erste Wortlei­ tung entsprechend der Wortleitung zweiter Wahl, so daß folg­ lich das Schreibsignal dem ersten Knoten der oben genannten Schreibobjekt-Speicherzelle zur Verfügung gestellt wird.
Damit können durch das Eingabesignal angezeigte Daten, gesteu­ ert durch das Tortauschsignal, in die Schreibobjekt-Speicher­ zelle eingeschrieben werden.
Die Einlesebitleitungsumschalteinrichtung der Halbleiterspei­ chervorrichtung gemäß dem 4.) Aspekt steuert das Durchlas­ sen/Sperren zwischen der ersten und zweiten Bitleitung und den Eingabebereichen des ersten bzw. zweiten Leseverstärkers, ge­ steuert durch die ersten und zweiten Einlesebitleitungswählsi­ gnale, wenn das Tortauschsignal sich im ersten Zustand befin­ det, und steuert das Durchlassen/Sperren zwischen der zweiten und ersten Bitleitung und den Eingabebereichen des zweiten bzw. ersten Leseverstärkers, gesteuert durch die ersten und zweiten Einlesebitleitungswählsignale, wenn das Tortauschsi­ gnal sich im zweiten Zustand befindet.
Wenn die ersten und zweiten Einlesebitleitungswählsignale auf das erste bzw. zweite Tor gesetzt sind, ist es folglich mög­ lich, das Durchlassen/Sperren zwischen der zweiten Bitleitung und dem Eingabebereich des zweiten Leseverstärkers mit dem er­ sten Einlesebitleitungswählsignal in derjenigen Periode zu steuern, in der das Tortauschsignal sich im zweiten Schreibzy­ klus im zweiten Zustand befindet, um die Ausgabesteuerung des zweiten Verstärkungssignals durchzuführen und das zweite Verstärkungssignal als Ausgangssignal des ersten Tores zur Verfügung zu stellen.
Die Einschreibbitleitungsumschalteinrichtung der Halbleiter­ speichervorrichtung gemäß dem 5.) Aspekt steuert das Durchlas­ sen/Sperren zwischen der zweiten Bitleitung und dem Ausgabebe­ reich der Schreibsignalausgabeeinrichtung, gesteuert durch das Einschreibbitleitungswählsignal, wenn sich das Tortauschsignal im ersten Zustand befindet, und steuert das Durchlassen/Sper­ ren zwischen der ersten Bitleitung und dem Ausgabeteil der Schreibsignalausgabeeinrichtung, gesteuert durch das Ein­ schreibbitleitungswählsignal, wenn sich das Tortauschsignal im zweiten Zustand befindet.
In derjenigen Periode, während der sich das Tortauschsignal im ersten Schreibzyklus im ersten Zustand befindet, wird ein In­ versionsschreibsignal der zweiten Bitleitung, gesteuert durch das Einschreibbitleitungswählsignal zur Verfügung gestellt, und daraufhin erhält der zweite Knoten der Schreibobjekt- Speicherzelle das Inversionsschreibsignal.
In derjenigen Periode, während der sich das Tortauschsignal im zweiten Schreibzyklus im zweiten Zustand befindet, wird das Schreibsignal der ersten Bitleitung, gesteuert durch das Ein­ schreibbitleitungswählsignal zur Verfügung gestellt, und in­ folgedessen erhält der erste Knoten der vorstehend genannten Schreibobjekt-Speicherzelle das Schreibsignal.
Die Ausgabesignalumschalteinrichtung der Halbleiterspeicher­ vorrichtung gemäß dem 6.) Aspekt gibt das erste und zweite Verstärkungssignal als erstes bzw. zweites Torausgabesignal ab, wenn sich das Tortauschsignal im ersten Zustand befindet, und gibt das erste und zweite Verstärkungssignal als zweites bzw. erstes Torausgabesignal ab, wenn sich das Tortauschsignal im zweiten Zustand befindet.
Entsprechend veranlaßt die Ausgabesignalumschalteinrichtung automatisch, daß das erste Verstärkungssignal als erstes Tor­ ausgabesignal in derjenigen Periode bereitgestellt wird, wäh­ rend der das Tortauschsignal sich im ersten Schreibzyklus im ersten Zustand befindet, und daß das zweite Verstärkungssignal als Ausgabesignal des ersten Tores in derjenigen Periode be­ reitgestellt wird, in der sich das Tortauschsignal im zweiten Schreibzyklus im zweiten Zustand befindet.
Mit der Vorladebitleitungsumschalteinrichtung der Halbleiter­ speichervorrichtung gemäß dem 7.) Aspekt wird die erste und zweite Bitleitung, gesteuert durch das erste und zweite Vorla­ designal auf ein bestimmtes Potential vorgeladen, wenn sich das Tortauschsignal im ersten Zustand befindet, und, wenn sich das Tortauschsignal im zweiten Zustand befindet, wird die zweite und erste Bitleitung, gesteuert durch das erste und zweite Vorladesignal, auf das bestimmte Potential vorgeladen.
Wenn also das erste und zweite Vorladesignal auf das erste bzw. zweite Tor gesetzt ist, kann die erste Bitleitung, ge­ steuert durch das zweite Vorladesignal während der Periode, während der sich das Tortauschsignal im zweiten Schreibzyklus im zweiten Zustand befindet, auf das bestimmte Potential vor­ geladen werden, und das Schreibsignal kann dem ersten Knoten der Schreibobjekt-Speicherzelle unter Verwendung der ersten Bitleitung zugeführt werden.
Bei der Halbleiterspeichervorrichtung gemäß dem 8.) Aspekt hat die Wortleitungsumschalteinrichtung, die Einlesebitleitungsum­ schalteinrichtung, die Einschreibbitleitungsumschalteinrich­ tung, die Ausgabesignalumschalteinrichtung sowie die Vorlade­ bitleitungsumschalteinrichtung jeweils den gleichen 2-Eingänge und 2-Ausgänge-Schaltkreisaufbau, bei dem das Tortauschsignal als Steuereingabe empfangen wird. Dies kann mit einem verhält­ nismäßig einfachen Schaltkreisaufbau verwirklicht werden.
Die Tortauschsignalerzeugereinrichtung gemäß dem 9.) Aspekt stellt eine Tortauschaktivierungsperiode ein, welche eine Pe­ riode von einem Teil der zweiten Hälfte des ersten Schreibzy­ klus bis zu einem Teil der ersten Hälfte des zweiten Schreib­ zyklus einschließt, wenn das Schreibaktivierungssignal einen Schreibvorgang anzeigt, und ändert das Tortauschsignal vom er­ sten zum zweiten Zustand, ausgelöst durch das Erfassen einer Kantenänderung des ersten oder zweiten Vorladesignals in inaktiven Zustand während der Tortauschaktivierungsperiode.
Aus diesem Grund kann das Tortauschsignal veranlaßt werden, unbedingt den ersten Zustand mindestens während eines Teils des ersten Schreibzyklus anzunehmen.
Die Tortauschsignalerzeugereinrichtung der Halbleiterspeicher­ vorrichtung gemäß dem 10.) Aspekt setzt die Tortauschaktivie­ rungsperiode so fest, daß sie bei einer Kantenänderung des zweiten Vorladesignals in inaktiven Zustand im zweiten Schreibzyklus endet, was es möglich macht, die Länge der Tortauschaktivierungsperiode auf der Basis des zweiten Vorla­ designals unabhängig von der Länge der Schreiben anzeigenden Periode des Schreibaktivierungssignals einzustellen.
Selbst bei Benutzung eines Schreibaktivierungssignals mit ei­ ner Haltezeit, die lang genug eingestellt ist, um die Stabili­ tät des Schreibvorganges zu verbessern, kann die erste Bitlei­ tung nach Beendigung des zweiten Schreibzyklus des Schreibvor­ ganges schnell befreit werden, wobei die Tortauschaktivie­ rungsperiode auf das notwendige Minimum herabgedrückt ist.
Mit der Tortauschsignalerzeugereinrichtung der Halbleiterspei­ chervorrichtung gemäß dem 11.) Aspekt wird die Tortauschakti­ vierungsperiode so gesetzt, daß sie beginnt, wenn eine be­ stimmte Zeit abgelaufen ist, nachdem eine Kantenänderung des zweiten Vorladesignals in aktiven Zustand im ersten Schreibzy­ klus abgelaufen ist, und daß sie endet, wenn die bestimmte Zeitperiode ab der Kantenänderung des zweiten Vorladesignals in inaktiven Zustand im zweiten Schreibzyklus abgelaufen ist.
Damit kann der erste und zweite Schreibzyklus ohne Fehlfunk­ tion durchgeführt werden, wenn die genannte Zeitspanne auf eine Zeitspanne gesetzt wird, die als für das Vorladen der Bitleitungen erforderliche Periode angemessen ist. Damit kann ein Schreibvorgang in höchst stabiler Weise erfolgen.
Die Einschreibbitleitungsumschalteinrichtung der Halbleiter­ speichervorrichtung gemäß dem 12.) Aspekt veranlaßt den ersten und zweiten Transistor mit dem ersten und zweiten logischen Signal, welches die erste und zweite logische Schaltung zur Wahl einer Bitleitung beim Schreiben ausgeben, leitend/ge­ sperrt zu werden. Da die Ausgabe einer logischen Schaltung treibende Kraft hat, ist es nicht nötig, einen gesonderten Treiber vorzusehen, und folglich ist eine Umschaltoperation in größerer Geschwindigkeit möglich.
Mit der Umformeinrichtung für die Vorladesignalwellenform der Halbleiterspeichervorrichtung gemäß dem 13.) Aspekt wird die Periode des inaktiven Zustands des ersten Vorladesignals auf höchstens eine Hälfte der Periode des zweiten Vorladesignals umgeformt. Das bedeutet, daß der Lesevorgang am ersten Tor mit Sicherheit beendet werden kann, ehe der zweite Schreibzyklus in Gang gesetzt wird. Damit ist ein fehlerhaftes Schreiben und erneutes Lesen ausgeschlossen und normaler Betrieb sicherge­ stellt.
Da die Ausgabesignalumschalteinrichtung der Halbleiterspei­ chervorrichtung gemäß dem 14.) Aspekt eine Sperreinrichtung für den Leseverstärkerausgang einschließt, um den Ausgabebe­ reich des zweiten Leseverstärkers beim Schreiben elektrisch zu sperren, läßt sich der Schaltungsmaßstab vereinfachen.
Die Ausgabesignalumschalteinrichtung der Halbleiterspeicher­ vorrichtung kann auch eine erste und eine zweite Latch-Schaltung aufweisen, die das erste und zweite Ver­ stärkungssignal, gesteuert durch das Schreibaktivierungsbe­ zugssignal und das Tortauschsignal, empfangen. Damit ist es möglich, als Ausgabesignal des ersten Tores oder als Ausgabe­ signal des zweiten Tores kontinuierlich ein beim vorhergehen­ den Lesen ausgegebenes Ausgabesignal abzugeben, auch wenn es sich nicht in der Lesebetriebsperiode für das erste und zweite Tor befindet.
Weitere Ausgestaltungen der Erfindung sind Gegenstand der Patentansprüche 16 bis 20.
Im folgenden ist die Erfindung mit weiteren vorteilhaften Ein­ zelheiten anhand schematisch dargestellter Ausführungsbei­ spiele näher erläutert. In den Zeichnungen zeigt:
Fig. 1 ein Schaltkreisdiagramm eines Dualportspeichers gemäß einem ersten, bevorzugten Ausführungsbeispiel der Er­ findung;
Fig. 2 den Umriß eines Kreuzschienenschalters;
Fig. 3 ein Schaltkreisdiagramm des Innenaufbaus des Kreuz­ schienenschalters;
Fig. 4 eine Impulsübersicht zur Erläuterung des Betriebs des ersten bevorzugten Ausführungsbeispiels;
Fig. 5 ein Schaltkreisdiagramm des Innenaufbaus einer Tortauschsignalerzeugerschaltung des ersten bevorzug­ ten Ausführungsbeispiels;
Fig. 6 eine Impulsübersicht, die den Betrieb der Tortausch­ signalerzeugerschaltung gemäß Fig. 5 zeigt;
Fig. 7 eine Impulsübersicht zur Erläuterung der Einstell- und Haltezeit eines Schreibaktivierungssignals;
Fig. 8 ein Schaltkreisdiagramm des Innenaufbaus einer Tortauschsignalerzeugerschaltung gemäß einem zweiten bevorzugten Ausführungsbeispiel;
Fig. 9 eine Impulsübersicht zur Erläuterung der Arbeitsweise der Tortauschsignalerzeugerschaltung gemäß Fig. 8;
Fig. 10 ein Schaltkreisdiagramm des Innenaufbaus einer Tortauschsignalerzeugerschaltung gemäß einem dritten bevorzugten Ausführungsbeispiel;
Fig. 11 eine Impulsübersicht zur Erläuterung des Aufbaus der Tortauschsignalerzeugerschaltung gemäß Fig. 10;
Fig. 12 ein Schaltkreisdiagramm eines Dualportspeichers gemäß einem vierten bevorzugten Ausführungsbeispiel der Erfindung;
Fig. 13 eine Impulsübersicht zur Erläuterung des Betriebs ei­ nes fünften bevorzugten Ausführungsbeispiels;
Fig. 14 ein Schaltkreisdiagramm einer Vorladesignalumform­ schaltung des fünften bevorzugten Ausführungsbei­ spiels;
Fig. 15 ein Schaltkreisdiagramm von Leseverstärkern und deren Nachbarschaft in einem Dualportspeicher gemäß einem sechsten bevorzugten Ausführungsbeispiel der Erfin­ dung;
Fig. 16 ein Schaltkreisdiagramm eines herkömmlichen Dualport­ speichers;
Fig. 17 eine Impulsübersicht zur Erläuterung des Betriebs des Dualportspeichers gemäß Fig. 16.
Erstes bevorzugtes Ausführungsbeispiel
Fig. 1 ist ein Schaltkreisdiagramm, welches den Aufbau eines Dualportspeichers gemäß dem ersten bevorzugten Ausführungsbei­ spiel der Erfindung zeigt. In diesem Fall ist das nullte Tor PORT_0 ein Nurlesetor, und das erste Tor PORT_1 ist ein Schreib/Lesetor. WORD_00 und WORD_11 sind Wortleitungen, WORD_P0(0) und WORD_P0(1) sind Wortleitungswählsignale für das nullte Tor PORT_0, und WORD_P1(0) sowie WORD_P1(1) sind Wort­ leitungswählsignale für das erste Tor PORT_1.
Vorladesignale PRC_P0 und PRC_P1 sind Bitleitungsvorladesi­ gnale für das nullte Tor PORT_0 bzw. das erste Tor PORT_1. Die Vorladesignale PRC_P0 und PRC_P1 sind Signale, auf denen die entsprechenden Toroperationen beruhen, und sind Takten gleich­ wertig. RSEL_P0 ist ein Bitleitungswählsignal zum Lesen des nullten Tores PORT_0, und RSEL_P1 ist ein Bitleitungswählsi­ gnal zum Lesen des ersten Tores PORT_1. WSEL_P1 ist ein Bit­ leitungswählsignal zum Schreiben in das erste Tor PORT_1.
Im Dualportspeicher des ersten bevorzugten Ausführungsbei­ spiels ist anders als bei dem in Fig. 16 dargestellten Stand der Technik nur eine einzige Bitleitung für jedes Tor gemäß der Erfindung vorgesehen. BIT_P0 ist eine Bitleitung für das nullte Tor PORT_0 und BIT_P1 ist eine Bitleitung für das erste Tor PORT_1. SA_P0 und SA_P1 sind Leseverstärker für das nullte Tor PORT_0 bzw. das erste Tor PORT_1. Lesedaten für das nullte und das erste Tor werden als Ausgabesignale DOUT_P0 bzw. DOUT_P1 ausgegeben. WB_P1 ist ein Schreibpuffer für das erste Tor PORT_1 und treibt Bitleitungen beim Schreiben in Überein­ stimmung mit einem Eingabesignal DIN_P1.
MC0 und MC1 sind Speicherzellen, von denen jede aus zwei In­ vertern INV0 und INV1 sowie NMOS-Transistoren, NM0 und NM1 aufgebaut ist. In der Speicherzelle MCi (i = 0,1) stehen die Inverter INV0 und INV1 in Schleifenverbindung, wobei der Ein­ gabebereich des Inverters INV0 (der Ausgabebereich des Inver­ ters INV1) als Knoten Ni0 und der Ausgabebereich des Inverters INV0 (der Eingabebereich des Inverters INV1) als Knoten Ni1 bezeichnet ist. Der Knoten Ni0 ist an die Bitleitung BIT_P0 über den NMOS-Transistor NM0 angeschlossen, während der Knoten Ni1 über den NMOS-Transistor NM1 mit der Bitleitung BIT_P1 verbunden ist. Das Gate des NMOS-Transistors NM0 ist mit der Wortleitung WORD_i0 verbunden, und das Gate des NMOS-Transi­ stors NM1 ist mit der Wortleitung WORD_i1 verbunden.
Ein Ende der Bitleitung BIT_P0 ist mit der Stromversorgungs­ quelle VDD über einen PMOS-Transistor PM0 verbunden, während ihr anderes Ende über einen PMOS-Transistor PM2 mit einem Ein­ gang des Leseverstärkers SA_P0 und außerdem mit dem Ausgabebe­ reich des Schreibtreibers WB_P1 über einen NMOS-Transistor NM2 verbunden ist. Ein Ende der Bitleitung BIT_P1 ist über einen PMOS-Transistor PM1 mit der Stromversorgungsquelle VDD verbun­ den, und ihr anderes Ende ist mit einem Eingang des Lesever­ stärkers SA_P1 über einen PMOS-Transistor PM3 und außerdem mit dem Inversionsausgabebereich des Schreibpuffers WB_P1 über einen NMOS-Transistor NM3 verbunden. An ihren jeweils anderen Eingängen empfangen die Leseverstärker SA_P0 und SA_P1 ein Re­ ferenzpotential VREF. Der Leseverstärker SA_P0 erfaßt eine Po­ tentialdifferenz zwischen einem Potential auf der Bitleitung BIT_P0 und dem Referenzpotential VREF und verstärkt diese, wenn der PMOS-Transistor PM2 sich in EIN-Zustand befindet, um ein erstes Verstärkungssignal abzugeben, und der Leseverstär­ ker SA_P1 erfaßt eine Potentialdifferenz zwischen einem Poten­ tial auf der Bitleitung BIT_P1 und dem Referenzpotential VREF und verstärkt diese, wenn der PMOS-Transistor PM3 sich in EIN- Zustand befindet, um ein zweites Verstärkungssignal auszuge­ ben.
Ein Kreuzschienenschalter CBS_0 gibt entsprechend einem Tortauschsignal PSEL eins der Vorladesignale PRC_P0 und PRC_P1 aus dem Ausgabebereich CS_00 und das andere aus dem Ausgabebe­ reich CS_01 aus.
Ein Kreuzschienenschalter CBS_1 gibt eines der Wortleitungs­ wählsignale WORD_P0(0) und WORD_P1(0) aus dem Ausgabebereich CS_10 und das andere aus dem Ausgabebereich CS_11 aus, und zwar anhand des Tortauschsignals PSEL.
Ein Kreuzschienenschalter CBS_2 gibt eins der Wortleitungs­ wählsignale WORD_P0(1) und WORD P1(1) auf der Basis des Tortauschsignals PSEL aus dem Ausgabebereich CS_20 und das an­ dere aus dem Ausgabebereich CS_21 aus.
Ein Kreuzschienenschalter CBS_3 gibt eines der Lesebitlei­ tungs-Wählsignale RSEL_P0 und RSEL_P1 auf der Basis des Tortauschsignals PSEL aus dem Ausgabebereich CS_30 und das an­ dere aus dem Ausgabebereich CS_31 aus.
Ein Kreuzschienenschalter CBS_4 gibt aus dem Ausgabebereich CS_40 und dem Ausgabebereich CS_41 auf der Basis eines Inver­ sionstortauschsignals PSEL*, welches erhalten wird, wenn das Tortauschsignal PSEL den Inverter INV3 durchläuft, ein Schreibbitleitungs-Wählsignal WSEL_P1 bzw. Erdungsniveau aus.
Ein Kreuzschienenschalter CBS_5 gibt eine der Ausgaben der Le­ severstärker SA_P0 und SA_P1 auf der Basis des Tortauschsi­ gnals PSEL aus dem Ausgabebereich CS_50 und die andere aus dem Ausgabebereich CS_51 aus.
Das Gate des PMOS-Transistors PM0 ist mit dem Ausgabebereich CS_00 des Kreuzschienenschalters CBS_0 verbunden, während das Gate des PMOS-Transistors PM1 mit dem Ausgabebereich CS_01 des Kreuzschienenschalters CBS_0 verbunden ist.
Die Wortleitung WORD_00 ist mit dem Ausgabebereich CS_10 des Kreuzschienenschalters CBS_21 und die Wortleitung WORD_01 mit dem Ausgabebereich CS_11 des Kreuzschienenschalters CBS_1 ver­ bunden.
Die Wortleitung WORD_10 ist mit dem Ausgabebereich CS_20 des Kreuzschienenschalters CBS_2 und die Wortleitung WORD_11 mit dem Ausgabebereich CS_21 des Kreuzschienenschalters CBS_2 ver­ bunden.
Das Gate des PMOS-Transistors PM2 ist mit dem Ausgabebereich CS_30 des Kreuzschienenschalters CBS_3 und das Gate des PMOS- Transistors PM3 mit dem Ausgabebereich CS_31 des Kreuzschie­ nenschalters CBS_3 verbunden.
Das Gate des NMOS-Transistors NM2 ist mit dem Ausgabebereich CS_40 des Kreuzschienenschalters CBS_4 und das Gate des NMOS- Transistors NM3 mit dem Ausgabebereich CS_41 des Kreuzschie­ nenschalters CBS_4 verbunden.
Das Ausgabesignal DOUT_P0 wird vom Ausgabebereich CS_50 des Kreuzschienenschalters CBS_5 und das Ausgabesignal DOUT_P1 vom Ausgabebereich CS_51 desselben ausgegeben.
Im Dualportspeicher besteht die härteste Arbeitsbedingung, wenn von jedem Tor Lesen oder Schreiben an Speicherzellen in der gleichen Spalte angelegt wird. Wenn bei dieser Bedingung normaler Betrieb sichergestellt ist, gibt es keine Schwierig­ keit beim Lesen oder Schreiben aus jedem Tor in Speicherzellen in verschiedenen Spalten.
Für den Dualportspeicher gemäß dem ersten, in Fig. 1 gezeigten bevorzugten Ausführungsbeispiel sind nur zwei Speicherzellen an die gleiche Spalte angeschlossen gezeigt, um den Betrieb unter härtesten Bedingungen zu beschreiben. Tatsächlich ist aber eine große Anzahl Wortleitungen und Bitleitungen mit ei­ ner großen Anzahl von Speicherzellen vorhanden, die an die Wortleitungen und Bitleitungen angeschlossen sind.
Fig. 2 dient der Erläuterung und zeigt den Aufbau des Kreuz­ schienenschalters CBS_i (i = 0 bis 5). Wie aus der Figur hervor­ geht, hat der Kreuzschienenschalter CBS_i Eingabebereiche IN_0 und IN_1 sowie Ausgabebereiche CS_i0 und CS_i1. Wenn sich das Tortauschsignal PSEL auf L-Pegel befindet (= "0"), wird vom Ausgabebereich CS_i0 ein Signal ausgegeben, das vom Eingabe­ bereich IN_0 erhalten wird, während vom Ausgabebereich CS_i1 ein Signal ausgegeben wird, welches vom Eingabebereich IN_1 kommt. Befindet sich das Tortauschsignal PSEL auf H-Pegel (= "1"), wird vom Ausgabebereich CS_i1 das vom Eingabebereich IN_0 erhaltene Signal ausgegeben und vom Ausgabebereich CS_i0 das vom Eingabebereich IN_1 erhaltene Signal.
Fig. 3 zeigt als Schaltkreisdiagramm den inneren Aufbau des Kreuzschienenschalters CBS_i. Er besteht aus vier Durchlaßgat­ tern TG0-TG3 und einem Inverter INV.
Das Durchlaßgatter TG0 ist zwischen dem Eingabebereich IN_0 und dem Ausgabebereich CS_i0 vorgesehen, das Durchlaßgatter TG1 ist zwischen den Eingabebereich IN_0 und den Ausgabebe­ reich CS_i1 geschaltet, das Durchlaßgatter TG2 zwischen den Eingabebereich IN_1 und den Ausgabebereich CS_i1 und das Durchlaßgatter TG3 zwischen den Eingabebereich IN_1 und den Ausgabebereich CS_i0. Die Durchlaßgatter TG0 und TG2 empfangen das Tortauschsignal PSEL an ihren entsprechenden PMOS-Gattern und empfangen das Inversionstortauschsignal PSEL*, welches von dem den Inverter INV passierenden Tortauschsignal PSEL erhal­ ten wird, an ihren jeweiligen NMOS-Gattern. Die Durchlaßgatter TG1 und TG3 empfangen das Tortauschsignal PSEL an ihren ent­ sprechenden NMOS-Gattern und empfangen an ihren entsprechenden PMOS-Gattern das Inversionstortauschsignal PSEL*, welches er­ halten wird, wenn das Tortauschsignal PSEL den Inverter INV passiert.
Wenn bei diesem Aufbau das Tortauschsignal PSEL sich auf L-Pe­ gel befindet, werden die Durchlaßgatter TG0 und TG2 einge­ schaltet und die Durchlaßgatter TG1 und TG3 ausgeschaltet, und dann wird der Eingabebereich IN_0 mit dem Ausgabebereich CS_i0 und der Eingabebereich IN_1 mit dem Ausgabebereich CS_i1 ver­ bunden. Wenn das Tortauschsignal PSEL H-Pegel hat, schalten sich die Durchlaßgatter TG1 und TG3 ein und die Durchlaßgatter TG0 und TG2 aus, und dann ist der Eingabebereich IN_0 mit dem Ausgabebereich CS_i1 und der Eingabebereich IN_1 mit dem Aus­ gabebereich CS_i0 verbunden.
Arbeitsweise - Lesen
Fig. 4 zeigt in Form einer Impulsübersicht die Arbeitsweise des Dualportspeichers gemäß dem ersten bevorzugten Ausfüh­ rungsbeispiel. Wie aus Fig. 4 hervorgeht, wählt das nullte Tor PORT_0 die Speicherzelle MC0, und das erste Tor PORT_1 wählt die Speicherzelle MC1. Wenn das erste Tor PORT_1 gerade liest (der in Fig. 4 mit "R" gezeigte Zyklus), ist das Tortauschsi­ gnal PSEL auf L-Pegel fixiert.
Zu dieser Zeit liest das nullte Tor PORT_0 wie folgt. Wenn das Vorladesignal PRC_P0 L-Pegel hat, ist die Bitleitung BIT_P0 auf H-Pegel vorgeladen. Die Wortleitungswählsignale und die Bitleitungswählsignale sind so gesetzt, daß sie in einen Aus­ wahlzustand eintreten, wenn sich das Vorladesignal auf H-Pegel befindet, wie im herkömmlichen Fall. Der L-Pegel der Lesebit­ leitungs-Wählsignale RSEL_P0 und RSEL_P1 entspricht einem Aus­ wahlzustand, und der H-Pegel des Schreibbitleitungs-Wählsi­ gnals WSEL_P1 entspricht auch einem Auswahlzustand.
Ausgelöst durch eine H-Pegeländerung des Vorladesignals PRC_P0 nimmt das Wortleitungswählsignal WORD_P0(0) H-Pegel an und das Lesebitleitungs-Wählsignal RSEL_P0 geht auf L-Pegel. Hierbei wird die Wortleitung WORD_00 gewählt, und die Daten in der Speicherzelle MC0 werden auf die Bitleitung BIT_P0 ausgegeben. Wenn beispielsweise die Daten gespeichert gehalten werden, wenn sich der Knoten N00 der Speicherzelle MC0 auf H-Pegel und der Knoten N01 auf L-Pegel befindet, bleibt die Bitleitung BIT_P0 unverändert auf H-Pegel. Werden andererseits die Daten gespeichert gehalten, wenn der Knoten N00 der Speicherzelle MC0 sich auf L-Pegel und der Knoten N01 auf H-Pegel befindet, nimmt das Potential der Bitleitung BIT_P0 allmählich vom H-Pe­ gel ab, weil durch den NMOS-Transistor NM0 und den Inverter INV1 der Speicherzelle MC0 Strom abgezogen wird. Dieses Poten­ tial der Bitleitung BIT_P0 wird einem Eingang des Leseverstär­ kers SA_P0 über den PMOS-Transistor PM2 zugeführt. Der Lese­ verstärker SA_P0 vergleicht das Referenzpotential VREF mit dem Potential auf der Bitleitung BIT_P0 und gibt das erste Ver­ stärkungssignal als Ausgabesignal DOUT_P0 aus.
In Fig. 4 zeigt die unterbrochene Linie das abnehmende Poten­ tial der Bitleitung BIT_P0. Das Referenzpotential VREF ist zwischen dem Stromversorgungspotential und dem Erdungspoten­ tial eingestellt. Da anders als bei dem Beispiel aus dem Stand der Technik jedes Tor mit nur einer einzigen Bitleitung arbei­ ten kann, wird das Lesen nicht durch einen Potentialvergleich in einem Bitleitungspaar, sondern durch einen Vergleich zwi­ schen dem Potential einer Bitleitung und dem Referenzpotential freigegeben.
Der Lesevorgang am ersten Tor PORT_1 ist der gleiche wie am nullten Tor PORT_0. Wenn das Vorladesignal PRC_P1 L-Pegel hat, wird die Bitleitung BIT_P1 auf H-Pegel vorgeladen. Wenn das Vorladungssignal PRC_P1 den H-Pegel erreicht, geht das Wort­ leitungswählsignal WORD_P1(1) auf H-Pegel und das Bitleitungs­ wählsignal RSEL_P1 auf L-Pegel. Die Wortleitung WORD_11 wird gewählt, und es werden Daten in der Speicherzelle MC1 an die Bitleitung BIT_P1 ausgegeben. Das Bitleitungspotential wird an einen Eingang des Leseverstärkers SA_P1 über den PMOS-Transi­ stor PM3 angelegt. Der Leseverstärker SA_P1 vergleicht das Re­ ferenzpotential VREF mit dem Potential der Bitleitung BIT_P1, um als zweites Ausgabesignal DOUT_P1 ein zweites Verstärkungs­ signal auszugeben.
Auf diese Weise ermöglicht das Aufteilen eines Paares von Bit­ leitungen zwischen Toren einen Lesevorgang ohne Störung.
Arbeitsweise - Schreiben
Als nächstes soll ein Schreibvorgang beschrieben werden. Da für ein Tor nur eine einzige Bitleitung vorgesehen ist, ist der Schreibvorgang gegenüber dem Lesevorgang komplizierter. Hierzu wird die Tatsache ausgenutzt, daß das Einschreiben in eine Speicherzelle vollzogen werden kann, wenn von einem mit ihr verbundenen Bitleitungspaar nur eine auf L-Pegel gebracht wird. Mit anderen Worten, es wird die Tatsache genutzt, daß geschrieben werden kann, wenn unter den Speicherknoten einer Speicherzelle eine mit einem Knoten verbundene Bitleitung, für die L-Pegeleinstellung erforderlich ist, auf L-Pegel gebracht wird. Dann tritt allerdings eine Schwierigkeit auf, denn es kann sich als notwendig erweisen, je nach den Schreibdaten die Bitleitung BIT_P0 auf L-Pegel zu bringen, die für das Nurlese­ tor vorbereitet ist. Wenn man das erste Tor PORT_1 die BIT_P0 benutzen läßt, kann das nullte Tor PORT_0 keinen Lesevorgang durchführen.
Diese Schwierigkeit läßt sich wie folgt lösen. Wenn es sich als notwendig erweist, die Bitleitung BIT_P0 des Nurlesetores (nulltes Tor PORT_0) auf L-Pegel zu bringen, werden die Bit­ leitungen zwischen den Toren getauscht. Das erste Tor PORT_1 führt unter Benutzung von BIT_P0 Schreiben durch, und das nullte Tor PORT_0 führt unter Benutzung von BIT_P1 Lesen durch. Ein Ändern der Bitleitungen, die Daten aus Speicherzel­ len führen, erfordert einen Tausch von Wortleitungen. Dieser Tausch von Wortleitungen wird mit Hilfe der Kreuzschienen­ schalter CBS_1 und CBS_2 vollzogen. Da sich Lesedaten auf BIT_P1 befinden, wird dies vom Leseverstärker SA_P1 festge­ stellt. Folglich muß das Bitleitungswählsignal RSEL_P0 des nullten Tores PORT_0 den Transistor PM3 öffnen. Der Tausch der Bitleitungswählsignale wird vom Kreuzschienenschalter CBS_3 vollzogen. Da das im Leseverstärker SA_P1 erfaßte und ver­ stärkte zweite Verstärkungssignal Daten des nullten Tores PORT_0 betrifft, muß es als Ausgabesignal DOUT_P0 des nullten Tores PORT_0 ausgegeben werden. Der Tausch der Ausgaben der Leseverstärker wird vom Kreuzschienenschalter CBS_5 vollzogen. Da das nullte Tor PORT_0 und das erste Tor PORT_1 asynchron arbeiten, sind entsprechende Vorladeoperationen erforderlich, die zu den jeweiligen Operationen passen. Der Kreuzschienen­ schalter CBS_0 ist ein solcher Schalter, der die Vorladeopera­ tionen zwischen Toren austauschen kann.
Die zuvor genannten Austauschungen der Wortleitungen, Bitlei­ tungen, Leseverstärker und Vorladesignale zwischen den Toren können erzielt werden, wenn man das Tortauschsignal PSEL auf H-Pegel bringt.
Unter Hinweis auf Fig. 4 wird ein tatsächlicher Schreibvorgang beschrieben. Anders als beim Lesen erfolgt das Schreiben in zwei Zyklen (den in Fig. 4 mit "W1" und "W2" bezeichneten Zy­ klen). Folglich ist es nötig, in den beiden Zyklen W1, W2 der Schreibperiode Adressen festzulegen, welche die Wortleitungs­ wählsignale und die Bitleitungswählsignale für das erste Tor PORT_1 bestimmen. Im ersten Zyklus W1 für das Schreiben führt das nullte Tor PORT_0 das Lesen unter Verwendung der Bitlei­ tung BIT_P0 durch, weil die Wortleitung WORD_00 gewählt ist, und das erste Tor PORT_1 führt das Schreiben unter Verwendung der Bitleitung BIT_P1 durch, weil die Wortleitung WORD_11 ge­ wählt ist. Bei diesem Zyklus werden die Tore nicht getauscht.
Wenn sich die Schreibdaten (DIN_P1) auf H-Pegel befinden, legt der Kreuzschienenschalter CBS_4 das Schreibbitleitungs-Wählsi­ gnal WSEL_P1 an das Gate des NMOS-Transistors NM3 an, so daß der NMOS-Transistor NM3 durchgeschaltet wird und die Bitlei­ tung BIT_P1 auf L-Pegel geht. Folglich geht der Knoten N11 der Speicherzelle MC1 auf L-Pegel, und damit ist das Schreiben vollendet.
Wenn andererseits die Schreibdaten (DIN_P1) sich auf L-Pegel befinden, hält die Bitleitung BIT_P1 den H-Pegel, und es wird nicht in die Speicherzelle MC1 geschrieben. Der erste Schreib­ zyklus W1, bei dem die Tore nicht getauscht werden, ist aus folgendem Grund zu Beginn des Schreibvorganges vorgesehen. Da die Tore asynchron arbeiten, kann sich das nullte Tor PORT_0 zum Zeitpunkt des Schreibbeginns (zu Anfang des Zyklus "W1") in einem Lesevorgang befinden, und ein Tauschen der Tore zu diesem Zeitpunkt würde den Lesevorgang des nullten Tores PORT_0 unterbrechen. Tore werden erst im zweiten Schreibzyklus W2 getauscht. Die zeitliche Abstimmung zum Umschalten der Kreuzschienenschalter wird nachfolgend beschrieben. Während das erste Tor PORT_1 unter Benutzung von BIT_P1 im ersten Zy­ klus W1 schreibt, wird das erste Tor PORT_1 in der zweiten Hälfte des ersten Zyklus W1 inaktiv, d. h. wenn das Vorladesi­ gnal PRC_P1 auf L-Pegel geht. Die Wortleitung WORD_11 geht in einen Nichtwahlzustand, und die Bitleitung BIT_P1 wird befreit und tritt in einen Vorlademodus ein. Beim Warten auf die Frei­ gabe von BIT_P1 ist eine Tortauschaktivierungsperiode TENB ge­ setzt. Die tatsächliche Dauer von TENB reicht von der zweiten Hälfte des ersten Schreibzyklus W1 (Periode, während der das Vorladesignal PRC_P1 sich auf L-Pegel befindet) bis zur ersten Hälfte des zweiten Schreibzyklus (Periode, während der das Vorladesignal PRC_P1 sich auf H-Pegel befindet). Diese Periode ist in Fig. 4 als "TENB" gezeigt.
Während der genannten Tortauschaktivierungsperiode TENB kann die Bitleitung BIT_P1 zum Lesen und die Bitleitung BIT_P0 zum Schreiben benutzt werden. Während dieser TENB-Periode, die durch eine steigende Kante des Vorladesignals PRC_P0 oder PRC_P1 ausgelöst wird (Anstieg des Vorladesignals PRC_P1 in Fig. 4) ist das Tortauschsignal PSEL auf H-Pegel gesetzt. In Fig. 4 hat der Lesezyklus R2 des nullten Tores PORT_0 keine steigende Kante des Vorladesignals PRC_P0 während der TENB-Pe­ riode, so daß unter Benutzung der Bitleitung BIT_P0 gelesen wird. Ehe die Schreiboperation des zweiten Schreibzyklus W2 die Bitleitung BIT_P0 benutzt (das Vorladesignal PRC_P1 nimmt H-Pegel an), befreit der Lesevorgang im Lesezyklus R2 die Bit­ leitung BIT_P0 (setzt sie frei, wenn PRC_P0 auf L-Pegel geht), und deshalb kommt es zwischen den beiden Toren nicht zum Streit um die Bitleitung BIT_P0.
Im nächsten Lesezyklus R3 wird unter Benutzung der Bitleitung BIT_P1 ein Lesevorgang durchgeführt, da es in der TENB-Periode eine steigende Kante am Vorladesignal PRC_P0 gibt. Im Lesezy­ klus R3 wird das Wortleitungswählsignal WORD_P0(0) vom Kreuz­ schienenschalter CBS_1 an die Wortleitung WORD_01 geliefert. Das Lesebitleitungs-Wählsignal RSEL_P0 wird dem Gate des PMOS- Transistors PM3 vom Kreuzschienenschalter CBS_4 bereitge­ stellt.
Im zweiten Schreibzyklus W2 Liefern die Kreuzschienenschalter CBS_2 und CBS_4 im ersten Tor PORT_1 das Wortleitungswählsi­ gnal WORD_P1(1) an die Wortleitung WORD_10 und das Schreibbit­ leitungs-Wählsignal WSEL_P1 an das Gate des NMOS-Transistors NM2, und dann wird der NMOS-Transistor NM2 durchgeschaltet.
Wenn sich zu diesem Zeitpunkt die Schreibdaten DIN_P1 auf L- Pegel befinden, würde der Schreibvorgang im ersten Schreibzy­ klus W1 nicht beendet. Allerdings kann die Bitleitung BIT_P0 im zweiten Schreibzyklus W2 benutzt werden, und dann kann das Schreiben zu diesem Zeitpunkt beendet werden.
Im zweiten Schreibzyklus W2 wird die Tortauschaktivierungspe­ riode TENB an der fallenden Kante des Vorladesignals PRC_P1 gelöscht. Das Tortauschsignal PSEL wird im Lesezyklus des nullten Tores PORT_0 und im Lese- oder Schreibzyklus des er­ sten Tores PORT_1 ab dem Aufheben der TENB-Periode auf L-Pegel gesetzt. Das nullte Tor PORT_0 führt einen Lesevorgang unter Benutzung der Bitleitung BIT_P0 und das erste Tor PORT_1 einen Lesevorgang oder den ersten Schreibzyklus unter Verwendung der Bitleitung BIT_P1 durch. Da nunmehr die Bitleitung BIT_P0 vom Schreibvorgang des ersten Tores PORT_1 befreit wurde, steht der Lese- oder Schreibvorgang des ersten Tores PORT_1 nicht in Konkurrenz mit dem Lesevorgang des nullten Tores PORT_0.
Fig. 5 zeigte eine Tortauschsignalerzeugerschaltung 50, die ein Tortauschaktivierungssignal ENB erzeugt, welches die Tortauschaktivierungsperiode TENB bestimmt, sowie das Tortauschaktivierungssignal PSEL. In der Figur bezeichnet WE ein Schreibaktivierungssignal, welches Schreiben auf H-Pegel anzeigt. Bei TG_0 und TG_1 handelt es sich um Durchlaßgatter, LAT_0 und LAT_1 sind Latch-Schaltkreise, die jeweils aus einer Schleifenverbindung von Invertern I1 und I2 gebildet sind.
Impulserzeugerschaltungen PG_0 und PG_1 empfangen die Vorlade­ signale PRC_P0 und PRC_P1 sowie Ausgabeimpulssignale SP0 bzw. SP1. Zu der Impulserzeugerschaltung PG_i (i = 0,1) gehört eine Verzögerungsschaltung 11, ein Inverter 12 sowie ein UND-Gatter 13, welches an einem seiner Eingänge das Vorladesignal PRC_Pi empfängt. Die Verzögerungsschaltung 11 empfängt das Vorladesi­ gnal PRC_Pi, verzögert es um eine Verzögerungszeit T und gibt es über den Inverter 12 an den anderen Eingang des UND-Gatters 13 aus. Dann wird das Ausgabesignal des UND-Gatters 13 zum Im­ pulssignal SPi. Die Impulssignale SP0 und SP1 werden von einem ODER-Gatter 14 empfangen. Die Verzögerungsschaltung 11 besteht insgesamt aus einer geraden Zahl von Invertern.
Das Schreibaktivierungssignal WE wird über das Durchlaßgatter TG_0 an die Latch-Schaltung LAT_0 geliefert. Das Vorladesignal PRC_P1 wird dem PMOS-Gatter des Durchlaßgatters TG_0 bereitge­ stellt, und das Vorladesignal PRC_P1 wird über einen Inverter 16 dem NMOS-Gatter desselben zugestellt.
Die Ausgabe der Latch-Schaltung LAT_0 geht an die Latch-Schal­ tung LAT_1 über einen Inverter 17 und das Durchlaßgatter TG_1. Die Ausgabe des ODER-Gatters 14 geht an das NMOS-Gatter des Durchlaßgatters TG_1 und die Ausgabe des ODER-Gatters 14 über einen Inverter 15 an das PMOS-Gatter. Dann wird die Ausgabe der Latch-Schaltung LAT_1 über einen Inverter 18 als Tortauschsignal PSEL ausgegeben.
Fig. 6 ist eine Impulsübersicht, die den Betrieb der in Fig. 5 gezeigten Erzeugerschaltung für das Tortauschsignal PSEL zeigt. Das Schreibaktivierungssignal WE wird von außerhalb so zugestellt, daß es sich mindestens im ersten Schreibzyklus W1 synchron mit dem Vorladesignal PRC_P1 auf H-Pegel befindet. Da das Durchlaßgatter TG_0 durchgeschaltet wird, wenn das Vorla­ designal PRC_P1 auf L-Pegel geht, wird das Schreibaktivie­ rungssignal WE um einen halben Zyklus später nach der steigen­ den Kante des Vorladesignals PRC_P1 in die Latch-Schaltung LAT_0 eingespeichert.
Das Tortauschaktivierungssignal ENB steigt also einen halben Zyklus nach der steigenden Kante des Vorladesignals PRC_P1. Da das Schreibaktivierungssignal WE zu dem Zeitpunkt eingespei­ chert wird, zu dem das Vorladesignal PRC_P1 den L-Pegel er­ reicht, fällt auch das Tortauschaktivierungssignal ENB einen halben Zyklus später als ein Abfall des Schreibaktivierungssi­ gnals WE erfolgt. Infolgedessen kann das Tortauschaktivie­ rungssignal ENB erhalten werden, welches sich auf H-Pegel be­ findet, und zwar nur während der Tortauschaktivierungsperiode TENB in Fig. 4.
Wie Fig. 6 zeigt, gibt die Impulserzeugerschaltung PG_0 das Impulssignal SP0 aus, welches innerhalb einer bestimmten Peri­ ode vom Anstieg eines Vorladesignals PRC_P0 auf H-Pegel liegt, und die Impulserzeugerschaltung PG_1 gibt das Impulssignal SP1 aus, welches innerhalb einer bestimmten Periode ab einem An­ stieg des Vorladesignals PRC_P1 auf H-Pegel liegt. Die Impuls­ signale SP0 und SP1 werden in das ODER-Gatter 14 eingegeben, und dessen Ausgabe steuert das Durchlaßgatter TG_1. Dement­ sprechend erreicht das Tortauschsignal PSEL in dem Zeitpunkt H-Pegel, der von einem der Vorladesignale PRC_P0 und PRC_P1 bestimmt wird, welches zuerst einen Anstieg in der Periode er­ lebt, in der das Tortauschsignal ENB zum H-Pegel wechselt, und das Tortauschsignal PSEL kehrt zu dem Zeitpunkt auf L-Pegel zurück, den eines der Vorladesignale PRC_P0 und PRC_P1 be­ stimmt, welches als erstes eine Änderung in derjenigen Periode durchmacht, in der das Tortauschsignal ENB sich von H-Pegel auf L-Pegel ändert. Folglich kann das Tortauschsignal ENB er­ halten werden, welches die Operation ermöglicht, wie Fig. 4 zeigt.
Auf diese Weise kann mit dem Dualportspeicher des ersten be­ vorzugten Ausführungsbeispiels eine Zweikanalfunktion mit ei­ nem Aufbau verwirklicht werden, der eine kleinere Anzahl von Elementen und Bitleitungen im Vergleich zum Stand der Technik braucht, indem nämlich Bitleitungen, die nach Bedarf an zwei Toren benutzt werden, gesteuert durch das Tortauschsignal PSEL getauscht werden. Da die Anzahl der Elemente und Bitleitungen die gleiche ist wie bei einem Speicher mit nur einem Tor, kann der erfindungsgemäße Aufbau auf nahezu der gleichen Fläche verwirklicht werden wie dieser.
Außerdem ist ein verhältnismäßig einfacher Aufbau möglich für die Kreuzschienenschalter CBS_0 bis CBS_5 des Dualportspei­ chers gemäß dem ersten bevorzugten Ausführungsbeispiel, denn diese haben den gleichen Schaltkreisaufbau mit 2-Eingängen und 2-Ausgängen, wobei unter Benutzung der Durchlaßgatter TG0 bis TG3 das Tortauschsignal PSEL als Steuereingabe benutzt wird.
Zweites bevorzugtes Ausführungsbeispiel
Das beim ersten bevorzugten Ausführungsbeispiel gezeigte Schreibaktivierungssignal WE wird benutzt, um das Schreibbit­ wählsignal WSEL_P1 auszuwählen. Das bedeutet, daß das Schreib­ bitleitungs-Wählsignal WSEL_P1 in der H-Pegelperiode des Schreibaktivierungssignals WE aktiviert wird. Dementsprechend muß das Schreibaktivierungssignal WE den H-Pegel mindestens vom Beginn des ersten Schreibzyklus W1 über die erste Hälfte des zweiten Schreibzyklus W2 beibehalten (Periode, während der das Vorladesignal PRC_P1 sich auf H-Pegel befindet).
Wie aus der Impulsübersicht der Fig. 7 hervorgeht, wird eine Einstellzeit tS und eine Haltezeit tH insgesamt in dem Schreibaktivierungssignal WE in bezug auf das Vorladesignal PRC_P1 eingestellt, um für stabilen Betrieb zu sorgen. Aller­ dings ist in diesem Fall in der in Fig. 5 gezeigten Erzeuger­ schaltung für das Tortauschsignal PSEL ein Anstieg des Tortauschaktivierungssignals ENB durch einen Abfall des Vorla­ designals PRC_P1 im ersten Schreibzyklus W1 definiert, und dessen Abfall durch die Haltezeit tH. Zwar ist eine größere Haltezeit tH wünschenswert, um die Stabilität des Schreibvor­ ganges durch das Schreibbitleitungs-Wählsignal WSEL_P1 zu ver­ bessern, aber eine kürzere Haltezeit tH wird beim Tortausch­ vorgang durch das Tortauschaktivierungssignal ENB bevorzugt, weil die Bitleitung BIT_P0 nach Beendigung des Schreibens schnell freigegeben werden muß. Die Tortauschsignalerzeuger­ schaltung beim zweiten bevorzugten Ausführungsbeispiel soll diese miteinander in Konflikt stehenden Anforderungen an das Schreibaktivierungssignal WE befriedigen.
Fig. 8 ist ein Schaltkreisdiagramm, welches den Aufbau einer Tortauschsignalerzeugerschaltung 51 gemäß dem zweiten bevor­ zugten Ausführungsbeispiel zeigt. Wie aus der Figur hervorgeht, ist WE ein Schreibaktivierungssignal, welches das Schreiben mit H-Pegel erlaubt. TG_10 bis TG_13 sind Durchlaßgatter und LAT_1 bis LAT_4 sind Latch-Schaltungen, die jeweils aus einer Schleifenverbindung von Invertern I1 und I1 bestehen.
Impulserzeugerschaltungen PG_0 und PG_1, ähnlich den in Fig. 5 gezeigten Schaltungen, empfangen die Vorladesignale PRC_P0 und PRC_P1 und geben Impulssignale SP0 bzw. SP1 aus. Eine Impuls­ erzeugerschaltung PG_2 ist zwischen das Durchlaßgatter TG_13 und einen Inverter 23 geschaltet. Der Innenaufbau ist hier der gleiche wie der der Impulserzeugerschaltung PG_1 und PG_2.
Das Schreibaktivierungssignal WE wird durch einen Inverter 19 und das Durchlaßgatter TG_10 an die Latch-Schaltung LAT_2 an­ gelegt. An das PMOS-Gatter des Durchlaßgatters TG_10 wird das Vorladesignal PRC_P1 über einen Inverter 20 geliefert, und an das NMOS-Gatter gelangt das Vorladesignal PRC_P1 über die In­ verter 20 und 21. Zwischen den Eingabebereich der Latch-Schal­ tung LAT_2 und die Stromversorgungsquelle VDD ist ein PMOS- Transistor PM10 geschaltet.
Die Ausgabe der Latch-Schaltung LAT_2 wird an die Latch-Schal­ tung LAT_3 über das Durchlaßgatter TG_11 angelegt. Das PMOS- Gatter des Durchlaßgatters TG_11 erhält das Vorladesignal PRC_P1, und das NMOS-Gatter erhält das Vorladesignal PRC_P1 über einen Inverter 22. Zwischen den Eingabebereich der Latch- Schaltung LAT_3 und Erde ist ein NMOS-Transistor NM10 geschal­ tet.
Die Ausgabe der Latch-Schaltung LAT_3 wird an die Latch-Schal­ tung LAT_1 über einen Inverter 17 und das Durchlaßgatter TG_1 angelegt. An das NMOS-Gatter des Durchlaßgatters TG_1 wird die Ausgabe des ODER-Gatters 14 geliefert und an das PMOS-Gatter die Ausgabe des ODER-Gatters 14, und zwar durch den Inverter 15. Dann wird die Ausgabe der Latch-Schaltung LAT_1 als Tortauschsignal PSEL über den Inverter 18 ausgegeben. Hier ist die Ausgabe des Inverters 17 als das Tortauschaktivierungssi­ gnal ENB definiert.
Die Ausgabe der Latch-Schaltung LAT_3 wird auch über das Durchlaßgatter TG_12 an die Latch-Schaltung LAT_4 angelegt. Dem NMOS-Gatter des Durchlaßgatters TG_12 wird das Vorladesi­ gnal PRC_P1 geliefert und dem PMOS-Gatter das Vorladesignal PRC_P1, und zwar über den Inverter 22. Zwischen den Eingabebe­ reich der Latch-Schaltung LAT_4 und die Stromversorgungsquelle VDD ist ein PMOS-Transistor PM11 geschaltet.
Die Ausgabe der Latch-Schaltung LAT_4 wird über das Durchlaß­ gatter TG_13 an die Impulserzeugerschaltung PG_2 angelegt. Das PMOS-Gatter des Durchlaßgatters TG_13 erhält das Vorladesignal PRC_P1 und das NMOS-Gatter das Vorladesignal PRC_P1 über den Inverter 22.
Die Impulserzeugerschaltung PG_2 empfängt die Ausgabe der Latch-Schaltung LAT_4 durch das Durchlaßgatter TG_13 und gibt ein Rückstellsignal RESET und ein Inversionsrückstellsignal RESET_B aus. Die Impulserzeugerschaltung PG_2 ist aus einer Verzögerungsschaltung 11, einem Inverter 12 sowie einem NAND- Gatter 24 und dem Inverter 23 zusammengesetzt, wobei das NAND- Gatter 24 die Ausgabe der Latch-Schaltung LAT_4 an ihrem einen Eingang empfängt. Die Verzögerungsschaltung 11 empfängt die Ausgabe der Latch-Schaltung LAT_4 und verzögert sie um eine Zeitspanne T und gibt sie dann über den Inverter 12 an den anderen Eingang des NAND-Gatters 24 weiter. Das Ausgabesignal des NAND-Gatters 24 wird das Inversionsrückstellsignal RESET_B. Dieses Signal RESET_B durchläuft den Inverter 23 und wird damit zum Rückstellsignal RESET.
Das Inversionsrückstellsignal RESET_B wird an die Gatter der PMOS-Transistoren PM10 und PM11 und das Rückstellsignal RESET an das Gatter des NMOS-Transistors NM10 angelegt.
Fig. 9 veranschaulicht in einer Impulsübersicht den Betrieb der Tortauschsignalerzeugerschaltung 51 gemäß Fig. 8. Wie ge­ zeigt, sind im ersten und zweiten Schreibzyklus W1 und W2 die jeweiligen ersten Halbperioden (die Perioden, in denen das Vorladesignal PRC_P1 sich auf H-Pegel befindet) mit W1_H und W2_H bezeichnet, und die entsprechenden zweiten Halbperioden (die Perioden, in denen das Signal PRC_P1 auf L-Pegel liegt) sind mit W1_L bzw. W2_L bezeichnet.
Das Schreibaktivierungssignal WE ist so gesetzt, daß es minde­ stens vom ersten Schreibzyklus W1 bis zur Periode W2_H des zweiten Schreibzyklus auf H-Pegel liegt. Wenn sich das Vorla­ designal PRC_P1 auf H-Pegel befindet, wird das Durchlaßgatter TG_10 durchlässig und speichert das Schreibaktivierungssignal WE in die Latch-Schaltung LAT_2 ein. Ein von der Latch-Schal­ tung LAT_2 ausgegebenes internes Schreibaktivierungssignal WE_INT wird benutzt, um tatsächlich das Schreibbitleitungs- Wählsignal WSEL_P1 zu aktivieren.
Also nimmt bei Beginn des Schreibzyklus das interne Schreibak­ tivierungssignal WE_INT den H-Pegel an. Das Durchlaßgatter TG_11 wird in der nächsten Periode W1_L durchgeschaltet, und die Latch-Schaltung LAT_3 speichert die Ausgabe der Latch- Schaltung LAT_2 ein. Die Ausgabe der Latch-Schaltung LAT_3 wird als Tortauschaktivierungssignal ENB benutzt. Infolgedes­ sen steigt das Tortauschaktivierungssignal ENB zu Anfang der Periode W1_L an.
Dann wird in der Periode W2_H das Durchlaßgatter TG_12 lei­ tend, um Daten aus der Latch-Schaltung LAT_3 in die Latch- Schaltung LAT_4 zu übertragen. Ferner wird das Durchlaßgatter TG_13 in der Periode W2_L leitend, und dann werden die Daten aus der Latch-Schaltung LAT_4 in die Impulserzeugerschaltung PG_2 eingegeben, und die Impulserzeugerschaltung PG_2 gibt das Rückstellsignal RESET und das Inversionsrückstellsignal RESET_B aus. Da das Inversionsrückstellsignal RESET_B einen Impuls von L-Pegel abgibt, wird der PMOS-Transistor PM10 durchgeschaltet, um die Eingabe der Latch-Schaltung LAT_2 zu initialisieren und auf H-Pegel zu setzen. Folglich wird das interne Schreibaktivierungssignal WE_INT auf L-Pegel zurückge­ setzt. Zur gleichen Zeit wird der PMOS-Transistor PM11 leitend und initialisiert die Eingabe der Latch-Schaltung LAT_4 und setzt sie auf H-Pegel, was verhindert, daß die Impulserzeuger­ schaltung PG_2 im nächsten Zyklus die Rückstellimpulse erzeugt (das Rückstellsignal RESET = "H", das Inversionsrückstellsignal RESET_B = "L").
Da das Rückstellsignal RESET einen Impuls von H-Pegel abgibt, wird der NMOS-Transistor NM10 leitend und setzt die Eingabe der Latch-Schaltung LAT_3 auf L-Pegel. Hiermit wird das Tortauschaktivierungssignal ENB auf L-Pegel zurückgesetzt.
Selbst wenn die Haltezeit tH im Schreibaktivierungssignal WE synchron mit dem Vorladesignal PRC_P1 eingestellt wird, ist es, wie oben erläutert, doch möglich, die Auslegung so zu treffen, daß das Tortauschaktivierungssignal ENB mit einem Ab­ fall des Vorladesignals PRC_P1 auch abfällt.
Aus diesem Grund kann die Bitleitung BIT_P0 nach Beendigung des Schreibvorganges rasch freigesetzt werden, wenn ein Tortauschvorgang mit dem Tortauschaktivierungssignal ENB vor­ genommen wird, wobei durch das Schreibbitleitungs-Wählsignal WSEL_P1 eine ausreichende Haltezeit tH eingestellt wird, um die Stabilität des Schreibvorganges zu verbessern und die Tortauschaktivierungsperiode TENB die kürzestmögliche Länge hat.
Drittes bevorzugtes Ausführungsbeispiel
Beim ersten und zweiten Ausführungsbeispiel wird das Tortauschaktivierungssignal ENB unmittelbar nach der aktiven Periode des ersten Schreibzyklus W1 (der Periode, während der PRC_P1 auf H-Pegel ist) auf H gebracht, um die Tortauschakti­ vierungsperiode TENB zu setzen.
Das nullte Tor PORT_0 kann unter Verwendung der Bitleitung BIT_P1 sofort mit dem Lesen beginnen, wenn das erste Tor PORT_1 das Schreiben durchgeführt hat und die Bitleitung BIT_P1 auf L-Pegel gebracht wurde (wenn sich DIN_P1 auf H-Pe­ gel befindet). In diesem Fall kann unter Umständen der Lese­ vorgang nicht zufriedenstellend vollzogen werden, weil die Bitleitung BIT_P1 dann nicht ausreichend vorgeladen ist, und außerdem kann fälschlicherweise eine Lesespeicherzelle zum Schreiben herangezogen werden.
Das dritte Ausführungsbeispiel hat sich zum Ziel gesetzt, ein Tortauschaktivierungssignal ENB bereitzustellen, welches einen Zeitraum zum Vorladen der Bitleitung BIT_P1 sicherstellt, in­ dem es den Anstieg des Tortauschaktivierungssignals ENB verzö­ gert.
Fig. 10 zeigt anhand eines Schaltkreisdiagrammes den Aufbau einer Tortauschsignalerzeugerschaltung 52 entsprechend dem dritten bevorzugten Ausführungsbeispiel. Wie aus der Figur her­ vorgeht, ist eine Verzögerungsschaltung 30, deren Verzöge­ rungszeit DL beträgt, zwischen den Inverter 17 und das Durch­ laßgatter TG_1 geschaltet. Im übrigen ist der Aufbau der glei­ che wie bei dem in Fig. 8 gezeigten zweiten Ausführungsbei­ spiel.
In Fig. 11 ist anhand einer Impulsübersicht die Arbeitsweise der Tortauschsignalerzeugerschaltung 52 gemäß dem dritten Aus­ führungsbeispiel gezeigt. In dieser Figur zeigt der mit gestri­ chelten Linien dargestellte Teil des Tortauschaktivierungssi­ gnals ENB die Wellenfo 11648 00070 552 001000280000000200012000285911153700040 0002019651340 00004 11529rm beim zweiten bevorzugten Ausführungs­ beispiel. Bei dem dritten bevorzugten Ausführungsbeispiel hin­ gegen ist das Tortauschaktivierungssignal ENB um die Verzöge­ rungszeit DL verzögert. Folglich macht es das Einstellen einer angemessenen Verzögerungszeit DL als die für das Vorladen von Bitleitungen erforderliche Periode möglich, einen Tortausch ohne Fehlfunktion durchzuführen, was einen äußerst stabilen Schreibvorgang erlaubt.
Viertes bevorzugtes Ausführungsbeispiel
Fig. 12 ist ein Schaltkreisdiagramm des Aufbaus eines Dual­ portspeichers gemäß einem vierten bevorzugten Ausführungsbei­ spiel der Erfindung. Wie aus dieser Figur hervorgeht, weist der Speicher UND-Gatter AND_0 sowie AND_1 anstelle des Kreuzschie­ nenschalters CBS_4 für das Schreibbitleitungs-Wählsignal WSEL_P1 auf. Mit anderen Worten, das UND-Gatter AND_0 empfängt das Schreibbitleitungs-Wählsignal WSEL_P1 an seinem einen Ein­ gang und das Tortauschsignal PSEL an seinem anderen Eingang, und das UND-Gatter AND_1 empfängt das Schreibbitleitungs-Wähl­ signal WSEL_P1 an seinem einen Eingang und an seinem anderen Eingang das Inversionstortauschsignal PSEL*, welches erhalten wird, wenn das Tortauschsignal PSEL den Inverter INV3 pas­ siert.
Wenn also das Tortauschsignal PSEL sich auf L-Pegel befindet, ist das UND-Gatter AND_0 auf den L-Pegel fixiert, und das Schreibbitleitungs-Wählsignal WSEL_P1 aktiviert als eine Aus­ gabe des UND-Gatters AND_1 den NMOS-Transistor NM3, und dann wird von der Bitleitung BIT_P1 Schreiben verlangt. Wenn sich das Tortauschsignal PSEL auf H-Pegel befindet, ist das UND- Gatter AND_1 auf L-Pegel fixiert, und das Schreibbitleitungs- Wählsignal WSEL_P1 aktiviert als ein Ausgang des UND-Gatters AND_0 den NMOS-Transistor NM2, und dann wird von der Bitlei­ tung BIT_P0 Schreiben verlangt. Da im übrigen Aufbau und Ar­ beitsweise die gleichen sind wie bei dem in Fig. 1 gezeigten Ausführungsbeispiel, wird die Beschreibung hier nicht wieder­ holt.
Der Kreuzschienenschalter CBS_4 besteht aus vier Durchlaßgat­ tern, wie in Fig. 3 gezeigt. Ein Durchlaßgatter hat im allge­ meinen keine Last treibende Kraft, so daß ein nachgeschalteter Treiber nötig ist, um in einer bestimmten Schaltung eine An­ triebskraft zu schaffen. Andererseits läßt sich aber die Not­ wendigkeit, einen solchen Treiber gesondert vorzusehen, da­ durch umgehen, daß man ein UND-Gatter benutzt, welches eine treibende Kraft hat und damit eine höhere Geschwindigkeit er­ möglicht.
Fünftes bevorzugtes Ausführungsbeispiel
Bei dem Dualportspeicher gemäß dem ersten Ausführungsbeispiel tritt die unten geschilderte Schwierigkeit auf, wenn die Zy­ kluszeit des Vorladesignals PRC_P0 im Vergleich zum Vorladesi­ gnal PRC_P1 länger ist.
Das Problem soll unter Hinweis auf die Impulsübersicht gemäß Fig. 13 erläutert werden. Zu Beginn des Lesevorgangs des null­ ten Tores PORT_0 befindet sich das Tortauschaktivierungssignal ENB auf L-Pegel, und deshalb wird am nullten Tor PORT_0 unter Verwendung der Bitleitung BIT_P0 gelesen. Da die Leseperiode des nullten Tores PORT_0 aber lang ist, beginnt der zweite Schreibzyklus W2 in der Mitte und zwingt die Bitleitung BIT_P0 an das erste Tor PORT_1 übergeben zu werden. Wenn nun davor der Inhalt des Lesevorganges am nullten Tor PORT_0 das Poten­ tial der Bitleitung BIT_P0 gesenkt hat, kann fälschlicherweise Lesen auf eine Schreibobjekt-Speicherzelle, die sich von der Leseobjekt-Speicherzelle unterscheidet, welche für das Schrei­ ben gewählt wurde, angelegt werden.
Außerdem muß das nullte Tor PORT_0 den Lesevorgang nach dem Tausch der Tore erneut beginnen, und die für das Lesen des nullten Tores PORT_0 verfügbare Zeit ist auf die Periode tR in Fig. 13 begrenzt. Wenn diese Periode tR nicht lang genug ist, kann der Lesevorgang nicht vollendet werden. Da die Länge der Periode tR relativ bestimmt wird durch das Verhältnis zwischen dem Vorladesignal PRC_0 und dem Vorladesignal PRC_P1, ist es jedoch im wesentlichen unmöglich, die Länge der Periode tR nach Wunsch festzulegen.
Um dieses Problem zu vermeiden, muß die Operation des nullten Tores PORT_0 innerhalb einer Periode zu Ende gehen, die der Hälfte der Operationszyklusperiode des ersten Tores PORT_1 entspricht.
Fig. 14 zeigt ein Schaltkreisdiagramm einer Vorladesignalum­ formschaltung gemäß einem vierten Ausführungsbeispiel der Er­ findung. Wie aus der Figur hervorgeht, empfängt eine Verzöge­ rungsschaltung 31 das Vorladesignal PRC_P0 und verzögert es um eine Zeit T31, um es dann an einen Inverter 32 abzugeben. Ein UND-Gatter 33 empfängt das Vorladesignal PRC_P0 an seinem einen Eingang und die Ausgabe des Inverters 32 an seinem ande­ ren Eingang. Die Ausgabe des UND-Gatters 33 wird schließlich als Vorladesignal PRC_P0' ausgegeben. Dieses Vorladesignal PRC_P0' wird anstelle des Vorladesignals PRC_P0 benutzt. Hier­ bei wird die Zeitspanne T31 so eingestellt, daß sie der Hälfte der Mindestperiode des Vorladesignals PRC_P1 entspricht oder kürzer ist als diese.
Mit dieser Art Wellenformung wird die Periode des H-Pegels des Vorladesignals PRC_P0' auf die Verzögerungszeit T31 der Verzö­ gerungsschaltung 31 umgewandelt, wie mit der gestrichelten Li­ nie in Fig. 13 gezeigt. Das Einstellen der aktiven Periode des nullten Tores PORT_0 auf nicht mehr als die Hälfte der Periode des Vorladesignals PRC_P1 stellt sicher, daß der Lesevorgang des nullten Tores PORT_0 beendet ist, ehe der zweite Schreib­ zyklus W2 aufgenommen wird, und das verhindert ein falsches Schreiben und erneutes Ausführen des Lesens. Stattdessen wird eine normale Operation durchgeführt.
Sechstes bevorzugtes Ausführungsbeispiel
Bei dem Dualportspeicher gemäß dem ersten Ausführungsbeispiel wird das von den Leseverstärkern SA_P0 und SA_P1 ausgegebene erste bzw. zweite Verstärkungssignal durch den Kreuzschienen­ schalter CBS_5 getauscht, um die Lesedaten des nullten Tores PORT_0 an den Ausgabestift DOUT_P0 im zweiten Schreibzyklus W2 auszugeben. Allerdings befindet sich während dieser Periode das erste Tor PORT_1 im Schreibzyklus, und das Ausgabesignal DOUT_P1 braucht nicht nach außen abgegeben zu werden.
Fig. 15 ist ein Schaltkreisdiagramm, welches den Aufbau eines Abschnitts um die Leseverstärker des Dualportspeichers gemäß einem sechsten Ausführungsbeispiel der Erfindung zeigt. TG_20 bis TG_22 sind Durchlaßgatter, LAT_P0 und LAT_P1 sind Latch- Schaltungen, die jeweils aus einer Schleifenverbindung von In­ vertern I1 und I2 bestehen. Das interne Schreibaktivierungssi­ gnal WE_INT ist, wie schon für das zweite Ausführungsbeispiel gemäß Fig. 8 gezeigt, ein internes, für das Erzeugen des Schreibbitleitungs-Wählsignals WSEL_P1 benutztes Signal, wel­ ches vom Anfang des ersten Schreibzyklus W1 bis zur ersten Hälfte des zweiten Schreibzyklus W2 auf H-Pegel liegt, wie in Fig. 9 gezeigt.
Aus Fig. 15 geht hervor, daß ein UND-Gatter 34 ein Inversions­ signal des internen Schreibaktivierungssignals WE_INT sowie ein Inversionssignal des Tortauschsignals PSEL empfängt und einem Inverter 35 eine Ausgabe zur Verfügung stellt. Eine Aus­ gabe des Inverters 35 wird an das PMOS-Gatter des Übertra­ gungsgatters TG_21 und auch an einen Eingang eines Inverters 36 angelegt. Eine Ausgabe des Inverters 36 wird an das NMOS- Gatter des Übertragungsgatters TG_21 angelegt.
Das Tortauschsignal PSEL wird an das PMOS-Gatter des Übertra­ gungsgatters TG_20 und auch an die Eingänge von Invertern 37 und 38 angelegt. Eine Ausgabe des Inverters 38 wird an das NMOS-Gatter des Übertragungsgatters TG_20 angelegt. Eine Aus­ gabe des Inverters 37 wird an das PMOS-Gatter des Übertra­ gungsgatters TG_22 und auch an einen Eingabebereich eines In­ verters 39 angelegt. Eine Ausgabe des Inverters 39 wird an das NMOS-Gatter des Übertragungsgatters TG_22 angelegt.
Das Übertragungsgatter TG_20 ist zwischen den Ausgabebereich des Leseverstärkers SA_P0 und die Latch-Schaltung LAT_P0 ge­ schaltet, wo die Ausgabe der Latch-Schaltung LAT_P0 an einen Inverter 40 angelegt und eine Ausgabe des Inverters 40 als Ausgabesignal DOUT_P0 ausgegeben wird. Das Übertragungsgatter TG_21 ist zwischen den Ausgabebereich des Leseverstärkers SA_P1 und die Latch-Schaltung LAT_P1 geschaltet, wobei die Ausgabe der Latch-Schaltung LAT_P1 an einen Inverter 41 ange­ legt und die Ausgabe des Inverters 41 als Ausgabesignal DOUT_P1 ausgegeben wird. Ferner ist das Übertragungsgatter TG_22 zwischen den Ausgabebereich des Leseverstärkers SA_P1 und die Latch-Schaltung LAT_P0 geschaltet. Im übrigen ist der Aufbau der gleiche wie beim ersten Ausführungsbeispiel.
Bei diesem Schaltkreisaufbau werden im Lesezyklus, in dem das Tortauschsignal PSEL und das interne Schreibaktivierungssignal WE_INT sich beide auf L-Pegel befinden, die Übertragungsgatter TG_20 und TG_21 durchgeschaltet und das Übertragungsgatter TG_22 gesperrt, so daß das erste Verstärkungssignal, welches vom Leseverstärker SA_P0 ausgegeben wird, als Ausgabesignal DOUT_P0 des nullten Tores PORT_0 und das zweite Verstärkungs­ signal, welches vom Leseverstärker SA_P1 ausgegeben wird, als Ausgabesignal DOUT_P1 des ersten Tores PORT_1 gewählt wird.
Während der Schreibperiode erreicht das interne Schreibakti­ vierungssignal WE_INT H-Pegel und das Übertragungsgatter TG_21 sperrt immer unabhängig vom Tortauschsignal PSEL. Ehe ein Tausch der Tore stattfindet, befindet sich das Tortauschsignal PSEL auf L-Pegel, so daß das Übertragungsgatter TG_20 leitend wird, während das Übertragungsgatter TG_22 sperrt, und dann wird das erste Verstärkungssignal, welches vom Leseverstärker SA_P0 ausgegeben wird, als Ausgabesignal DOUT_P0 des nullten Tores PORT_0 gewählt, und die Lesedaten des vorherigen Males, die in der Latch-Schaltung LAT_1 gespeichert gehalten sind, werden als Ausgabesignal DOUT_P1 des ersten Tores PORT_1 ge­ wählt.
Während der Tortauschperiode erreicht das Tortauschsignal PSEL H-Pegel, das Übertragungsgatter TG_22 wird leitend, und das Übertragungsgatter TG_20 sperrt. Dann wird das zweite Verstär­ kungssignal, welches vom Leseverstärker SA_P1 ausgegeben wird, als das Ausgabesignal DOUT_P0 des nullten Tores PORT_0 ge­ wählt, und die Lesedaten des vorherigen Males, die in der Latch-Schaltung LAT_P1 gespeichert gehalten sind, werden als Ausgabesignal DOUT_P1 des ersten Tores PORT_1 gewählt. Während das erste Ausführungsbeispiel, welches zum Tausch der Ausgaben der Leseverstärker SA_P0 und SA_P1 den Kreuzschienenschalter CBS_5 benutzt, vier Durchlaßgatter erfordert, kann der Aufbau gemäß dem sechsten Ausführungsbeispiel mit nur drei Durchlaß­ gattern die gewünschte Arbeit durchführen.
Ferner sind die an den Ausgängen der Leseverstärker SA_P0 und SA_P1 vorgesehenen Latch-Schaltungen LAT_P0 und LAT_P1 ge­ eignet, die zuvor gelesenen Daten kontinuierlich als Ausgabe­ signal DOUT_P0 des nullten Tores PORT_0 oder als Ausgabesignal DOUT_P1 des ersten Tores PORT_1 auszugeben, selbst wenn sich nicht jedes Tor in einer Lesebetriebsperiode befindet.

Claims (20)

1. Halbleiterspeichervorrichtung, gekennzeichnet durch
ein erstes Tor (PORT_0) nur zum Lesen;
ein zweites Tor (DOUT_P1, DIN_P1) zum Lesen und Schreiben;
eine entsprechend dem ersten und zweiten Tor vorgesehene erste und zweite Bitleitung (BIT_P0, BIT_P1);
eine Vielzahl erster und zweiter Wortleitungen (WORD_i0, WORD_i1), die jeweils entsprechend dem ersten bzw. zweiten Tor vorgesehen sind und einander in einem Verhältnis von 1 : 1 ent­ sprechen;
eine Vielzahl von Speicherzellen (MC0, MC1), die zwischen der ersten und zweiten Bitleitung (BIT_P0, BIT_P1) vorgesehen sind und jeweils einen ersten und einen zweiten Knoten haben, die Signale in logisch umgekehrtem Verhältnis zueinander bereit­ stellen, wobei der erste Knoten mit der ersten Bitleitung ver­ bunden ist, wenn sich die der ersten Bitleitung entsprechende erste Wortleitung der Vielzahl erster Wortleitungen in aktivem Zustand befindet, und der zweite Knoten mit der zweiten Bit­ leitung verbunden ist, wenn sich die der zweiten Bitleitung entsprechende zweite Wortleitung der Vielzahl zweiter Wortlei­ tungen in aktivem Zustand befindet;
einen ersten Leseverstärker (SA_P0), der mit der ersten Bit­ leitung verbunden ist und auf der Basis eines Potentials auf der ersten Bitleitung ein erstes Verstärkungssignal ausgibt;
einen zweiten Leseverstärker (SA_P1), der mit der zweiten Bit­ leitung verbunden ist, und auf der Basis eines Potentials auf der zweiten Bitleitung ein zweites Verstärkungssignal ausgibt; und
eine Schreibsignalausgabeeinrichtung (WB_P1), die ein Eingabe­ signal von außerhalb empfängt und auf der Basis desselben ein Schreibsignal aus einem Ausgabebereich und ein Inversions­ schreibsignal aus einem Inversionsausgabebereich ausgibt, bei dem es sich um eine logische Umkehr des Schreibsignals han­ delt;
wobei ein Schreibvorgang am zweiten Tor (DOUT_P1, DIN_P1) durch kontinuierliches Ausführen eines ersten und zweiten Schreibzyklus vollzogen wird,
wobei im ersten Schreibzyklus (W1) eine Wortleitung erster Wahl, die eine der Vielzahl erster Wortleitungen (WORD_i0, WORD_i1) ist, in aktiven Zustand ge­ bracht und das erste Verstärkungssignal als Ausgabesignal des ersten Tores bereitgestellt wird, und eine Wortleitung zweiter Wahl, die eine der Vielzahl zweiter Wortleitungen ist, in ak­ tiven Zustand gebracht wird, der Inversionsausgabebereich der Schreibsignalausgabeeinrichtung und die zweite Bitleitung elektrisch verbunden werden und das Inversionsschreibsignal an den zweiten Knoten einer Schreibobjekt-Speicherzelle der Viel­ zahl von Speicherzellen angelegt wird, die mit der Wortleitung zweiter Wahl in aktivem Zustand verbunden ist,
und wobei im zweiten Schreibzyklus (W2) die der Wortleitung erster Wahl entsprechende zweite Wortlei­ tung der Vielzahl zweiter Wortleitungen (WORD_i0, WORD_i1) in aktiven Zustand gebracht und das zweite Verstärkungssignal als Ausgabesignal des ersten Tores erhalten wird, und die der Wortleitung zweiter Wahl entsprechende erste Wortleitung der Vielzahl erster Wortleitungen in aktiven Zustand gebracht wird, der Ausgabebereich der Schreibsignalausgabeeinrichtung und die erste Bitleitung elektrisch verbunden werden und das Schreibsignal an den ersten Knoten der Schreibobjekt-Speicher­ zelle angelegt wird.
2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der erste Leseverstärker (SA_P0) ein Referenzpotential empfängt und eine Potentialdifferenz zwischen dem Potential auf der ersten Bitleitung (BIT_P0) und dem Referenzpotential erfaßt und verstärkt und das erste Ver­ stärkungssignal ausgibt, und daß der zweite Leseverstärker (SA_P1) das Referenzpotential empfängt und eine Potentialdif­ ferenz zwischen dem Potential auf der zweiten Bitleitung (BIT_P1) und dem Referenzpotential erfaßt und verstärkt und das zweite Verstärkungssignal ausgibt; wobei ein Lesevorgang am zweiten Tor (DIN_P1) dadurch vollzogen wird, daß ein Lese­ zyklus ausgeführt wird, bei dem eine der Vielzahl erster Wort­ leitungen in aktiven Zustand gebracht, das erste Verstärkungs­ signal als Lesesignal des ersten Tores bereitgestellt wird und eine der Vielzahl zweiter Wortleitungen in aktiven Zustand ge­ bracht und das zweite Verstärkungssignal als Ausgabesignal des zweiten Tores bereitgestellt wird.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Tortauschsignalerzeugereinrichtung (50, 51, 52), die ein Tortauschsignal erzeugt, welches minde­ stens in einem Teil des ersten Schreibzyklus (W1) einen ersten Zustand und in mindestens einem Teil des zweiten Schreibzyklus (W2) einen zweiten Zustand annimmt, und durch eine Wortlei­ tungsumschalteinrichtung (CBS_1, CBS_2), die eine Vielzahl er­ ster und zweiter Wortleitungswählsignale, welche die Vielzahl erster und zweiter Wortleitungen in einer Entsprechung von 1 : 1 aktivieren, sowie das Tortauschsignal empfängt, und die Viel­ zahl erster und zweiter Wortleitungswählsignale an eine Viel­ zahl erster bzw. zweiter Wortleitungen abgibt, wenn das Tortauschsignal sich in dem ersten Zustand befindet, und die Vielzahl erster und zweiter Wortleitungswählsignale an die Vielzahl zweiter bzw. erster Wortleitungen abgibt, wenn sich das Tortauschsignal in dem zweiten Zustand befindet.
4. Halbleiterspeichervorrichtung nach einem der vorhergehen­ den Ansprüche, gekennzeichnet durch eine Einlesebitleitungsumschalteinrich­ tung (CBS_3, PM2, PM3), die erste und zweite Einlesebitlei­ tungswählsignale sowie das Tortauschsignal empfängt und das Durchlassen/Sperren zwischen den ersten und zweiten Bitleitun­ gen (BIT_P0, BIT_P1) und Eingabebereichen des ersten bzw. zweiten Leseverstärkers (SA_P0, SA_P1), gesteuert durch die ersten und zweiten Einlesebitleitungswählsignale, steuert, wenn sich das Tortauschsignal im ersten Zustand befindet, und das Durchlassen/Sperren zwischen den zweiten und ersten Bit­ leitungen und den Eingabebereichen des zweiten bzw. ersten Le­ severstärkers, gesteuert durch die ersten und zweiten Einlese­ bitleitungswählsignale, steuert, wenn sich das Tortauschsignal im zweiten Zustand befindet.
5. Halbleiterspeichervorrichtung nach einem der vorhergehen­ den Ansprüche, gekennzeichnet durch eine Einschreibbitleitungsumschaltein­ richtung (CBS_4, NM2, NM3), die ein Einschreibbitleitungswähl­ signal sowie das Tortauschsignal empfängt und das Durchlassen/­ Sperren zwischen der zweiten Bitleitung (BIT_P1) und dem In­ versionsausgabebereich der Schreibsignalausgabeeinrichtung, gesteuert durch das Einschreibbitleitungswählsignal, steuert, wenn sich das Tortauschsignal im ersten Zustand befindet, und das Durchlassen/Sperren zwischen der ersten Bitleitung und dem Ausgabebereich der Schreibsignalausgabeeinrichtung, gesteuert durch das Einschreibbitleitungswählsignal, steuert, wenn sich das Tortauschsignal im zweiten Zustand befindet.
6. Halbleiterspeichervorrichtung nach einem der vorhergehen­ den Ansprüche, gekennzeichnet durch eine Ausgabesignalumschalteinrichtung (CBS_5), die das erste und zweite Verstärkungssignal sowie das Tortauschsignal empfängt und das erste bzw. zweite Verstär­ kungssignal als Ausgabesignale des ersten und zweiten Tores (DOUT_P1, DIN_P1) ausgibt, wenn sich das Tortauschsignal im ersten Zustand befindet, und das erste und zweite Verstär­ kungssignal als Ausgabesignale des zweiten bzw. ersten Tores ausgibt, wenn sich das Tortauschsignal im zweiten Zustand be­ findet.
7. Halbleiterspeichervorrichtung nach einem der vorhergehen­ den Ansprüche, gekennzeichnet durch eine Vorladebitleitungsumschalteinrich­ tung (CBS_0, PM0, PM1), die das erste und zweite Vorladesignal sowie das Tortauschsignal empfängt und die erste und zweite Bitleitung (BIT_P0, BIT_P1), gesteuert durch das erste und zweite Vorladesignal, auf ein vorherbestimmtes Potential vor­ lädt, wenn sich das Tortauschsignal im ersten Zustand befin­ det, und die zweite und erste Bitleitung, gesteuert durch das erste und zweite Vorladesignal (PRC_P0, PRC_P1), auf das vor­ herbestimmte Potential vorlädt, wenn sich das Tortauschsignal im zweiten Zustand befindet.
8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Wortleitungsumschalteinrich­ tung (CBS_1, CBS_2), die Einlesebitleitungsumschalteinrichtung (CBS_3, PM2, PM3), die Einschreibbitleitungsumschalteinrich­ tung (CBS_4, NM2, NM3), die Ausgabesignalumschalteinrichtung (CBS_5) sowie die Vorladebitleitungsumschalteinrichtung (CBS_0-CBS_5) jeweils den gleichen Schaltungsaufbau mit 2-Ein­ gängen und 2-Ausgängen aufweisen und das Tortauschsignal als Steuereingabe empfangen.
9. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß das erste und zweite Vorladesignal (PRC_P0, PRC_P1) Signale sind, die jeweils unabhängige Peri­ oden haben, wobei der Lesezyklus am ersten Tor synchron mit dem ersten Vorladesignal (PRC_P0) durchgeführt wird und der Lesezyklus sowie der erste und zweite Schreibzyklus (W1, W2) am zweiten Tor synchron mit dem zweiten Vorladesignal (PRC_P1) durchgeführt werden, daß das erste und zweite Vorladesignal in der ersten Hälfte ihrer jeweiligen Periode einen inaktiven Zu­ stand annehmen und in der zweiten Hälfte einen aktiven Zu­ stand, der einen Vorladevorgang auf das vorherbestimmte Poten­ tial anzeigt, wobei die Tortauschsignalerzeugereinrichtung (50, 51, 52) ein Schreibaktivierungssignal, welches einen Schreibvorgang oder nicht anzeigt, und das erste und zweite Vorladesignal (PRC_0, PRC_P1) empfängt, eine Tortauschaktivie­ rungsperiode, einschließlich einer Periode von einem Teil der zweiten Hälfte des ersten Schreibzyklus (W1) zu einem Teil der ersten Hälfte des zweiten Schreibzyklus (W2) setzt, wenn das Schreibaktivierungssignal einen Schreibvorgang anzeigt, und ausgelöst wird durch eine Kantenänderungserfassung zu einem inaktiven Zustand des ersten oder zweiten Vorladesignals in der Tortauschaktivierungsperiode, um das Tortauschsignal aus dem ersten in den zweiten Zustand zu ändern.
10. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Tortauschsignalerzeugerein­ richtung (50, 51, 52) die Tortauschaktivierungsperiode so setzt, daß sie bei einer Kantenänderung des zweiten Vorladesi­ gnals in einen aktiven Zustand in dem ersten Schreibzyklus be­ ginnt und bei einer Kantenänderung des zweiten Vorladesignals in einem inaktiven Zustand im zweiten Schreibzyklus endet.
11. Halbleiterspeichervorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Tortauschsignalerzeugerein­ richtung (50, 51, 52) die Tortauschaktivierungsperiode so setzt, daß sie beginnt, wenn eine vorherbestimmte Zeit ab­ gelaufen ist seit einer Kantenänderung des zweiten Vorladesi­ gnals in aktiven Zustand in dem ersten Schreibzyklus und en­ det, wenn die vorherbestimmte Zeit abgelaufen ist seit einer Kantenänderung des zweiten Vorladesignals in inaktiven Zustand in dem zweiten Schreibzyklus.
12. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Wortleitungsumschalteinrich­ tung (CBS_1, CBS_2), die Einlesebitleitungsumschalteinrichtung (CBS_3, PM2, PM3), die Ausgabesignalumschalteinrichtung (CBS_5) und die Vorladebitleitungsumschalteinrichtung (CBS_0- CBS_3, CBS_5) jeweils den gleichen Schaltkreisaufbau mit 2- Eingängen und 2-Ausgängen aufweisen und das Tortauschsignal als Steuereingabe empfangen, und daß zu der Einschreibbitlei­ tungsumschalteinrichtung ein erster Transistor (NM2), der zwi­ schen den Ausgabebereich der Schreibsignalausgabeeinrichtung und die erste Bitleitung geschaltet ist, ein zweiter Transi­ stor (NM3), der zwischen den Inversionsausgabebereich der Schreibsignalausgabeeinrichtung und die zweite Bitleitung ge­ schaltet ist, eine erste logische Schaltung (UND_0), die das Einschreibbitleitungswählsignal und das Tortauschsignal emp­ fängt und an eine Steuerelektrode des ersten Transistors ein erstes logisches Signal, welches Durchlassen/Sperren auf der Basis des Einschreibbitleitungswählsignals anzeigt, nur dann ausgibt, wenn das Tortauschsignal den zweiten Zustand anzeigt, und eine zweite logische Schaltung (UND_1, INV3) gehört, die das Einschreibbitleitungswählsignal und das Tortauschsignal empfängt und an eine Steuerelektrode des zweiten Transistors ein zweites logisches Signal, welches Durchlassen/Sperren auf der Basis des Einschreibbitleitungswählsignals anzeigt, nur dann ausgibt, wenn das Tortauschsignal den ersten Zustand an­ zeigt.
13. Halbleiterspeichervorrichtung nach Anspruch 7, gekennzeichnet durch eine Umformeinrichtung (31-33) für die Vorladesignalwellenform, die das erste Vorladesignal (PRC_P0) empfängt und eine Periode eines inaktiven Zustands des ersten Vorladesignals in der Wellenform zu einer Hälfte einer Periode des zweiten Vorladesignals oder kürzer umformt.
14. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Ausgabesignalumschalteinrich­ tung eine Sperreinrichtung (34-36, TG_21) für die Leseverstär­ kerausgabe aufweist, welche ein Schreibaktivierungsbezugssi­ gnal empfängt, das sich auf das Schreibaktivierungssignal be­ zieht, um einen Ausgabebereich des zweiten Leseverstärkers beim Schreiben elektrisch zu sperren.
15. Halbleiterspeichervorrichtung, die folgendes aufweist:
  • 1. Erste und zweite Tore (DOUT_P0, DOUT_P1, DIN_P1),
  • 2. eine Vielzahl von Speicherzellen (MC0, MC1), die jeweils erste und zweite Knoten haben, die Signale in einem logisch umgekehrten Verhältnis zueinander bereitstellen,
  • 3. eine Vielzahl von Paaren erster und zweiter Wortleitungen (WORD_i0, WORD_i1), die der Vielzahl der Speicherzellen zugeordnet ist,
  • 4. eine erste Bitleitung (BIT_P0), die mit jedem ersten Knoten der Vielzahl von Speicherzellen elektrisch verbunden ist, wenn die erste Wortleitung, die jeder Speicherzelle zugeordnet ist, sich in aktivem Zustand befindet,
  • 5. eine zweite Bitleitung (BIT_P1), die mit jedem zweiten Knoten der Vielzahl von Speicherzellen verbunden ist, wenn die zweite Wortleitung, die jeder Speicherzelle zugeordnet ist, sich im aktiven Zustand befindet,
  • 6. einen ersten Schalter mit einem ersten und zweiten Verbindungszustand, die alternativ schaltbar sind, zum Verbinden der ersten Bitleitung mit dem ersten Tor im ersten Verbindungszustand und zum Verbinden der zweiten Bitleitung mit dem ersten Tor im zweiten Verbindungszustand, wobei das erste Tor wahlweise ein Signal, das in einer der Vielzahl von Speicherzellen gespeichert ist, über die erste Bitleitung ausgeben kann, wenn die zugeordnete erste Wortleitung sich in aktivem Zustand befindet, und ein Signal, das in einer der Vielzahl von Speicherzellen gespeichert ist, über die zweite Bitleitung ausgeben kann, wenn die zugeordnete zweite Wortleitung sich in aktivem Zustand befindet,
  • 7. eine Schreibsignalausgabeeinrichtung (WB_P1), die Eingabedaten vom zweiten Tor empfängt, zum Ausgeben entsprechender Schreibsignale von ersten und zweiten Ausgabebereichen als Antwort auf die Eingabedaten, wobei die entsprechenden Schreibsignale zueinander logisch invertiert sind, und
  • 8. eine Schreibsteuerschaltung zum Verbinden des ersten Ausgabebereichs der Schreibsignalausgabeeinrichtung mit der zweiten Bitleitung, wobei ein Schreibsignal vom ersten Ausgabebereich am zweiten Knoten einer Speicherzelle anliegt, die einer aktivierten von der Vielzahl zweiter Wortleitungen zugeordnet ist, im ersten Verbindungszustand des ersten Schalters und zum Verbinden des zweiten Ausgabebereichs der Schreibsignalausgabeeinrichtung mit der ersten Bitleitung, wobei ein Schreibsignal vom zweiten Ausgabebereich am ersten Knoten einer Speicherzelle anliegt, die einer aktivierten von der Vielzahl der ersten Wortleitungen zugeordnet ist, im zweiten Verbindungszustand des ersten Schalters.
16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der erste Schalter die zweite Bitleitung (BIT_P1) mit dem zweiten Tor im ersten Verbindungszustand verbindet und die erste Bitleitung mit dem zweiten Tor im zweiten Verbindungszustand verbindet, wobei das zweite Tor wahlweise ein Signal, das in einer der Vielzahl von Speicherzellen gespeichert ist, über die zweite Bitleitung ausgeben kann, wenn die zugeordnete zweite Wortleitung sich in aktivem Zustand befindet, und ein Signal, das in einer der Vielzahl von Speicherzellen gespeichert ist, über die erste Bitleitung ausgeben kann, wenn die zugeordnete erste Wortleitung sich in aktivem Zustand befindet.
17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die Halbleiterspeichervorrichtung weiterhin aufweist:
  • 1. einen ersten Leseverstärker (SA_P0), der mit der ersten Bitleitung und dem ersten Schalter verbunden ist, zum Verstärken einer Potentialdifferenz zwischen dem Potential auf der ersten Bitleitung und einem Referenzpotential, um das verstärkte Signal zum ersten Schalter als Lesedaten von der ersten Bitleitung auszugeben, und
  • 2. einen zweiten Leseverstärker (SA_P1), der mit der zweiten Bitleitung und dem ersten Schalter verbunden ist, zum Verstärken einer Potential­ differenz zwischen dem Potential auf der zweiten Bitleitung und einem Referenzpotential, um das verstärkte Signal zum ersten Schalter als Lesedaten von der zweiten Bitleitung auszugeben.
18. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß der erste Schalter den ersten und zweiten Verbindungszustand gemäß einem Schaltsignal schaltet und die Schreibsteuerschaltung folgendes umfaßt:
  • 1. einen ersten Transistor, der zwischen dem ersten Bereich der Schreibsignalausgabeeinrichtung und der zweiten Bitleitung geschaltet ist,
  • 2. einen zweiten Transistor, der zwischen dem zweiten Bereich der Schreibsignalausgabeeinrichtung und der ersten Bitleitung geschaltet ist, und
  • 3. eine Wählschaltung, die ein Schreibwählsignal empfängt, zum wahlweisen Anlegen des Schreibwählsignals an eine Elektrode des ersten Transistors oder an eine Elektrode des zweiten Transistors auf der Grundlage des Schaltsignals,
  • 4. wobei der erste Transistor im ersten Verbindungszustand des ersten Schalters durchgeschaltet ist und der zweite Transistor im zweiten Verbindungszustand des ersten Schalters durchgeschaltet ist.
19. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der erste Schalter den ersten und zweiten Verbindungs­ zustand gemäß einem Schaltsignal schaltet und die Vorrichtung weiterhin aufweist:
  • 1. eine Vielzahl zweiter Schalter, die der Vielzahl von Speicherzellen zugeordnet ist, wobei jeder zweite Schalter das Schaltsignal und ein Wortleitungsaktivierungssignal empfängt, jeder zweite Schalter das Wortleitungsaktivierungssignal für eine ausgewählte der zugeordneten ersten und zweiten Wortleitungen bereitstellt, damit die ausgewählte Wortleitung gemäß dem Schaltsignal aktiviert wird, und
  • 2. wobei das Wortleitungsaktivierungssignal für die Vielzahl der zweiten Schalter wahlweise vorgesehen ist.
20. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der erste Schalter den ersten und zweiten Verbindungs­ zustand gemäß einem Schaltsignal schaltet und die Vorrichtung weiterhin aufweist:
  • 1. eine Vielzahl zweiter Schalter, die in Zuordnung zu der Vielzahl von Speicherzellen bereitgestellt ist, von denen jeder das Schaltsignal und erste und zweite Wortleitungsaktivierungssignale zum Aktivieren der zugeordneten ersten und zweiten Wortleitungen empfängt, jede die ersten und zweiten Wortleitungsaktivierungssignale für die zugeordneten ersten bzw. zweiten Wortleitungen bereitstellt, wenn der erste Schalter sich im ersten Verbindungszustand befindet, und zum Bereitstellen der ersten und zweiten Wortleitungs­ aktivierungssignale für die zugeordneten zweiten bzw. ersten Wortleitungen, wenn der erste Schalter gemäß dem Schaltsignal sich im zweiten Verbindungs­ zustand befindet, wobei
  • 2. das erste Wortleitungsaktivierungssignal für die Vielzahl der zweiten Schalter wahlweise bereitgestellt ist, um das Signal, das in einer ausgewählten der Vielzahl von Speicherzellen gespeichert ist, zum ersten Tor über eine der ersten und zweiten Bitleitungen, die durch den ersten Schalter ausgewählt ist, auszulesen, und
  • 3. das zweite Wortleitungsaktivierungssignal für die Vielzahl der zweiten Schalter wahlweise bereitgestellt ist, um das Eingabesignal vom zweiten Tor in eine ausgewählte der Vielzahl von Speicherzellen über eine von der ersten oder zweiten Bitleitung, die durch die Schreibsteuer­ schaltung ausgewählt ist, zu schreiben.
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