Feld der Erfindung
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Die Erfindung betrifft eine Halbleiterspeichervorrichtung
und im speziellen eine Umschalt-Schaltung zum Ersetzen
eines defekten Speicherzellenblocks durch einen Redundant-
Speicherzellenblock.
Hintergrund der Erfindung
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Entwicklungsanstrengungen wurden zur Erhöhung der Anzahl
von Speicherzellen auf einem einzelnen Halbleiterchip
unternommen. Jedoch, je mehr Speicherzellen auf einem
einzelnen Halbleiterchip integriert wurden, desto geringer war
der Produktionserfolg. Einer der Ansätze zur Erhöhung des
Produktionsergebnisses ist die Schaffung von redundanten
Speicherzellen, durch die die defekten Speicherzellen in
einem Hauptspeicherzellenfeld ersetzt werden.
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In einer bekannten Halbleiterspeichervorrichtung sind die
redundanten Speicherzellen in Zeilen angeordnet, und jede
Zeile der redundanten Speicherzellen ist einer redundanten
Wortleitung zugeordnet. Falls eine defekte Speicherzelle im
Hauptspeicherzellenfeld während eines Diagnosebetriebes
erfaßt wird, werden alle Speicherzellen, die zusammen mit der
defekten Speicherzelle mit der Wortleitung verbunden sind,
durch die redundanten Speicherzellen ersetzt, die mit der
redundanten Wortleitung verbunden sind. Eine weitere
bekannte Halbleiterspeichervorrichtung ist mit einem
Redundanz-Speicherzellenfeld verbunden, das in Spalten
angeordnet ist, und jede Spalte der redundanten Speicherzellen
wird mit einer redundanten Bitleitung verbunden. Ein
Problem ergibt sich jedoch hinsichtlich dieser bekannten
Speicherzellenvorrichtungen hinsichtlich der Beschränkung
der defekten Speicherzellen, die durch Ersetzung durch
redundante Speicherzellen ersetzt werden können. Dies ergibt
sich aus der Tatsache, daß die Wortleitung oder die
Bitleitung, die mit der defekten Speicherzelle verbunden ist, in
ihrer Gesamtheit durch die redundante Wortleitung oder die
redundante Bitleitung ersetzt wird.
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Zur Erhöhung der als ersetzbar erfaßten Speicherzellen
wurde eine Halbleiterspeichervorrichtung vorgeschlagen, die
mit einem redundanten Speicherzellenfeld versehen ist, mit
sowohl redundanten Wortleitungen als auch redundanten
Bitleitungen. Bei diesem Halbleiterspeicher ergibt sich jedoch
das weitere Problem hinsichtlich der Komplexität des
Aufbaus der Umschalt-Schaltung zur Änderung der defekten
Speicherzelle in die ersetzte redundante Speicherzelle.
Diese Komplexität führt zu einer Verzögerung der
Übertragung des aus der redundanten Speicherzelle ausgelesenen
Datenbits. Eine Lösung wurde vorgeschlagen, um die Probleme
der oben beschriebenen Halbleiterspeichervorrichtung mit
dem Redundant-Speicherzellfeld mit sowohl redundanten
Wortleitungen als auch redundanten Bitleitungen zu lösen. Diese
Lösung ist beispielsweise in der japanischen
Patentveröffentlichung (Kokoku) Nr. 62-21198 beschrieben. Die in
dieser japanischen Patentveröffentlichung beschriebene
Halbleiterspeichervorrichtung ist in Fig. 1 der Zeichnungen
dargestellt und umfaßt ein Hauptspeicherzellenfeld 1 mit
einer Anzahl von Hauptspeicherzellen, die in Zeilen und
Spalten angeordnet sind, einer X-Dekoderschaltung 2, einer
ersten Y-Dekoderschaltung 3, einer Gruppe von
Schreib-Leseverstärkerschaltungen 4, 5, 6, 7, 8, 9, 10 und 11, einem
Multiplexer 12 und einer zweiten Y-Dekoderschaltung 13. Das
Hauptspeicherzellenfeld 1 ist in einer Anzahl von
Hauptspeicherzellblöcken 14, 15, 16, 17, 18, 19, 20 und 21
unterteilt,
von denen jeder mit einer
Einschreib-Leseverstärkerschaltung 4, 5, 6, 7, 8, 9, 10 oder 11 versehen ist. Die
Halbleiterspeichervorrichtung umfaßt ferner einen
redundanten Speicherzellenblock 22 und eine zusätzliche Einschreib-
Leseverstärkerschaltung 23, die einem redundanten
Speicherzellenblock 22 zugeordnet ist, und einer der
Hauptspeicherzellblöcke ist durch den redundanten Speicherzellenblock 22
ersetzbar, falls defekte Speicherzellen im
Hauptspeicherzellblock vorhanden sind. Dies bedeutet, daß der redundante
Speicherzellenblock 22 hinsichtlich der Größe identisch zum
Hauptspeicherzellenblock ausgelegt sein sollte.
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Beim Lesevorgang wird ein Datenbit von jeder der
Hauptspeicherzellblöcke 14 bis 21 an jede der Schreib-
/Leseverstärkerschaltungen 4 bis 11 entsprechend mit
Auswahlinformationen gegeben, die durch die X-Dekoderschaltung
2 und die erste Y-Dekoderschaltung 3 durchgeführt werden.
Die X-Dekoderschaltung 2 und die erste Y-Dekoderschaltung 3
versorgen ferner den redundanten Speicherzellenblock 22 mit
den Auswahlsignalen, so daß ein Datenbit aus dem
redundanten Speicherzellenglock 22 ausgelesen und anschließend an
die Schreib-/Leseverstärkerschaltung 23 abgegeben wird. Mit
dem von der zweiten Y-Dekoderschaltung 13 erzeugten
Auswahlsignal wird eines der Datenbits, die von der Schreib-
/Leseverstärkerschaltung 4 bis 11 zugeführt wurden, an den
Ausgangsknoten abgegeben. Falls jedoch einer der
Hauptspeicherzellenblöcke durch den redundanten
Speicherzellenblock 22 ersetzt wurde, überträgt der Multiplexer 12
das Datenbit, das von der Schreib-/Leseverstärkerschaltung
23 geliefert wurde, an den Ausgangsknoten 24 anstatt des
Datenbits, das aus dem Hauptspeicherzellenblock mit der
defekten Speicherzelle oder -zellen geliefert wurde. Auf
diese Weise nimmt der zweite Y-Dekoder 23 an der Änderung
der Schreib-/Leseverstärkerschaltung teil. Die zweite
Y-Dekoderschaltung 13 hat einen relativ einfachen
Schaltungsaufbau verglichen mit der oben beschriebenen
Umschalt-Schaltung,
so daß eine vernachlässigbare Verzögerung bei
der Übertragung des Datenbits auftritt.
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Andererseits zeigt die bekannte
Halbleiterspeichervorrichtung gemäß Fig. 1 ein Problem hinsichtlich des großen
Besetzungsbereiches. Insbesondere muß bei dem defekten
Hauptspeicherzellenblock lediglich eine Bit-Leitung oder es
müssen einige Bit-Leitungen, die erforderlich sind, ersetzt
werden, so daß ein kleinerer Hauptspeicherzellenblock zur
Reduktion der nichtbrauchbaren Hauptspeicherzellen
vorzuziehen ist. Andererseits ist jeder Hauptspeicherzellenblock
einem Schreib-/Leseverstärkerschaltung zugeordnet, so daß
eine Erhöhung der Anzahl der Hauptspeicherzellenblöcke in
einer Erhöhung der Anzahl der Schreib-
/Leseverstärkerschaltungen resultiert. Dies bedeutet, daß
eine unerwünschte Konkurrenz zwischen der Anzahl der
nichtverwendbaren Hauptspeicherzellen und der Anzahl der
Schreib-/Leseverstärkerschaltungen existiert. Auf diese
Weise verbraucht die Halbleiterspeicherzellenvorrichtung
gemäß Fig. 1 einen großen Anteil des Halbleiterchips.
Zusammenfassung der Erfindung
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Der Erfindung liegt somit eine wesentliche Aufgabe
zugrunde, eine Halbleiterspeichervorrichtung zu schaffen, die
einen relativ geringen Anteil der Besetzungsfläche des
Halbleiterchips benötigt.
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Es ist ferner eine wichtige Aufgabe der Erfindung eine
Halbleiterspeichervorrichtung zu schaffen, die mit erhöhter
Geschwindigkeit arbeitet.
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Zur Lösung dieser Aufgaben schlägt die Erfindung vor, zwei
Stufen von Selektoren zwischen Speicherzellgruppen zu
verwenden und die Schaltungen zum Einschreiben und zum
Verstärken zu kombinieren.
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Erfindungsgemäß wird gemäß Anspruch 1 eine
Halbleitervorrichtung auf einem einzelnen Halbleiterchip geschaffen mit:
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a) einer Anzahl Hauptspeicherzellblöcke, die jeweils in
einer Anzahl von Hauptspeicherzell-Unterblöcken unterteilt
sind, wobei jeder der Hauptspeicherzell-Unterblöcke eine
Anzahl von Hauptspeicherzellen in Spalten und Zeilen
aufweist,
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b) redundanten Speicherzellblöcken mit einer Anzahl von
redundanten Speicherzellen in Zeilen und Spalten, wobei die
redundanten Speicherzellen gleich der Anzahl der
Hauptspeicherzellen jedes Hauptspeicherzell-Unterblocks ist,
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c) eine Anzahl von Wortleitungen, die jeweils mit den
Hauptspeicherzellen in jeder Zeile jedes Hauptspeicherzell-
Unterblocks gekoppelt sind, wobei jede der Wortleitungen
ferner mit den redundanten Speicherzellen in jeder Zeile
des redundanten Speicherzellblocks gekoppelt ist,
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d) einer X-Dekoderschaltung, die auf ein
Zeilenadress-Signal anspricht und operativ ist, um eine der Wortleitungen
zu aktivieren,
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e) eine Anzahl erster Leitungspaare, von denen jede mit den
Hauptspeicherzellen in jeder Spalte jedes
Hauptspeicherzell-Unterblocks gekoppelt ist, wobei Datenbits, die in den
Hauptspeicherzellen gespeichert sind, jeweils auf den
ersten Bitleitungspaaren bei Aktivierung der Wortleitung
erscheinen,
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f) einer Anzahl von zweiten Bitleitungspaaren, von denen
jedes mit den redundanten Speicherzellen in jeder Spalte
des redundanten Speicherzellblocks gekoppelt sind, wobei in
den redundanten Speicherzellen gespeicherte Datenbits
entsprechend auf den zweiten Bitleitungspaaren bei Aktivierung
der Wortleitung erscheinen,
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g) einer ersten Y-Schaltung, die auf ein
Spaltenadress-Signal anspricht und ein erstes Steuersignal erzeugt,
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h) eine Anzahl erster Y-Selektoren, die jeweils in
Zuordnung zu dem Hauptspeicherzell-Unterblock oder dem
redundanten Speicherzellblock vorgesehen sind, wobei jeder der
ersten Y-Selektoren auf das erste Steuersignal anspricht und
operativ ist, um ein Datenbit aus den Datenbits, die auf
den ersten Bitleitungspaaren für jeden
Hauptspeicherzell-Unterblock erscheint oder auf den zweiten Bitleitungspaaren
für die redundanten Speicherzellblocks erscheint,
auszuwählen,
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i) einer zweiten Y-Dekoderschaltung, die auf das
Spaltenadress-Signal anspricht und ein zweites Steuersignal und
ein Tnformationssignal erzeugt,
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j) eine Anzahl von zweiten Y-Selektoren, von denen jeder in
Zuordnung mit jedem der Hauptspeicherzellblöcke vorgesehen
ist, wobei jeder abhängig ist vom zweiten Steuersignal und
operativ ist zur Übertragung eines von Datenbits, die von
den ersten Y-Selektoren, die in Zuordnung zu jedem ersten
Speicherzell-Unterblock geliefert werden,
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k) einer Anzahl von Kommunikationsschaltungen zum
Einschreiben und zum Leseverstärken, die mit den zweiten
Y-Selektoren und dem ersten Selektor verbunden sind, der in
Zuordnung mit dem redundanten Speicherzellblock vorgesehen
ist,
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1) einem Redundanz-Informations-Speicher zur Speicherung
der Speicherplätze der Hauptspeicherzellen, die als defekte
Hauptspeicherzellen erfaßt wurden, wobei der
Redundant-Informationsspeicher in Abhängigkeit von dem
Informationssignal ist und arbeitet, um ein drittes Steuersignal zu
erzeugen, und
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m) einer Verschiebeschaltung, die abhängig vom dritten
Steuersignal arbeitet und operativ ist, zur Ersetzung des
von dem defekten Hauptspeicherzellen gelieferten Datenbits
durch das Datenbit, das von der redundanten Speicherzelle
geliefert wird.
Kurzbeschreibung der Zeichnungen
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Die Merkmale und Vorteile einer erfindungsgemäßen
Halbleiterspeichervorrichtung werden aus der folgenden
Beschreibung
in Verbindung mit den beigefügten Zeichnungen
deutlich. Es zeigen:
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Fig. 1 ein Blockdiagramm der Anordnung einer
Halbleiterspeichervorrichtung gemäß der japanischen
Patentanveröffentlichung Nr. 62-21198,
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Fig. 2 ein Blockdiagramm zur Erläuterung der Anordnung
einer Halbleiterspeichervorrichtung gemäß der Erfindung,
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Fig. 3 ein Diagramm zur Erläuterung eines typischen
Beispiels einer statischen Speicherzelle mit freiem Zugriff,
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Fig. 4 ein Diagramm zur Erläuterung eines typischen
Beispiels einer elektrisch löschbaren, programmierbaren Nur-
Lese-Speicherzelle,
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Fig. 5 ein Diagramm zur Erläuterung eines typischen
Beispiels eines emittergekoppelten logischen Tores, und
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Fig. 6 ein Diagramm zur Erläuterung eines typischen
Beispiels einer dynamischen Speicherzelle mit freiem Zugriff.
Beschreibung der bevorzugten Ausführungsformen
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In Fig. 2 der Zeichnungen ist eine
Halbleiterspeichervorrichtung auf einem einzigen Halbleiterchip 31 dargestellt,
der typischerweise ein einkristalliner Siliziumchip ist.
Die Halbleiterspeichervorrichtung umfaßt erste bis achte
Speicherzellblöcke 32 bis 39, die jeweils in vier
Hauptspeicherzell-Unterblöcke 40 bis 43, 44 bis 47, 48 bis 51,
52 bis 55, 56 bis 59, 60 bis 63, 64 bis 67 oder 68 bis 71
unterteilt sind. Jeder der Hauptspeicherzell-Unterblöcke 40
bis 71 umfaßt eine Anzahl von Hauptspeicherzellen, die in
Zeilen und Spalten angeordnet sind. Die Hauptspeicherzell-
Unterblöcke im selben Block sind parallel in Spalten- oder
Y-Richtung angeordnet, und die Hauptspeicherzell-Blöcke 32
bis 39 sind ferner parallel in Spaltenrichtung vorgesehen.
Eine Anzahl von Wortleitungen 72, 73... Wn erstrecken sich
in Zeilen- oder Y-Richtung und passieren alle
Hauptspeicherzell-Unterblöcke 40 bis 71, und die
Hauptspeicherzellen jeder Zeile jedes Hauptspeicherzell-Unterblocks sind
mit jeder Wortleitung verbunden. Obwohl in den Zeichnungen
nicht dargestellt ist, sind eine Anzahl von
Bitleitungspaaren für jeden Hauptspeicherzell-Unterblock vorgesehen, und
die Hauptspeicherzellen in den Spalten jedes Unterblocks
sind jeweils mit den Bit-Leitungspaaren verbunden.
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Die Halbleiterspeichervorrichtung gemäß Fig. 2 umfaßt
ferner einen redundanten Speicherzellblock 74, der
hinsichtlich der Größe identisch ist mit jedem der
Hauptspeicherzell-Unterblöcke. Mit anderen Worten umfaßt der redundante
Speicherzellblock 74 redundante Speicherzellen, die in der
Anzahl gleich denen der Hauptspeicherzellen jedes
Hauptspeicherzell-Unterblocks sind und in der gleichen Anzahl
von Zeilen und der gleichen Anzahl von Spalten angeordnet
sind. Der redundante Speicherzellblock 74 ist zwischen
einer X-Dekoderschaltung 75 und dem Hauptspeicherzellenblock
32 derart angeordnet, daß er parallel ist zu den
Hauptspeicherzell-Unterblöcken 40 bis 43, und die Wortleitungen
72 bis Wn werden ferner von den redundanten Speicherzellen
in den Zeilen geteilt. Der redundante Speicherzellblock 74
ist eine Anzahl von Bitleitungspaaren zugeordnet, von denen
jedes mit den redundanten Speicherzellen jeder Spalte
gekoppelt ist. Die X-Dekoderschaltung 74 ist zur Aktivierung
einer der geteilten Wortleitungen 72 bis Wn aufgrund eines
Zeilenadress-Signals vorgesehen, das einem Satz von Adress-
Anschlüssen (nicht dargestellt) zugeführt wird,
anschließend werden Datenbits gleichzeitig von nicht nur
allen Hauptspeicherzell-Unterblöcken 70 bis 71 ausgelesen,
sondern auch vom redundanten Speicherzellblock 74 und zwar
auf alle Bitleitungspaare.
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Die Hauptspeicherzell-Unterblöcke 40 bis 7l sind jeweils
ersten Y-Selektoren 76 bis 107 zugeordnet, und der
redundante Speicherzellenblock 74 ist ferner einem ersten
Y-Dekoder 108 zugeordnet. Alle ersten Y-Selektoren 76 bis 108
werden mit einem ersten Steuersignal versorgt, das durch
eine erste Y-Dekoderschaltung 109' aufgrund eines Spal-
Datenbit durch die Funktion der Verschiebeschaltung 127
ersetzt. Zur Bezeichnung der defekten Hauptspeicherzelle ist
ein Redundanz-Informationsspeicher 136 in Zuodnung mit der
Verschiebeschaltung 127 vorgesehen. Der
Redundanz-Informations-Speicher 136 speichert die Speicherplätze, die der
defekten Speicherzelle zugeordnet sind, so daß ein drittes
Steuersignal aufgrund eines Informationssignals von der
zweiten Y-Dekoderschaltung 117 erzeugt wird und dann der
Verschiebeschaltung 127 zugeführt wird. Die Eingangs-
/Ausgangspufferschaltungen 128 bis 135 sind mit Eingangs-
/Ausgangsdatenanschlüssen 137 bis 144 verbunden.
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Jede der Hauptspeicherzellen und der redundanten
Speicherzelle ist in diesem Fall durch eine statische Speicherzelle
mit freiem Zugriff gebildet, wobei ein typisches Beispiel
in Fig. 3 dargestellt ist. Die statische Speicherzelle mit
freiem Zugriff umfaßt eine erste Reihenschaltung eines
Widerstandes 201 und eines Feldeffekttransistors 202 und eine
zweite Reihenschaltung eines Widerstandes 203 und eines
Feldeffekttransistors 204. Zwei Speicherzknoten 205 und 206
sind jeweils zwischen den Widerständen 201 und 203 und den
Feldeffekttransistoren 202 und 204 vorgesehen, und die
Gateelektroden der Feldeffekttransistoren 202 und 204 sind
mit Speicherknoten 206 bzw. 205 verbunden. Zwei
Schalttransistoren 209 und 210 sind zwischen den Speicherknoten 205
und 206 vorgesehen, und ein Paar Bitleitungen 207 und 208
(die als ein Bitleitungspaar bezeichnet werden) und die
Schalttransistoren 209 und 210 werden gleichzeitig durch
eine Wortleitung 211 zum Zugriff auf ein darin
gespeichertes Datenbit gesteuert. Das Datenbit wird in Form einer
Spannungsdifferenz zwischen den zwei Speicherknoten 205 und
206 gespeichert.
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In einer anderen Ausführungsform kann jede der
Hauptspeicherzellen und die redundanten Speicherzellen durch
eine elektrisch löschbare, programmierbare Nur-Lese-
Speicherzelle gebildet sein. Ein typisches Beispiel einer
elektrisch löschbaren, probierbaren Nur-Lese-Speicherzelle
ist in Fig. 4 dargestellt und umf aßt im wesentlichen eine
Reihenschaltung eines
Floating-Gate-MOS-Feldeffekttransistor 221 und eines Schalttransistors 222. Bei dieser
Ausführung wird ein Datenbit in Form von elektrischen Ladungen
gepeichert, die in das Floating Gate des
MOS-Feldeffekttransistors 221 injiziert werden. Fig. 5 zeigt den
Schaltungsaufbau eines emittergekoppelten Logiktores, das
im statischen Speicher mit freiem Zugriff anstatt der
ersten und zweiten Reihenschaltungen gemäß Fig. 3 verwendet
werden kann. Eine Speicherzelle mit freiem Zugriff ist für
jede der Hauptspeicherzellen und der redundanten
Speicherzellen verwendbar. Ein typisches Beispiel einer
Speicherzelle mit freiem Zugriff ist in Fig. 6 dargestellt und
umfaßt eine Reihe von Schalttransistoren 241 und einen
Speicherkondensator 242. Die Speicherzelle mit freiem Zugriff
speichert ein Datenbit in Form von elektrischen Ladungen
des Speicherkondensators 242.
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Die Betriebsvorgänge werden im Folgenden im einzelnen
beschrieben. Falls einige defekte Hauptspeicherzellen im
Diagnostikstadium erfaßt werden, werden die den defekten
Hauptspeicherzellen zugeordneten Speicherplätze in den
Redundanz-Informationsspeicher 136 eingeschrieben, so daß die
defekten Hauptspeicherzellen durch die redundanten
Speicherzellen des redundanten Speicherzellblocks 74
ersetzt werden. Wenn das Zeilenadress-Signal den
Adress-Anschlüssen zugeführt wird, aktiviert die X-Dekoderschaltung
75 die Wortleitung, mit der die defekte Hauptspeicherzelle
verbunden ist. Bei Anwesenheit des Spaltenadress-Signals
erzeugt die zweite Y-Dekoderschaltung 117 das zweite
Steuersignal zur Auswahl eines der ersten Y-Selektoren für
jeden Hauptspeicherzellenblock. Die zweite Y-Dekoderschaltung
117 erzeugt ferner das Informationssignal, das den
Redundanz-Informationsspeicher 136 veranlaßt, das dritte
Steuersignal
zu erzeugen zur Schaffung eines Weges von einer der
Eingangs-/Ausgangspufferschaltungen 128 bis 135 zu den
Kombinationsschaltungen 118. Die erste Y-Dekoderschaltung 109'
erzeugt das erste Steuersignal zur Auswahl eines
Bitleitungspaars für jeden Hauptspeicherzellen-Unterblock und den
zedundanten Speicherzellenblock 74. Das Bitleitungspaar für
den redundanten Speicherzellenblock 74 entspricht dem
Bitleitungspaar, mit dem die defekte Hauptspeicherzelle
verbunden ist. Auf diese Weise wird eine der redundanten
Speicherzellen mit einer der Eingangs-
/Ausgangspufferschaltungen 128 bis 135 verbunden, so daß
eins der Datenbits in der redundanten Speicherzelle anstatt
in der defekten Speicherzelle gespeichert wird.
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Der Auslesevorgang wird wie folgt durchgeführt. Wenn das
Zeilenadress-Signal den Adressanschlüssen zugeführt wird,
aktiviert die X-Dekoderschaltung 75 die Wortleitung, mit
der die defekte Hauptspeicherzelle verbunden ist.
Anschließend werden Datenbits aus allen Hauptspeicherzellen
und der redundanten Speicherzelle, die mit der aktivierten
Wortleitung verbunden ist, auf die entsprechenden
Bitleitungspaare ausgelesen. Die erste und die zweite
Y-Dekoderschaltung 109' und 117 erzeugen die entsprechenden ersten
und zweiten Steuersignale aufgrund des
Spaltenadress-Signals zur Übertragung der Datenbits von den
Bitleitungspaaren an die Kombinationsschaltungen 118 bis 126. Die zweite
Y-Dekoderschaltung erzeugt ferner das Informationssignal,
das dem Redundanz-Informationsspeicher 136 zugeführt wird,
und der Redundanz-Informationsspeicher 136 erzeugt das
dritte Steuersignal, das veranlaßt, daß die
Verschiebeschaltung 127 einen Weg von den Kombinationsschaltungen 118
zu einer der Eingangs-/Ausgangspufferschaltungen 128 bis
135 bildet. Kein Weg wird jedoch zwischen den
Kombinationsschaltungen, die mit den aus der defekten
Hauptspeicherzelle gelesenen Daten versorgt werden, und der Eingangs-
/Ausgangspufferschaltung bei Anwesenheit des dritten
Steuersignales
gebildet. Anschließend wird das Datenbit, das in
der defekten Hauptspeicherzelle gespeichert wird, durch das
Datenbit ersetzt, das in der redundanten Speicherzelle
gespeichert ist.
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.Wie sich aus der vorstehenden Beschreibung ergibt, ist
jeder der Hauptspeicherzellblöcke 32 bis 39 in vier
Unterblöcke unterteilt, von denen jeder durch einen redundanten
Speicherzellblock 74 ersetzbar ist, so daß nichtverwendbare
Hauptspeicherzellen hinsichtlich ihrer Anzahl reduziert
werden. Desweiteren werden die Datenbits in zwei Stufen von
Y-Selektoren ausgewählt, so daß es ausreichend ist, die
Kombinationsschaltungen 119 bis 126 in gleicher Anzahl wie
die Hauptspeicherzellblöcke 32 bis 39 vorzusehen. Dies
führt zu einer Reduktion des Besetzungsbereichs des
Halbleiterchips. Hinsichtlich der Verbesserung der
Auslesegeschwindigkeit ist es möglich, die interenen Signale in
solcher Weise vorzusehen, daß die Verschiebevorgänge beendet
sind, bevor die Logikpegel der aus den Hauptspeicherzellen
und der redundanten Speicherzelle ausgelesenen Daten zu
bestimmen. Dies ergibt sich aus der Tatsache, daß die
Verschiebeschaltung 127 stromab der Kombinationsschaltungen
118 bis 126 angeordnet sind. Auf diese Weise tritt keine
Zeitverzögerung in den Verschiebeschaltungen 127 auf,
wodurch die Auslesegeschwindigkeit verbessert wird.