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TW201941378A - 半導體裝置及其製造方法 - Google Patents

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TW201941378A
TW201941378A TW108125288A TW108125288A TW201941378A TW 201941378 A TW201941378 A TW 201941378A TW 108125288 A TW108125288 A TW 108125288A TW 108125288 A TW108125288 A TW 108125288A TW 201941378 A TW201941378 A TW 201941378A
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TW
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pad
semiconductor wafer
pull
out wiring
wiring portion
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TW108125288A
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Inventor
冨田和朗
竹若博基
Original Assignee
日商瑞薩電子股份有限公司
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Abstract

本發明的課題是在於提升半導體裝置的可靠度。
其解決手段，實施形態的特徵點是在焊墊PD與拉出配線部DWU的連接部位設置傾斜部SLP的點。藉此，可抑制在藉由表面保護膜PAS來被覆焊墊PD的一部分的被覆領域發生龜裂的情形。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造技術，例如有關適用在具有焊墊的半導體裝置及其製造技術的有效技術。
在日本特開平8-241909號公報(專利文獻1)是記載：構成焊墊的複數的邊之中，使覆蓋接近半導體晶片的端邊的邊之表面保護膜的被覆面積形成比覆蓋其他的邊之表面保護膜的被覆面積更大之技術。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開平8-241909號公報
例如，在形成於半導體晶片的焊墊中，焊墊的表面的大部分是從設在表面保護膜的開口部露出，另一方面，焊墊的端部是以表面保護膜所覆蓋。亦即，在焊墊的端部是形成有表面保護膜，而使能夠覆蓋起因於焊墊的厚度之階 差。
在此，例如藉由使半導體晶片小片化的切割時施加的應力或自密封半導體晶片的密封體施加的應力等，有時在覆蓋形成於焊墊的端部的階差之表面保護膜發生龜裂。因此，就現狀的半導體裝置而言，由抑制覆蓋形成於焊墊的端部的階差之表面保護膜的龜裂發生，提升半導體裝置的可靠度的觀點來看，尚存在改善的餘地。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
一實施形態的半導體裝置是具備矩形形狀的半導體晶片，半導體晶片是具有設在各複數的焊墊與拉出配線部的連接部位之傾斜部。
若根據一實施形態，則可提升半導體裝置的可靠度。
1S‧‧‧半導體基板
AF‧‧‧鋁膜
BCF1‧‧‧屏障導體膜
BCF2‧‧‧屏障導體膜
CHP‧‧‧半導體晶片
CLK‧‧‧龜裂
CNR‧‧‧角部
CR‧‧‧晶片領域
CVR1‧‧‧被覆領域
CVR2‧‧‧被覆領域
CVR3‧‧‧被覆領域
DWU‧‧‧拉出配線部
DWU1‧‧‧拉出配線部
DWU2‧‧‧拉出配線部
ES‧‧‧端邊
FL‧‧‧精細層
GL‧‧‧全局層
ICR‧‧‧積體電路領域
IL‧‧‧層間絕緣膜
IL1‧‧‧內導線
IPD‧‧‧內側焊墊
IPD1‧‧‧內側焊墊
MR‧‧‧樹脂
OL‧‧‧外導線
OP‧‧‧開口部
OPD‧‧‧外側焊墊
OPD1‧‧‧外側焊墊
OPD2‧‧‧外側焊墊
OXF1‧‧‧氧化矽膜
OXF2‧‧‧氧化矽膜
OXF3‧‧‧氧化矽膜
PAS‧‧‧表面保護膜
PD‧‧‧焊墊
PD1‧‧‧焊墊
PF‧‧‧電鍍膜
Q‧‧‧場效電晶體
SA1‧‧‧半導體裝置
SCR‧‧‧畫線領域
SLP‧‧‧傾斜部
SLP(IN)‧‧‧傾斜部
SLP(OUT)‧‧‧傾斜部
SLP1‧‧‧傾斜部
SLP2‧‧‧傾斜部
SM‧‧‧不連續領域
SM1‧‧‧不連續領域
SM2‧‧‧不連續領域
SNF‧‧‧氮化矽膜
SRG‧‧‧密封環
SRR‧‧‧密封環領域
TAB‧‧‧晶片搭載部
W‧‧‧接線
WF‧‧‧半導體晶圓
圖1是從上面來看由QFP封裝所構成的半導體裝置的平面圖。
圖2是以圖1的A-A線切斷的剖面圖。
圖3是表示半導體晶片的佈局構成的圖。
圖4是擴大顯示形成於半導體晶片的焊墊的附近領域 的圖。
圖5是模式性地表示焊墊的變形的圖。
圖6是擴大顯示實施形態1的半導體晶片的一部分的平面圖。
圖7是擴大顯示未設有實施形態1的特徵的傾斜部的焊墊的一部分的圖。
圖8是擴大顯示設有實施形態1的特徵的傾斜部的焊墊的一部分的圖。
圖9是以圖6的A-A線切斷的剖面圖。
圖10是模式性地表示關聯技術的複數的焊墊間的構成圖。
圖11是模式性地表示實施形態1的複數的焊墊間的構成圖。
圖12是以圖6的B-B線切斷的模式性的剖面圖。
圖13是擴大顯示實施形態1的變形例的半導體晶片的一部分的平面圖。
圖14是表示半導體晶圓的佈局構成的平面圖。
圖15是表示實施形態1的半導體裝置的製造工程的剖面圖。
圖16是表示接續於圖15的半導體裝置的製造工程的圖，(a)是平面圖，(b)是以圖16(a)的A-A線切斷的剖面圖。
圖17是表示接續於圖16的半導體裝置的製造工程的圖，(a)是平面圖，(b)是以圖17(a)的A-A線切斷 的剖面圖。
圖18是表示接續於圖17的半導體裝置的製造工程的圖，(a)是平面圖，(b)是以圖18(a)的A-A線切斷的剖面圖。
圖19是表示接續於圖18的半導體裝置的製造工程的圖，(a)是平面圖，(b)是以圖19(a)的A-A線切斷的剖面圖。
圖20是形成焊墊後的圖，顯示端邊(此階段是境界線)的境界領域附近的剖面模式圖。
圖21是在半導體晶圓形成積體電路後，例如製造由QFP封裝所構成的半導體裝置的工程的流程的流程圖。
圖22是擴大顯示實施形態2的半導體晶片的一部分的平面圖。
圖23是擴大顯示實施形態3的半導體晶片的一部分的平面圖。
圖24是擴大顯示實施形態3的變形例1的半導體晶片的一部分的平面圖。
圖25是擴大顯示實施形態3的變形例2的半導體晶片的一部分的平面圖。
圖26是擴大顯示實施形態4的半導體晶片的一部分的平面圖。
圖27是擴大顯示實施形態4的變形例的半導體晶片的一部分的平面圖。
圖28是表示實施形態5的焊墊的模式性的構成的平 面圖。
圖29是表示實施形態5的變形例的焊墊的模式性的構成的平面圖。
圖30是擴大顯示實施形態6的半導體晶片的一部分的平面圖。
圖31是擴大顯示實施形態7的焊墊的一部分的平面圖。
圖32是表示實施形態7的焊墊間的剖面圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是時等以外，包含實質上近似或類似其形狀等者。此情形是有 關上述數值及範圍也同樣。
並且，在用以說明實施形態的全圖中，同一構件原則上是附上同一符號，其重複的說明省略。另外，為了容易了解圖面，即使是平面圖也有時附上剖面線。
(實施形態1)
<半導體裝置(QFP封裝)的構成例>
半導體裝置的封裝構造是例如有BGA(Ball Grid Array)封裝或QFP(Quad Flat Package)封裝等那樣各式各樣的種類。本實施形態1的技術思想是可適用在該等的封裝，以下說明有關由QFP封裝所構成的半導體裝置的構成，作為一例。
圖1是從上面來看由QFP封裝所構成的半導體裝置SA1的平面圖。如圖1所示般，半導體裝置SA1是形成矩形形狀，半導體裝置SA1的上面是以樹脂(密封體)MR所覆蓋。而且，外導線OL會從規定樹脂MR的外形的4邊往外側突出。
接著，說明有關半導體裝置SA1的內部構造。圖2是以圖1的A-A線切斷的剖面圖。如圖2所示般，晶片搭載部TAB的背面是以樹脂MR所覆蓋。另一方面，在晶片搭載部TAB的上面是搭載有半導體晶片CHP，晶片搭載部TAB是與內導線IL1(導線端子)分離。在半導體晶片CHP的主面是形成有焊墊PD。而且，被形成於半導體晶片CHP的焊墊PD是以接線W來與內導線IL1電性 連接。該等的半導體晶片CHP、接線W及內導線IL1是以樹脂MR所覆蓋，與內導線IL1一體化的外導線OL(導線端子)是從樹脂MR突出。從樹脂MR突出的外導線OL是形成鷗翼形狀，在其表面形成有電鍍膜PF。
晶片搭載部TAB、內導線IL1、及外導線OL是例如由銅材或鐵及鎳的合金之42Alloy等所形成，接線W是例如由金線所形成。半導體晶片CHP是例如由矽或化合物半導體(GaAs等)所形成，在此半導體晶片CHP是形成有MOSFET等複數的半導體元件。而且，在半導體元件的上方隔著層間絕緣膜來形成多層配線，在此多層配線的最上層形成有與多層配線連接的焊墊PD。因此，形成於半導體晶片CHP的半導體元件是經由多層配線來與焊墊PD電性連接。亦即，藉由形成於半導體晶片CHP的半導體元件及多層配線來形成積體電路，具有作為連接此積體電路與半導體晶片CHP的外部之端子的機能者為焊墊PD。此焊墊PD是以接線W來與內導線IL1連接，與和內導線IL1一體形成的外導線OL連接。由此可知，形成於半導體晶片CHP的積體電路是可藉由焊墊PD→接線W→內導線IL1→外導線OL→外部連接機器的路徑來與半導體裝置SA1的外部電性連接。亦即，可知能藉由從形成於半導體裝置SA1的外導線OL輸入電氣訊號來控制形成於半導體晶片CHP的積體電路。又，可知亦能從外導線OL取入來自積體電路的輸出訊號至外部。
其次，圖3是表示半導體晶片CHP的佈局構成的 圖。在圖3中，半導體晶片CHP是例如呈矩形形狀，沿著半導體晶片CHP的端邊ES來配置複數的焊墊PD。具體而言，如圖3所示般，沿著呈矩形形狀的半導體晶片CHP的端邊ES，在端邊ES的內側形成密封環SRG，在此密封環SRG的內側，複數的焊墊PD會沿著半導體晶片CHP的端邊ES而配置。分別在該等的複數的焊墊PD中，雖圖3中未被圖示，但實際焊墊PD的表面的大部分是從設在表面保護膜的開口部露出，另一方面，焊墊PD的端部是以表面保護膜所覆蓋。
在此，例如藉由使半導體晶片CHP小片化的切割時施加的應力或自密封半導體晶片CHP的樹脂(密封體)施加的應力等，有時在覆蓋焊墊PD的端部的表面保護膜發生龜裂。因此，就現狀的樹脂密封型的半導體裝置而言，由抑制覆蓋形成於焊墊PD的端部的階差之表面保護膜的龜裂發生，提升半導體裝置的可靠度的觀點來看，尚存在改善的餘地。
<改善的餘地>
圖4是擴大顯示形成於半導體晶片的焊墊PD的附近領域的圖。如圖4所示般，在半導體晶片的端邊ES的內側形成有密封環SRG，在此密封環SRG的內側形成有焊墊PD。此焊墊PD是呈矩形形狀，與焊墊PD一體形成拉出配線部DWU。拉出配線部DWU是具有連接焊墊PD與形成於焊墊PD的下層的配線(未圖示)之機能。而且， 以能夠覆蓋焊墊PD的方式形成表面保護膜PAS，在此表面保護膜PAS形成有露出焊墊PD的表面領域的一部分之開口部OP。亦即，焊墊PD的表面領域的大部分是從設在表面保護膜PAS的開口部OP露出，另一方面，包含焊墊PD的端部的端部領域是以表面保護膜PAS所覆蓋。
在本說明書中，將以表面保護膜PAS所覆蓋的焊墊PD的端部領域定義為被覆領域，例如在圖4中，此被覆領域是被附上點。而且，在圖4中，覆蓋焊墊PD的端部所產生的階差的外側之表面保護膜PAS的一部分也附上點。亦即，表面保護膜PAS是被形成於形成有焊墊PD的底層，例如圖4是此表面保護膜PAS之中，特別在覆蓋焊墊PD的端部之被覆領域、及形成於焊墊PD的端部所產生的階差的外側附近之表面保護膜PAS的部分附上點。
在此，例如藉由溫度循環試驗等，密封半導體晶片的樹脂會產生膨脹或收縮，例如圖5所示般，可想像起因於此樹脂的膨脹或收縮之應力會施加於焊墊PD。亦即，如圖5的箭號所示般，可想像來自密封半導體晶片的樹脂之應力會從半導體晶片的端邊ES側施加。此情況，藉由來自密封半導體晶片的樹脂之應力，以表面保護膜PAS所覆蓋的焊墊PD的被覆領域會變形，發生焊墊PD的一部分偏移的「鋁滑動」，或在以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的一部分發生龜裂CLK的可能性高。
有關此點，本發明者檢討時發現「鋁滑動」或龜裂 CLK的發生因素，可思考以下所示的3個因素。亦即，第1因素是如圖5所示般，起因於焊墊PD與拉出配線部DWU的連接部位為直角，容易在此連接部位的表面保護膜PAS發生龜裂CLK。此第1因素是例如焊墊PD與拉出配線部DWU的連接部位為直角時，覆蓋此連接部位的表面保護膜PAS的不連續領域(接縫領域)集中於1處的結果，應力會集中於應力耐性低的不連續領域，可想像在連接部位龜裂CLK發生於表面保護膜PAS。
其次，第2因素是起因於以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬小，容易在表面保護膜PAS發生龜裂CLK。可想像此第2因素是以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬小要比以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬大的情況更低應力耐性。
接著，第3因素是起因於相對於以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬，與被覆領域的寬正交的方向的線部分(焊墊PD的1邊的一部分)的長度長，容易發生焊墊PD的一部分偏移的「鋁滑動」或在表面保護膜PAS發生龜裂CLK。此第3因素是可由與被覆領域的寬正交的方向的線部分的長度越長，線部分越容易藉由來自與線部分正交的方向的應力而彎曲，此線部分的變形變大的情形理解。
於是，本說明書是著眼於上述第1因素~第3因素，針對抑制「鋁滑動」或龜裂CLK的發生之技術思想進行說明。尤其本實施形態1是針對起因於焊墊PD與拉出配 線部DWU的連接部位為直角，而在連接部位的表面保護膜PAS發生龜裂CLK之第1因素下工夫的技術思想進行說明。
<半導體晶片的構成>
圖6是擴大顯示本實施形態1的半導體晶片CHP的一部分的平面圖。在圖6中，半導體晶片CHP是例如呈具有複數的端邊ES的矩形形狀，藉由彼此交叉的端邊ES來形成角部CNR。而且，在半導體晶片CHP的端邊的內側是形成有抑制異物往半導體晶片CHP的內部侵入的密封環SRG，在此密封環SRG的內側，沿著半導體晶片CHP的端邊ES配置有以鋁為主成分的複數的焊墊PD。各複數的焊墊PD是例如形成以長方形形狀為代表的矩形形狀，分別在該等的複數的焊墊PD中，焊墊PD的表面的大部分是從設於表面保護膜PAS的開口部OP露出，另一方面，焊墊PD的端部是以表面保護膜所覆蓋。並且，分別與複數的焊墊PD一體設有拉出配線部DWU，此拉出配線部DWU是以表面保護膜PAS所覆蓋。另外，圖6是在半導體晶片CHP的端邊ES的內側形成有密封環SRG，但有時在半導體晶片CHP的端邊ES與密封環SRG之間設有抑制在切割時恐發生之龜裂往半導體晶片CHP內(晶片領域內)行進的虛擬圖案。此時，雖虛擬圖案未必需要，但為了防止切割時的龜裂或提升在各配線層的形成時進行的CMP工程的平坦性，最好設有虛擬圖案。
在本說明書，所謂「主成分」是意指構成構件(層或膜)的構成材料之中，含最多的材料成分，例如所謂「以鋁作為主成分的焊墊PD」是意味焊墊PD的材料含鋁(Al)最多。在本說明書使用「主成分」的言詞之意圖是為了表現例如焊墊PD基本上由鋁所構成，但不排除含其他雜質的情況而使用。
例如，若著眼於一般被使用在半導體裝置的焊墊PD，則此焊墊PD通常是以由鈦/氮化鈦膜所構成的屏障導體膜來夾著鋁膜的構成。亦即，焊墊PD是由第1屏障導體膜、及形成於此第1屏障導體膜上的鋁膜、及形成於鋁膜上的第2屏障導體膜所構成。此情況，以由第1屏障導體膜、鋁膜及第2屏障導體膜所形成的層疊膜來構成焊墊PD時，由於此焊墊PD是鋁膜會佔了大部分，因此成為「以鋁作為主成分的焊墊PD」。
並且，在本說明書所謂的鋁膜，不僅是純粹的鋁膜時，還包括在鋁中添加矽的鋁合金膜(AlSi膜)或在鋁中添加矽及銅的鋁合金膜(AlSiCu膜)的廣的概念下使用。因此，含該等的鋁合金膜的焊墊PD也包括在「以鋁為主成分的焊墊PD」中。亦即，在本說明書所謂的「以鋁為主成分的焊墊PD」是也被使用在含鋁膜及屏障導體膜的焊墊PD，且也被使用在鋁膜本身為鋁合金膜時的焊墊PD。
<實施形態的特徵>
接著，說明有關本實施形態1的特徵點。在圖6中，本實施形態1的特徵點是在焊墊PD與拉出配線部DWU的連接部位設置作為補強圖案的傾斜部SLP的點。藉此，若根據本實施形態1，則可抑制在藉由表面保護膜PAS來被覆焊墊PD的一部分的被覆領域發生龜裂CLK。以下，一邊參照圖面，一面說明有關此理由。
圖7是擴大顯示未設有本實施形態1的特徵的傾斜部SLP的焊墊PD的一部分的圖。在圖7中，焊墊PD與拉出配線部DWU是一體連接，在焊墊PD與拉出配線部DWU的連接部位是未設有傾斜部SLP。亦即，在圖7中，焊墊PD與拉出配線部DWU的連接部位的連接角為垂直(直角)。因此，如圖7所示般，在覆蓋焊墊PD與拉出配線部DWU的連接部位的表面保護膜PAS中，以點線所示的成膜時的不連續領域SM(接縫領域)會集中於1處而形成。此結果，在圖7所示的焊墊PD中，應力會集中於應力耐性低的不連續領域SM，在焊墊PD與拉出配線部DWU的連接部位龜裂容易發生於表面保護膜PAS。
相對於此，圖8是擴大顯示設有傾斜部SLP的焊墊PD的一部分作為本實施形態1的特徵的補強圖案的圖。在圖8中，焊墊PD與拉出配線部DWU是一體連接，在焊墊PD與拉出配線部DWU的連接部位是設有傾斜部SLP。此時，傾斜部SLP的形狀是例如直角三角形形狀。此結果，在圖8中，焊墊PD與拉出配線部DWU的連接 部位的連接角是成為比90度更大的角度的鈍角。
此情況，就圖7所示的焊墊PD而言，因為傾斜部SLP不存在，焊墊PD與拉出配線部DWU的連接部位的連接角是由1處的直角所構成。相對於此，就圖8所示的焊墊PD而言，因為傾斜部SLP存在，焊墊PD與拉出配線部DWU的連接部位的連接角是由2處的鈍角所構成。這意味圖7所示的焊墊PD是對應於1處的直角而形成1處的不連續領域SM，相對的，圖8所示的焊墊PD是對應於2處的鈍角而形成2處的不連續領域SM1及不連續領域SM2。亦即，在圖7所示的焊墊PD中，覆蓋焊墊PD與拉出配線部DWU的連接部位之表面保護膜PAS中，以點線所示的成膜時的不連續領域SM(接縫領域)會集中於1處形成。相對的，在圖8所示的焊墊PD中，覆蓋焊墊PD與拉出配線部DWU的連接部位之表面保護膜PAS中，以點線所示的成膜時的不連續領域SM1及不連續領域SM2會分散於2處形成。此結果，就具有傾斜部SLP的本實施形態1的焊墊PD而言，因為應力耐性低的不連續領域SM1及不連續領域SM2存在2處，所以可抑制應力集中為應力耐性低的1處的不連續領域。換言之，具有傾斜部SLP的本實施形態1的焊墊PD因為應力耐性低的不連續領域SM1及不連續領域SM2存在2處，所以應力會被分散於2處的不連續領域SM1及不連續領域SM2。此結果，若根據本實施形態1，則應力會被分散於2處的不連續領域SM1及不連續領域SM2，所以可減 低分別施加於不連續領域SM1及不連續領域SM2的應力。因此，若根據本實施形態1，則藉由在焊墊PD與拉出配線部DWU的連接部位設置傾斜部SLP，可有效地抑制在焊墊PD與拉出配線部DWU的連接部位龜裂發生於表面保護膜PAS。由此情形，若根據本實施形態1的半導體裝置，則可抑制龜裂發生於表面保護膜PAS造成可靠度降低。換言之，若根據本實施形態1，則可提升半導體裝置的可靠度。
特別是在本實施形態1中，拉出配線部DWU的寬(X方向的寬)是形成比構成各複數的焊墊PD的複數的邊之中連接拉出配線部DWU的邊的長度更短，傾斜部SLP是設在拉出配線部DWU的兩側。因此，若根據本實施形態，則藉由在焊墊PD與拉出配線部DWU的連接部位的兩側設置傾斜部SLP，可在焊墊PD與拉出配線部DWU的連接部位的兩側有效地抑制在表面保護膜PAS發生龜裂。
在此，例如，焊墊PD、拉出配線部DWU及傾斜部SLP是由以鋁作為主成分的膜來一體形成。而且，如圖6所示般，拉出配線部DWU是與構成各複數的焊墊PD的複數的邊之中最遠離半導體晶片CHP的端邊ES的邊連接。
這是考慮構成各複數的焊墊PD的複數的邊之中最遠離半導體晶片CHP的端邊ES的邊最接近形成於半導體晶片CHP的內側的積體電路領域，可藉由在最遠離半導體 晶片CHP的端邊ES的邊設置拉出配線部DWU來縮短形成於積體電路領域的積體電路與拉出配線部DWU的連接距離。亦即，藉由在最遠離半導體晶片CHP的端邊ES的邊設置拉出配線部DWU，可降低連接積體電路與拉出配線部DWU的配線的寄生電阻，藉此可提升半導體裝置的性能。
而且，在圖6所示最遠離半導體晶片CHP的端邊ES的邊設置拉出配線部DWU的構成是由抑制在焊墊PD與拉出配線部DWU的連接部位龜裂發生於表面保護膜PAS的觀點來看為最理想的構成。這是因為根據本發明者的檢討，例如在圖6中，施加於被覆構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊的被覆領域之應力有相對性變大的傾向。亦即，因為可想像在圖6中，在構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設置拉出配線部DWU時，在最接近半導體晶片CHP的端邊ES的邊設有容易發生龜裂的焊墊PD與拉出配線部DWU的連接部位，在焊墊PD與拉出配線部DWU的連接部位龜裂容易發生於表面保護膜PAS。
本實施形態1的半導體裝置是即使在最遠離端邊ES的邊設置拉出配線部DWU，也會設法將發生龜裂的可能性停留在最小限度。亦即，藉由在焊墊PD與拉出配線部DWU的連接部位設置傾斜部SLP(第1構成)，應力被分散於圖8所示的2處不連續領域SM1及不連續領域SM2的結果，可降低分別施加於不連續領域SM1及不連 續領域SM2的應力(第1構成的應力低減效果)。同時，本實施形態1的半導體裝置是藉由在最遠離半導體晶片CHP的端邊ES的邊設置拉出配線部DWU(第2構成)，可降低施加於焊墊PD與拉出配線部DWU的連接部位之應力的大小(第2構成的應力低減效果)。
如此，本實施形態1的半導體裝置是可藉由上述第1構成與第2構成的相乘效果來有效地抑制在焊墊PD與拉出配線部DWU的連接部位龜裂發生於表面保護膜PAS。
而且，若根據本實施形態1，則可藉由上述的第2構成來縮短形成於半導體晶片CHP的內側領域之積體電路與拉出配線部DWU的連接距離，藉此亦可取得能夠降低連接積體電路與拉出配線部DWU的配線的寄生電阻之優點。
以上，若根據本實施形態1，則可取得一面謀求半導體裝置的性能提升，一面可提升可靠度之顯著的效果。
其次，圖9是以圖6的A-A線切斷的剖面圖。如圖9所示般，在例如由矽所構成的半導體基板1S上形成有半導體元件的一例之場效電晶體Q，在此場效電晶體Q的上方形成有例如由微細的銅配線所構成的精細層FL。而且，在此精細層FL的上方形成有比構成精細層FL的銅配線更寬大之由銅配線所構成的全局層GL。在此全局層GL上是形成有複數的焊墊PD。焊墊PD及全局層GL是經由接觸孔來與在圖7等所示的拉出配線部DWU連接。而且，如圖9所示般，焊墊PD是經由全局層GL及精細 層FL來與形成於半導體基板1S上的場效電晶體Q電性連接。
接著，以能夠覆蓋複數的焊墊PD，且埋入複數的焊墊PD之間的方式，形成表面保護膜PAS。而且，在表面保護膜PAS中形成有開口部OP，從此開口部OP的底部露出焊墊PD的表面的一部分。在從開口部OP露出的焊墊PD的表面連接例如由金線所構成的接線W，包含連接接線W的焊墊PD的表面之表面保護膜PAS上是例如以樹脂MR所覆蓋。
在此，一邊參照圖10及圖11，一邊說明有關本實施形態1的特徵點之一。圖10是模式性地表示關聯技術的複數的焊墊PD間的構成圖，圖11是模式性地表示本實施形態1的複數的焊墊PD間的構成圖。首先，如圖10所示般，在焊墊PD間的間隙形成有表面保護膜PAS，此表面保護膜PAS是例如由以電漿CVD法所形成的氧化矽膜OXF1、及以CVD法所形成的氮化矽膜SNF來構成。此時，焊墊PD的膜厚是以1000~2000nm形成，例如1600nm程度。氧化矽膜OXF1的膜厚是200nm程度，且氮化矽膜SNF的膜厚是600nm程度。因此，焊墊PD的膜厚是形成比將氧化矽膜OXF1的膜厚及氮化矽膜SNF的膜厚加起來的膜厚更厚(1600nm>200nm+600nm=800nm)。由此情形，如圖10所示般，焊墊PD間的間隙是未藉由由氧化矽膜OXF1及氮化矽膜SNF所構成的表面保護膜PAS來完全埋入。此結果，例如，藉由溫度循環試驗的溫 度變化，在覆蓋焊墊PD的樹脂(未圖示)產生膨脹及收縮時，焊墊PD是容易移動於橫方向(水平方向)。這意味圖10所示的關聯技術的焊墊PD是容易因溫度變化而產生「鋁滑動」，且起因於「鋁滑動」而大的應力容易施加於覆蓋焊墊PD的端部的表面保護膜PAS的點、及表面保護膜PAS的膜厚薄的點之相乘因素，容易在表面保護膜PAS發生龜裂。亦即，圖10所示的焊墊PD及表面保護膜PAS的構成，基於抑制「鋁滑動」的發生及龜裂的發生的觀點，存在改善的餘地。
另外，本實施形態1是如上述般將焊墊PD的膜厚形成相當厚。這主要是為了繞拉與焊墊PD同層的配線時謀求低電阻化，或為了緩和藉由探針的檢查探針接觸於焊墊PD下方時的應力，而形成比以往更厚。然而，隨鋁的體積增加，上述的「鋁滑動」會成為更容易發生的狀況，因此需要像本實施形態1那樣的對策。
對於此，本實施形態1是如圖11所示般，以能夠完全埋入焊墊PD間的間隙之方式形成表面保護膜PAS。具體而言，表面保護膜PAS是由：藉由電漿CVD法所形成的氧化矽膜OXF1、及藉由高密度電漿CVD法(HDP：High Density Plasma)所形成的氧化矽膜OXF2、及藉由以TEOS作為原料的電漿CVD法所形成的氧化矽膜OXF3、及藉由CVD法所形成的氮化矽膜SNF來構成。
此時，焊墊PD的膜厚是以1000~2000nm形成，例如1700nm程度，氧化矽膜OXF1的膜厚是200nm程度。 並且，氧化矽膜OXF2的膜厚是900nm程度，氧化矽膜OXF3的膜厚是800nm程度。而且，氮化矽膜SNF的膜厚是例如600nm程度。因此，焊墊PD的膜厚是形成比將氧化矽膜OXF1的膜厚、氧化矽膜OXF2、氧化矽膜OXF3及氮化矽膜SNF的膜厚加起來的膜厚更薄(1700nm<200nm+900nm+800nm+600nm=2500nm)。由此情形，如圖11所示般，焊墊PD間的間隙是藉由由氧化矽膜OXF1、氧化矽膜OXF2、氧化矽膜OXF3及氮化矽膜SNF所構成的表面保護膜PAS來完全埋入。此結果，例如即使因溫度循環試驗的溫度變化，而在覆蓋焊墊PD的樹脂(未圖示)產生膨脹及收縮，焊墊PD還是會藉由埋入間隙的表面保護膜PAS來牢牢地固定，因此焊墊PD不易移動於橫方向(水平方向)。此情形是意味圖11所示的本實施形態1的焊墊PD不易因溫度變化而產生「鋁滑動」，藉此，因「鋁滑動」而作用於表面保護膜PAS的應力也會被緩和。由此情形，若根據本實施形態1，則藉由表面保護膜PAS的膜厚為完全埋入焊墊PD間的間隙的程度變厚的特徵點，焊墊PD的「鋁滑動」不易產生的同時，在表面保護膜PAS不易產生龜裂。亦即，如圖11所示那樣的本實施形態1的焊墊PD及表面保護膜PAS的構成是由抑制「鋁滑動」的發生及龜裂的發生之觀點來看具有優越性。
如此，本實施形態1的特徵點之一是以能夠完全埋入焊墊PD間的間隙之方式形成表面保護膜PAS的點，根據 此特徵點，若利用本實施形態1，則可有效地抑制「鋁滑動」的發生及龜裂的發生，藉此，可提升半導體裝置的可靠度。
其次，圖12是以圖6的B-B線切斷的模式性的剖面圖。如圖12所示般，在半導體晶片CHP的端邊ES的內側設有密封環領域SRR，在密封環領域SRR形成有密封環SRG。而且，密封環領域SRR的內側領域會成為積體電路領域ICR，在此積體電路領域ICR中形成有焊墊PD及與焊墊PD一體形成的拉出配線部DWU。此時，本實施形態1是在密封環SRG的外側未設有虛擬領域，但亦可例如在密封環SRG的外側，半導體晶片CHP的端邊ES側設置虛擬圖案。
另外，在本實施形態所揭示的密封環SRG是在連接多層的配線層之下被形成，與半導體基板1S連接。詳細雖未圖示，但實際與形成於半導體基板1S的阱連接，設為接地電位等的固定電位。另一方面，虛擬圖案是有與密封環SRG同樣可藉由多層的配線層來形成之連接各配線層的情況，也有分離的情況。此虛擬圖案大多是與密封環SRG不同，未被連接至固定電位，成為浮動狀態。
而且，如圖12所示般，形成表面保護膜PAS，而使能夠覆蓋被一體形成的焊墊PD1及拉出配線部DWU。而且，在表面保護膜PAS中形成有開口部OP，從此開口部OP的底部露出焊墊PD的表面的一部分，另一方面，拉出配線部DWU的全體是以表面保護膜PAS所覆蓋。而且， 表面保護膜PAS是覆蓋形成於積體電路領域ICR的外側之密封環領域SRR，延伸至半導體晶片CHP的端邊ES。
另外，在圖12中，形成於積體電路領域ICR的焊墊PD及形成於拉出配線部DWU的下層的配線構造及裝置構造是基本上與圖9同樣，因此省略。並且，在圖12中，與焊墊PD連接的接線、及覆蓋表面保護膜PAS的樹脂的圖示也省略。
<變形例>
本實施形態1的半導體裝置是如上述般構成，以下是說明有關實施形態1的變形例。
圖13是擴大顯示本變形例的半導體晶片CHP的一部分的平面圖。在圖13中，本變形例的特徵點是拉出配線部DWU會與構成各複數的焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊連接，且在此拉出配線部DWU與焊墊PD的連接部位設有傾斜部SLP的點。藉此，若根據本變形例，則與實施形態1同樣，在焊墊PD與拉出配線部DWU的連接部位，可有效地抑制在表面保護膜PAS發生龜裂。
例如，若根據本發明者的檢討，則施加於被覆構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊的被覆領域之應力會有相對性變大的傾向。亦即，如圖13所示般，在構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設有拉出配線部DWU時， 在最接近半導體晶片CHP的端邊ES的邊設有容易發生龜裂之焊墊PD與拉出配線部DWU的連接部位。此情況，因為可想像在焊墊PD與拉出配線部DWU的連接部位龜裂發生於表面保護膜PAS，因此就通常的常識而言，在構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設置拉出配線部DWU的構成，由抑制龜裂的發生的觀點來看不易被採用。
可是，本變形例是在拉出配線部DWU與焊墊PD的連接部位設置傾斜部SLP的結果，即使在構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設置拉出配線部DWU，還是可抑制在焊墊PD與拉出配線部DWU的連接部位容易發生的龜裂。亦即，本變形例是藉由在拉出配線部DWU與焊墊PD的連接部位設置傾斜部SLP的構成，可抑制在焊墊PD與拉出配線部DWU的連接部位之龜裂的發生，因此在構成焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設置拉出配線部DWU的構成也被容許。亦即，本變形例是由防止龜裂的觀點來看，即使為原來未被採用那樣的拉出配線部DWU的配置，還是可藉由採用在拉出配線部DWU與焊墊PD的連接部位設置傾斜部SLP的技術思想而成為可能。
此結果，若根據本變形例，則可一邊抑制拉出配線部DWU與焊墊PD的連接部位之龜裂的發生，一邊提升配置拉出配線部DWU的自由度。亦即，若根據本變形例，則可提升與焊墊PD一體形成的拉出配線部DWU的配置位 置的自由度之結果，半導體晶片CHP全體的佈局配置的自由度也可提高。這意味若根據本變形例，則可設計不被以往的限制所束縛之嶄新的佈局配置，藉此可提升半導體裝置的設計自由度。
<半導體裝置的製造方法>
其次，一邊參照圖面，一邊說明有關本實施形態1的半導體裝置的製造方法。圖14是表示半導體晶圓WF的佈局構成的平面圖。如圖14所示般，半導體晶圓WF是呈大致圓盤形狀，在內部領域具有複數的晶片領域CR。在各複數的晶片領域CR中形成有以場效電晶體為代表的半導體元件及多層配線層，該等的複數的晶片領域CR是藉由畫線領域SCR來區劃。在本實施形態1中，如圖14所示般，準備具有矩形形狀的晶片領域CR及區劃晶片領域CR的畫線領域SCR之半導體晶圓(半導體基板)WF。在此階段，在半導體晶圓WF的各複數的晶片領域CR中形成有以場效電晶體為代表的半導體元件，在此半導體元件的上方，例如藉由鑲嵌法來形成由銅配線所構成的多層配線層。而且，以下的工程是由在各複數的晶片領域CR中，在多層配線層的最上層形成焊墊的工程來說明。
首先，如圖15所示般，在層間絕緣膜IL上形成由：屏障導體膜BCF1、及形成於屏障導體膜BCF1上的鋁膜AF、及形成於鋁膜AF上的屏障導體膜BCF2所構成的層 疊膜。屏障導體膜BCF1是例如由鈦膜及氮化鈦膜的層疊膜所形成，例如可藉由使用濺射法來形成。並且，鋁膜AF是由以鋁為主成分的膜所形成，例如可藉由使用濺射法來形成。而且，屏障導體膜BCF2是例如由氮化鈦膜所形成，例如可藉由使用濺射法來形成。另外，亦可以鈦及氮化鈦的層疊膜所形成。在此，例如，屏障導體膜BCF1的膜厚是110nm程度(鈦膜的膜厚(50nm)+氮化鈦膜的膜厚(60nm))，鋁膜AF的膜厚是1500nm程度。並且，屏障導體膜BCF2的膜厚(氮化鈦膜的膜厚)是75nm程度。
接著，如圖16(a)及圖16(b)所示般，藉由使用光微影技術及蝕刻技術，使由屏障導體膜BCF1、鋁膜AF及屏障導體膜BCF2所構成的層疊膜圖案化。藉由此層疊膜的圖案化，沿著晶片領域與畫線領域的境界線，在晶片領域內，一體形成矩形形狀的焊墊PD、及設在焊墊PD的拉出配線部DWU、及設在焊墊PD與拉出配線部DWU的連接部位之傾斜部SLP。此時，焊墊PD、拉出配線部DWU及傾斜部SLP是由同一的層疊膜所形成，因此焊墊PD的高度、拉出配線部DWU的高度與傾斜部SLP高度是成為大致同一的高度。
其次，如圖17(a)及圖17(b)所示般，以能夠覆蓋焊墊PD、拉出配線部DWU及傾斜部SLP的方式，在層間絕緣膜IL上形成氧化矽膜OXF1。此氧化矽膜OXF1是例如可藉由電漿CVD法(Chemical Vapor Deposition) 來形成，氧化矽膜OXF1的膜厚是200nm程度。接著，在氧化矽膜OXF1上形成氧化矽膜OXF2。氧化矽膜OXF2是例如可藉由具有膜的蝕刻及膜的成膜同時進行的特性之高密度電漿CVD法來形成，氧化矽膜OXF2的膜厚是900nm程度。然後，在氧化矽膜OXF2上形成氧化矽膜OXF3。氧化矽膜OXF3是例如可藉由以TEOS作為原料的電漿CVD法來形成，氧化矽膜OXF3的膜厚是800nm程度。而且，在氧化矽膜OXF3上形成氮化矽膜SNF。氮化矽膜SNF是例如可藉由使用CVD法來形成。如此一來，可形成由氧化矽膜OXF1、氧化矽膜OXF2、氧化矽膜OXF3及氮化矽膜SNF所構成的表面保護膜PAS，而使能夠覆蓋焊墊PD、拉出配線部DWU及傾斜部SLP。
此時，在本實施形態1中，由於表面保護膜PAS的膜厚會形成比焊墊PD的膜厚更厚，因此焊墊PD間的間隙是藉由由氧化矽膜OXF1、氧化矽膜OXF2、氧化矽膜OXF3及氮化矽膜SNF所構成的表面保護膜PAS來完全埋入。
接著，如圖18(a)及圖18(b)所示般，藉由使用光微影技術及蝕刻技術，在表面保護膜PAS形成露出焊墊PD的表面的一部分之開口部OP。另一方面，露出拉出配線部DWU及傾斜部SLP的開口部是不被形成，拉出配線部DWU的表面及傾斜部SLP的表面是維持以表面保護膜PAS所覆蓋的狀態。然後，如圖19(a)及圖19(b)所示般，藉由蝕刻從開口部OP露出的焊墊PD的表面， 除去從開口部OP露出的焊墊PD的表面所形成的屏障導體膜(氮化鈦膜)。藉此，從開口部OP露出鋁膜。
如此一來，可在多層配線層的最上層形成焊墊PD。具體而言，圖20是形成焊墊PD之後的圖，顯示端邊ES(在此階段是境界線)的境界領域附近的剖面模式圖。在圖20中，在畫線領域SCR的內側形成有密封環領域SRR及積體電路領域ICR。在密封環領域SRR中形成有密封環SRG。此密封環SRG是以和被形成於積體電路領域ICR的多層配線(在圖20中未圖示)同一工程形成。而且，在積體電路領域ICR中是在最上層形成有焊墊PD。
其次，一邊參照流程圖，一邊說明有關此後的工程。圖21是表示在半導體晶圓形成積體電路之後，例如製造由QFP封裝所構成的半導體裝置的工程的流程的流程圖。
首先，分別在半導體晶圓的複數的晶片領域形成積體電路之後，沿著畫線領域，切割半導體晶圓(圖21的S101)。藉此，複數的晶片領域會被小片化，而可取得形成有積體電路的半導體晶片。而且，在導線架所形成的晶片搭載部搭載半導體晶片之後(圖21的S102)，以接線來連接被形成於半導體晶片的焊墊與內導線(圖21的S103)。然後，以樹脂來密封晶片搭載部、半導體晶片、接線、內導線(圖21的S104)。而且，將形成於導線架的堤壩(Dam)切斷之後(圖21的S105)，在從樹脂露出的外導線的表面形成電鍍膜(圖21的S106)。接著， 在樹脂的表面形成標記之後(圖21的S107)，將從樹脂突出的外導線成形(圖21的S108)。如此製造半導體裝置之後，實施電性特性檢查(圖21的S109)。而且，對半導體裝置實施溫度循環試驗(圖21的S110)，被判斷成良品的半導體裝置會當作製品被出貨。
(實施形態2)
前述實施形態1是針對起因於焊墊PD與拉出配線部DWU的連接部位為直角，而在連接部位的表面保護膜PAS發生龜裂CLK之第1因素下工夫的技術思想進行說明。本實施形態2是除了在前述實施形態1說明的技術思想外，還針對起因於以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬小，而容易在表面保護膜PAS發生龜裂CLK之第2因素下工夫的技術思想進行說明。
圖22是擴大顯示本實施形態2的半導體晶片CHP的一部分的平面圖。在圖22中，本實施形態2的特徵點是開口部OP的中心位置對於複數的焊墊PD的各中心位置，偏移至半導體晶片CHP的內側方向(中心方向)的點。
藉此，如圖22所示般，覆蓋構成各複數的焊墊PD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的寬是比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。這意味可相對性擴大被覆構成焊墊 PD的複數的邊之中起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力最容易施加的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，所謂相對性擴大被覆領域CVR2的寬(Y方向的寬)是意味對於應力的龜裂耐性會提升，因此若根據本實施形態2的半導體裝置，則可抑制覆蓋最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的龜裂的發生。亦即，若根據本實施形態2，則藉由在拉出配線部DWU與焊墊PD的連接部位設置傾斜部SLP，可抑制連接部位之龜裂的發生，且可取得能夠抑制覆蓋最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的龜裂的發生之效果。亦即，本實施形態2的技術思想是對於上述第1因素及第2因素下工夫，有效地抑制第1因素及第2因素的相乘因素之結果，可提供一種具有優良的龜裂耐性之可靠度高的半導體裝置。
而且，如圖22所示般，本實施形態2是著眼於複數的焊墊PD之中最接近半導體晶片CHP的角部CNR的焊墊PD1。具體而言，如圖22所示般，在最接近半導體晶片CHP的角部CNR的焊墊PD1中，覆蓋構成焊墊PD1的複數的邊之中最接近半導體晶片CHP的角部的邊之表面保護膜PAS的被覆領域CVR3的寬也比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。
藉此，本實施形態2是在最接近半導體晶片CHP的角部CNR的焊墊PD1中，可相對性擴大被覆起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力容易變大的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，不只於此，本實施形態2是被覆最接近應力容易變大的角部CNR的邊之被覆領域CVR3的寬也可相對性擴大。此結果，本實施形態2是在被配置於半導體晶片CHP的角部CNR的位置之焊墊PD1中，特別是龜裂耐性會提升。
另外，作為實現使開口部OP的中心位置對於複數的焊墊PD的各中心位置，偏移至半導體晶片CHP的內側方向(中心方向)的構成之手段，是可思考一邊維持焊墊PD的大小(面積)，一邊縮小開口部OP的大小之第1手段、及一邊維持開口部OP的大小(面積)，一邊擴大焊墊PD的大小之第2手段。例如，作為第1手段的優點，是可舉因為焊墊PD的大小被維持，所以不用擴大配列複數的焊墊PD的間隔(間距)，可實現本實施形態2的技術思想的點。此情況，例如，可取得能夠一邊抑制半導體晶片的增大，一邊實現本實施形態2的技術思想之優點。
另一方面，作為第2手段的優點，是可舉因為開口部OP的大小被維持，所以不會有損及被連接至從開口部OP露出的焊墊PD的表面之接線的連接可靠度的情形，可實現本實施形態2的技術思想的點。此情況，例如，可取得不影響半導體裝置的可靠度(特別是接線的連接可靠 度)，可實現本實施形態2的技術思想之優點。
本實施形態2的半導體裝置的製造方法是基本上與前述實施形態1的半導體裝置的製造方法同樣。但，在本實施形態2的半導體裝置的製造方法中，在表面保護膜PAS中形成露出複數的焊墊PD的各表面的一部分的開口部OP之工程中，使用光微影技術及蝕刻技術的圖案化會被變更。具體而言，開口部OP的圖案化工程是被實施成：開口部OP的中心位置對於複數的焊墊PD的各中心位置，偏移至晶片領域的內側方向(中心方向)。亦即，開口部OP的圖案化工程是被實施成：覆蓋構成各複數的焊墊PD的複數的邊之中最接近境界線的邊之表面保護膜PAS的被覆領域CVR2的寬會比覆蓋最遠離境界線的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。
而且，本實施形態2的開口部OP的圖案化工程是實施成：在複數的焊墊PD之中最接近晶片領域的角部CNR的焊墊PD1中，覆蓋構成焊墊PD1的複數的邊之中最接近晶片領域的角部CNR的邊之表面保護膜PAS的被覆領域CVR3的寬也比覆蓋最遠離境界線的邊之表面保護膜PAS的被覆領域CVR1的寬更寬。
(實施形態3)
在前述實施形態1及前述實施形態2是說明有關沿著半導體晶片CHP的端邊ES來將複數的焊墊PD配置成1列的構成例，但在本實施形態3是說明有關沿著半導體晶 片CHP的端邊ES來將複數的焊墊PD配置成複數列(例如2列)的構成例。
圖23是擴大顯示本實施形態3的半導體晶片CHP的一部分的平面圖。在圖23中，沿著半導體晶片CHP的端邊ES來配置2列複數的焊墊。具體而言，複數的焊墊是包含：在接近半導體晶片CHP的端邊ES的側，沿著端邊ES而配置的複數的外側焊墊OPD、及在遠離半導體晶片CHP的端邊ES的側，沿著端邊ES而配置的複數的內側焊墊IPD。例如，在圖23中顯示被配置成2列的外側焊墊OPD及內側焊墊IPD是以所謂的交錯配置所配置的例子。在此是在離端邊ES的距離近的第1列配置外側焊墊OPD，在離端邊ES的距離遠的第2列配置內側焊墊IPD。
如圖23所示般，複數的內側焊墊IPD是以能夠和構成各複數的內側焊墊IPD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊連接之方式設置拉出配線部DWU，且在各複數的內側焊墊IPD與拉出配線部DWU的連接部位設有傾斜部SLP(IN)。
另一方面，複數的外側焊墊OPD是以能夠和構成各複數的外側焊墊OPD的複數的邊之中最遠離半導體晶片CHP的端邊ES的邊連接之方式設有拉出配線部DWU。而且，在各複數的外側焊墊OPD與拉出配線部DWU的連接部位設有傾斜部SLP(OUT)。
在此，例如，與內側焊墊IPD一體設置的傾斜部SLP (IN)的形狀或大小是與外側焊墊OPD一體設置的傾斜部SLP(OUT)的形狀或大小相同。
如此，本實施形態3是在以交錯配置所配置的外側焊墊OPD及內側焊墊IPD皆於與拉出配線部DWU的連接部位設有傾斜部SLP(OUT)或傾斜部SLP(IN)。藉此，在本實施形態3中也可抑制在藉由表面保護膜PAS來被覆外側焊墊OPD的一部分的被覆領域或藉由表面保護膜PAS來被覆內側焊墊IPD的一部分的被覆領域發生龜裂。亦即，在前述實施形態1所說明的技術思想是不僅可適用在被配置成1列的複數的焊墊PD，像本實施形態3那樣，例如在以交錯配置為代表之配置成複數列的複數的內側焊墊IPD或複數的外側焊墊OPD也可適用。
<變形例1>
在實施形態3是說明有關如圖23所示般，和內側焊墊IPD一體設置的傾斜部SLP(IN)的形狀或大小是與和外側焊墊OPD一體設置的傾斜部SLP(OUT)的形狀或大小形成相同的例子，但在本變形例1是說明有關傾斜部SLP(IN)的大小與傾斜部SLP(OUT)的大小相異的例子。
圖24是擴大顯示本變形例1的半導體晶片CHP的一部分的平面圖。在圖24中，本變形例1是和內側焊墊IPD一體設置的傾斜部SLP(IN)的大小(面積)會比和外側焊墊OPD一體設置的傾斜部SLP(OUT)的大小 (面積)更大。換言之，和外側焊墊OPD一體設置的傾斜部SLP(OUT)的尺寸是比和內側焊墊IPD一體設置的傾斜部SLP(IN)的尺寸更小。
以下，說明有關此理由。若根據本發明者的檢討，則可知施加於被覆構成焊墊的複數的邊之中最接近半導體晶片CHP的端邊ES的邊的被覆領域之應力有相對性變大的傾向。基於此點，若著眼於圖24所示的內側焊墊IPD，則在內側焊墊IPD中，是在構成內側焊墊IPD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊設有拉出配線部DWU。因此，在內側焊墊IPD中，是在最接近應力容易變大的半導體晶片CHP的端邊ES的邊存在內側焊墊IPD與拉出配線部DWU的連接部位。這意味內側焊墊IPD是在相對性應力變大之處存在內側焊墊IPD與拉出配線部DWU的連接部位，龜裂容易發生在被覆此連接部位的表面保護膜PAS的被覆領域。於是，在本變形例1中，基於充分抑制在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂發生的觀點，在此連接部位設置大尺寸的傾斜部SLP(IN)。亦即，因為可想像傾斜部SLP(IN)的尺寸越大，越可抑制在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂的發生，所以在內側焊墊IPD與拉出配線部DWU的連接部位設置尺寸大的傾斜部SLP(IN)。藉此，即使在內側焊墊IPD與拉出配線部DWU的連接部位施加相對性大的應力時，還是可以充分地抑制在此連接部位之龜裂的發生。
另一方面，若著眼於圖24所示的外側焊墊OPD，則在外側焊墊OPD中，是在構成外側焊墊OPD的複數的邊之中最遠離半導體晶片CHP的端邊ES的邊設有拉出配線部DWU。因此，在外側焊墊OPD中，是在最遠離假想應力不會相對性變大的半導體晶片CHP的端邊ES的邊存在外側焊墊OPD與拉出配線部DWU的連接部位。此意味外側焊墊OPD是在相對性應力不易變大之處，存在外側焊墊OPD與拉出配線部DWU的連接部位，可想像龜裂不易發生在被覆此連接部位的表面保護膜PAS的被覆領域。於是，本變形例1是考慮在外側焊墊OPD與拉出配線部DWU的連接部位之龜裂的發生比在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂的發生更難成為問題，而在外側焊墊OPD與拉出配線部DWU的連接部位設置尺寸小的傾斜部SLP(OUT)。亦即，可想像即使傾斜部SLP(OUT)的尺寸小，還是可抑制在外側焊墊OPD與拉出配線部DWU的連接部位之龜裂的發生，因此在外側焊墊OPD與拉出配線部DWU的連接部位設置尺寸小的傾斜部SLP(OUT)。此結果，本變形例1是實現與內側焊墊IPD一體設置的傾斜部SLP(IN)的尺寸會比與外側焊墊OPD一體設置的傾斜部SLP(OUT)的尺寸更大的構成。此構成也是可抑制在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂的發生，且可抑制在外側焊墊OPD與拉出配線部DWU的連接部位之龜裂的發生。
<變形例2>
本變形例2是說明有關與內側焊墊IPD一體設置傾斜部SLP(IN)，另一方面在外側焊墊OPD與拉出配線部DWU的連接部位不設傾斜部的例子。
圖25是擴大顯示本變形例2的半導體晶片CHP的一部分的平面圖。例如在上述變形例1所說明般，在外側焊墊OPD中，是在構成外側焊墊OPD的複數的邊之中最遠離半導體晶片CHP的端邊ES的邊設有拉出配線部DWU。此情況，在外側焊墊OPD中，由於可想像施加於外側焊墊OPD與拉出配線部DWU的連接部位之應力的大小比較小，因此可推測在被覆此連接部位的表面保護膜PAS的被覆領域不易發生龜裂。於是，本變形例2是更考慮在外側焊墊OPD與拉出配線部DWU的連接部位之龜裂的發生比在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂的發生更難成為問題的點，而以在外側焊墊OPD與拉出配線部DWU的連接部位不設傾斜部的方式構成。在如此構成的本變形例2中也是在內側焊墊IPD中一體設置傾斜部SLP(IN)，因此可充分抑制在內側焊墊IPD與拉出配線部DWU的連接部位之龜裂的發生。
(實施形態4)
本實施形態4是與前述實施形態3同樣，以沿著半導體晶片CHP的端邊ES來交錯配置複數的焊墊的構成例為前提，而且還針對起因於以表面保護膜PAS所覆蓋的焊 墊的被覆領域的寬小，而容易在表面保護膜PAS發生龜裂之第2因素也下工夫的技術思想進行說明。
圖26是擴大顯示本實施形態4的半導體晶片CHP的一部分的平面圖。在圖26中，本實施形態4是以交錯配置為前提，在構成交錯配置的複數的內側焊墊IPD中，開口部OP的中心位置是與各複數的內側焊墊IPD的中心位置一致。相對於此，在構成交錯配置的複數的外側焊墊OPD中，開口部OP的中心位置對於複數的外側焊墊OPD的各中心位置，偏移至半導體晶片CHP的內側方向(中心方向)。
藉此，如圖26所示般，覆蓋構成各複數的外側焊墊OPD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的寬是比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。指意味可相對性地擴大被覆構成外側焊墊OPD的複數的邊之中起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力最容易施加的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，所謂相對性擴大被覆領域CVR2的寬(Y方向的寬)是意味對於應力的龜裂耐性會提升，因此若根據本實施形態4的半導體裝置，則在外側焊墊OPD中，可抑制覆蓋最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2之龜裂的發生。亦即，若根據本實施形態4，則與前述實施形態 3同樣，藉由在外側焊墊OPD與拉出配線部DWU的連接部位設置傾斜部SLP(OUT)，且在內側焊墊IPD與拉出配線部DWU的連接部位設置傾斜部SLP(IN)，可抑制在連接部位之龜裂的發生。而且，在本實施形態4中，如圖26所示般，可相對性擴大外側焊墊OPD的被覆領域CVR2的寬(Y方向的寬)之結果，覆蓋最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2之龜裂的發生也可抑制。
而且，如圖26所示般，本實施形態4是著眼於複數的外側焊墊OPD之中最接近半導體晶片CHP的角部CNR的外側焊墊OPD1。具體而言，如圖26所示般，在最接近半導體晶片CHP的角部CNR的外側焊墊OPD1中，覆蓋構成外側焊墊OPD1的複數的邊之中最接近半導體晶片CHP的角部的邊之表面保護膜PAS的被覆領域CVR3的寬也比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。
藉此，本實施形態4是在最接近半導體晶片CHP的角部CNR的外側焊墊OPD1中，可相對性擴大被覆起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力容易變大的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，不只於此，本實施形態4是被覆最接近應力容易變大的角部CNR的邊之被覆領域CVR3的寬也可相對性擴大。此結果，本實施形態4是在被配置於最接近半導體晶片CHP的角部 CNR的位置之外側焊墊OPD1中，特別可提升龜裂耐性。
<變形例>
其次，說明有關實施形態4的變形例。實施形態4是著眼於外側焊墊OPD，針對起因於以表面保護膜PAS所覆蓋的外側焊墊OPD的被覆領域的寬小，而容易在表面保護膜PAS發生龜裂之第2因素也下工夫的例子進行說明。本變形例是亦更著眼於內側焊墊IPD，針對對於內側焊墊IPD也對第2因素下工夫的例子進行說明。亦即，實施形態4是在接近半導體晶片CHP的端邊ES的外側焊墊OPD中，可想像上述第2因素會表面化，因此首先說明對於外側焊墊OPD，對第2因素下工夫的例子。而且，就本變形例而言，內側焊墊IPD是比外側焊墊OPD更離開半導體晶片CHP的端邊ES，因此可想像對於上述第2因素的影響比外側焊墊OPD更少，但考慮多少受到第2因素的影響的可能性。亦即，本變形例是基於謀求半導體裝置的可靠度更進一步提升的觀點，對於內側焊墊IPD也對第2因素下工夫。
圖27是擴大顯示本變形例的半導體晶片CHP的一部分的平面圖。在圖27中，本變形例是以交錯配置為前提，不僅構成交錯配置的複數的外側焊墊OPD，連在內側焊墊IPD也是開口部OP的中心位置對於複數的內側焊墊IPD的各中心位置，偏移至半導體晶片CHP的內側方向(中心方向)的點具有特徵點。
藉此，如圖27所示般，覆蓋構成各複數的內側焊墊IPD的複數的邊之中最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的寬是比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。這意味可相對性擴大被覆構成內側焊墊IPD的複數的邊之中起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力最容易施加的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，所謂相對性擴大被覆領域CVR2的寬(Y方向的寬)是意味對於應力的龜裂耐性會提升，因此若根據本變形例的半導體裝置，則在內側焊墊IPD中，可抑制覆蓋最接近半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR2的龜裂的發生。
而且，如圖27所示般，本變形例是著眼於複數的內側焊墊IPD之中，最接近半導體晶片CHP的角部CNR之內側焊墊IPD1。具體而言，如圖27所示般，在最接近半導體晶片CHP的角部CNR的內側焊墊IPD1中，覆蓋構成內側焊墊IPD1的複數的邊之中最接近半導體晶片CHP的角部的邊之表面保護膜PAS的被覆領域CVR3的寬也比覆蓋最遠離半導體晶片CHP的端邊ES的邊之表面保護膜PAS的被覆領域CVR1的寬更廣。
藉此，本變形例是可相對性擴大最接近半導體晶片CHP的角部CNR之內側焊墊IPD1中，被覆起因於溫度變化所產生的樹脂(未圖示)的膨脹及收縮之應力容易變大 的邊(最接近半導體晶片CHP的端邊ES的邊)之被覆領域CVR2的寬(Y方向的寬)。而且，不只於此，本變形例是被覆最接近應力容易變大的角部CNR的邊之被覆領域CVR3的寬也可相對性擴大。此結果，本變形例是在被配置於最接近半導體晶片CHP的角部CNR的位置之內側焊墊IPD1中，特別可提升龜裂耐性。
若如此根據本變形例，則不僅外側焊墊OPD，在內側焊墊IPD也對第2因素下工夫。此結果，若根據本變形例，則在以交錯配置所配置的複數的外側焊墊OPD及複數的內側焊墊IPD的雙方，可提升對第1因素及第2因素的龜裂耐性，藉此可謀求半導體裝置更進一步的可靠度提升。
(實施形態5)
本實施形態5是說明有關對上述第3因素下工夫的技術思想。亦即，本實施形態5是說明相對於以表面保護膜PAS所覆蓋的焊墊PD的被覆領域的寬(Y方向的寬)，與被覆領域的寬正交的方向的線部分(焊墊PD的1邊的一部分)的長度(X方向的長度)變長，因此容易發生焊墊PD的一部分偏移的「鋁滑動」或容易在表面保護膜PAS發生龜裂CLK的點下工夫。
圖28是表示本實施形態5的焊墊PD的模式性的構成的平面圖。在圖28中，與焊墊PD一體設有拉出配線部DWU。此時，拉出配線部DWU的寬(X方向的寬)形 成比構成焊墊PD的複數的邊之中連接拉出配線部DWU的邊的長度更短。而且，拉出配線部DWU的寬的中心位置是對於構成焊墊PD的複數的邊之中連接拉出配線部DWU的邊的中心位置偏離。
如此構成的本實施形態5的焊墊PD是如圖28所示般，拉出配線部DWU的一方的一側是成為拉出配線部DWU所連接的邊之中不與拉出配線部DWU接觸的線部分的長度長的側(長線部分側)(圖28的拉出配線部DWU的左側)。另一方面，拉出配線部DWU的另一方的一側是成為拉出配線部DWU所連接的邊之中不與拉出配線部DWU接觸的線部分的長度短的側(短線部分側)(圖28的拉出配線部DWU的右側)。
如此構成的本實施形態5的焊墊PD，特別是在長線部分側的邊的彎曲會因樹脂(未圖示)的膨脹及收縮(起因於溫度變化)而變大。此結果，在長線部分側「鋁滑動」或龜裂的發生表面化之虞變高。
於是，本實施形態5是以在拉出配線部DWU的兩側設置傾斜部為前提，設在拉出配線部DWU的一方的一側(長線部分側)的傾斜部SLP1的形狀、及設在拉出配線部DWU的另一方的一側(短線部分側)的傾斜部SLP2的形狀會形成非對稱。
具體而言，如圖28所示般，設在拉出配線部DWU的一方的一側(長線部分側)的傾斜部SLP1的尺寸是比設在拉出配線部的另一方的一側(短線部分側)的傾斜部 SLP2的尺寸更大。而且，例如圖28所示般，設在拉出配線部DWU的一方的一側(長線部分側)的傾斜部SLP1的形狀是成為梯形形狀，設在拉出配線部DWU的另一方的一側(短線部分側)的傾斜部SLP2的形狀是成為三角形形狀。
藉此，由於設在可想像邊的彎曲會變大的長線部分側之傾斜部SLP的尺寸大，因此可抑制在長線部分側的彎曲。此結果，若根據本實施形態5，則可有效地抑制因長線部分側的彎曲而表面化之「鋁滑動」或龜裂的發生。
特別是根據本發明者的檢討，在圖28中，將覆蓋構成焊墊PD的複數的邊之中連接拉出配線部DWU的邊之表面保護膜PAS的被覆領域的寬(Y方向的寬)設為a1，且將表面保護膜PAS的被覆領域的寬(X方向的寬)設為b1時，符合b1/a1<3的關係時，發現可充分地抑制藉由起因於樹脂的膨脹及收縮之應力而焊墊PD的邊的彎曲。並且，將傾斜部SLP1的梯形形狀的高度(Y方向)設為a2，將傾斜部SLP1的梯形形狀的底邊的長度設為b2時，符合b2/a2<3的關係，基於同樣的理由是最理想。而且，符合(b2/a2)+(b1/a1)<3是更理想。
<變形例1>
如在實施形態5所說明般，由防止因長線部分側的彎曲而表面化之「鋁滑動」或龜裂發生的觀點來看，最好將設在拉出配線部DWU的一方的一側(長線部分側)的傾 斜部SLP1的尺寸形成比設在拉出配線部的另一方的一側(短線部分側)的傾斜部SLP2的尺寸更大。
但，將傾斜部SLP1的形狀設為梯形形狀，且將傾斜部SLP2的形狀設為三角形形狀，只不過是其一例，例如圖29所示般，亦可將設在拉出配線部DWU的一方的一側(長線部分側)的傾斜部SLP1的形狀設為第1三角形形狀，且將設在拉出配線部DWU的另一方的一側(短線部分側)的傾斜部SLP2的形狀設為第2三角形形狀。
此時，將覆蓋構成焊墊PD的複數的邊之中連接拉出配線部DWU的邊之表面保護膜PAS的被覆領域的寬(Y方向的寬)設為a1，且將表面保護膜PAS的被覆領域的寬(X方向的寬)設為b1時，符合b1/a1<3的關係，由確實防止因長線部分側的彎曲而表面化之「鋁滑動」或龜裂的發生的觀點來看是最理想。並且，將傾斜部SLP1的第1三角形形狀的高度(Y方向)設為a2，且將傾斜部SLP1的第1三角形形狀的底邊(X方向)的長度設為b2時，符合b2/a2<3的關係，基於同樣的理由是最理想。而且，符合(b2/a2)+(b1/a1)<3是更理想。
<變形例2>
又，亦可將上述圖28及圖29所揭示的技術適用在前述實施形態3所記載的圖23、圖24及圖25。亦即，如圖23般，亦可將上述的傾斜部SLP1及傾斜部SLP2形成於交錯配置的第1列及第2列。又，如圖24般，亦可將形 成於交錯配置的第2列的傾斜部SLP1及傾斜部SLP2的尺寸形成比形成於交錯配置的第1列的傾斜部SLP1及傾斜部SLP2的尺寸更大。又，如圖25般，亦可將傾斜部SLP1及傾斜部SLP2只形成於交錯配置的第2列，在第1列是未被形成。又，亦可將上述圖28及圖29所揭示的技術適用在前述的實施形態4。
(實施形態6)
本實施形態6是以和焊墊PD一體設置的拉出配線部DWU存在複數之構成為前提，說明有關對於此前提構成，適用對第1因素下工夫的技術思想的例子。
圖30是擴大顯示本實施形態6的半導體晶片CHP的一部分的平面圖。在圖30中，例如以交錯配置所配置的複數的外側焊墊OPD及複數的內側焊墊IPD之中，在複數的外側焊墊OPD之中的外側焊墊OPD2是與外側焊墊OPD2一體設有拉出配線部DWU1及拉出配線部DWU2。這是例如為了確保流至外側焊墊OPD2的電流量而被實施的佈局構成的一例。亦即，例如流動於外側焊墊OPD2的電流量大，僅單一的拉出配線部DWU1難以對應時，藉由與外側焊墊OPD2一體設置拉出配線部DWU1及拉出配線部DWU2，在電流量大時也可對應。另外，雖未圖示，但實際在拉出配線部DWU2中與拉出配線部DWU1同樣設有往下層配線的接觸孔，與設在積體電路領域的場效電晶體Q電性連接。
並且，如此的拉出配線部DWU2是在2個的外側焊墊OPD間更設置焊墊的空間沒有時或需要排列2個電源等的具有同機能的焊墊OPD時，謀求晶片面積的縮小的點為有效。
具體而言，如圖30所示般，外側焊墊OPD2是呈長方形形狀，與外側焊墊OPD2連接的複數的拉出配線部是由：與外側焊墊OPD2的短邊連接的拉出配線部DWU1、及與外側焊墊OPD2的長邊連接的拉出配線部DWU2所構成。此情況，在外側焊墊OPD2與拉出配線部DWU1的連接部位設有傾斜部SLP(OUT)，且在外側焊墊OPD2與拉出配線部DWU2的連接部位也設有傾斜部SLP(OUT)。
在如此構成的本實施形態6的外側焊墊OPD2中也可抑制在外側焊墊OPD2與拉出配線部DWU1的連接部位之龜裂的發生，且在外側焊墊OPD2與拉出配線部DWU2的連接部位也可抑制龜裂的發生。
又，本實施形態6是例示在外側焊墊OPD2形成拉出配線部DWU1及拉出配線部DWU2的雙方時，但不限於此，例如即使只在外側焊墊OPD2形成拉出配線部DWU2時，也可取得同樣的效果。
並且，本實施形態6是以交錯配置的例子來表示，但如前述的實施形態1及實施形態2那樣，即使焊墊為僅1列的情況也可適用。亦即，在前述的實施形態1~5也可適用本實施形態6所揭示的技術。
(實施形態7)
在本實施形態7是說明有關圖11所揭示的表面保護膜PAS之中，變更氮化矽膜SNF的開口部的位置的例子。
圖31是焊墊PD的平面圖，圖32是表示焊墊PD的剖面圖。本實施形態7是在形成氧化矽膜OXF1、氧化矽膜OXF2、氧化矽膜OXF3之後，以光阻膜作為遮罩來圖案化，藉此形成開口部OP1。另外，屏障導體膜BCF2也在同工程被蝕刻，從開口部OP1露出鋁膜AF。然後，形成氮化矽膜SNF，另外藉由圖案化，在開口部OP1的內側形成開口部OP2。
本實施形態7是在開口部OP1中，可藉由氮化矽膜SNF來覆蓋氧化矽膜OXF1、氧化矽膜OXF2、氧化矽膜OXF3及屏障導體膜BCF2的側面。因此，在使用氮化鈦作為屏障導體膜BCF2時，可防止氮化鈦被氧化。一旦氮化鈦被氧化，則其體積會膨脹，應力會施加於其上的表面保護膜PAS。其結果，擔心龜裂容易發生於氮化矽膜SNF。因此，本實施形態7是藉由氮化矽膜SNF來覆蓋屏障導體膜BCF2的側面，藉此可防止龜裂的發生。
另外，在本實施形態7所揭示的技術是當然可適用在前述的實施形態1~6。該情況，本實施形態7的開口部OP2是相當於前述的實施形態1~6所示的開口部OP。
以上，根據其實施形態具體說明本發明者的發明，但 本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍組合實施。
前述實施形態是包含以下的形態。
(附記1)
一種半導體裝置，其係具備矩形形狀的半導體晶片，前述半導體晶片係具有：(a)沿著前述半導體晶片的端邊而配置之複數的焊墊；(b)分別設在前述複數的焊墊之拉出配線部；及(c)設在各前述複數的焊墊與前述拉出配線部的連接部位之傾斜部，前述拉出配線部的寬係比構成各前述複數的焊墊的複數的邊之中連接前述拉出配線部的邊的長度更短，前述拉出配線部的寬的中心位置係對於構成各前述複數的焊墊的複數的邊之中連接前述拉出配線部的邊的中心位置偏移。
(附記2)
如附記1記載的半導體裝置，其中，在前述拉出配線部的兩側設有前述傾斜部。
(附記3)
如附記2記載的半導體裝置，其中，設在前述拉出配 線部的一方的一側之前述傾斜部的形狀與設在前述拉出配線部的另一方的一側之前述傾斜部的形狀為非對稱。
(附記4)
如附記3記載的半導體裝置，其中，前述拉出配線部的一方的一側為連接前述拉出配線部的邊之中不與的前述拉出配線部接觸的線部分的長度長的側，前述拉出配線部的另一方的一側為連接前述拉出配線部的邊之中不與前述拉出配線部接觸的線部分的長度短的側，設在前述拉出配線部的一方的一側之前述傾斜部的尺寸係比設在前述拉出配線部的另一方的一側之前述傾斜部的尺寸更大。
(附記5)
如附記4記載的半導體裝置，其中，設在前述拉出配線部的一方的一側之前述傾斜部的形狀為梯形形狀，設在前述拉出配線部的另一方的一側之前述傾斜部的形狀為三角形形狀。
(附記6)
如附記5記載的半導體裝置，其中，具有：(d)覆蓋各前述複數的焊墊、前述拉出配線部、及前述傾斜部之 表面保護膜，在前述表面保護膜中設有露出前述複數的焊墊的各表面的一部分之開口部，將前述梯形形狀的高度設為a2，且將前述梯形形狀的底邊的長度設為b2時，符合b2/a2<3的關係。
(附記7)
如附記4記載的半導體裝置，其中，設在前述拉出配線部的一方的一側之前述傾斜部的形狀為第1三角形形狀，設在前述拉出配線部的另一方的一側之前述傾斜部的形狀為第2三角形形狀。
(附記8)
如附記7記載的半導體裝置，其中，具有：(d)覆蓋各前述複數的焊墊、前述拉出配線部、及前述傾斜部之表面保護膜，在前述表面保護膜中設有露出前述複數的焊墊的各表面的一部分之開口部，將前述第1三角形形狀的高度設為a2，且將前述第1三角形形狀的底邊的長度設為b2時，符合b2/a2<3的關係。
(附記9)
一種半導體裝置，其係具備矩形形狀的半導體晶片， 前述半導體晶片係具有：(a)沿著前述半導體晶片的端邊而配置之複數的焊墊；(b)分別設在前述複數的焊墊之拉出配線部；及(c)設在各前述複數的焊墊與前述拉出配線部的連接部位之傾斜部，在前述複數的焊墊之中的第1焊墊連接複數的拉出配線部，在與前述第1焊墊連接之複數的拉出配線部的各連接部位設有前述傾斜部。
(附記10)
如附記9記載的半導體裝置，其中，前述複數的焊墊係分別形成長方形形狀，與前述第1焊墊連接之前述複數的拉出配線部係包含：與前述第1焊墊的短邊連接之第1拉出配線部、及與前述第1焊墊的長邊連接之第2拉出配線部。
(附記11)
一種半導體裝置的製造方法，係具備：(a)準備具有矩形形狀的晶片領域及區劃前述晶片領域的畫線領域的半導體基板之工程；(b)沿著前述晶片領域與前述畫線領域的境界線，在前述晶片領域內形成：矩形形狀的複數的焊墊、及分別 設在前述複數的焊墊的拉出配線部、及設在各前述複數的焊墊與前述拉出配線部的連接部位的傾斜部之工程。
(附記12)
如附記11記載的半導體裝置的製造方法，其中，具有：(c)形成覆蓋前述複數的焊墊、前述拉出配線部及前述傾斜部的表面保護膜之工程；(d)在前述表面保護膜中形成露出前述複數的焊墊的各表面的一部分的開口部之工程；(e)在前述(d)工程後，沿著前述畫線領域來切割前述半導體基板，藉此取得半導體晶片之工程；(f)在前述(e)工程後，在從前述開口部露出的前述複數的焊墊的各表面連接接線之工程；及(g)在前述(f)工程後，密封前述半導體晶片之工程。
(附記13)
如附記12記載的半導體裝置的製造方法，其中，在(g)工程後，具有實施溫度循環試驗的工程。
(附記14)
如附記12記載的半導體裝置的製造方法，其中，前述(d)工程係以前述開口部的中心位置對於前述複數的 焊墊的各中心位置，能夠偏移至前述晶片領域的內側方向之方式形成前述開口部。
(附記15)
如附記12記載的半導體裝置的製造方法，其中，前述(d)工程係以覆蓋構成各前述複數的焊墊的複數的邊之中最接近前述境界線的邊之前述表面保護膜的被覆領域的寬能夠比覆蓋最遠離前述境界線的邊之前述表面保護膜的被覆領域的寬更廣的方式形成前述開口部。
(附記16)
如附記15記載的半導體裝置的製造方法，其中，前述(d)工程係以在前述複數的焊墊之中最接近前述晶片領域的角部的第1焊墊中，更進一步，覆蓋構成前述第1焊墊的複數的邊之中最接近前述晶片領域的角部的邊之前述表面保護膜的被覆領域的寬也比覆蓋最遠離前述境界線的邊之前述表面保護膜的被覆領域的寬更廣之方式形成前述開口部。

Claims (14)

  1. 一種半導體晶片，包含：第一焊墊，具有：沿第一方向延伸的第一側；及與該第一側交叉並且在平面圖中沿垂直於該第一方向的第二方向延伸的第二側；與該第一焊墊一體形成並且透過接觸與下層配線連接的第一拉出配線部，該第一拉出配線部具有：沿該第一方向延伸的第三側；及與該第三側交叉並沿第二方向延伸的第四側；及具有開口的表面保護膜，其中該第一焊墊的一部分被露出於該開口中；其中，在平面圖中，該第二側和該第三側透過沿不同於該第一方向和該第二方向的第三方向延伸的第五側連接，該第三方向從該第一側和該第四側中的一側朝向另一側延伸，並且其中，在平面圖中，該第一拉出配線部的尺寸小於該第一焊墊的尺寸。
  2. 根據申請專利範圍第1項之半導體晶片，其中，在該第一方向上，該第二側和該第四側之間的長度小於該第一側的長度。
  3. 根據申請專利範圍第1項之半導體晶片，其中該第一焊墊具有：具有第一寬度的第一塗層區域，該第一塗層區域 在到構成該第一焊墊的複數個側之間的該半導體晶片的邊緣側的最近側被該表面保護膜所覆蓋；及具有第二寬度的第二塗層區域，該第二塗層區域在到構成該第一焊墊的該複數個側之間的該半導體晶片的該邊緣側的最遠側被該表面保護膜所覆蓋，並且其中該第一寬度大於該第二寬度。
  4. 根據申請專利範圍第1項之半導體晶片，其中該第一焊墊具有：具有第三寬度的第三塗層區域，該第三塗層區域在與構成該第一焊墊的該複數個側之間的該半導體晶片的角部的最近側被該表面保護膜所覆蓋；及具有第四寬度的第四塗層區域，該第四塗層區域在到構成第二焊墊的複數個側之間的該角部的最近側被該表面保護膜所覆蓋，該第二焊墊位於比該第一焊墊更遠離該角部的位置，並且其中該第三寬度大於該第四寬度。
  5. 根據申請專利範圍第1項之半導體晶片，其中該第一拉出配線部與到構成該第一焊墊的複數個側之間的該半導體晶片的邊緣側的最遠側一體形成。
  6. 根據申請專利範圍第1項之半導體晶片，其中該第一拉出配線部與到構成該第一焊墊的複數個側之間的該半導體晶片的邊緣側的最近側一體形成。
  7. 根據申請專利範圍第1項之半導體晶片，包含內焊墊，該內焊墊被形成在比該第一焊墊更遠離該半導體晶片 的邊緣側的位置。
  8. 根據申請專利範圍第7項之半導體晶片，其中該第一拉出配線部與從構成該第一焊墊的複數個側之間的該半導體晶片的該邊緣側的最遠側一體形成。
  9. 根據申請專利範圍第8項之半導體晶片，其中該第一拉出配線部與從構成該內焊墊的複數個側之間的該半導體晶片的該邊緣側的最近側一體形成。
  10. 根據申請專利範圍第9項之半導體晶片，其中與該第一焊墊一體形成的該第一拉出配線部和與該內焊墊一體形成的第二拉出配線部分別沿該半導體晶片的該邊緣側對準。
  11. 根據申請專利範圍第9項之半導體晶片，其中與該第一焊墊一體形成的該第一拉出配線部和與該內焊墊一體形成的第二拉出配線部選擇性地沿該半導體晶片的該邊緣側對準。
  12. 根據申請專利範圍第1項之半導體晶片，其中該焊墊的主要成分是鋁。
  13. 根據申請專利範圍第1項之半導體晶片，其中該表面保護膜具有：氧化矽膜；及該氧化矽膜上形成的氮化矽膜。
  14. 根據申請專利範圍第1項之半導體晶片，其中該第一焊墊具有：具有第五寬度的第五塗層區域，該第五塗層區域 在構成該第一焊墊的複數個側之間與該半導體晶片的角部和邊緣側最靠近的第一側被該表面保護膜所覆蓋；及具有第六寬度的第六塗層區域，該第六塗層區域在構成該第一焊墊的複數個側之間與該角部最靠近的該第二側被該表面保護膜所覆蓋並且與該第一側交叉，並且其中該第六寬度大於該第五寬度。
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