[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2019169639A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2019169639A
JP2019169639A JP2018057207A JP2018057207A JP2019169639A JP 2019169639 A JP2019169639 A JP 2019169639A JP 2018057207 A JP2018057207 A JP 2018057207A JP 2018057207 A JP2018057207 A JP 2018057207A JP 2019169639 A JP2019169639 A JP 2019169639A
Authority
JP
Japan
Prior art keywords
film
pad
semiconductor device
insulating film
metal film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018057207A
Other languages
English (en)
Inventor
出口　善宣
Yoshinobu Deguchi
善宣 出口
巌 名取
Iwao Natori
巌 名取
誠也 磯▲崎▼
Seiya Isozaki
誠也 磯▲崎▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2018057207A priority Critical patent/JP2019169639A/ja
Priority to US16/281,619 priority patent/US11387172B2/en
Priority to CN201910211657.5A priority patent/CN110299292A/zh
Priority to EP22175171.2A priority patent/EP4071796A3/en
Priority to EP19164226.3A priority patent/EP3544051A1/en
Publication of JP2019169639A publication Critical patent/JP2019169639A/ja
Priority to JP2022199219A priority patent/JP2023021299A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H01L2224/02126—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H01L2224/03464—Electroless plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03618—Manufacturing methods by patterning a pre-deposited material with selective exposure, development and removal of a photosensitive material, e.g. of a photosensitive conductive resin
    • H01L2224/0362—Photolithography
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0392—Methods of manufacturing bonding areas involving a specific sequence of method steps specifically adapted to include a probing step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05583—Three-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05681—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06134—Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06135—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/37—Effects of the manufacturing process
    • H01L2924/37001—Yield

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】層間絶縁膜ＩＬ８上にパッドＰＤが形成され、層間絶縁膜ＩＬ８上にパッドＰＤを覆うように絶縁膜ＰＶが形成され、絶縁膜ＰＶには、パッドＰＤの一部を露出する開口部ＯＰが形成されている。開口部ＯＰから露出するパッドＰＤ上と絶縁膜ＰＶ上とに、パッドＰＤに電気的に接続された金属膜ＭＥが形成されている。金属膜ＭＥは、開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａと、絶縁膜ＰＶ上に位置する第２部分ＭＥｂとを、一体的に有している。金属膜ＭＥの上面は、ワイヤを接合するためのワイヤ接合領域ＷＡと、プローブを接触させるためのプローブ接触領域ＰＡとを有しており、ワイヤ接合領域ＷＡは、金属膜ＭＥの第１部分ＭＥａに位置し、プローブ接触領域ＰＡは、金属膜ＭＥの第２部分ＭＥｂに位置している。【選択図】図７

Description

本発明は、半導体装置およびその製造方法に関し、例えば、ワイヤを接続する半導体装置およびその製造方法に好適に利用できるものである。
半導体チップのパッドには、ワイヤが電気的に接続される。
特開２０１４−１８７０７３号公報（特許文献１）には、ＯＰＭ構造のボンディングパッドを有する半導体装置に関する技術が記載されている。
特開２０１４−１５４６４０号公報（特許文献２）には、ボンディングパッドを有する半導体装置に関する技術が記載されている。
特開平９−２２９１２号公報（特許文献３）には、突起電極を有する半導体装置に関する技術が記載されている。
特開２０１４−１８７０７３号公報 特開２０１４−１５４６４０号公報 特開平９−２２９１２号公報
ワイヤを接続する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、第１絶縁膜上に形成されたパッドと、前記第１絶縁膜上に前記パッドを覆うように形成された第２絶縁膜と、前記第２絶縁膜に形成され、前記パッドの一部を露出する開口部と、前記開口部から露出する前記パッド上と前記第２絶縁膜上とに形成され、前記パッドに電気的に接続された金属膜と、を有している。前記金属膜は、前記開口部から露出する前記パッド上に位置する第１部分と、前記第２絶縁膜上に位置する第２部分とを、一体的に有している。前記金属膜の上面は、ワイヤを接合するための第１領域と、プローブを接触させるための第２領域とを有しており、前記第１領域は、前記金属膜の前記第１部分に位置し、前記第２領域は、前記金属膜の前記第２部分に位置している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の全体平面図である。 図１の半導体装置（半導体チップ）をパッケージ化した半導体装置（半導体パッケージ）の一例を示す断面図である。 図１の半導体装置（半導体チップ）をパッケージ化した半導体装置（半導体パッケージ）の他の一例を示す断面図である。 図２に示される半導体装置の製造工程を示すプロセスフロー図である。 図３に示される半導体装置の製造工程を示すプロセスフロー図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の要部平面図である。 プローブ検査時に図７に示される金属膜にプローブを接触させる様子を示す断面図である。 図７に示される金属膜にワイヤが接合された状態を示す断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 検討例の半導体装置の要部断面図である。 プローブ検査時に図２３に示される金属膜にプローブを接触させる様子を示す断面図である。 図２３に示される金属膜にワイヤが接合された状態を示す断面図である。 検討例の半導体装置の要部平面図である。 一実施の形態の半導体装置の要部平面図である。 検討例の半導体装置の要部平面図である。 プローブ検査によるダメージについて調べた結果を示す表である。 プローブ検査によるダメージについて調べた結果を示す表である。 変形例の半導体装置の要部断面図である。 プローブ検査時に図３１に示される金属膜にプローブを接触させる様子を示す断面図である。 図３１に示される金属膜にワイヤが接合された状態を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態）
＜半導体チップの全体構造について＞
本実施の形態の半導体装置を、図面を参照して説明する。
図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図１は、半導体装置ＣＰの上面側の全体平面図が示されている。
本実施の形態の半導体装置（半導体チップ）ＣＰは、一方の主面である上面と、上面とは反対側の主面である裏面（下面）とを有しており、図１には、半導体装置ＣＰの上面が示されている。なお、半導体装置ＣＰにおいて、パッドＰＤが形成された側の主面を、半導体装置ＣＰの上面と呼び、パッドＰＤが形成された側の主面（すなわち上面）とは反対側の主面を、半導体装置ＣＰの裏面と呼ぶものとする。
半導体装置ＣＰは、図１に示されるように、上面側に、複数のパッド（パッド電極、電極パッド、ボンディングパッド）ＰＤを有している。パッドＰＤは、半導体装置ＣＰの外部接続用の端子として機能する。パッドＰＤは、ワイヤボンディング用のパッドである。また、詳細は後述するが、各パッドＰＤ上には金属膜ＭＥが形成されており、半導体装置ＣＰの上面を上方から見ると、金属膜ＭＥは観察されるが、パッドＰＤは金属膜ＭＥの下に隠れている。半導体装置ＣＰを用いて半導体パッケージなどを製造する際には、パッドＰＤ上の金属膜ＭＥにワイヤ（後述のワイヤＢＷに対応）が接合され、その金属膜ＭＥを介してワイヤとパッドＰＤとが電気的に接続される。
半導体装置ＣＰの平面形状は、四角形状であり、より特定的には、矩形状であるが、矩形の角に丸みを持たせることもできる。図１の場合は、半導体装置ＣＰの上面において、パッドＰＤとパッドＰＤ上に形成された金属膜ＭＥとの対（ペア）が、半導体装置ＣＰの上面の外周に沿って複数並んで配置されている。図１の場合は、半導体装置ＣＰの上面において、四辺に沿って、パッドＰＤとパッドＰＤ上に形成された金属膜ＭＥとの対（ペア）が複数配置（配列）されているが、これに限定されず、三辺、二辺または一辺に沿って配置（配列）される場合もあり得る。また、図１の場合は、パッドＰＤとパッドＰＤ上に形成された金属膜ＭＥとの対（ペア）は１列に配列しているが、これに限定されず、例えば２列に配列することもでき、また、いわゆる千鳥配列に配列することもできる。また、半導体装置ＣＰが備えるパッドＰＤとパッドＰＤ上に形成された金属膜ＭＥとの対（ペア）の数は、必要に応じて変更可能である。
＜半導体パッケージ構造について＞
図２は、本実施の形態の半導体装置（半導体チップ）ＣＰをパッケージ化した半導体装置（半導体パッケージ）ＰＫＧの一例を模式的に示す断面図であり、図３は、他の一例を示す断面図である。なお、図２に示される半導体装置ＰＫＧを、符号ＰＫＧ１を付して半導体装置ＰＫＧ１と称し、図３に示される半導体装置ＰＫＧを、符号ＰＫＧ２を付して半導体装置ＰＫＧ２と称することとする。
図２に示される半導体装置（半導体パッケージ）ＰＫＧ１は、リードフレームを用いて製造した半導体パッケージである。半導体装置ＰＫＧ１は、半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰを支持または搭載するダイパッド（チップ搭載部）ＤＰと、複数のリードＬＤと、複数のリードＬＤと半導体装置ＣＰの上面の複数のパッドＰＤとをそれぞれ電気的に接続する複数のワイヤ（ボンディングワイヤ）ＢＷと、これらを封止する封止部ＭＲ１とを有している。
封止部（封止樹脂部）ＭＲ１は、封止樹脂部であり、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止部ＭＲ１により、半導体装置ＣＰ、複数のリードＬＤおよび複数のワイヤＢＷが封止され、電気的および機械的に保護される。
半導体装置ＣＰは、半導体装置ＣＰの上面が上方を向くようにダイパッドＤＰの上面上に搭載（配置）され、半導体装置ＣＰの裏面がダイパッドＤＰの上面に接合材（ダイボンド材、接着材）ＢＤ１を介して接合されて固定されている。また、半導体装置ＣＰは、封止部ＭＲ１内に封止されており、封止部ＭＲ１から露出されない。
リード（リード部）ＬＤは、導電体からなり、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止部ＭＲ１内に位置する部分であるインナリード部と、リードＬＤのうちの封止部ＭＲ１外に位置する部分であるアウタリード部とからなり、アウタリード部は、封止部ＭＲ１の側面から封止部ＭＲ１外に突出している。
各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲ１の下面よりも若干下に位置するように折り曲げ加工されている。リードＬＤのアウタリード部は、半導体装置ＰＫＧ１の外部端子として機能する。
半導体装置ＣＰの上面の各パッドＰＤは、各リードＬＤのインナリード部に、導電性接続部材であるワイヤ（ボンディングワイヤ）ＢＷを介して電気的に接続されている。すなわち、各ワイヤＢＷの両端のうち、一方の端部は、半導体装置ＣＰの各パッドＰＤに接続され、他方の端部は、各リードＬＤのインナリード部の上面に接続されている。但し、詳細は後述するが、パッドＰＤ上には金属膜ＭＥが形成されており、パッドＰＤに接続される側のワイヤＢＷの端部は、実際にはパッドＰＤ上の金属膜ＭＥに接合（接続）される。ワイヤＢＷは、導電性を有しており、具体的には、銅（Ｃｕ）ワイヤまたは金（Ａｕ）ワイヤなどの金属線（金属細線）である。ワイヤＢＷは、封止部ＭＲ１内に封止されており、封止部ＭＲ１から露出されない。
なお、ここでは、半導体装置ＰＫＧ１がＱＦＰ（Quad Flat Package）型の半導体パッケージである場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばＱＦＮ（Quad Flat Non-leaded package）構成、ＳＯＰ（Small Out-line Package）構成等のような別のパッケージ構成としてもよい。
図３に示される半導体装置（半導体パッケージ）ＰＫＧ２は、配線基板を用いて製造した半導体パッケージである。半導体装置ＰＫＧ２は、半導体装置（半導体チップ）ＣＰと、半導体装置ＣＰを搭載（支持）する配線基板ＰＣと、半導体装置ＣＰの上面の複数のパッドＰＤとこれに対応する配線基板ＰＣの複数の接続端子ＢＬＤとを電気的に接続する複数のワイヤＢＷと、半導体装置ＣＰおよびワイヤＢＷを含む配線基板ＰＣの上面を覆う封止部ＭＲ２と、を有している。半導体装置ＰＫＧ２は、更に、配線基板ＰＣの下面に外部端子としてエリアアレイ配置で設けられた複数の半田ボールＢＬを有している。
配線基板ＰＣは、互いに反対側の主面である上面および下面を有しており、半導体装置ＣＰは、半導体装置ＣＰの上面が上方を向くように配線基板ＰＣの上面上に搭載（配置）され、半導体装置ＣＰの裏面が配線基板ＰＣの上面に接合材（ダイボンド材、接着材）ＢＤ２を介して接合されて固定されている。半導体装置ＣＰは、封止部ＭＲ２内に封止されており、封止部ＭＲ２から露出されない。
配線基板ＰＣの上面には、複数の接続端子（ボンディングリード）ＢＬＤが設けられ、配線基板ＰＣの下面には、複数の導電性ランドＤＬが設けられている。配線基板ＰＣの上面の複数の接続端子ＢＬＤは、配線基板ＰＣの配線を介して、配線基板ＰＣの下面の複数の導電性ランドＤＬと、それぞれ電気的に接続されている。配線基板ＰＣの配線としては、配線基板ＰＣの上面の配線、配線基板ＰＣのビア配線、配線基板ＰＣの内部配線、および配線基板ＰＣの下面の配線などがある。各導電性ランドＤＬには突起電極として、半田ボールＢＬが接続（形成）されている。このため、配線基板ＰＣの下面には、複数の半田ボールＢＬがアレイ状に配置されており、それら複数の半田ボールＢＬは、半導体装置ＰＫＧ２の外部端子として機能することができる。
半導体装置ＣＰの上面の各パッドＰＤは、配線基板ＰＣの上面の各接続端子ＢＬＤに、導電性接続部材であるワイヤ（ボンディングワイヤ）ＢＷを介して電気的に接続されている。すなわち、各ワイヤＢＷの両端のうち、一方の端部は、半導体装置ＣＰの各パッドＰＤに接続され、他方の端部は、各接続端子ＢＬＤに接続されている。但し、詳細は後述するが、パッドＰＤ上には金属膜ＭＥが形成されており、パッドＰＤに接続される側のワイヤＢＷの端部は、実際にはパッドＰＤ上の金属膜ＭＥに接合（接続）される。ワイヤＢＷは、封止部ＭＲ２内に封止されており、封止部ＭＲ２から露出されない。
上記封止部ＭＲ１と同様に、封止部（封止樹脂部）ＭＲ２は、封止樹脂部であり、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。封止部ＭＲ２により、半導体装置ＣＰおよび複数のワイヤＢＷが封止され、電気的および機械的に保護される。
なお、ここでは、半導体装置ＰＫＧ２がＢＧＡ（Ball Grid Array）型の半導体パッケージである場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばＬＧＡ（Land Grid Array）構成等のような別のパッケージ構成としてもよい。
次に、図２に示される半導体装置ＰＫＧ１の製造工程と、図３に示される半導体装置ＰＫＧ２の製造工程について説明する。図４は、図２に示される半導体装置ＰＫＧ１の製造工程を示すプロセスフロー図であり、図５は、図３に示される半導体装置ＰＫＧ２の製造工程を示すプロセスフロー図である。
まず、図２に示される半導体装置ＰＫＧ１の製造工程について、図２および図４を参照しながら説明する。
半導体装置ＰＫＧ１を製造するには、まず、リードフレームおよび半導体装置（半導体チップ）ＣＰを準備する（図４のステップＳ１）。リードフレームは、フレーム枠と、フレーム枠に連結された複数のリードＬＤと、フレーム枠に複数の吊りリードを介して連結されたダイパッドＤＰとを、一体的に有している。ステップＳ１では、リードフレームを先に準備してから半導体装置ＣＰを準備しても、半導体装置ＣＰを先に準備してからリードフレームを準備しても、あるいはリードフレームと半導体装置ＣＰとを同時に準備してもよい。
なお、図４にも示されるように、リードフレームを作製（製造）することにより、リードフレームを準備することができ、また、半導体装置ＣＰを製造することにより、半導体装置ＣＰを準備することができる。半導体装置ＣＰの製造工程は、ウエハ・プロセスと、その後のプローブ検査（ウエハテスト）工程と、その後の裏面研削（バックグラインド）工程およびダイシング工程とにより行われるが、詳細は、後述の図１１〜図２２を参照して後で説明する。なお、ダイシング工程は、裏面研削工程の後に行われるが、裏面研削工程を行わずにダイシング工程を行う場合もあり得る。
次に、ダイボンディング工程を行って、リードフレームのダイパッドＤＰ上に半導体装置ＣＰを接合材ＢＤ１を介して搭載して接合する（図４のステップＳ２）。
次に、ワイヤボンディング工程を行って、半導体装置ＣＰの複数のパッドＰＤとリードフレームの複数のリードＬＤ（のインナリード部）とを複数のワイヤＢＷを介してそれぞれ電気的に接続する（図４のステップＳ３）。各ワイヤＢＷの一方の端部は、半導体装置ＣＰの各パッドＰＤ上の金属膜ＭＥに接続され、他方の端部は、各リードＬＤのインナリード部の上面に接続される。ワイヤボンディングの際は、半導体装置ＣＰは所定の温度に加熱される。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、半導体装置ＣＰおよびそれに接続された複数のワイヤＢＷを封止部（封止樹脂部）ＭＲ１によって封止する（図４のステップＳ４）。このステップＳ４のモールド工程によって、半導体装置ＣＰ、ダイパッドＤＰ、複数のリードＬＤのインナリード部、複数のワイヤＢＷおよび吊りリードを封止する封止部ＭＲ１が形成される。
次に、封止部ＭＲ１から露出しているリードＬＤのアウタリード部に必要に応じてめっき処理を施してから、封止部ＭＲ１の外部において、リードＬＤおよび吊りリードを所定の位置で切断して、リードフレームのフレーム枠から分離する（図４のステップＳ５）。
次に、封止部ＭＲ１から突出するリードＬＤのアウタリード部を折り曲げ加工（リード加工、リード成形）する（図４のステップＳ６）。
このようにして、図２に示される半導体装置ＰＫＧ１が製造される。
次に、図３に示される半導体装置ＰＫＧ２の製造工程について、図３および図５を参照しながら説明する。
半導体装置ＰＫＧ２を製造するには、まず、配線基板ＰＣおよび半導体装置（半導体チップ）ＣＰを準備する（図５のステップＳ１１）。この段階では、複数の配線基板ＰＣがアレイ状に一体的に繋がっていてもよい。ステップＳ１１では、配線基板ＰＣを先に準備してから半導体装置ＣＰを準備しても、半導体装置ＣＰを先に準備してから配線基板ＰＣを準備しても、あるいは配線基板ＰＣと半導体装置ＣＰとを同時に準備してもよい。
次に、ダイボンディング工程を行って、配線基板ＰＣ上に、半導体装置（半導体チップ）ＣＰを接合材ＢＤ２を介して搭載して接合する（図５のステップＳ１２）。
次に、ワイヤボンディング工程を行って、半導体装置ＣＰの複数のパッドＰＤとその半導体装置ＣＰが搭載された配線基板ＰＣの複数の接続端子ＢＬＤとを、複数のワイヤＢＷを介してそれぞれ電気的に接続する（図５のステップＳ１３）。各ワイヤＢＷの一方の端部は、半導体装置ＣＰの各パッドＰＤ上の金属膜ＭＥに接続され、他方の端部は、各接続端子ＢＬＤに接続される。ワイヤボンディングの際は、半導体装置ＣＰは所定の温度に加熱される。
次に、モールド工程（樹脂成形工程）による樹脂封止を行って、配線基板ＰＣの上面上に半導体装置ＣＰおよびワイヤＢＷを覆うように封止部（封止樹脂部）ＭＲ２を形成し、半導体装置ＣＰおよびワイヤＢＷを封止部ＭＲ２によって封止する（図５のステップＳ１４）。
次に、配線基板ＰＣの下面の各導電性ランドＤＬに半田ボールＢＬを接続する（図５のステップＳ１５）。
その後、複数の配線基板ＰＣがアレイ状に一体的に繋がっている状態の場合は、複数の配線基板ＰＣがアレイ状に一体的に繋がった配線基板母体を、切断（ダイシング）することにより、個々の配線基板ＰＣに分割する（図５のステップＳ１６）。この際、配線基板母体とともに、封止部ＭＲ２も一緒に切断される場合もあり得る。
このようにして、図３に示される半導体装置ＰＫＧ２が製造される。
＜半導体チップの内部構造について＞
図６は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部断面図である。また、図７も、本実施の形態の半導体装置ＣＰの要部断面図であり、図６と同じ断面が示されているが、図７では、層間絶縁膜ＩＬ８よりも下の構造は、図示を省略している。
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢの主面にＭＩＳＦＥＴなどの半導体素子が形成され、その半導体基板ＳＢ上に、複数の配線層を含む多層配線構造が形成されている。以下に、本実施の形態の半導体装置の構成例について具体的に説明する。
図６に示されるように、本実施の形態の半導体装置を構成する単結晶シリコンなどからなる半導体基板ＳＢには、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)などの半導体素子が形成されている。
半導体基板ＳＢの主面には、ＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域ＳＴが形成されており、半導体基板ＳＢにおいて、この素子分離領域ＳＴにより規定された活性領域に、ＭＩＳＦＥＴ１が形成されている。素子分離領域ＳＴは、半導体基板ＳＢに形成された溝に埋め込まれた絶縁膜からなる。
ＭＩＳＦＥＴ１は、半導体基板ＳＢの主面上にゲート絶縁膜を介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の半導体基板ＳＢ内に形成されたソース・ドレイン領域（ソースまたはドレイン用の半導体領域）ＳＤと、を有している。ソース・ドレイン領域ＳＤは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、その場合、ゲート電極ＧＥの側壁上には、サイドウォールスペーサとも称される側壁絶縁膜（図示せず）が形成される。ＭＩＳＦＥＴ１としては、ｎチャネル型のＭＩＳＦＥＴまたはｐチャネル型のＭＩＳＦＥＴ、あるいは、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することができる。なお、ｎチャネル型のＭＩＳＦＥＴのソース・ドレイン領域ＳＤは、半導体基板ＳＢのｐ型ウエル（図示せず）内に形成され、ｐチャネル型のＭＩＳＦＥＴのソース・ドレイン領域ＳＤは、半導体基板ＳＢのｎ型ウエル（図示せず）内に形成される。
なお、ここでは、半導体基板ＳＢに形成する半導体素子として、ＭＩＳＦＥＴを例に挙げて説明しているが、この他、容量素子、抵抗素子、メモリ素子、または他の構成のトランジスタなどを形成してもよい。
また、ここでは、半導体基板ＳＢとして単結晶シリコン基板を例に挙げて説明しているが、他の形態として、半導体基板ＳＢとして、ＳＯＩ（Silicon On Insulator）基板などを用いることもできる。
半導体基板ＳＢ上には、複数の絶縁膜（層間絶縁膜）と複数の配線層とを含む配線構造（多層配線構造）が形成されている。
すなわち、半導体基板ＳＢ上に、複数の層間絶縁膜（絶縁膜）ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７が形成され、この複数の層間絶縁膜ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７に、プラグＶ１、ビア部Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６および配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６が形成されている。そして、層間絶縁膜ＩＬ７上に層間絶縁膜ＩＬ８が形成され、この層間絶縁膜ＩＬ８上にパッドＰＤが形成されている。なお、層間絶縁膜ＩＬ８上に、パッドＰＤと同層の配線（図示せず）を形成することもできる。
具体的には、半導体基板ＳＢ上に、上記ＭＩＳＦＥＴ１を覆うように、層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に導電性のプラグＶ１が埋め込まれ、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２が形成され、この層間絶縁膜ＩＬ２に配線Ｍ１が埋め込まれている。そして、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に、層間絶縁膜ＩＬ３が形成され、この層間絶縁膜ＩＬ３に配線Ｍ２が埋め込まれ、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に、層間絶縁膜ＩＬ４が形成され、この層間絶縁膜ＩＬ４に配線Ｍ３が埋め込まれている。そして、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に、層間絶縁膜ＩＬ５が形成され、この層間絶縁膜ＩＬ５に配線Ｍ４が埋め込まれ、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に、層間絶縁膜ＩＬ６が形成され、この層間絶縁膜ＩＬ６に配線Ｍ５が埋め込まれている。そして、配線Ｍ５が埋め込まれた層間絶縁膜ＩＬ６上に、層間絶縁膜ＩＬ７が形成され、この層間絶縁膜ＩＬ７に配線Ｍ６が埋め込まれ、配線Ｍ６が埋め込まれた層間絶縁膜ＩＬ７上に、層間絶縁膜ＩＬ８が形成され、この層間絶縁膜ＩＬ８上にパッドＰＤが形成されている。層間絶縁膜ＩＬ１〜ＩＬ８のそれぞれは、単層の絶縁膜（例えば酸化シリコン膜）、または複数の絶縁膜の積層膜とすることができる。そして、層間絶縁膜ＩＬ８上に、パッドＰＤを覆うように絶縁膜ＰＶが形成され、この絶縁膜ＰＶには、パッドＰＤの一部を露出する開口部ＯＰが形成されている。絶縁膜ＰＶは、パッドＰＤ全体を完全に覆うのではなく、パッドＰＤの側面と、パッドＰＤの上面のうち、開口部ＯＰから露出する部分以外の領域とを、覆っている。
プラグＶ１は、導電体からなり、配線Ｍ１の下に配置されている。プラグＶ１は、配線Ｍ１と、半導体基板ＳＢに形成された種々の半導体領域（例えばソース・ドレイン領域ＳＤ）やゲート電極ＧＥなどとを、電気的に接続している。
ビア部Ｖ２は、導電体からなり、配線Ｍ２と一体的に形成されており、配線Ｍ２と配線Ｍ１との間に配置されて、配線Ｍ２と配線Ｍ１とを電気的に接続している。すなわち、層間絶縁膜ＩＬ３には、デュアルダマシン法を用いることにより、配線Ｍ２と、配線Ｍ２と一体的に形成されたビア部Ｖ２とが埋め込まれている。他の形態として、シングルダマシン法を用いることにより、ビア部Ｖ２と配線Ｍ２とを別々に形成することも可能であり、これは、ビア部Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７についても同様である。
ビア部Ｖ３は、導電体からなり、配線Ｍ３と一体的に形成されており、配線Ｍ３と配線Ｍ２との間に配置されて、配線Ｍ３と配線Ｍ２とを電気的に接続している。すなわち、層間絶縁膜ＩＬ４には、デュアルダマシン法を用いることにより、配線Ｍ３と、配線Ｍ３と一体的に形成されたビア部Ｖ３とが埋め込まれている。
ビア部Ｖ４は、導電体からなり、配線Ｍ４と一体的に形成されており、配線Ｍ４と配線Ｍ３との間に配置されて、配線Ｍ４と配線Ｍ３とを電気的に接続している。すなわち、層間絶縁膜ＩＬ５には、デュアルダマシン法を用いることにより、配線Ｍ４と、配線Ｍ４と一体的に形成されたビア部Ｖ４とが埋め込まれている。
ビア部Ｖ５は、導電体からなり、配線Ｍ５と一体的に形成されており、配線Ｍ５と配線Ｍ４との間に配置されて、配線Ｍ５と配線Ｍ４とを電気的に接続している。すなわち、層間絶縁膜ＩＬ６には、デュアルダマシン法を用いることにより、配線Ｍ５と、配線Ｍ５と一体的に形成されたビア部Ｖ５とが埋め込まれている。
ビア部Ｖ６は、導電体からなり、配線Ｍ６と一体的に形成されており、配線Ｍ６と配線Ｍ５との間に配置されて、配線Ｍ６と配線Ｍ５とを電気的に接続している。すなわち、層間絶縁膜ＩＬ７には、デュアルダマシン法を用いることにより、配線Ｍ６と、配線Ｍ６と一体的に形成されたビア部Ｖ６とが埋め込まれている。
また、ここでは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、ダマシン法で形成したダマシン配線（埋込配線）として図示および説明したが、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばアルミニウム配線とすることもできる。
図６および図７に示されるように、層間絶縁膜ＩＬ８において、パッドＰＤと平面視で重なる位置に開口部（スルーホール、貫通孔）ＳＨが形成されており、開口部ＳＨ内には、ビア部Ｖ７が形成されている（埋め込まれている）。ビア部Ｖ７は、導電体からなり、パッドＰＤと配線Ｍ６との間に配置されて、パッドＰＤと配線Ｍ６とを電気的に接続している。すなわち、層間絶縁膜ＩＬ８には、シングルダマシン法を用いることにより、ビア部Ｖ７が埋め込まれている。
なお、本実施の形態では、ビア部Ｖ７とパッドＰＤとを別々に形成しているが、他の形態として、ビア部Ｖ７をパッドＰＤと一体的に形成することも可能である。ビア部Ｖ７をパッドＰＤと一体的に形成する場合は、パッドＰＤの一部が層間絶縁膜ＩＬ８の開口部ＳＨ内を埋め込むことにより、ビア部Ｖ７が形成される。
半導体基板ＳＢ上には、複数の絶縁膜（層間絶縁膜）と複数の配線層とを含む配線構造（多層配線構造）が形成されているが、パッドＰＤは、半導体基板ＳＢ上に形成された配線構造に含まれる複数の配線層のうちの、最上の配線層に含まれている。また、配線Ｍ６は、配線構造に含まれる複数の配線層のうちの、最上の配線層よりも１つ下の配線層の配線である。
配線Ｍ６の厚みは、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の各厚みよりも厚く、また、パッドＰＤの厚みは、配線Ｍ６の厚みよりも厚い。また、配線Ｍ６の幅は、配線Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５の各幅よりも大きく、また、パッドＰＤの幅は、配線Ｍ６の幅よりも大きい。なお、配線の幅は、半導体基板ＳＢの主面に略平行で、かつ、その配線の延在方向に略垂直な方向の幅（寸法）に対応している。また、パッドＰＤの幅は、パッドＰＤの短辺方向の寸法に対応している。また、層間絶縁膜ＩＬ７，ＩＬ８の各厚みは、層間絶縁膜ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６の各厚みよりも厚い。
なお、ここでは、半導体基板ＳＢ上に形成された配線構造に含まれる配線層の数が、パッドＰＤが形成された配線層を含めて合計７層の場合について説明したが、これに限定されず、半導体基板ＳＢ上に形成された配線構造に含まれる配線層の数は、種々変更可能である。但し、半導体基板ＳＢ上に形成された配線構造には、複数の配線層が含まれており、その複数の配線層のうちの最上の配線層に、パッドＰＤが含まれている。
図６および図７に示されるように、パッドＰＤは、層間絶縁膜ＩＬ８上に形成されており、層間絶縁膜ＩＬ８上に、パッドＰＤの一部を覆うように、絶縁膜（パッシベーション膜）ＰＶが形成されており、パッドＰＤの一部は、絶縁膜ＰＶに設けられた開口部ＯＰから露出されている。すなわち、開口部ＯＰは、パッドＰＤ用の開口部であり、平面視において、開口部ＯＰはパッドＰＤに内包されている。このため、開口部ＯＰの平面寸法（平面積）は、パッドＰＤの平面寸法（平面積）よりも小さく、パッドＰＤは、開口部ＯＰから露出される部分（すなわち平面視で開口部ＯＰと重なる部分）と、絶縁膜ＰＶで覆われる部分（すなわち平面視で開口部ＯＰと重ならない部分）とを有している。
絶縁膜ＰＶは、半導体装置（半導体チップ）ＣＰの最上層の膜であり、表面保護膜として機能することができる。すなわち、絶縁膜ＰＶは、パッシベーション膜である。但し、金属膜ＭＥの一部は、絶縁膜ＰＶ上に形成されている。パッドＰＤと開口部ＯＰと金属膜ＭＥとのそれぞれの平面形状は、例えば四角形状（より特定的には矩形状）である。絶縁膜ＰＶとしては、単層の絶縁膜、または複数の絶縁膜を積層した積層絶縁膜を用いることができる。図７には、絶縁膜ＰＶが、絶縁膜ＰＶ１と絶縁膜ＰＶ１上の絶縁膜ＰＶ２との積層膜（積層絶縁膜）からなる場合が示されており、絶縁膜ＰＶ１は、好ましくは窒化シリコン膜であり、絶縁膜ＰＶ２は、好ましくは酸化シリコン膜である。
パッドＰＤは、主としてアルミニウム（Ａｌ）により形成されたアルミニウムパッドである。具体的には、図７に示されるように、パッドＰＤは、バリア導体膜（バリア導電膜）ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ（アルミニウム）含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜（バリア導電膜）ＢＲ２とを有する積層膜により形成されている。なお、パッドＰＤのうち、絶縁膜ＰＶの下に位置する部分では、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２が形成されているが、パッドＰＤのうち、絶縁膜ＰＶの開口部ＯＰから露出された部分では、Ａｌ含有導電膜ＡＭ１上にバリア導体膜ＢＲ２は形成されていない。これは、絶縁膜ＰＶの開口部ＯＰから露出された部分のバリア導体膜ＢＲ２を除去したためである。
Ａｌ含有導電膜ＡＭ１は、Ａｌ（アルミニウム）を含有する導電膜であるが、好ましくは、アルミニウム（Ａｌ）を主成分（主体）とする導電材料膜（但し金属伝導を示す導電材料膜）からなる。Ａｌ含有導電膜ＡＭ１としては、アルミニウム膜（純アルミニウム膜）を用いることができるが、これに限定されず、アルミニウム（Ａｌ）を主成分（主体）とする化合物膜または合金膜を用いることもできる。例えば、Ａｌ（アルミニウム）とＳｉ（シリコン）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＣｕ（銅）との化合物膜または合金膜、あるいは、Ａｌ（アルミニウム）とＳｉ（シリコン）とＣｕ（銅）との化合物膜または合金膜を、Ａｌ含有導電膜ＡＭ１として好適に用いることができる。Ａｌ含有導電膜ＡＭ１におけるＡｌ（アルミニウム）の組成比（含有率）は５０原子％より大きい（すなわちＡｌリッチである）が、９８原子％以上であれば、より好ましい。
バリア導体膜ＢＲ１とバリア導体膜ＢＲ２とは、いずれも導電膜（好ましくは金属伝導を示す導電膜）である。このうち、バリア導体膜ＢＲ１は、下地（例えば層間絶縁膜ＩＬ８）に対する密着性を向上させ、剥がれを防止する機能を有している。このため、バリア導体膜ＢＲ１は、下地（例えば層間絶縁膜ＩＬ８）に対する密着性と、バリア導体膜ＢＲ１上に形成するＡｌ含有導電膜ＡＭ１に対する密着性とに優れていることが望ましい。バリア導体膜ＢＲ１としては、例えば、下から順にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とチタン（Ｔｉ）膜との積層膜を好適に用いることができるが、それ以外にも、例えば、チタン（Ｔｉ）膜の単体膜、窒化チタン（ＴｉＮ）膜の単体膜、あるいは、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜との積層膜などを、バリア導体膜ＢＲ１として用いることができる。
バリア導体膜ＢＲ２は、絶縁膜ＰＶに対する密着性を向上させ、剥がれを防止する機能を有している。このため、バリア導体膜ＢＲ２は、下地のＡｌ含有導電膜ＡＭ１に対する密着性と、バリア導体膜ＢＲ２に形成する絶縁膜ＰＶに対する密着性とに優れていることが望ましい。また、バリア導体膜ＢＲ２は、フォトリソグラフィ工程における反射防止膜として機能することもできる。
バリア導体膜ＢＲ２としては、窒化チタン（ＴｉＮ）膜を好適に用いることができるが、それ以外にも、例えば、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜またはタンタルタングステン（ＴａＷ）膜を、バリア導体膜ＢＲ２として用いることができる。
Ａｌ含有導電膜ＡＭ１は、パッドＰＤの主導体膜として機能することができる。Ａｌ含有導電膜ＡＭ１の厚みは、バリア導体膜ＢＲ１，ＢＲ２の各厚みよりも大きい（厚い）。パッドＰＤは、主としてＡｌ含有導電膜ＡＭ１により形成されているため、アルミニウムパッドとみなすことができる。また、他の形態として、不要であれば、バリア導体膜ＢＲ１，ＢＲ２の一方または両方を省略することもできる。
パッドＰＤは、ビア部Ｖ７を介してパッドＰＤよりも下層の配線Ｍ６と電気的に接続されている。ビア部Ｖ７は、平面視において、パッドＰＤと重なるが、開口部ＯＰとは重ならない位置に形成されていることが好ましい。すなわち、ビア部Ｖ７は、絶縁膜ＰＶで覆われている部分のパッドＰＤの下に配置されていることが好ましい。
他の形態として、パッドＰＤに対してパッドＰＤと同層の配線を一体的に接続し、その配線を、ビア部Ｖ７と同層のビア部（層間絶縁膜ＩＬ８に埋め込まれた導電性のビア部）を介して下層の配線Ｍ６に電気的に接続することもできる。その場合、パッドＰＤの下にビア部Ｖ７を設ける必要はなく、また、パッドＰＤに接続されるパッドＰＤと同層の配線は、そのパッドＰＤと一体的に形成され、その配線の下に、ビア部Ｖ７と同層のビア部を配置すればよい。
絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上と、開口部ＯＰの周囲の絶縁膜ＰＶ上とにわたって、金属膜（金属層）ＭＥが形成されている。金属膜ＭＥは、絶縁膜ＰＶ上に位置する部分（絶縁膜ＰＶ上に乗り上げている部分）と、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する部分とを、一体的に有している。金属膜ＭＥの平面寸法（平面積）は、開口部ＯＰの平面寸法（平面積）よりも大きく、平面視において、開口部ＯＰは、金属膜ＭＥに内包されている。
金属膜ＭＥは、バンプ電極ではなく、ワイヤボンディングを行う際の下地膜であり、ＯＰＭ（Over Pad Metal）膜として機能し得る。このため、金属膜ＭＥに接続用部材としての上記ワイヤＢＷが接合され、その金属膜ＭＥを介して上記ワイヤＢＷがパッドＰＤに電気的に接続される（後述の図１０参照）。
本実施の形態では、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上には、金属膜ＭＥが形成されているため、パッドＰＤに対してワイヤボンディングを行うと、ワイヤＢＷは、パッドＰＤ上の金属膜ＭＥに接合（接続）されることになる。すなわち、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する金属膜ＭＥ（金属膜ＭＥの第１部分ＭＥａ）に、ワイヤＢＷが接合（接続）される。つまり、パッドＰＤにワイヤＢＷが直接的に接合（接続）されるのではなく、パッドＰＤ上に金属膜ＭＥが形成されている状態で、そのパッドＰＤ上の金属膜ＭＥに対して、ワイヤＢＷが押し付けられて接合（接続）される。このため、ワイヤボンディングを行ってパッドＰＤにワイヤＢＷを電気的に接続すると、パッドＰＤとワイヤＢＷとの間には、金属膜ＭＥが介在することになる。
ここで、金属膜ＭＥのうち、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する部分を、第１部分ＭＥａと称し、金属膜ＭＥのうち、絶縁膜ＰＶ上に位置する部分（絶縁膜ＰＶ上に乗り上げている部分）を、第２部分ＭＥｂと称することとする（図７参照）。金属膜ＭＥは、第１部分ＭＥａと第２部分ＭＥｂとを一体的に有している。金属膜ＭＥの第２部分ＭＥｂの下には絶縁膜ＰＶが存在し、更にその下にパッドＰＤが存在している。一方、金属膜ＭＥの第１部分ＭＥａの下には、絶縁膜ＰＶは存在しておらず、パッドＰＤが存在している。
金属膜ＭＥの第２部分ＭＥｂは、絶縁膜ＰＶの全体上に形成されているのではなく、絶縁膜ＰＶの一部分上に形成されている。絶縁膜ＰＶ上に位置する金属膜ＭＥ（すなわち金属膜ＭＥの第２部分ＭＥｂ）と、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する金属膜ＭＥ（すなわち金属膜ＭＥの第１部分ＭＥａ）とは、互いに分離されているのではなく、連続的（一体的）に形成されている。
金属膜ＭＥは、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤの上面と、絶縁膜ＰＶの開口部ＯＰの内壁（すなわち絶縁膜ＰＶの側面）と、絶縁膜ＰＶの上面とに、接している。金属膜ＭＥの外周（外周側面）は、絶縁膜ＰＶ上に位置している。開口部ＯＰから露出する部分のパッドＰＤでは、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２は除去されているため、絶縁膜ＰＶの開口部ＯＰの底部では、パッドＰＤのＡｌ含有導電膜ＡＭ１上に（Ａｌ含有導電膜ＡＭ１と接するように）、金属膜ＭＥが形成された状態になっている。
金属膜ＭＥは、単層の金属膜、または、複数の金属膜を積層した積層金属膜である。ここでは、図７に示されるように、金属膜ＭＥは、金属膜（金属層）ＭＥ１と、金属膜ＭＥ１上の金属膜（金属層）ＭＥ２との積層膜（積層金属膜）からなる。金属膜ＭＥ２は、めっき膜（金属めっき膜）であり、めっき法（より特定的には電解めっき法）により形成されている。金属膜ＭＥ１は、金属膜ＭＥ２を形成する際のシード層として用いられている。金属膜ＭＥ２の厚さは、金属膜ＭＥ１の厚さよりも厚く、金属膜ＭＥは主として金属膜ＭＥ２で構成されている。
金属膜ＭＥ２は、ワイヤボンディングによって上記ワイヤＢＷをパッドＰＤに電気的に接続する際に、そのワイヤＢＷが接触して接合される膜（最上層の膜）である。金属膜ＭＥ２の表面が酸化してしまうと、金属膜ＭＥ２にワイヤＢＷが接合されにくくなるため、金属膜ＭＥ２は、酸化しにくい金属からなることが好ましい。また、金属膜ＭＥ２は、ワイヤＢＷが接合されやすく、かつ、ワイヤＢＷの接合強度が高くなるような材料からなることが好ましい。また、金属膜ＭＥ２とワイヤＢＷとが反応したとしても、腐食しやすい反応物（反応生成物）が形成されないように金属膜ＭＥ２の材料を選択しておくことが好ましい。このような観点を勘案し、金属膜ＭＥ２は、好ましくは、金（Ａｕ）膜である。
金属膜ＭＥ１は、金属膜ＭＥ２を形成する際のシード層として用いられるが、金属膜ＭＥ１上に形成する金属膜ＭＥ２との密着性（接着性）が高くなるような材料からなることが好ましい。また、金属膜ＭＥ１は、下地（ここではパッドＰＤおよび絶縁膜ＰＶ）との密着性（接着性）が高くなるような材料からなることが好ましい。また、パッドＰＤを構成するアルミニウム（Ａｌ）や金属膜ＭＥ２を構成する金属に対するバリア性を有する材料からなることが好ましい。
このような観点を勘案し、金属膜ＭＥ１としては、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、チタンタングステン（ＴｉＷ）膜およびタンタルタングステン（ＴａＷ）膜から選択された１層以上からなる単層膜または積層膜を好適に用いることができる。なお、上述した窒化チタン膜などのように金属伝導を示す金属化合物膜も、金属膜とみなすことができ、金属膜ＭＥ１としては、金属伝導を示す金属化合物膜を用いることもできる。但し、金属膜ＭＥ１がチタン（Ｔｉ）膜を含んでいることが好ましく、金属膜ＭＥ１として、チタン（Ｔｉ）膜の単層膜、または、チタン（Ｔｉ）膜と該チタン膜上のパラジウム（Ｐｄ）膜との積層膜を、特に好適に用いることができる。
図８は、本実施の形態の半導体装置（半導体チップ）ＣＰの要部平面図であり、パッドＰＤおよび金属膜ＭＥの形成領域の平面図が示されている。上記図７の断面図に示されるパッドＰＤおよび金属膜ＭＥは、図８のＡ−Ａ線の位置で切断した断面図にほぼ対応している。図８においては、パッドＰＤと金属膜ＭＥとをそれぞれ実線で示し、絶縁膜ＰＶの開口部ＯＰを二点鎖線で示し、ワイヤ接合領域ＷＡとプローブ接触領域ＰＡとをそれぞれ破線（点線）で示してある。また、図９は、プローブ検査時に図７の金属膜ＭＥのプローブ接触領域ＰＡにプローブ（プローブ針、探針）ＰＲＢを接触させる様子を示す断面図であり、上記図７に対応する断面図が示されている。また、図１０は、図７の金属膜ＭＥのワイヤ接合領域ＷＡにワイヤ（ボンディングワイヤ）ＢＷが接合された状態を示す断面図であり、上記図７に対応する断面図が示されている。上記図７と同様に、図９および図１０においても、層間絶縁膜ＩＬ８よりも下の構造は、図示を省略している。また、上記図２および図３の半導体装置ＰＫＧ１，ＰＫＧ２においては、図１０のように金属膜ＭＥにワイヤＢＷが接合されているが、図１０では、封止樹脂（上記封止部ＭＲ１，ＭＲ２に対応）の図示は省略している。
図９に示されるように、プローブ検査工程においては、プローブＰＲＢは、パッドＰＤではなく金属膜ＭＥに接触し、図１０に示されるように、ワイヤボンディング工程においては、上記ワイヤＢＷは、パッドＰＤではなく金属膜ＭＥに接合する。
本実施の形態においては、金属膜ＭＥの上面において、半導体チップ（またはダイシング前のチップ領域）の電気的特性試験（プローブ検査）時にプローブ（プローブ針、探針）が接触する領域を、プローブ接触領域ＰＡと称することとする。プローブ検査においては、金属膜ＭＥの上面のプローブ接触領域ＰＡにプローブが接触してプローブ痕が形成される。このため、プローブ検査を行う前の段階では、プローブ接触領域ＰＡは、プローブ検査でプローブが接触する予定の領域とみなすこともでき、また、プローブ検査中は、プローブ接触領域ＰＡは、プローブが接触する領域とみなすこともでき、また、プローブ検査を行った後は、プローブ接触領域ＰＡは、プローブ痕が形成されている領域とみなすこともできる。なお、金属膜ＭＥの上面は、金属膜ＭＥ２の上面に対応している。
また、本実施の形態においては、金属膜ＭＥの上面において、ワイヤ（上記ワイヤＢＷに対応）が接合（接続）される領域を、ワイヤ接合領域（ワイヤ接続領域）ＷＡと称することとする。半導体パッケージを製造する際のワイヤボンディング工程（上記ステップＳ３，Ｓ１３に対応）では、金属膜ＭＥの上面のワイヤ接合領域ＷＡにワイヤ（ＢＷ）が接合（接続）され、製造された半導体パッケージ（上記半導体装置ＰＫＧに対応）においては、金属膜ＭＥのワイヤ接合領域ＷＡにワイヤ（ＢＷ）が接合（接続）された状態となっている。このため、金属膜ＭＥにワイヤを接合する前の段階では、ワイヤ接合領域ＷＡは、ワイヤが接合される予定の領域とみなすこともでき、金属膜ＭＥにワイヤを接合した後の段階では、ワイヤ接合領域ＷＡは、ワイヤが接合された領域とみなすこともできる。
図９には、プローブ検査時に金属膜ＭＥにプローブＰＲＢを接触させる様子が示されており、金属膜ＭＥの上面のプローブ接触領域ＰＡにプローブＰＲＢを接触させて、電気的試験（プローブ検査）を行うことができる。また、図１０には、金属膜ＭＥにワイヤＢＷが電気的に接続された状態が示されており、ワイヤＢＷは、金属膜ＭＥの上面のワイヤ接合領域ＷＡに接合されて電気的に接続される。
プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡは、図７および図８に示されている。プローブ接触領域ＰＡとワイヤ接合領域ＷＡとは、互いに異なる平面領域であり、平面視において重なっていない。このため、プローブ検査においては、金属膜ＭＥのプローブ接触領域ＰＡにプローブが接触してプローブ痕が形成されるが、金属膜ＭＥのワイヤ接合領域ＷＡには、プローブは接触せず、プローブ痕は形成されない。また、ワイヤボンディング工程（上記ステップＳ３，Ｓ１３に対応）においては、金属膜ＭＥのワイヤ接合領域ＷＡにワイヤ（上記ワイヤＢＷに対応）が接合されるが、金属膜ＭＥのプローブ接触領域ＰＡには、ワイヤ（上記ワイヤＢＷに対応）は接合されない。プローブ接触領域ＰＡおよびワイヤ接合領域ＷＡのそれぞれは、平面視において金属膜ＭＥに内包されており、また、平面視においてパッドＰＤに内包されている。
なお、プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを互いに異なる平面領域にしたのは、次のような理由からである。すなわち、プローブ検査では、金属膜ＭＥの上面のプローブ接触領域ＰＡにプローブを押し当てて、電気的な検査を行う。このため、プローブ検査を行うと、金属膜ＭＥのプローブ接触領域ＰＡにプローブ痕が形成されることになる。金属膜ＭＥの上面において、プローブ痕が形成された領域は、平坦性が低下している。このため、金属膜ＭＥの上面においてプローブ痕が形成されている領域にワイヤボンディング工程でワイヤ（ＢＷ）を接合しようとすると、ワイヤ（ＢＷ）の接合強度が低下する虞がある。このため、ワイヤ（ＢＷ）は、金属膜ＭＥの上面においてプローブ痕が形成されていない領域に接合することが望ましく、それを可能とするために、本実施の形態では、プローブ接触領域ＰＡとワイヤ接合領域ＷＡとを互いに異なる平面領域としている。これにより、プローブ検査では、金属膜ＭＥのプローブ接触領域ＰＡにプローブが接触してプローブ痕が形成されるが、ワイヤボンディング工程では、プローブ痕が形成されていないワイヤ接合領域ＷＡにワイヤ（ＢＷ）を接合することができる。従って、ワイヤ（ＢＷ）の接合強度を向上させることができるため、ワイヤ（ＢＷ）の接続の信頼性を向上させることができ、ひいては半導体パッケージの信頼性を向上させることができる。
本実施の形態では、平面視において、ワイヤ接合領域ＷＡは、絶縁膜ＰＶとは重なっておらず、絶縁膜ＰＶの開口部ＯＰと重なっており、絶縁膜ＰＶの開口部ＯＰに内包されている。すなわち、金属膜ＭＥの第１部分ＭＥａにワイヤ接合領域ＷＡが存在しており、金属膜ＭＥの第１部分ＭＥａにワイヤＢＷが接合される。このため、ワイヤ接合領域ＷＡの下方には、金属膜ＭＥとその下のパッドＰＤとが配置されているが、絶縁膜ＰＶは配置されておらず、ワイヤ接合領域ＷＡの下方においては、金属膜ＭＥとパッドＰＤとの間に絶縁膜ＰＶは介在していない。つまり、平面視において、ワイヤ接合領域ＷＡ全体が、金属膜ＭＥおよびパッドＰＤに重なっているが、絶縁膜ＰＶにはワイヤ接合領域ＷＡは重なっていない。
また、本実施の形態では、平面視において、プローブ接触領域ＰＡは、絶縁膜ＰＶの開口部ＯＰとは重なっておらず、絶縁膜ＰＶと重なっており、絶縁膜ＰＶに内包されている。すなわち、金属膜ＭＥの第２部分ＭＥｂにプローブ接触領域ＰＡが存在しており、金属膜ＭＥの第２部分ＭＥｂに、プローブ検査でプローブが接触してプローブ痕が形成される。このため、プローブ接触領域ＰＡの下方には、金属膜ＭＥとその下の絶縁膜ＰＶとその下のパッドＰＤとが配置されており、プローブ接触領域ＰＡの下方においては、金属膜ＭＥとパッドＰＤとの間に絶縁膜ＰＶが介在している。つまり、平面視において、プローブ接触領域ＰＡ全体が、金属膜ＭＥ、絶縁膜ＰＶおよびパッドＰＤに重なっている。
このように、本実施の形態では、プローブ検査では、金属膜ＭＥのうち、絶縁膜ＰＶ上に位置する第２部分ＭＥｂにプローブが接触してプローブ痕が形成され、ワイヤボンディング工程では、金属膜ＭＥのうち、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａに、ワイヤＢＷが接合される。
図８には、金属膜ＭＥおよびパッドＰＤの各平面形状が長方形の場合が示されており、金属膜ＭＥの長辺方向（図８の横方向）に、プローブ接触領域ＰＡとワイヤ接合領域ＷＡとが並んでいる。金属膜ＭＥの長辺方向は、例えば、半導体装置ＣＰの上面に略平行で、かつ、半導体装置ＣＰの上面の辺（半導体装置ＣＰの上面の外周を構成する辺）に略垂直な方向である。また、金属膜ＭＥの長辺方向とパッドＰＤの長辺方向とは、互いに略平行である。また、図８では、金属膜ＭＥの平面寸法（平面積）は、パッドＰＤの平面寸法（平面積）よりも若干小さく、平面視において金属膜ＭＥはパッドＰＤに内包されている場合が示されているが、他の形態として、平面視において金属膜ＭＥの一部がパッドＰＤからはみ出す場合もあり得る。
寸法の一例を以下に記載するが、これに限定されるものではない。金属膜ＭＥの長辺（図８の横方向の寸法）は、例えば９０〜１１５μｍであり、金属膜ＭＥの短辺（図８の縦方向の寸法）は、例えば５０〜６０μｍである。また、また、パッドＰＤの長辺（図８の横方向の寸法）は、例えば１０５〜１３０μｍであり、パッドＰＤの短辺（図８の縦方向の寸法）は、例えば５５〜６５μｍである。また、開口部ＯＰの平面形状は、好ましくは長方形または正方形であるが、各辺の長さは、例えば４５〜５５μｍである。ワイヤ接合領域ＷＡは、例えば直径３５〜４５μｍの略円形状の領域であり、プローブ接触領域ＰＡは、例えば直径７〜１２μｍ程度の略円形状の領域である。また、プローブ検査で用いるプローブの形状によっては、プローブ接触領域ＰＡの平面形状は、円形状以外にもなり得る。
＜半導体装置の製造工程について＞
本実施の形態の半導体装置ＣＰの製造工程について、図１１〜図２２を参照して説明する。図１１〜図２２は、本実施の形態の半導体装置ＣＰの製造工程中の要部断面図である。
まず、単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備してから、半導体基板ＳＢに、周知の半導体製造技術を用いて、ＭＩＳＦＥＴなどの半導体素子を形成する。例えば、図１１に示されるように、半導体基板ＳＢにＳＴＩ法を用いて素子分離領域ＳＴを形成し、半導体基板ＳＢにイオン注入法を用いてウエル領域（図示せず）を形成し、半導体基板ＳＢ（ウエル領域）上にゲート絶縁膜を介してゲート電極ＧＥを形成し、半導体基板ＳＢ（ウエル領域）にイオン注入法を用いてソース・ドレイン領域ＳＤを形成する。これにより、半導体基板ＳＢにＭＩＳＦＥＴ１が形成される。
次に、図１２に示されるように、半導体基板ＳＢ上に、ＭＩＳＦＥＴ１を覆うように、層間絶縁膜ＩＬ１を形成し、フォトリソグラフィ技術およびドライエッチング技術を用いて層間絶縁膜ＩＬ１にコンタクトホールを形成し、そのコンタクトホール内に導電膜を埋め込むことでプラグＶ１を形成する。
次に、図１３に示されるように、プラグＶ１が埋め込まれた層間絶縁膜ＩＬ１上に層間絶縁膜ＩＬ２を形成してから、層間絶縁膜ＩＬ２にシングルダマシン技術を用いて配線Ｍ１を埋め込む。それから、配線Ｍ１が埋め込まれた層間絶縁膜ＩＬ２上に層間絶縁膜ＩＬ３を形成してから、層間絶縁膜ＩＬ３にデュアルダマシン技術を用いて配線Ｍ２およびビア部Ｖ２を埋め込む。それから、配線Ｍ２が埋め込まれた層間絶縁膜ＩＬ３上に層間絶縁膜ＩＬ４を形成してから、層間絶縁膜ＩＬ４にデュアルダマシン技術を用いて配線Ｍ３およびビア部Ｖ３を埋め込む。それから、配線Ｍ３が埋め込まれた層間絶縁膜ＩＬ４上に層間絶縁膜ＩＬ５を形成してから、層間絶縁膜ＩＬ５にデュアルダマシン技術を用いて配線Ｍ４およびビア部Ｖ４を埋め込む。それから、配線Ｍ４が埋め込まれた層間絶縁膜ＩＬ５上に層間絶縁膜ＩＬ６を形成してから、層間絶縁膜ＩＬ６にデュアルダマシン技術を用いて配線Ｍ５およびビア部Ｖ５を埋め込む。それから、配線Ｍ５が埋め込まれた層間絶縁膜ＩＬ６上に層間絶縁膜ＩＬ７を形成してから、層間絶縁膜ＩＬ７にデュアルダマシン技術を用いて配線Ｍ６およびビア部Ｖ６を埋め込む。それから、配線Ｍ６が埋め込まれた層間絶縁膜ＩＬ７上に、層間絶縁膜ＩＬ８を形成する。層間絶縁膜ＩＬ７，ＩＬ８の各厚みは、層間絶縁膜ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６の各厚みよりも厚い。
次に、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜ＩＬ８に開口部ＳＨを形成する。層間絶縁膜ＩＬ８に開口部ＳＨを形成すると、開口部ＳＨの底部では、配線Ｍ６の上面が露出される。
次に、層間絶縁膜ＩＬ８上に、開口部ＳＨ内を埋めるようにビア部Ｖ７用の導電膜を形成してから、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などを用いて開口部ＳＨの外部の導電膜（ビア部Ｖ７用の導電膜）を除去し、開口部ＳＨ内に導電膜（ビア部Ｖ７用の導電膜）を残す。これにより、開口部ＳＨ内に埋め込まれた導電膜からなるビア部Ｖ７を形成することができる。
層間絶縁膜ＩＬ２〜ＩＬ８としては、例えば酸化シリコン膜などを用いることができるが、低誘電率膜（Ｌｏｗ−ｋ膜）を用いることも可能である。ここで、低誘電率膜は、その比誘電率が酸化シリコン（ＳｉＯ２）の比誘電率（＝３．８〜４．３）よりも低い絶縁膜をいい、特に、比誘電率が３．３よりも低い絶縁膜をいう。
次に、ビア部Ｖ７が埋め込まれた層間絶縁膜ＩＬ８上に、図１４に示されるように、バリア導体膜ＢＲ１と、Ａｌ含有導電膜ＡＭ１と、バリア導体膜ＢＲ２とを順に形成することにより、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２との積層膜ＳＭを形成する。バリア導体膜ＢＲ１とＡｌ含有導電膜ＡＭ１とバリア導体膜ＢＲ２とは、それぞれスパッタリング法などを用いて形成することができる。なお、図１４および後述の図１５〜図２２においては、図面の簡略化のために、層間絶縁膜ＩＬ８よりも下の構造は、図示を省略している。
次に、図１５に示されるように、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＳＭをパターニングすることにより、パッドＰＤを形成する。すなわち、積層膜ＳＭ上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて積層膜ＳＭをエッチングすることにより、積層膜ＳＭがパターニングされて、パターニングされた積層膜ＳＭからなるパッドＰＤが形成される。その後、そのフォトレジストパターンは除去し、図１５にはこの段階が示されている。この段階では、パッドＰＤ全体が、バリア導体膜ＢＲ１と、バリア導体膜ＢＲ１上のＡｌ含有導電膜ＡＭ１と、Ａｌ含有導電膜ＡＭ１上のバリア導体膜ＢＲ２との積層膜からなる。なお、積層膜ＳＭをパターニングする際に、パッドＰＤだけでなく、パッドＰＤと同層の配線を形成することもでき、その場合、パッドＰＤと同層の配線は、層間絶縁膜ＩＬ８上に形成される。
また、ここでは、ビア部Ｖ７とパッドＰＤとを別々に形成する場合について図示および説明したが、他の形態として、ビア部Ｖ７をパッドＰＤと一体的に形成することも可能である。その場合は、ビア部Ｖ７を形成していない状態で、開口部ＳＨ内を含む層間絶縁膜ＩＬ８上に積層膜ＳＭを形成してから、フォトリソグラフィ技術およびエッチング技術を用いて、積層膜ＳＭをパターニングすることにより、パッドＰＤを形成する。これにより、パターニングされた積層膜ＳＭにより、パッドＰＤとビア部Ｖ７とが一体的に形成されることになる。
次に、図１６に示されるように、層間絶縁膜ＩＬ８上に、パッドＰＤを覆うように、絶縁膜ＰＶを形成する。絶縁膜ＰＶとしては、単層の絶縁膜、または複数の絶縁膜を積層した積層絶縁膜を用いることができる。例えば、酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を、絶縁膜ＰＶとして用いることができる。また、絶縁膜ＰＶとして、ポリイミド樹脂などのような樹脂膜（有機系絶縁膜）を用いることもできる。図１６には、絶縁膜ＰＶが、絶縁膜ＰＶ１と絶縁膜ＰＶ１上の絶縁膜ＰＶ２との積層膜（積層絶縁膜）からなる場合が示されており、絶縁膜ＰＶ１は、好ましくは窒化シリコン膜であり、絶縁膜ＰＶ２は、好ましくは酸化シリコン膜である。
次に、図１７に示されるように、絶縁膜ＰＶに開口部ＯＰを形成する。例えば、絶縁膜ＰＶ上に、フォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成してから、そのフォトレジストパターンをエッチングマスクとして用いて、絶縁膜ＰＶをエッチングすることにより、絶縁膜ＰＶに開口部ＯＰを形成することができる。その後、フォトレジストパターンは除去し、図１７には、この段階が示されている。平面視において、絶縁膜ＰＶの開口部ＯＰは、パッドＰＤに内包されている。
絶縁膜ＰＶに開口部ＯＰを形成するエッチング工程においては、絶縁膜ＰＶをエッチングすることにより絶縁膜ＰＶに開口部ＯＰを形成して開口部ＯＰからパッドＰＤのバリア導体膜ＢＲ２を露出させてから、更に、開口部ＯＰから露出するバリア導体膜ＢＲ２をエッチングによって除去し、開口部ＯＰからパッドＰＤのＡｌ含有導電膜ＡＭ１を露出させることができる。つまり、開口部ＯＰに平面視で重なる領域では、絶縁膜ＰＶだけでなく、パッドＰＤを構成していたバリア導体膜ＢＲ２もエッチングされて除去されるため、パッドＰＤを構成するＡｌ含有導電膜ＡＭ１の上面が露出されることになる。一方、開口部ＯＰを形成した後も絶縁膜ＰＶで覆われている領域では、バリア導体膜ＢＲ２は除去されずに、残存している。
次に、図１８に示されるように、開口部ＯＰの側壁上と開口部ＯＰから露出されるパッドＰＤ（Ａｌ含有導電膜ＡＭ１）上とを含む絶縁膜ＰＶ上に、金属膜ＭＥ１を形成する。金属膜ＭＥ１は、上述した材料からなり、例えば、チタン（Ｔｉ）膜の単層膜、または、チタン（Ｔｉ）膜と該チタン膜上のパラジウム（Ｐｄ）膜との積層膜を、金属膜ＭＥ１として好適に用いることができる。金属膜ＭＥ１は、例えば無電解めっき法またはスパッタリング法などを用いて形成することができる。金属膜ＭＥ１を形成すると、開口部ＯＰから露出されるパッドＰＤの上面は、金属膜ＭＥ１で覆われて、その金属膜ＭＥ１に接した状態になる。
次に、図１９に示されるように、金属膜ＭＥ１上にフォトリソグラフィ技術を用いてフォトレジスト層（フォトレジストパターン）ＲＰ１を形成する。フォトレジスト層ＲＰ１は、金属膜ＭＥ形成予定領域に開口部ＯＰ１を有している。
フォトレジスト層ＲＰ１の開口部ＯＰ１の平面寸法（平面積）は、絶縁膜ＰＶの開口部ＯＰの平面寸法（平面積）よりも大きく、平面視において、フォトレジスト層ＲＰ１の開口部ＯＰ１は、絶縁膜ＰＶの開口部ＯＰを内包している。このため、絶縁膜ＰＶの開口部ＯＰの側壁（内壁）は、平面視において、フォトレジスト層ＲＰ１の開口部ＯＰ１の内側に位置しており、フォトレジスト層ＲＰ１の開口部ＯＰ１からは、パッドＰＤ上に位置する部分の金属膜ＭＥ１だけでなく、絶縁膜ＰＶ上に位置する部分の金属膜ＭＥ１も露出されている。
次に、図２０に示されるように、めっき法を用いて、フォトレジスト層ＲＰ１の開口部ＯＰ１から露出される金属膜ＭＥ１上に、金属膜ＭＥ２を形成する。このため、金属膜ＭＥ２は、めっき層である。金属膜ＭＥ２を形成するためのめっき法としては、電解めっき法を用いることが好ましい。金属膜ＭＥ１は、金属膜ＭＥ２を電解めっき法で形成する際に、シード層（給電用の導体層）として用いることができる。金属膜ＭＥ２は、電解めっき法で形成されるため、フォトレジスト層ＲＰ１の開口部ＯＰ１から露出される部分の金属膜ＭＥ１上に、選択的に形成される。このため、金属膜ＭＥ２は、フォトレジスト層ＲＰ１の開口部ＯＰ１内に選択的に形成される。金属膜ＭＥ２は、上述した材料からなり、金（Ａｕ）膜を、金属膜ＭＥ２として好適に用いることができる。
次に、図２１に示されるように、フォトレジスト層ＲＰ１を除去する。それから、図２２に示されるように、金属膜ＭＥ２で覆われずに露出する部分の金属膜ＭＥ１を、エッチングなどにより除去する。これにより、金属膜ＭＥ２で覆われずに露出する部分の金属膜ＭＥ１は除去されるが、金属膜ＭＥ２で覆われた部分の金属膜ＭＥ１、すなわち金属膜ＭＥ２の下に位置する部分の金属膜ＭＥ１は、除去されずに残存する。
このようにして、図２２に示されるように、金属膜ＭＥを形成することができる。金属膜ＭＥは、金属膜ＭＥ２と、金属膜ＭＥ２の下の金属膜ＭＥ１とにより、形成されている。金属膜ＭＥ２の厚さに比べて、金属膜ＭＥ１の厚さは薄いため、金属膜ＭＥは、主として金属膜ＭＥ２により形成されている。
また、ここでは、フォトレジスト層ＲＰ１の開口部ＯＰ１内に金属膜ＭＥ２を選択的に形成する場合について説明した。他の形態として、金属膜ＭＥ１の形成後、フォトレジスト層ＲＰ１を形成することなく、金属膜ＭＥ１の上面全体上に金属膜ＭＥ２を形成し、その後、金属膜ＭＥ１と金属膜ＭＥ２との積層膜を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、金属膜ＭＥを形成することもできる。
このように、図１１〜図２２のようにして、半導体基板ＳＢに対してウエハ・プロセスを施す。ウエハ・プロセスは、前工程とも呼ばれる。ここでウエハ・プロセスは、一般的に、半導体ウエハ（半導体基板ＳＢ）の主面上に種々の素子（ＭＩＳＦＥＴなど）や配線層（ここでは配線Ｍ１〜Ｍ６）およびパッド電極（ここではパッドＰＤ）を形成し、表面保護膜（ここでは絶縁膜ＰＶ）を形成した後、半導体ウエハに形成された複数のチップ領域の各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。半導体ウエハの各チップ領域は、半導体ウエハにおいて、そこから１つの半導体チップ（ここでは半導体装置ＣＰ）が取得される領域に対応している。
次に、パッドＰＤに接続された金属膜ＭＥを利用して、プローブ検査（プローブテスト、ウエハテスト）を行うことにより、半導体ウエハ（半導体基板ＳＢ）の各チップ領域の電気的試験を行う。具体的には、半導体ウエハ（半導体基板ＳＢ）の各チップ領域において、上記図９に示されるように、金属膜ＭＥのプローブ接触領域ＰＡに検査（テスト）用のプローブＰＲＢを押し当てて各チップ領域の電気的検査（電気的試験）を行う。つまり、パッドＰＤにプローブＰＲＢを直接的に接触させるのではなく、金属膜ＭＥ（プローブ接触領域ＰＡ）にプローブＰＲＢを接触させ、その金属膜ＭＥを介してプローブＰＲＢをパッドＰＤに電気的に接続させて、各チップ領域の電気的検査（電気的試験）を行う。このプローブ検査の結果により、半導体ウエハ（半導体基板ＳＢ）の各チップ領域が良品であるか不良品であるかを選別したり、あるいは、プローブ検査の測定結果のデータを各製造工程にフィードバックすることにより、歩留まり向上や信頼性向上に役立てることができる。なお、半導体ウエハの各チップ領域は、半導体ウエハにおいて、そこから１つの半導体チップ（半導体装置ＣＰに相当する半導体チップ）が取得される領域に対応している。
その後、必要に応じて半導体基板ＳＢの裏面側を研削または研磨して半導体基板ＳＢの厚みを薄くしてから（裏面研削工程）、半導体基板ＳＢを半導体基板ＳＢ上の積層構造体とともに、ダイシング（切断）する（ダイシング工程）。この際、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、ダイシングブレード（図示せず）によって、スクライブ領域に沿ってダイシング（切断）される。これにより、半導体基板ＳＢと半導体基板ＳＢ上の積層構造体は、複数の半導体チップに分割（個片化）される。
このようにして、半導体装置（半導体チップ）ＣＰを製造することができる。
＜検討例について＞
図２３〜図２６を参照して、本発明者が検討した検討例の半導体装置（半導体チップ）ＣＰ１００について説明する。図２３は、本発明者が検討した検討例の半導体装置ＣＰ１００の要部断面図であり、本実施の形態の上記図７に相当するものである。また、図２４は、プローブ検査時に図２３の金属膜ＭＥ１００のプローブ接触領域ＰＡ１００にプローブＰＲＢを接触させる様子を示す断面図であり、上記図９に相当するものである。また、図２５は、図２３の金属膜ＭＥ１００のワイヤ接合領域ＷＡ１００にワイヤＢＷが接合された状態を示す断面図であり、上記図１０に相当するものである。上記図７、図９および図１０と同様に、図２３〜図２５においても、層間絶縁膜ＩＬ８よりも下の構造は、図示を省略している。また、図２６は、検討例の半導体装置ＣＰ１００の要部平面図であり、上記図８に相当するものである。図２３〜図２５の断面図に示されるパッドＰＤ１００および金属膜ＭＥ１００は、図２６のＢ−Ｂ線の位置で切断した断面図にほぼ対応している。
検討例の半導体装置ＣＰ１００においては、上記パッドＰＤに相当するパッドＰＤ１００の平面寸法（平面積）は、上記パッドＰＤとほぼ同程度であるが、パッドＰＤ１００を露出する絶縁膜ＰＶ１００の開口部ＯＰ１００の平面寸法は、上記絶縁膜ＰＶの上記開口部ＯＰの平面寸法よりもかなり大きく、パッドＰＤ１００の大部分が、絶縁膜ＰＶ１００の開口部ＯＰ１００から露出されている。絶縁膜ＰＶ１００は、絶縁膜ＰＶに相当するものであり、例えば、上記絶縁膜ＰＶ１に相当する絶縁膜ＰＶ１０１と、上記絶縁膜ＰＶ２に相当する絶縁膜ＰＶ１０２との積層膜からなる。
検討例の半導体装置ＣＰ１００において、絶縁膜ＰＶ１００の開口部ＯＰ１００から露出するパッドＰＤ１００上には、上記金属膜ＭＥに相当する金属膜ＭＥ１００が形成されている。金属膜ＭＥ１００は、上記金属膜ＭＥ１に相当する金属膜ＭＥ１０１と、該金属膜ＭＥ１０１上に形成され、上記金属膜ＭＥ２に相当する金属膜ＭＥ１０２との積層膜からなる。金属膜ＭＥ１００は、開口部ＯＰ１００の周囲において、絶縁膜ＰＶ１００上に若干乗り上げているが、絶縁膜ＰＶ１００上に位置する部分の金属膜ＭＥ１００の平面寸法は、絶縁膜ＰＶ上に位置する部分の上記金属膜ＭＥの平面寸法よりもかなり小さい。
本実施の形態の半導体装置ＣＰでは、上述したように、ワイヤ接合領域ＷＡは、絶縁膜ＰＶの開口部ＯＰに内包されているが、プローブ接触領域ＰＡは、絶縁膜ＰＶの開口部ＯＰとは重なっておらず、絶縁膜ＰＶと重なっていた。すなわち、本実施の形態の半導体装置ＣＰでは、上記図１０に示されるように、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する部分の金属膜ＭＥに、ワイヤＢＷが接合され、かつ、上記図９に示されるように、絶縁膜ＰＶ上に位置する部分の金属膜ＭＥに、プローブ検査でプローブＰＲＢが接触してプローブ痕が形成される。
本実施の形態の半導体装置ＣＰとは異なり、検討例の半導体装置ＣＰ１００では、上記ワイヤ接合領域ＷＡに相当するワイヤ接合領域ＷＡ１００と、上記プローブ接触領域ＰＡに相当するプローブ接触領域ＰＡ１００との両方が、絶縁膜ＰＶ１００の開口部ＯＰ１００に内包されている。
すなわち、検討例の半導体装置ＣＰ１００の場合は、図２４に示されるように、絶縁膜ＰＶ１００の開口部ＯＰ１００から露出するパッドＰＤ１００上に位置する部分の金属膜ＭＥ１００に、プローブ検査工程でプローブＰＲＢが接触してプローブ痕が形成される。そして、検討例の半導体装置ＣＰ１００の場合は、図２５に示されるように、絶縁膜ＰＶ１００の開口部ＯＰ１００から露出するパッドＰＤ１００上に位置する部分の金属膜ＭＥ１００に、ワイヤボンディング工程でワイヤＢＷが接合される。
本発明者が検討したところ、図２３〜図２６の検討例の場合は、次のような課題が生じることが分かった。
すなわち、プローブ検査工程においては、プローブＰＲＢを金属膜ＭＥ，ＭＥ１００のプローブ接触領域ＰＡ，ＰＡ１００に押し当てるため、このプローブＰＲＢによって金属膜ＭＥ，ＭＥ１００のプローブ接触領域ＰＡ，ＰＡ１００に強い外力（圧力）が印加されてしまう。検討例の半導体装置ＣＰ１００の場合は、金属膜ＭＥ１００のプローブ接触領域ＰＡ１００に印加された外力（圧力）が、金属膜ＭＥ１００からその下のパッドＰＤ１００に伝わり、パッドＰＤ１００が変形してしまう虞があり、更に、パッドＰＤ１００の下の絶縁膜（ここでは層間絶縁膜ＩＬ８）にも外力（圧力）が伝わって、パッドＰＤ１００の下の絶縁膜に悪影響を及ぼす虞もある。例えば、パッドＰＤ１００の下の絶縁膜（層間絶縁膜ＩＬ８）にクラックが生じてしまう虞がある。パッドＰＤ１００の下の絶縁膜（層間絶縁膜ＩＬ８）にクラックが生じてしまうと、本来は絶縁しているパッドＰＤ１００と配線Ｍ６との間の導通が懸念されるため、半導体装置の信頼性の低下につながる虞がある（クラックに起因した導通は絶縁関係にある各配線層間でも防ぐ必要がある）。他にも、そのクラックから水分が侵入するなどして、半導体装置の信頼性を低下させる虞がある。また、半導体パッケージを製造した後の熱ストレスにより、そのクラックを起点としてパッドＰＤ１００が剥離するなどして、半導体装置の信頼性を低下させる虞がある。また、パッドＰＤ１００が変形してしまうことも、半導体装置の信頼性の低下につながる虞がある。
このため、半導体装置の信頼性を向上させるためには、プローブ検査においてパッドに接続されている金属膜にプローブを接触させても、パッドやパッドの下の絶縁膜に悪影響が生じないようにすることが望まれる。
＜主要な特徴と効果について＞
本実施の形態の半導体装置ＣＰは、半導体基板ＳＢと、半導体基板ＳＢ上に形成された層間絶縁膜ＩＬ８（第１絶縁膜）と、層間絶縁膜ＩＬ８上に形成されたパッドＰＤと、層間絶縁膜ＩＬ８上に、パッドＰＤを覆うように形成された絶縁膜ＰＶ（第２絶縁膜）と、絶縁膜ＰＶに形成され、パッドＰＤの一部を露出する開口部ＯＰと、を有している。本実施の形態の半導体装置ＣＰは、開口部ＯＰから露出するパッドＰＤ上と絶縁膜ＰＶ上とに形成されかつパッドＰＤに電気的に接続された金属膜ＭＥを、更に有している。金属膜ＭＥは、開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａと、絶縁膜ＰＶ上に位置する第２部分ＭＥｂとを、一体的に有している。
本実施の形態の主要な特徴のうちの一つは、金属膜ＭＥの上面は、ワイヤを接合するためのワイヤ接合領域ＷＡ（第１領域）と、プローブを接触させるためのプローブ接触領域ＰＡ（第２領域）とを有しており、ワイヤ接合領域ＷＡは、金属膜ＭＥの第１部分ＭＥａに位置し、プローブ接触領域ＰＡは、金属膜ＭＥの第２部分ＭＥｂに位置していることである。これにより、プローブ検査時にプローブから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤよりも下層の絶縁膜に悪影響を及ぼすのを抑制または防止でき、半導体装置の信頼性を向上させることができる。以下、これについて、具体的に説明する。
上記図２３〜図２６の検討例の場合は、ワイヤ接合領域ＷＡ１００だけでなくプローブ接触領域ＰＡ１００も、開口部ＯＰ１００から露出するパッドＰＤ１００上の金属膜ＭＥ１００に位置している。このため、プローブ検査時に、プローブＰＲＢから金属膜ＭＥ１００のプローブ接触領域ＰＡ１００に印加された外力（圧力）が、金属膜ＭＥ１００からその下のパッドＰＤ１００に伝わりやすく、更に、パッドＰＤ１００の下の絶縁膜にも伝わりやすいため、パッドＰＤ１００やパッドＰＤ１００の下の絶縁膜に悪影響を及ぼす虞がある。
それに対して、本実施の形態では、金属膜ＭＥは、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａと、絶縁膜ＰＶ上に位置する第２部分ＭＥｂとを、一体的に有しており、プローブ接触領域ＰＡは、金属膜ＭＥの第２部分ＭＥｂに位置している。このため、プローブ接触領域ＰＡの下方には、金属膜ＭＥ、絶縁膜ＰＶ、パッドＰＤおよび層間絶縁膜ＩＬ８が、この順で存在しており、プローブ接触領域ＰＡの下方においては、パッドＰＤと金属膜ＭＥとの間に絶縁膜ＰＶが介在している。このため、プローブ検査時に、プローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）は、金属膜ＭＥからその下の絶縁膜ＰＶに伝わるが、この絶縁膜ＰＶである程度緩和または遮蔽されてから、パッドＰＤに伝わることになる。絶縁膜ＰＶで緩和または遮蔽された分、プローブ接触領域ＰＡの下方のパッドＰＤに伝わる外力（圧力）は小さくなり、パッドＰＤの下の絶縁膜（ここでは層間絶縁膜ＩＬ８）に伝わる外力（圧力）は更に小さくなる。
つまり、本実施の形態と上記検討例とで、プローブ検査時に、プローブＰＲＢから金属膜ＭＥ，ＭＥ１００のプローブ接触領域ＰＡ，ＰＡ１００に印加された外力（圧力）が同じであると仮定すると、上記検討例よりも本実施の形態の方が、絶縁膜ＰＶで外力（圧力）が緩和または遮蔽される分、パッドやその下の層間絶縁膜ＩＬ８に伝わる外力（圧力）は小さくなる。
このため、本実施の形態では、プローブ検査時に、プローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤや、パッドＰＤよりも下層の絶縁膜に悪影響を及ぼすのを抑制または防止することができる。例えば、パッドＰＤの変形を抑制または防止することができ、また、パッドＰＤの下の絶縁膜（層間絶縁膜ＩＬ８）にクラックが生じてしまうのを抑制または防止することができる。従って、半導体装置の信頼性を向上させることができる。
また、上記検討例において、プローブ検査時にプローブＰＲＢからの外力（圧力）が、パッドＰＤ１００の下の層間絶縁膜ＩＬ８に悪影響を及ぼすのを防ぐことを目的として、パッドＰＤ１００や金属膜ＭＥ１００の厚さを厚くすることも考えられる。パッドＰＤ１００や金属膜ＭＥ１００の厚さを厚くすれば、プローブ検査時にプローブＰＲＢから金属膜ＭＥ１００のプローブ接触領域ＰＡ１００に印加された外力（圧力）は、金属膜ＭＥ１００やパッドＰＤ１００で緩和されやすくなるため、パッドＰＤ１００の下の層間絶縁膜ＩＬ８に伝わりにくくなる。
しかしながら、上記検討例において、パッドＰＤ１００の厚さを厚くすることは、半導体パッケージを製造する際のモールド工程（上記ステップＳ４，Ｓ１４に対応）において、封止樹脂の硬化段階（冷却段階）にパッドＰＤ１００が変形しやすくなり、パッドＰＤ１００の変形に付随して絶縁膜ＰＶ１００にクラックが発生しやすくなる。このため、上記検討例において、パッドＰＤ１００の厚さをあまり厚くすることは、得策ではない。
また、上記検討例において、金属膜ＭＥ１００の厚さを厚くすることは、金属膜ＭＥ１００の厚さのばらつき（設計値からのずれ）を増加させる虞がある。しかしながら、ワイヤボンディング工程の条件は、ワイヤＢＷを接続する金属膜ＭＥ１００の厚さに応じて設定する必要があるため、金属膜ＭＥ１００の厚さは設計値からできるだけずれないようにすることが望ましい。また、金属膜ＭＥ１００の厚さを厚くすることは、半導体装置の製造コストの増加につながる虞があり、特に、金属膜ＭＥ１００が金膜などの貴金属膜を含む場合には、製造コストの増加への影響が大きい。このため、上記検討例において、金属膜ＭＥ１００の厚さをあまり厚くすることは、得策ではない。
それに対して、本実施の形態では、プローブ接触領域ＰＡの下方において、金属膜ＭＥとパッドＰＤとの間に絶縁膜ＰＶを介在させている。このため、上記検討例に比べて、本実施の形態の方が、絶縁膜ＰＶの厚さの分だけ、金属膜ＭＥの上面のプローブ接触領域ＰＡから、パッドＰＤの下の層間絶縁膜ＩＬ８の上面までの距離を大きくすることができる。つまり、本実施の形態では、パッドＰＤや金属膜ＭＥの厚さを厚くしなくとも、プローブ接触領域ＰＡの下方に絶縁膜ＰＶを存在させていることで、プローブＰＲＢを金属膜ＭＥのプローブ接触領域ＰＡに押し当てた際の、プローブＰＲＢの先端からパッドＰＤの下の層間絶縁膜ＩＬ８の上面までの距離を大きくすることができる。これにより、パッドＰＤや金属膜ＭＥの厚さを厚くしなくとも、プローブ検査時にプローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）は、パッドＰＤの下の層間絶縁膜ＩＬ８に伝わりにくくなるため、パッドＰＤの下の層間絶縁膜ＩＬ８に悪影響が生じるのを抑制または防止することができる。従って、パッドＰＤや金属膜ＭＥの厚さを厚くし過ぎた場合に発生し得る上述した悪影響を回避しながら、プローブ検査時にパッドＰＤの下の層間絶縁膜ＩＬ８にクラックなどが発生するのを防止することができる。
また、本実施の形態では、ワイヤ接合領域ＷＡは、金属膜ＭＥのうち、絶縁膜ＰＶ上の第２部分ＭＥｂではなく、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上の第１部分ＭＥａに位置している。本実施の形態とは異なり、金属膜ＭＥのうち、絶縁膜ＰＶ上に位置する第２部分ＭＥｂにワイヤＢＷを接合した場合には、ワイヤＢＷの下方において、金属膜ＭＥとパッドＰＤとの間に絶縁膜ＰＶが介在していることになるため、ワイヤＢＷからパッドＰＤまでの導電経路が長くなってしまい、ワイヤＢＷとパッドＰＤとの間の抵抗（電気抵抗）が増加してしまう。それに対して、本実施の形態では、金属膜ＭＥのうち、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａにワイヤＢＷを接合しているため、ワイヤＢＷからパッドＰＤまでの導電経路を短くすることができ、ワイヤＢＷとパッドＰＤとの間の抵抗（電気抵抗）を抑制することができる。従って、半導体装置の性能を向上させることができる。
一方、本実施の形態では、プローブ検査時に、金属膜ＭＥのうち、絶縁膜ＰＶ上の第２部分ＭＥｂにプローブＰＲＢを接触させるため、プローブＰＲＢからパッドＰＤまでの抵抗は増加するが、これは、半導体装置ＣＰの実際の使用時には影響を与えないため、問題にはならずに済む。製造された半導体装置ＣＰを実際に使用する際には、絶縁膜ＰＶ上の第２部分ＭＥｂは、信号の導電経路として機能する必要はなく、信号の導電経路、すなわちワイヤＢＷとパッドＰＤとの間の導電経路として機能するのは、金属膜ＭＥの第１部分ＭＥａである。
このように、本実施の形態では、絶縁膜ＰＶの開口部ＯＰから露出するパッドＰＤ上と絶縁膜ＰＶ上とに金属膜ＭＥを形成し、この金属膜ＭＥのうち、絶縁膜ＰＶ上に位置する第２部分ＭＥｂにプローブ検査でプローブＰＲＢを接触させ、開口部ＯＰから露出するパッドＰＤ上に位置する第１部分ＭＥａにワイヤボンディング工程でワイヤＢＷを接合する。これにより、ワイヤＢＷとパッドＰＤとを金属膜ＭＥを介して低抵抗で電気的に接続することができるとともに、プローブ検査時にプローブＰＲＢからの外力（圧力）が、パッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に悪影響を及ぼすのを防ぐことができる。
また、本実施の形態の半導体装置ＣＰの製造工程は、上記検討例の半導体装置ＣＰ１００の製造工程に比べて、製造工程数を増加させなくとも済むため、半導体装置の製造工程数を抑制することができ、また、半導体装置の製造コストを抑制することができる。
また、金属膜ＭＥの下に存在する絶縁膜ＰＶは、プローブ検査時にプローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に伝わるのを抑制または遮蔽する作用を有しているが、この作用の大きさは、絶縁膜ＰＶの材料によって変化し得る。このため、この作用が大きくなるように絶縁膜ＰＶの材料を選択すれば、より好ましく、この観点では、絶縁膜ＰＶは、硬い材料膜を含んでいることが好ましい。
このため、絶縁膜ＰＶは、無機絶縁膜を含むことが好ましく、すなわち、無機絶縁膜を含む単層膜または積層膜であることが好ましい。言い換えると、絶縁膜ＰＶは、無機絶縁膜であるか、あるいは、無機絶縁膜を含む積層膜であることが好ましい。無機絶縁膜は、比較的硬い材料膜であるため、外力（圧力）の伝達を抑制または遮蔽する作用が大きい。絶縁膜ＰＶが、無機絶縁膜を含むことにより、プローブ検査時にプローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に伝わるのを、より的確に抑制することができ、パッドＰＤの変形やパッドＰＤの下の層間絶縁膜ＩＬ８のクラックなどが生じるのを、より的確に抑制または防止することができる。
また、無機絶縁膜のなかでも、窒化シリコン膜は特に硬いため、外力（圧力）の伝達を抑制または遮蔽する作用が特に大きい。このため、絶縁膜ＰＶは、窒化シリコン膜を含むことが更に好ましく、すなわち、窒化シリコン膜を含む単層膜または積層膜であることが更に好ましい。言い換えると、絶縁膜ＰＶは、窒化シリコン膜であるか、あるいは、窒化シリコン膜を含む積層膜であることが、更に好ましい。絶縁膜ＰＶが、窒化シリコン膜を含むことにより、プローブ検査時にプローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に伝わるのを、更に的確に抑制することができ、パッドＰＤの変形やパッドＰＤの下の層間絶縁膜ＩＬ８のクラックなどが生じるのを、更に的確に抑制または防止することができる。
絶縁膜ＰＶとしては、窒化シリコン膜と該窒化シリコン膜上の酸化シリコン膜との積層膜を、特に好適に用いることができる。この場合、図７において、絶縁膜ＰＶは、窒化シリコン膜からなる絶縁膜ＰＶ１と、絶縁膜ＰＶ１上に形成された酸化シリコン膜からなる絶縁膜ＰＶ２との積層膜からなる。これにより、絶縁膜ＰＶのパッシベーション膜としての機能を高めるとともに、プローブ検査時にプローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に伝わるのを抑制する効果も、高めることができる。
また、本実施の形態では、更に以下のような効果も得ることができる。
図２７は、本実施の形態の半導体装置ＣＰの要部平面図であり、金属膜ＭＥの平面図が示されている。また、図２８は、検討例の半導体装置ＣＰ１００の要部平面図であり、金属膜ＭＥ１００の平面図が示されている。図２７および図２８では、金属膜ＭＥ，ＭＥ１００と窪みＫＢ，ＫＢ１００とをそれぞれ実線で示し、絶縁膜ＰＶ，ＰＶ１００の開口部ＯＰ，ＯＰ１００を二点鎖線で示し、ワイヤ接合領域ＷＡ，ＷＡ１００とプローブ接触領域ＰＡ，ＰＡ１００とをそれぞれ破線（点線）で示してあり、パッドＰＤ，ＰＤ１００については図示を省略している。図２７において、符号ＫＢで指し示した実線が、金属膜ＭＥにおける窪みＫＢの側壁の位置であり、図２８において、符号ＫＢ１００で指し示した実線が、金属膜ＭＥ１００における窪みＫＢ１００の側壁の位置である。
上記検討例の場合は、ワイヤ接合領域ＷＡ１００とプローブ接触領域ＰＡ１００とが平面視において開口部ＯＰ１００に内包されている。つまり、金属膜ＭＥ１００には、絶縁膜ＰＶ１００の開口部ＯＰ１００によって形成された窪み（窪み部、凹部）ＫＢ１００がある（図２３および図２８参照）。そして、金属膜ＭＥ１００におけるその窪みＫＢ１００の底面にワイヤ接合領域ＷＡ１００とプローブ接触領域ＰＡ１００とが存在しており、その窪みＫＢ１００の底面に対して、プローブ検査時にプローブＰＲＢを接触させ、かつ、ワイヤボンディング時にワイヤＢＷを接合させる。
しかしながら、図２３および図２８からも分かるように、概ね金属膜ＭＥ１００の厚さの分だけ、窪みＫＢ１００の平面寸法は、絶縁膜ＰＶの開口部ＯＰ１００の平面寸法よりも小さくなる。また、金属膜ＭＥ１００の上面において、窪みＫＢ１００の側壁（すなわち金属膜ＭＥ１００の段差部）の近傍は、プローブＰＲＢを接触させにくい領域であるため、プローブ接触領域ＰＡ１００は、窪みＫＢ１００の側壁からある程度離れさせる必要がある。このため、検討例の場合は、ワイヤ接合領域ＷＡ１００とプローブ接触領域ＰＡ１００との両方を配置できるように窪みＫＢ１００の平面寸法を確保しようとすると、開口部ＯＰ１００の平面寸法がかなり大きくなり、それに伴い、金属膜ＭＥ１００の平面寸法もかなり大きくなってしまう。これは、半導体装置ＣＰ１００の平面寸法の増大を招く虞がある。
それに対して、本実施の形態では、金属膜ＭＥの第１部分ＭＥａには、絶縁膜ＰＶの開口部ＯＰによって形成された窪み（窪み部、凹部）ＫＢがあり、その窪みＫＢの底面にワイヤ接合領域ＷＡが存在しており、その窪みＫＢの底面に対して、ワイヤボンディング時にワイヤＢＷを接合させる（図７、図１０および図２７参照）。一方、金属膜ＭＥの第２部分ＭＥｂは絶縁膜ＰＶ上に位置しており、絶縁膜ＰＶの開口部ＯＰに起因した窪みは、金属膜ＭＥの第２部分ＭＥｂには形成されていない。このため、金属膜ＭＥの第２部分ＭＥｂの上面は、ほぼ平坦になり、プローブ接触領域ＰＡを配置しやすくなる。別の見方をすると、金属膜ＭＥの第２部分ＭＥｂの上面のいずれの領域にも、プローブ接触領域ＰＡを配置できるようになる。すなわち、金属膜ＭＥの第２部分ＭＥｂの平面寸法（平面積）をそれほど大きくしなくとも、金属膜ＭＥの第２部分ＭＥｂの上面にプローブ接触領域ＰＡを的確に確保することができる。
このため、上記検討例の場合（図２８）と本実施の形態の場合（図２７）とを比べると、金属膜ＭＥ，ＭＥ１００の平面寸法が互いに同じと仮定した場合には、金属膜ＭＥ，ＭＥ１００においてプローブ接触領域ＰＡ，ＰＡ１００を配置可能な平面領域（平坦領域）の大きさは、上記検討例の場合（図２８）よりも、本実施の形態の場合（図２７）の方が大きくなる。なお、図２７および図２８では、金属膜ＭＥ，ＭＥ１００においてプローブ接触領域ＰＡ，ＰＡ１００を配置可能な平面領域（平坦領域）を、ドットのハッチングを付して示してある。このため、上記検討例よりも、本実施の形態の方が、プローブ検査を行いやすくなる。別の見方をすると、上記検討例の金属膜ＭＥ１００よりも、本実施の形態の金属膜ＭＥの方が、プローブ検査とワイヤボンディングとを的確に行えるようにしながら、全体の平面寸法（金属膜の平面寸法）を縮小することができる。このため、上記検討例よりも、本実施の形態の方が、半導体装置（半導体チップ）の小型化（小面積化）に有利となる。
次に、パッドＰＤと絶縁膜ＰＶと金属膜ＭＥとの各厚さについて説明する。
パッドＰＤの厚さを厚くしてしまうと、半導体パッケージを製造する際のモールド工程（上記ステップＳ４，Ｓ１４に対応）において、封止樹脂の硬化段階（冷却段階）にパッドＰＤが変形しやすくなり、パッドＰＤの変形に付随して絶縁膜ＰＶにクラックが発生しやすくなる。このため、パッドＰＤは、あまり厚くしすぎないようにすることが望ましい。一方、絶縁膜ＰＶは、プローブＰＲＢによる外力（圧力）の伝達を抑制または遮蔽する作用を有しているが、その作用の大きさは、絶縁膜ＰＶが厚くなるほど大きくなる。このため、絶縁膜ＰＶは、ある程度厚くすることが望ましい。このため、絶縁膜ＰＶの厚さＴ１は、パッドＰＤの厚さＴ２よりも厚いことが好ましい（すなわちＴ１＞Ｔ２）。これにより、半導体パッケージを製造する際のモールド工程（上記ステップＳ４，Ｓ１４に対応）におけるパッドＰＤの変形を抑制または防止しながら、プローブ検査時のプローブＰＲＢからの外力（圧力）がパッドＰＤやパッドＰＤの下の層間絶縁膜ＩＬ８に悪影響を及ぼすのを防ぐ効果を高めることができる。
また、金属膜ＭＥは、薄くし過ぎると、ワイヤＢＷを接合しにくくなり、金属膜ＭＥがある程度の厚さを有していた方が、金属膜ＭＥにワイヤＢＷを接合した際に、良好な接合を得やすい。このため、金属膜ＭＥの厚さＴ３は、パッドＰＤの厚さＴ２よりも厚いことが好ましい（すなわちＴ３＞Ｔ２）。これにより、半導体パッケージを製造する際のモールド工程（上記ステップＳ４，Ｓ１４に対応）におけるパッドＰＤの変形を抑制または防止しながら、金属膜ＭＥにワイヤＢＷを接合した際に良好な接合を得ることができる。
なお、絶縁膜ＰＶの厚さＴ１（図７参照）は、金属膜ＭＥとパッドＰＤとで挟まれた部分の絶縁膜ＰＶの厚さに対応している。また、パッドＰＤの厚さＴ２（図７参照）は、絶縁膜ＰＶで覆われた部分のパッドＰＤの厚さに対応している。また、金属膜ＭＥの厚さＴ３（図７参照）は、絶縁膜ＰＶ上に位置する第２部分ＭＥｂの厚さに対応している。
図２９および図３０は、プローブ検査によるパッドの下の層間絶縁膜のダメージについて調べた結果を示す表である。図２９は、本実施の形態の構造（図７）を採用した場合に、プローブを金属膜ＭＥのプローブ接触領域ＰＡに繰り返し押し当て、パッドＰＤの下の絶縁膜に何らかのダメージが生じるか否かを調べた結果が示されている。また、図３０は、上記検討例の構造（図２３）を採用した場合に、プローブを金属膜ＭＥ１００のプローブ接触領域ＰＡ１００に繰り返し押し当て、パッドＰＤ１００の下の絶縁膜に何らかのダメージが生じるか否かを調べた結果が示されている。金属膜ＭＥ，ＭＥ１００にプローブを押し当てる力の大きさを、「針圧」として図２９および図３０の各表に記載してある。また、金属膜ＭＥ，ＭＥ１００にプローブを押し当てた回数を、「コンタクト回数」として図２９および図３０の各表に記載してある。サンプル数は５０個（Ｎ＝５０）としている。そして、５０個のサンプル中に、パッドの下の絶縁膜にダメージ（クラック等）が生じたサンプルが見つからなかった場合を「○」印で示してある。また、５０個のサンプル中に、パッドの下の絶縁膜にダメージ（クラック等）が生じたサンプルが１個以上見つかった場合を、「×」印で示してある。
図３０に示されるように、上記検討例の構造（図２３）を採用した場合には、プローブの針圧を大きくすると、すなわち、プローブから金属膜ＭＥ１００に印加される外力を大きくすると、パッドＰＤ１００の下の絶縁膜にダメージが生じやすかった。また、金属膜ＭＥ１００にプローブを押し当てる回数（コンタクト回数）を多くすると、パッドＰＤ１００の下の絶縁膜にダメージが生じやすかった。
それに対して、本実施の形態の構造（図７）を採用した場合には、図２９に示されるように、プローブの針圧を大きくしたり、金属膜ＭＥにプローブを押し当てる回数（コンタクト回数）を多くしても、パッドＰＤの下の絶縁膜には、ダメージがほとんど生じなかった。これは、金属膜ＭＥの下に存在する絶縁膜ＰＶが、プローブから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が絶縁膜ＰＶよりも下側に伝達されるのを抑制または遮蔽したためと考えられる。従って、本実施の形態の構造（図７）を採用することで、プローブ検査でパッドＰＤの下の絶縁膜に不具合が生じるのを防止することができる。
＜変形例＞
図３１は、本実施の形態の半導体装置ＣＰの変形例の要部断面図であり、上記図７に対応する断面図が示されている。また、図３２は、プローブ検査時に図３１の金属膜ＭＥのプローブ接触領域ＰＡにプローブＰＲＢを接触させる様子を示す断面図であり、上記図９に相当するものである。また、図３３は、図３１の金属膜ＭＥのワイヤ接合領域ＷＡにワイヤＢＷが接合された状態を示す断面図であり、上記図１０に相当するものである。上記図７、図９および図１０と同様に、図３１〜図３３においても、層間絶縁膜ＩＬ８よりも下の構造は、図示を省略している。また、上記図１０と同様に、図３３においても、封止樹脂の図示は省略している。
図３１の変形例が上記図７と相違しているのは、金属膜ＭＥの膜構造である。図３１の変形例の場合は、金属膜ＭＥを構成する金属膜ＭＥ１，ＭＥ２のうち、金属膜ＭＥ２は、ニッケル（Ｎｉ）膜ＭＥ２ａとニッケル膜ＭＥ２ａ上の金（Ａｕ）膜ＭＥ２ｂとの積層膜からなる。この場合、金属膜ＭＥは、金属膜ＭＥ１と、金属膜ＭＥ１上のニッケル膜ＭＥ２ａと、ニッケル膜ＭＥ２ａ上の金膜ＭＥ２ｂとの積層膜からなり、金属膜ＭＥの最上層は、金膜ＭＥ２ｂである。つまり、金属膜ＭＥは、ニッケル膜ＭＥ２ａとニッケル膜ＭＥ２ａ上の金膜ＭＥ２ｂとを含む積層膜からなり、その積層膜の最上層は金膜ＭＥ２ｂである。ニッケル膜ＭＥ２ａと金膜ＭＥ２ｂとは、それぞれ電解めっき法で形成されており、めっき膜（電解めっき膜）である。この場合、シード層として用いられる金属膜ＭＥ１としては、例えば、チタン（Ｔｉ）膜の単層膜、または、チタン（Ｔｉ）膜と該チタン膜上の銅（Ｃｕ）膜との積層膜を、好適に用いることができる。また、銅（Ｃｕ）膜をシード層（ＭＥ１）としてではなく電解めっき法により形成することもできる。その場合は、シード層（例えばチタン膜）上に、電解めっき膜としての銅膜が形成され、その銅膜上に、ニッケル膜ＭＥ２ａと金膜ＭＥ２ｂとが下から順に形成されることで、金属膜ＭＥが形成される。
ワイヤボンディングにおいては、金膜に対してワイヤを接合するようにすれば、良好な接合を得やすい。このため、金属膜ＭＥの最上層として、金膜が特に適している。このため、上記図７の場合は、金属膜ＭＥの最上層を構成する金属膜ＭＥ２として金膜を用い、その金膜（ＭＥ２）にワイヤＢＷを接合することが好ましかったが（図１０参照）、図３１の変形例の場合は、金属膜ＭＥの最上層に金膜ＭＥ２ｂを用い、その金膜ＭＥ２ｂにワイヤＢＷを接合している（図３３参照）。これにより、図３３のように金属膜ＭＥの金膜ＭＥ２ｂにワイヤＢＷを接合した際に、良好な接合を得ることができる。
そして、図３１の変形例の場合は、金膜ＭＥ２ｂの下にニッケル膜ＭＥ２ａを設けたことで、更に次のような効果も得ることができる。
すなわち、ニッケルは硬い材料であるため、硬いニッケル膜ＭＥ２ａも、プローブＰＲＢにより金膜ＭＥ２ｂに印加された外力（圧力）が金属膜ＭＥの下に伝達されるのを抑制または遮蔽する作用を有することができる。すなわち、金膜は比較的柔らかいため、プローブＰＲＢにより金膜ＭＥ２ｂの上面に印加された外力（圧力）は、金膜ＭＥ２ｂではあまり緩和されずに金膜ＭＥ２ｂの下のニッケル膜ＭＥ２ａに伝達される。しかしながら、ニッケル膜ＭＥ２ａは硬い（金膜ＭＥ２ｂよりも硬い）ため、ニッケル膜ＭＥ２ａに伝達された外力（圧力）は、ニッケル膜ＭＥ２ａでかなり緩和または遮蔽されて、絶縁膜ＰＶに伝達される。そして、絶縁膜ＰＶに伝達された外力（圧力）は、絶縁膜ＰＶで緩和または遮蔽される。このため、図３１〜図３３の変形例の場合は、プローブ接触領域ＰＡの下方において、金属膜ＭＥの下に絶縁膜ＰＶが存在することに加えて、ニッケル膜ＭＥ２ａを金膜ＭＥ２ｂの下に設けたことにより、プローブ検査時にパッドＰＤやその下の層間絶縁膜ＩＬ８にまで伝達される外力（圧力）を、更に抑制することができる。このため、図３１〜図３３の変形例の場合は、プローブ検査時に、プローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤよりも下層の層間絶縁膜ＩＬ８に悪影響を及ぼすのを、更に的確に抑制または防止することができる。例えば、パッドＰＤの変形やパッドＰＤの下の層間絶縁膜ＩＬ８にクラックが生じてしまうのを、更に的確に抑制または防止することができる。従って、半導体装置の信頼性を更に向上させることができる。
また、図３１の変形例において、金膜ＭＥ２ｂを薄くし過ぎると、ニッケル膜ＭＥ２ａ中のＮｉ（ニッケル）が金膜ＭＥ２ｂ中に拡散して、金膜ＭＥ２ｂの表面に析出してしまう虞がある。金膜ＭＥ２ｂの表面にＮｉが析出してしまうと、そのＮｉが酸化して、金属膜ＭＥに対してワイヤＢＷを接合しにくくなる。このため、金膜ＭＥ２ｂの厚さＴ５は、ニッケル膜ＭＥ２ａの厚さＴ４よりも厚いことが好ましい（すなわちＴ５＞Ｔ４）。また、金膜ＭＥ２ｂの厚さＴ５が２μｍ以上であれば、更に好ましい（すなわちＴ５≧２μｍ）。これにより、金属膜ＭＥ（より特定的には金膜ＭＥ２ｂ）にワイヤＢＷを接合した際に、良好な接合を的確に得ることができる。
また、プローブＰＲＢからの外力（圧力）の伝達をニッケル膜ＭＥ２ａによって抑制または遮蔽する作用を確保するためには、ニッケル膜ＭＥ２ａの厚さＴ４は、１μｍ以上であることが好ましい（すなわちＴ４≧１μｍ）。これにより、プローブ検査時に、プローブＰＲＢから金属膜ＭＥのプローブ接触領域ＰＡに印加された外力（圧力）が、パッドＰＤやパッドＰＤよりも下層の層間絶縁膜ＩＬ８に悪影響を及ぼすのを、的確に抑制または防止することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＭＩＳＦＥＴ
ＡＭ１ Ａｌ含有導電膜
ＢＤ１，ＢＤ２ 接合材
ＢＬ 半田ボール
ＢＬＤ 接続端子
ＢＲ１，ＢＲ２ バリア導体膜
ＢＷ ワイヤ
ＣＰ，ＣＰ１００ 半導体装置
ＤＬ 導電性ランド
ＤＰ ダイパッド
ＧＥ ゲート電極
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ４，ＩＬ５，ＩＬ６，ＩＬ７，ＩＬ８ 層間絶縁膜
ＫＢ，ＫＢ１００ 窪み
ＬＤ リード
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６ 配線
ＭＥ，ＭＥ１，ＭＥ２，ＭＥ１００ 金属膜
ＭＥａ 第１部分
ＭＥｂ 第２部分
ＭＥ２ａ ニッケル膜
ＭＥ２ｂ 金膜
ＭＲ１，ＭＲ２ 封止部
ＯＰ，ＯＰ１，ＯＰ１００ 開口部
ＰＡ，ＰＡ１００ プローブ接触領域
ＰＶ，ＰＶ１，ＰＶ２，ＰＶ１００，ＰＶ１０１，ＰＶ１０２ 絶縁膜
ＰＣ 配線基板
ＰＤ，ＰＤ１００ パッド
ＰＫＧ，ＰＫＧ１，ＰＫＧ２ 半導体装置
ＰＲＢ プローブ
ＳＢ 半導体基板
ＳＤ ソース・ドレイン領域
ＳＨ 開口部
ＳＴ 素子分離領域
Ｖ１ プラグ
Ｖ２，Ｖ３，Ｖ４，Ｖ５，Ｖ６，Ｖ７ ビア部
ＷＡ，ＷＡ１００ ワイヤ接合領域

Claims (20)

  1. 半導体基板と、
    前記半導体基板上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成されたパッドと、
    前記第１絶縁膜上に、前記パッドを覆うように形成された第２絶縁膜と、
    前記第２絶縁膜に形成され、前記パッドの一部を露出する開口部と、
    前記開口部から露出する前記パッド上と前記第２絶縁膜上とに形成され、前記パッドに電気的に接続された金属膜と、
    を有し、
    前記金属膜は、前記開口部から露出する前記パッド上に位置する第１部分と、前記第２絶縁膜上に位置する第２部分とを一体的に有し、
    前記金属膜の上面は、ワイヤを接合するための第１領域と、プローブを接触させるための第２領域とを有し、
    前記第１領域は、前記金属膜の前記第１部分に位置し、
    前記第２領域は、前記金属膜の前記第２部分に位置している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第２絶縁膜は、無機絶縁膜、または、無機絶縁膜を含む積層膜である、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第２絶縁膜は、窒化シリコン膜、または、窒化シリコン膜を含む積層膜である、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第２絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の酸化シリコン膜との積層膜である、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記金属膜は、金膜を含む、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記金属膜は、ニッケル膜と前記ニッケル膜上の金膜とを含む積層膜からなり、
    前記金膜は、前記積層膜の最上層である、半導体装置。
  7. 請求項６記載の半導体装置において、
    前記金膜は、前記ニッケル膜よりも厚い、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記パッドは、アルミニウムパッドである、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記第２領域の下方には、前記第２絶縁膜および前記パッドが存在し、前記第１領域の
    下方には、前記パッドは存在するが、前記第２絶縁膜は存在していない、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第２絶縁膜の厚さは、前記パッドの厚さよりも厚い、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記金属膜の厚さは、前記パッドの厚さよりも厚い、半導体装置。
  12. （ａ）半導体基板を準備する工程、
    （ｂ）半導体基板の主面上に第１絶縁膜を形成する工程、
    （ｃ）前記第１絶縁膜上にパッドを形成する工程、
    （ｄ）前記第１絶縁膜上に、前記パッドを覆うように、第２絶縁膜を形成する工程、
    （ｅ）前記第２絶縁膜に、前記パッドの一部を露出する開口部を形成する工程、
    （ｆ）前記開口部から露出する前記パッド上と前記第２絶縁膜上とに金属膜を形成する工程、
    （ｇ）前記金属膜にプローブを接触させてプローブ検査を行う工程、
    （ｈ）前記金属膜にワイヤを接合する工程、
    を有する半導体装置の製造方法であって、
    前記金属膜は、前記開口部から露出する前記パッド上に位置する第１部分と、前記第２絶縁膜上に位置する第２部分とを一体的に有し、
    前記（ｇ）工程では、前記金属膜の前記第２部分に前記プローブを接触させ、
    前記（ｈ）工程では、前記金属膜の前記第１部分に前記ワイヤを接合する、半導体装置の製造方法。
  13. 請求項１２記載の半導体装置の製造方法において、
    前記第２絶縁膜は、無機絶縁膜、または、無機絶縁膜を含む積層膜である、半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、
    前記第２絶縁膜は、窒化シリコン膜、または、窒化シリコン膜を含む積層膜である、半導体装置の製造方法。
  15. 請求項１２記載の半導体装置の製造方法において、
    前記第２絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の酸化シリコン膜との積層膜である、半導体装置の製造方法。
  16. 請求項１２記載の半導体装置の製造方法において、
    前記金属膜は、金膜を含む、半導体装置の製造方法。
  17. 請求項１２記載の半導体装置の製造方法において、
    前記金属膜は、ニッケル膜と前記ニッケル膜上の金膜とを含む積層膜からなり、
    前記金膜は、前記積層膜の最上層である、半導体装置の製造方法。
  18. 請求項１７記載の半導体装置の製造方法において、
    前記金膜は、前記ニッケル膜よりも厚い、半導体装置の製造方法。
  19. 請求項１２記載の半導体装置の製造方法において、
    前記パッドは、アルミニウムパッドである、半導体装置の製造方法。
  20. 請求項１２記載の半導体装置の製造方法において、
    前記（ｇ）工程で前記金属膜の上面における前記プローブが接触される領域の下方には、前記第２絶縁膜および前記パッドが存在し、
    前記（ｈ）工程で前記金属膜の上面における前記ワイヤが接合される領域の下方には、前記パッドは存在するが、前記第２絶縁膜は存在していない、半導体装置の製造方法。
JP2018057207A 2018-03-23 2018-03-23 半導体装置およびその製造方法 Pending JP2019169639A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2018057207A JP2019169639A (ja) 2018-03-23 2018-03-23 半導体装置およびその製造方法
US16/281,619 US11387172B2 (en) 2018-03-23 2019-02-21 Semiconductor device and method for manufacturing the same
CN201910211657.5A CN110299292A (zh) 2018-03-23 2019-03-20 半导体器件及其制造方法
EP22175171.2A EP4071796A3 (en) 2018-03-23 2019-03-21 Semiconductor device having a pad to which a wire bonding pad is to be bonded and a probe is to be brought into contact with
EP19164226.3A EP3544051A1 (en) 2018-03-23 2019-03-21 Semiconductor device and method for manufacturing the same
JP2022199219A JP2023021299A (ja) 2018-03-23 2022-12-14 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018057207A JP2019169639A (ja) 2018-03-23 2018-03-23 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022199219A Division JP2023021299A (ja) 2018-03-23 2022-12-14 半導体装置

Publications (1)

Publication Number Publication Date
JP2019169639A true JP2019169639A (ja) 2019-10-03

Family

ID=65904148

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018057207A Pending JP2019169639A (ja) 2018-03-23 2018-03-23 半導体装置およびその製造方法
JP2022199219A Pending JP2023021299A (ja) 2018-03-23 2022-12-14 半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022199219A Pending JP2023021299A (ja) 2018-03-23 2022-12-14 半導体装置

Country Status (4)

Country Link
US (1) US11387172B2 (ja)
EP (2) EP4071796A3 (ja)
JP (2) JP2019169639A (ja)
CN (1) CN110299292A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023080089A1 (ja) * 2021-11-05 2023-05-11 ローム株式会社 半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102713392B1 (ko) * 2019-10-30 2024-10-04 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지
JP2021072341A (ja) * 2019-10-30 2021-05-06 キオクシア株式会社 半導体装置
CN111007686A (zh) * 2019-11-14 2020-04-14 Tcl华星光电技术有限公司 阵列基板、显示面板及制备方法
US11990430B2 (en) 2021-01-28 2024-05-21 Taiwan Semiconductor Manufacturing Co., Ltd. Bonding structures of integrated circuit devices and method forming the same

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037126A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置及びその製造方法
US20050093176A1 (en) * 2003-10-29 2005-05-05 Meng-Chi Hung Bonding pad structure
JP2006507686A (ja) * 2002-11-26 2006-03-02 フリースケール セミコンダクター インコーポレイテッド ボンディングパッドを有する半導体装置及びその形成方法
US20080083992A1 (en) * 2006-10-06 2008-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Novel bonding and probing pad structures
US20080182120A1 (en) * 2007-01-28 2008-07-31 Lan Chu Tan Bond pad for semiconductor device
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
JP2015204364A (ja) * 2014-04-14 2015-11-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105990295A (zh) * 2015-02-15 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种焊盘结构及其制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07201865A (ja) * 1993-12-31 1995-08-04 Casio Comput Co Ltd バンプを備えた半導体装置
JPH0922912A (ja) 1995-07-05 1997-01-21 Casio Comput Co Ltd 半導体装置及びその製造方法
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
US7056817B2 (en) * 2002-11-20 2006-06-06 Intel Corporation Forming a cap above a metal layer
TWI225280B (en) * 2003-06-30 2004-12-11 Advanced Semiconductor Eng Bumping process
JP3977796B2 (ja) * 2003-10-29 2007-09-19 株式会社東芝 半導体装置
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US7115985B2 (en) * 2004-09-30 2006-10-03 Agere Systems, Inc. Reinforced bond pad for a semiconductor device
US7947978B2 (en) * 2005-12-05 2011-05-24 Megica Corporation Semiconductor chip with bond area
US20070212867A1 (en) * 2006-03-07 2007-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for improving bonding reliability in bond pads
JP2008218442A (ja) * 2007-02-28 2008-09-18 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
US8603909B2 (en) * 2009-11-05 2013-12-10 Globalfoundries Singapore Pte. Ltd. Integrated circuit packaging system with core region and bond pad and method of manufacture thereof
JP2012084738A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP2013206905A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
JP6133611B2 (ja) 2013-02-06 2017-05-24 エスアイアイ・セミコンダクタ株式会社 半導体装置
JP6100569B2 (ja) 2013-03-21 2017-03-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9780051B2 (en) * 2013-12-18 2017-10-03 Nxp Usa, Inc. Methods for forming semiconductor devices with stepped bond pads
JP6420721B2 (ja) 2014-07-09 2018-11-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6355541B2 (ja) * 2014-12-04 2018-07-11 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102372349B1 (ko) * 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
JP6538960B2 (ja) * 2016-02-23 2019-07-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003037126A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2006507686A (ja) * 2002-11-26 2006-03-02 フリースケール セミコンダクター インコーポレイテッド ボンディングパッドを有する半導体装置及びその形成方法
US20050093176A1 (en) * 2003-10-29 2005-05-05 Meng-Chi Hung Bonding pad structure
US20080083992A1 (en) * 2006-10-06 2008-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Novel bonding and probing pad structures
US20080182120A1 (en) * 2007-01-28 2008-07-31 Lan Chu Tan Bond pad for semiconductor device
JP2010157683A (ja) * 2008-12-03 2010-07-15 Renesas Technology Corp 半導体集積回路装置
JP2015204364A (ja) * 2014-04-14 2015-11-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN105990295A (zh) * 2015-02-15 2016-10-05 中芯国际集成电路制造(上海)有限公司 一种焊盘结构及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023080089A1 (ja) * 2021-11-05 2023-05-11 ローム株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
EP3544051A1 (en) 2019-09-25
JP2023021299A (ja) 2023-02-10
US11387172B2 (en) 2022-07-12
US20190295930A1 (en) 2019-09-26
EP4071796A3 (en) 2023-08-09
EP4071796A2 (en) 2022-10-12
CN110299292A (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
TWI730028B (zh) 半導體裝置及其製造方法
JP2023021299A (ja) 半導体装置
US9607956B2 (en) Semiconductor device and method of manufacturing the same
JP2009246218A (ja) 半導体装置の製造方法および半導体装置
JP5497392B2 (ja) 半導体装置
US9368463B2 (en) Semiconductor device
JP2008218442A (ja) 半導体集積回路装置及びその製造方法
KR20180013711A (ko) 반도체 장치 및 그 제조 방법
JP2011222738A (ja) 半導体装置の製造方法
JP6012688B2 (ja) 半導体装置
JP2012160739A (ja) 半導体装置
JP2015070209A (ja) 半導体装置およびその製造方法
JP2013219385A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200812

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210906

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220301

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220920