[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN104979317A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN104979317A
CN104979317A CN201510176791.8A CN201510176791A CN104979317A CN 104979317 A CN104979317 A CN 104979317A CN 201510176791 A CN201510176791 A CN 201510176791A CN 104979317 A CN104979317 A CN 104979317A
Authority
CN
China
Prior art keywords
pad
lead
semiconductor chip
out wiring
wiring portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510176791.8A
Other languages
English (en)
Inventor
富田和朗
竹若博基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104979317A publication Critical patent/CN104979317A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/46—Structure, shape, material or disposition of the wire connectors prior to the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06133—Square or rectangular array with a staggered arrangement, e.g. depopulated array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件及其制造方法，能够提高半导体器件的可靠性。实施方式中的特征点在于：在焊盘(PD)与引出布线部(DWU)的连接部位设置有倾斜部(SLP)。由此，能够抑制在通过表面保护膜(PAS)将焊盘(PD)的一部分覆盖的覆盖区域产生裂纹。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造技术，例如涉及适用于具有焊盘的半导体器件及其制造技术的有效的技术。
背景技术
日本特开平8-241909号公报(专利文献1)中记载有以下技术：使将构成焊盘的多条边中、距半导体芯片的端边较近的边覆盖的表面保护膜的覆盖面积，大于将其他边覆盖的表面保护膜的覆盖面积。
现有技术文献
专利文献
专利文献1：日本特开平8-241909号公报
发明内容
例如，在形成于半导体芯片的焊盘中，焊盘的表面的大部分从设置于表面保护膜的开口部露出，另一方面，焊盘的端部由表面保护膜覆盖。即，在焊盘的端部，以覆盖因焊盘的厚度导致的层差的方式形成有表面保护膜。
在此，例如，有时因在使半导体芯片单片化的切割时施加的应力、从封固半导体芯片的封固体施加的应力等，而使将形成于焊盘的端部的层差覆盖的表面保护膜产生裂纹。因此，在现有的半导体器件中，从抑制将形成于焊盘的端部的层差覆盖的表面保护膜中的裂纹的产生、提高半导体器件的可靠性的观点出发，存在改善的余地。
其他课题和新的特征将从本说明书的记载和附图得以明确。
一个实施方式中的半导体器件具有矩形形状的半导体芯片，半导体芯片具有在多个焊盘的每一个与引出布线部的连接部位设置的倾斜部。
发明效果
根据一个实施方式，能够提高半导体器件的可靠性。
附图说明
图1是由QFP封装构成的半导体器件的从上表面观看而得到的俯视图。
图2是由图1的A-A线剖切而得到的剖面图。
图3是表示半导体芯片的布局构成的图。
图4是将形成于半导体芯片的焊盘的附近区域放大表示的图。
图5是示意地表示焊盘的变形的图。
图6是将实施方式1中的半导体芯片的一部分放大表示的俯视图。
图7是将未设置作为实施方式1的特征的倾斜部的焊盘的一部分放大表示的图。
图8是将设置有作为实施方式1的特征的倾斜部的焊盘的一部分放大表示的图。
图9是由图6的A-A线剖切而得到的剖面图。
图10是示意地表示相关技术中的多个焊盘间的构成的图。
图11是示意地表示实施方式1中的多个焊盘间的构成的图。
图12是由图6的B-B线剖切而得到的示意的剖面图。
图13是将实施方式1的变形例中的半导体芯片的一部分放大表示的俯视图。
图14是表示半导体晶片的布局构成的俯视图。
图15是表示实施方式1中的半导体器件的制造步骤的剖面图。
图16是表示接着图15的半导体器件的制造步骤的图，(a)是俯视图，(b)是由图16的(a)的A-A线剖切而得到的剖面图。
图17是表示接着图16的半导体器件的制造步骤的图，(a)是俯视图，(b)是由图17的(a)的A-A线剖切而得到的剖面图。
图18是表示接着图17的半导体器件的制造步骤的图，(a)是俯视图，(b)是由图18的(a)的A-A线剖切而得到的剖面图。
图19是表示接着图18的半导体器件的制造步骤的图，(a)是俯视图，(b)是由图19的(a)的A-A线剖切而得到的剖面图。
图20是形成焊盘后的图，表示端边(在该阶段为边界线)的边界区域附近的截面示意图。
图21是表示在半导体晶片形成集成电路后、制造例如由QFP封装构成的半导体器件的步骤的流程的流程图。
图22是将实施方式2中的半导体芯片的一部分放大表示的俯视图。
图23是将实施方式3中的半导体芯片的一部分放大表示的俯视图。
图24是将实施方式3的变形例1中的半导体芯片的一部分放大表示的俯视图。
图25是将实施方式3的变形例2中的半导体芯片的一部分放大表示的俯视图。
图26是将实施方式4中的半导体芯片的一部分放大表示的俯视图。
图27是将实施方式4的变形例中的半导体芯片的一部分放大表示的俯视图。
图28是表示实施方式5中的焊盘的示意性的构成的俯视图。
图29是表示实施方式5的变形例中的焊盘的示意性的构成的俯视图。
图30是将实施方式6中的半导体芯片的一部分放大表示的俯视图。
图31是将实施方式7中的焊盘的一部分放大表示的俯视图。
图32是表示实施方式7中的焊盘间的剖面图。
附图标记说明
1S 半导体衬底
AF 铝膜
BCF1 缓冲导体膜
BCF2 缓冲导体膜
CHP 半导体芯片
CLK 裂纹
CNR 角部
CR 芯片区域
CVR1 覆盖区域
CVR2 覆盖区域
CVR3 覆盖区域
DWU 引出布线部
DWU1 引出布线部
DWU2 引出布线部
ES 端边
FL 精细层
GL 全局层
ICR 集成电路区域
IL 层间绝缘膜
IL1 内引线
IPD 内侧焊盘
IPD1 内侧焊盘
MR 树脂
OL 外引线
OP 开口部
OPD 外侧焊盘
OPD1 外侧焊盘
OPD2 外侧焊盘
OXF1 氧化硅膜
OXF2 氧化硅膜
OXF3 氧化硅膜
PAS 表面保护膜
PD 焊盘
PD1 焊盘
PF 镀膜
Q 场效应晶体管
SA1 半导体器件
SCR 划线区域
SLP 倾斜部
SLP(IN) 倾斜部
SLP(OUT) 倾斜部
SLP1 倾斜部
SLP2 倾斜部
SM 不连续区域
SM1 不连续区域
SM2 不连续区域
SNF 氮化硅膜
SRG 密封环
SRR 密封环区域
TAB 芯片搭载部
W 导线
WF 半导体晶片
具体实施方式
在以下的实施方式中，为了方便，在必要时分割为多个部分或者实施方式进行说明，但是，除了在特别明示的情况之外，它们并不是彼此没有关系，而是具有一方为另一方的一部分或者全部的变形例、详细、补充说明等的关系。
另外，在以下的实施方式中，在提及要素的数等(包含个数、数值、量、范围等)的情况下，除了特别明示的情况和原理上明确被限定为特定数的情况等之外，不限定为该特定数，可以为特定数以上也可以为特定数以下。
并且，在以下的实施方式中，其构成要素(也包含要素步骤等)，除了特别明示的情况和原理上认为明确必需的情况等之外，并不一定是必需的，这自不待言。
同样，在以下的实施方式中，当提及构成要素等的形状、位置关系等时，除了特别明示的情况和原理上认为明显不是这样的情况等之外，也包括实质上与该形状等近似或者类似等情况。这对于上述数值和范围也是同样的。
另外，在用于说明实施方式的全部附图中，原则上对相同的部件标注相同的附图标记，省略其重复的说明。此外，为了容易理解附图，存在即使是俯视图也标注阴影的情况。
(实施方式1)
<半导体器件(QFP封装)的构成例>
半导体器件的封装构造例如如BGA(Ball Grid Array：球栅阵列)封装、QFP(Quad Flat Package：四方扁平封装)封装等那样具有各种。本实施方式1中的技术思想能够应用于这些封装，以下作为一个例子说明由QFP封装构成的半导体器件的构成。
图1是由QFP封装构成的半导体器件SA1的从上表面观看而得到的俯视图。如图1所示，半导体器件SA1呈矩形形状，半导体器件SA1的上表面由树脂(封固体)MR覆盖。而且，从规定出树脂MR的外形的4条边向外侧突出有外引线OL。
接着，说明半导体器件SA1的内部构造。图2是由图1的A-A线剖切而得到的剖面图。如图2所示，芯片搭载部TAB的背面由树脂MR覆盖。另一方面，在芯片搭载部TAB的上表面搭载有半导体芯片CHP，芯片搭载部TAB与内引线IL1(引线端子)分离。在半导体芯片CHP的主面形成有焊盘PD。而且，形成于半导体芯片CHP的焊盘PD通过导线W与内引线IL1电连接。这些半导体芯片CHP、导线W和内引线IL1由树脂MR覆盖，与内引线IL1一体化的外引线OL(引线端子)从树脂MR突出。从树脂MR突出的外引线OL成形为鸥翼(gull wing)状，在其表面形成有镀膜PF。
芯片搭载部TAB、内引线IL1、和外引线OL例如由铜材、铁与镍的合金的42合金(42Alloy)等形成，导线W例如由金线形成。半导体芯片CHP例如由硅、化合物半导体(GaAs等)形成，在该半导体芯片CHP中形成有MOSFET等多个半导体元件。而且，在半导体元件的上方隔着层间绝缘膜形成有多层布线，在该多层布线的最上层形成有与多层布线连接的焊盘PD。因此，形成于半导体芯片CHP的半导体元件经由多层布线与焊盘PD电连接。也就是说，由形成于半导体芯片CHP的半导体元件和多层布线形成集成电路，作为将该集成电路和半导体芯片CHP的外部连接起来的端子发挥作用的是焊盘PD。该焊盘PD通过导线W与内引线IL1连接，从而与跟内引线IL1一体地形成的外引线OL连接。由此，可知形成于半导体芯片CHP的集成电路通过焊盘PD→导线W→内引线IL1→外引线OL→外部连接设备的路径，而能够与半导体器件SA1的外部电连接。也就是说，可知能够通过从形成于半导体器件SA1的外引线OL输入电信号来控制形成于半导体芯片CHP的集成电路。另外，可知也能够将来自集成电路的输出信号从外引线OL取出到外部。
接下来，图3是表示半导体芯片CHP的布局构成的图。在图3中，半导体芯片CHP例如呈矩形形状，沿着半导体芯片CHP的端边ES配置有多个焊盘PD。具体而言，如图3所示，沿着呈矩形形状的半导体芯片CHP的端边ES，在端边ES的内侧形成有密封环SRG，在该密封环SRG的内侧沿着半导体芯片CHP的端边ES配置有多个焊盘PD。关于这些多个焊盘PD的每一个，在图3中虽然未图示，但是，焊盘PD的表面的大部分从设置于表面保护膜的开口部露出，另一方面，焊盘PD的端部由表面保护膜覆盖。
在此，例如，存在以下情况：因在使半导体芯片CHP单片化的切割时施加的应力、从封固半导体芯片CHP的树脂(封固体)施加的应力等，而在将焊盘PD的端部覆盖的表面保护膜产生裂纹。因此，在现有的树脂封固型的半导体器件中，从抑制将形成于焊盘PD的端部的层差覆盖的表面保护膜中的裂纹的产生、提高半导体器件的可靠性的观点出发，存在改善的余地。
<改善的余地>
图4是将形成于导体芯片的焊盘PD的附近区域放大表示的图。如图4所示，在半导体芯片的端边ES的内侧形成有密封环SRG，在该密封环SRG的内侧形成有焊盘PD。该焊盘PD呈矩形形状，与焊盘PD一体地形成有引出布线部DWU。引出布线部DWU具有将焊盘PD和形成于焊盘PD的下层的布线(未图示)连接起来的功能。而且，以覆盖焊盘PD的方式形成有表面保护膜PAS，在该表面保护膜PAS上形成有使焊盘PD的表面区域的一部分露出的开口部OP。即，焊盘PD的表面区域的大部分从设置于表面保护膜PAS的开口部OP露出，另一方面，包含焊盘PD的端部的端部区域由表面保护膜PAS覆盖。
本说明书中，将由表面保护膜PAS覆盖的焊盘PD的端部区域定义为覆盖区域，例如在图4中，该覆盖区域被标注有圆点(dot)。并且，图4中，将由焊盘PD的端部导致的层差的外侧覆盖的表面保护膜PAS的一部分也被标注有圆点。即，表面保护膜PAS以遍及形成有焊盘PD的基底的方式形成，但是例如在图4中，对该表面保护膜PAS中、尤其将焊盘PD的端部覆盖的覆盖区域和形成于由焊盘PD的端部导致的层差的外侧附近的表面保护膜PAS的部分标注圆点。
在此，认为例如因温度循环试验等而使封固半导体芯片的树脂产生膨胀、收缩，例如如图5所示，因该树脂的膨胀、收缩引起的应力施加于焊盘PD。即，认为如图5的箭头所示，来自封固半导体芯片的树脂的应力从半导体芯片的端边ES侧施加。在该情况下，因来自封固半导体芯片的树脂的应力导致的由表面保护膜PAS覆盖的焊盘PD的覆盖区域变形，产生焊盘PD的一部分偏移的“铝滑动(Aluminumslide)”、在由表面保护膜PAS覆盖的焊盘PD的覆盖区域的一部分产生裂纹CLK的可能性提高。
关于这方面，本发明人研究时发现，作为“铝滑动”、裂纹CLK的产生主要原因，能够考虑到以下所示的3个主要原因。即，第1主要原因为，如图5所示，因焊盘PD与引出布线部DWU的连接部位为直角所导致、该连接部位处的表面保护膜PAS容易产生裂纹CLK。该第1主要原因能够认为是，例如在焊盘PD与引出布线部DWU的连接部位为直角的情况下，将该连接部位覆盖的表面保护膜PAS的不连续区域(接合(seam)区域)集中于1处，结果为应力集中在应力耐性低的不连续区域，在连接部位处在表面保护膜PAS产生裂纹CLK。
接下来，第2主要原因是，因由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度小导致、在表面保护膜PAS容易产生裂纹CLK。关于该第2主要原因，能够考虑到：与由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度大的情况相比，由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度小的情况下，应力耐性变低。
接着，第3主要原因是，相对于由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度，与覆盖区域的宽度正交的方向的线段(焊盘PD的1条边的一部分)的长度变长导致、容易产生焊盘PD的一部分偏移的“铝滑动”、在表面保护膜PAS容易产生裂纹CLK。该第3主要原因根据下述内容能够理解，即：与覆盖区域的宽度正交的方向的线段的长度越长，线段越容易因来自与线段正交的方向的应力而弯曲，该线段的变形越大。
所以，在本说明书中，着眼于上述的第1主要原因～第3主要原因，对抑制“铝滑动”、裂纹CLK的产生的技术思想进行说明。尤其是，在本实施方式1中，说明针对第1主要原因进行了研究而形成的技术思想：第1主要原因即为因焊盘PD与引出布线部DWU的连接部位为直角导致、连接部位处的表面保护膜PAS产生裂纹CLK。
<半导体芯片的构成>
图6是将本实施方式1中的半导体芯片CHP的一部分放大表示的俯视图。在图6中，半导体芯片CHP例如呈具有多条端边ES的矩形形状，通过彼此交叉的端边ES形成有角部CNR。而且，在半导体芯片CHP的端边的内侧形成有抑制异物向半导体芯片CHP的内部的侵入的密封环SRG，在该密封环SRG的内侧沿半导体芯片CHP的端边ES配置有以铝为主要成分的多个焊盘PD。多个焊盘PD的每一个例如呈以长方形形状为代表的矩形形状，在这些多个焊盘PD的每一个，焊盘PD的表面的大部分从设置于表面保护膜PAS的开口部OP露出，另一方面，焊盘PD的端部由表面保护膜覆盖。另外，分别与多个焊盘PD的每一个一体地设置有引出布线部DWU，该引出布线部DWU由表面保护膜PAS覆盖。此外，在图6中，在半导体芯片CHP的端边ES的内侧形成有密封环SRG，但是，有时在半导体芯片CHP的端边ES与密封环SRG之间设置有抑制在切割时有可能产生的裂纹向半导体芯片CHP内(芯片区域内)行进的虚设图案。此时，虚设图案并不一定是必要的，但是，为了防止切割时的裂纹、提高在各布线层的形成时进行的CMP步骤中的平坦性，优选设置虚设图案。
在本说明书中，“主要成分”是指构成部件(层、膜)的构成材料中、包含最多的材料成分，例如“以铝为主要成分的焊盘PD”是指焊盘PD的材料包含铝(Al)最多。本说明书中使用称为“主要成分”的术语的意图在于，例如为了表示焊盘PD基本上由铝构成，但是另外不排除包含杂质的情况。
例如，当着眼于在半导体器件中通常使用的焊盘PD时，该焊盘PD通常采用由钛/氮化钛膜构成的缓冲导体膜夹着铝膜的构成。即，焊盘PD包括：第1缓冲导体膜；形成于该第1缓冲导体膜上的铝膜；和形成于铝膜上的第2缓冲导体膜。在该情况下，在利用通过由第1缓冲导体膜、铝膜、和第2缓冲导体膜构成的层叠膜构成焊盘PD时，该焊盘PD中铝膜占据大部分，因此，成为“以铝为主要成分的焊盘PD”。
另外，本说明书中所谓的铝膜不仅为纯铝膜的情况，也在包括在铝中添加有硅的铝合金膜(AlSi膜)、和在铝中添加有硅和铜的铝合金膜(AlSiCu膜)这样的大概念中使用。因此，这些包含铝合金膜的焊盘PD也包含于“以铝为主要成分的焊盘PD”。也就是说，本说明书中所谓的“以铝为主要成分的焊盘PD”，既用于包含铝膜和缓冲导体膜的焊盘PD，也用于铝膜自身为铝合金膜的情况的焊盘PD。
<实施方式中的特征>
接着，对本实施方式1中的特征点进行说明。在图6中，本实施方式1中的特征点在于，在焊盘PD与引出布线部DWU的连接部位设置有作为辅助图案的倾斜部SLP。由此，根据本实施方式1，能够抑制在通过表面保护膜PAS将焊盘PD的一部分覆盖的覆盖区域产生裂纹CLK。以下，关于该理由，参照附图进行说明。
图7是将未设置作为本实施方式1的特征的倾斜部SLP的焊盘PD的一部分放大表示的图。在图7中，焊盘PD和引出布线部DWU一体地连接，在焊盘PD与引出布线部DWU的连接部位未设置倾斜部SLP。也就是说，在图7中，焊盘PD与引出布线部DWU的连接部位的连接角为垂直(直角)。因此，如图7所示，在将焊盘PD与引出布线部DWU的连接部位覆盖的表面保护膜PAS中，由虚线表示的成膜时的不连续区域SM(接合区域)集中形成于1处。该结果为，在图7所示的焊盘PD中，应力集中在应力耐性低的不连续区域SM，在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS容易产生裂纹。
与之相对，图8是将作为本实施方式1的特征的辅助图案而设置有倾斜部SLP的焊盘PD的一部分放大表示的图。在图8中，焊盘PD和引出布线部DWU一体地连接，在焊盘PD与引出布线部DWU的连接部位设置有倾斜部SLP。此时，倾斜部SLP的形状例如呈直角三角形形状。该结果为，在图8中，焊盘PD与引出布线部DWU的连接部位的连接角成为比90度大的角度即钝角。
在该情况下，在图7所示的焊盘PD中不存在倾斜部SLP，由此，焊盘PD与引出布线部DWU的连接部位的连接角由1处的直角构成。与之相对，在图8所示的焊盘PD中存在倾斜部SLP，由此，焊盘PD与引出布线部DWU的连接部位的连接角由2处的钝角构成。这意味着，在图7所示的焊盘PD中，与1处的直角对应地形成有1处的不连续区域SM，与此相对，在图8所示的焊盘PD中，与2处的钝角对应地形成有2处的不连续区域SM1和不连续区域SM2。也就是说，在图7所示的焊盘PD中，在将焊盘PD与引出布线部DWU的连接部位覆盖的表面保护膜PAS，由虚线表示的成膜时的不连续区域SM(接合区域)集中形成于1处。与之相对，在图8所示的焊盘PD中，在将焊盘PD与引出布线部DWU的连接部位覆盖的表面保护膜PAS，由虚线表示的成膜时的不连续区域SM1和不连续区域SM2分散形成于2处。该结果是，在具有倾斜部SLP的本实施方式1中的焊盘PD中，存在2处应力耐性低的不连续区域SM1和不连续区域SM2，因此，能够抑制应力集中于应力耐性低的1处不连续区域。换言之，在具有倾斜部SLP的本实施方式1中的焊盘PD中，存在2处应力耐性低的不连续区域SM1和不连续区域SM2，因此，应力分散于2处的不连续区域SM1和不连续区域SM2。该结果是，根据本实施方式1，由于应力分散于2处的不连续区域SM1和不连续区域SM2，因此，能够减少施加于不连续区域SM1和不连续区域SM2的每一个的应力。所以，根据本实施方式1，由于在焊盘PD与引出布线部DWU的连接部位设置倾斜部SLP，所以能够有效地抑制在焊盘PD与引出布线部DWU的连接部位处表面保护膜PAS产生裂纹。由此，根据本实施方式1中的半导体器件，能够抑制在表面保护膜PAS产生裂纹所导致的可靠性的降低。换言之，根据本实施方式1，能够提高半导体器件的可靠性。
尤其是，在本实施方式1中，引出布线部DWU的宽度(X方向上的宽度)，短于构成多个焊盘PD的每一个的多条边中、与引出布线部DWU连接的边的长度，倾斜部SLP设置于引出布线部DWU的两侧。因此，根据本实施方式，由于在焊盘PD与引出布线部DWU的连接部位的两侧设置倾斜部SLP，所以能够有效地抑制在焊盘PD与引出布线部DWU的连接部位的两侧在表面保护膜PAS产生裂纹。
在此，例如，焊盘PD、引出布线部DWU和倾斜部SLP由以铝为主要成分的膜一体地形成。而且，如图6所示，引出布线部DWU与构成多个焊盘PD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边连接。
这是考虑到以下情况：构成多个焊盘PD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边，最接近形成于半导体芯片CHP的内侧的集成电路区域，通过在距半导体芯片CHP的端边ES最远的边设置引出布线部DWU，而能够缩短形成于集成电路区域的集成电路与引出布线部DWU的连接距离。换言之，通过在距半导体芯片CHP的端边ES最远的边设置有引出布线部DWU，能够减少将集成电路和引出布线部DWU连接起来的布线的寄生电阻，由此，能够提高半导体器件的性能。
并且，可以说，图6所示的在距半导体芯片CHP的端边ES最远的边设置引出布线部DWU的构成，从抑制在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS产生裂纹的观点出发也为优选的构成。这是因为：根据本发明人的研究，例如在图6中存在施加于将构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的覆盖区域的应力相对大的倾向。即，是因为考虑到：在图6中，在构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边设置有引出布线部DWU的情况下，成为在距半导体芯片CHP的端边ES最近的边设置有容易产生裂纹的焊盘PD与引出布线部DWU的连接部位，容易在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS产生裂纹。
本实施方式1中的半导体器件中实施了以下研究方案：即使在距端边ES最远的边设置有引出布线部DWU的情况下，也能够将裂纹产生的可能性限制为最小限度。即，通过在焊盘PD与引出布线部DWU的连接部位设置倾斜部SLP(第1构成)，使应力分散于图8所示的2处的不连续区域SM1和不连续区域SM2，结果能够减少施加于不连续区域SM1和不连续区域SM2的每一个的应力(基于第1构成而得到的应力减少效果)。与此同时，在本实施方式1中的半导体器件中，通过在距半导体芯片CHP的端边ES最远的边设置引出布线部DWU(第2构成)，而能够减少施加于焊盘PD与引出布线部DWU的连接部位的应力的大小(基于第2构成而得到的应力减少效果)。
如上所述，在本实施方式1中的半导体器件中，通过上述第1构成和第2构成的协同效应，能够有效地抑制在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS产生裂纹。
并且，根据本实施方式1，通过上述第2构成，能够缩短形成于半导体芯片CHP的内侧区域的集成电路和引出布线部DWU的连接距离，由此，还能够得到可减少将集成电路和引出布线部DWU连接的布线的寄生电阻的优点。
基于上述内容，根据本实施方式1，能够得到以下显著的效果：能够在实现半导体器件的性能提高的同时提高可靠性。
接下来，图9是由图6的A-A线剖切而得到的剖面图。如图9所示，例如在由硅形成的半导体衬底1S上形成有作为半导体元件的一个例子的场效应晶体管Q，在该场效应晶体管Q的上方例如形成有由精细的铜布线形成的精细(fine)层FL。而且，在该精细层FL的上方形成有由宽度比构成精细层FL的铜布线宽的铜布线形成的全局(global)层GL。该全局层GL上形成有多个焊盘PD。焊盘PD和全局层GL经由接触孔与图7等所示的引出布线部DWU连接。而且，如图9所示，焊盘PD经由全局层GL和精细层FL与形成于半导体衬底1S上的场效应晶体管Q电连接。
接着，以覆盖多个焊盘PD且填埋多个焊盘PD之间的方式形成有表面保护膜PAS。而且，在表面保护膜PAS形成有开口部OP，从该开口部OP的底部露出焊盘PD的表面的一部分。从开口部OP露出的焊盘PD的表面与例如由金线构成的导线W连接，包含与导线W连接的焊盘PD的表面的表面保护膜PAS上例如由树脂MR覆盖。
在此，参照图10和图11对本实施方式1中的特征点之一进行说明。图10是示意地表示相关技术中的多个焊盘PD间的构成的图，图11是示意地表示本实施方式1中的多个焊盘PD间的构成的图。首先，如图10所示，在焊盘PD间的间隙形成有表面保护膜PAS，该表面保护膜PAS例如由通过等离子体CVD法形成的氧化硅膜OXF1和通过CVD法形成的氮化硅膜SNF构成。此时，焊盘PD的膜厚形成为1000～2000nm，例如1600nm左右。氧化硅膜OXF1的膜厚为200nm左右，且氮化硅膜SNF的膜厚为600nm左右。因此，焊盘PD的膜厚比将氧化硅膜OXF1的膜厚和氮化硅膜SNF的膜厚相加得到的膜厚更厚(1600nm>200nm+600nm＝800nm)。根据上述情况，如图10所示，焊盘PD间的间隙没有被由氧化硅膜OXF1和氮化硅膜SNF构成的表面保护膜PAS完全填埋。该结果是，例如在因温度循环试验中的温度变化而使覆盖焊盘PD的树脂(未图示)产生了膨胀和收缩的情况下，焊盘PD容易在横向(水平方向)上移动。这意味着，在图10所示的相关技术所示的焊盘PD中，通过容易产生因温度变化导致的“铝滑动”且因“铝滑动”导致的、覆盖焊盘PD的端部的表面保护膜PAS容易被施加较大的应力这点和表面保护膜PAS的膜厚薄这点的协同因素，在表面保护膜PAS容易产生裂纹。也就是说，图10所示的焊盘PD和表面保护膜PAS的构成从抑制“铝滑动”的产生和裂纹的产生的观点出发，可以说存在改善的余地。
此外，在本实施方式1中，如上述那样使焊盘PD的膜厚相当厚。这主要是为了在拉绕与焊盘PD同层的布线时实现低电阻化、缓和通过探针进行的检查而在探针接触时对焊盘PD下方施加的应力，从而形成为比以往更厚。但是，因铝的体积增加，成为更容易产生上述的“铝滑动”的状况，因此，需要本实施方式1那样的对策。
与之相对，在本实施方式1中，如图11所示，以将焊盘PD间的间隙完全填埋的方式形成有表面保护膜PAS。具体来讲，表面保护膜PAS包括：通过等离子体CVD法形成的氧化硅膜OXF1；通过高密度等离子体CVD法(HDP：High Density Plasma)形成的氧化硅膜OXF2；通过以TEOS为原料的等离子体CVD法形成的氧化硅膜OXF3；和通过CVD法形成的氮化硅膜SNF。
此时，焊盘PD的膜厚形成为1000～2000nm，例如为1700nm左右，氧化硅膜OXF1的膜厚为200nm左右。另外，氧化硅膜OXF2的膜厚为900nm左右，氧化硅膜OXF3的膜厚为800nm左右。并且，氮化硅膜SNF的膜厚例如为600nm左右。因此，焊盘PD的膜厚比将氧化硅膜OXF1的膜厚、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF的膜厚相加而得到的膜厚薄(1700nm<200nm+900nm+800nm+600nm＝2500nm)。根据上述情况，如图11所示，焊盘PD间的间隙被由氧化硅膜OXF1、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF构成的表面保护膜PAS完全填埋。该结果是，例如即使因温度循环试验中的温度变化而使覆盖焊盘PD的树脂(未图示)产生膨胀和收缩，焊盘PD也被填埋间隙的表面保护膜PAS牢固地固定，因此，焊盘PD难以在横向(水平方向)上移动。这意味着，在图11所示的本实施方式1所示的焊盘PD中，难以产生因温度变化导致的“铝滑动”，由此，因“铝滑动”导致作用于表面保护膜PAS的应力也被缓和。基于上述情况，根据本实施方式1，通过表面保护膜PAS的膜厚变厚至将焊盘PD间的间隙完全填埋程度的特征点，难以产生焊盘PD的“铝滑动”，并且难以在表面保护膜PAS产生裂纹。也就是说，图11所示那样的本实施方式1中的焊盘PD和表面保护膜PAS的构成从抑制“铝滑动”的产生及裂纹的产生的观点出发，具有优越性。
如上所述本实施方式1的特征点之一在于，以将焊盘PD间的间隙完全填埋的方式形成有表面保护膜PAS，关于该特征点，根据本实施方式1，能够有效地抑制“铝滑动”的产生和裂纹的产生，由此，能够提高半导体器件的可靠性。
接下来，图12是由图6的B-B线剖切得到的示意剖面图。如图12所示，在半导体芯片CHP的端边ES的内侧设置有密封环区域SRR，在密封环区域SRR形成有密封环SRG。并且，密封环区域SRR的内侧区域成为集成电路区域ICR，在该集成电路区域ICR形成有焊盘PD和与焊盘PD一体地形成的引出布线部DWU。此时，在本实施方式1中，在密封环SRG的外侧没有设置虚设区域，但是例如可以在密封环SRG的外侧、且半导体芯片CHP的端边ES侧设置虚设图案。
此外，本实施方式中公开的密封环SRG通过将多层的布线层连接而形成，与半导体衬底1S连接。虽然未详细图示，但是与形成于半导体衬底1S的阱连接，成为接地电位等的固定电位。另一方面，虚设图案存在能够以与密封环SRG相同的方式由多层的布线层形成的各布线层连接的情况，也存在分离的情况。该虚设图案与密封环SRG不同，不与固定电位连接，多成为浮动状态。
并且，如图12所示，以覆盖一体地形成的焊盘PD1和引出布线部DWU的方式形成有表面保护膜PAS。而且，在表面保护膜PAS形成有开口部OP，从该开口部OP的底部露出焊盘PD的表面的一部分，另一方面，引出布线部DWU的整体由表面保护膜PAS覆盖。而且，表面保护膜PAS覆盖形成于集成电路区域ICR的外侧的密封环区域SRR，并延伸至半导体芯片CHP的端边ES。
此外，在图12中，由于形成于集成电路区域ICR的焊盘PD和形成于引出布线部DWU的下层的布线构造和器件构造基本上与图9相同，因此省略。另外，在图12中，与焊盘PD连接的导线和覆盖表面保护膜PAS的树脂的图示也省略。
<变形例>
本实施方式1中的半导体器件如上述方式构成，以下对实施方式1的变形例进行说明。
图13是将本变形例中的半导体芯片CHP的一部分放大表示的俯视图。图13中，本变形例的特征点在于，引出布线部DWU与构成多个焊盘PD的每一个的多条边中、距半导体芯片CHP的端边ES最近的边连接，且在该引出布线部DWU与焊盘PD的连接部位设置有倾斜部SLP。由此，根据本变形例，与实施方式1同样，能够有效地抑制在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS产生裂纹。
例如，根据本发明人的研究，存在施加于将构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的覆盖区域的应力相对大的倾向。即，如图13所示，在构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边设置有引出布线部DWU的情况下，在距半导体芯片CHP的端边ES最近的边设置有容易产生裂纹的焊盘PD与引出布线部DWU的连接部位。在该情况下，认为容易在焊盘PD与引出布线部DWU的连接部位处在表面保护膜PAS产生裂纹，所以，在通常的常识中，从抑制裂纹的产生的观点出发认为难以采用在构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边设置引出布线部DWU的结构。
但是，在本变形例中，在引出布线部DWU与焊盘PD的连接部位设置倾斜部SLP的结果，即使在构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边设置引出布线部DWU，也能够抑制在焊盘PD与引出布线部DWU的连接部位处容易产生的裂纹。即，在本变形例中，通过在引出布线部DWU与焊盘PD的连接部位设置倾斜部SLP的构成，能够抑制焊盘PD与引出布线部DWU的连接部位处的裂纹的产生，所以，在构成焊盘PD的多条边中、距半导体芯片CHP的端边ES最近的边设置引出布线部DWU的构成也被容许。也就是说，本变形例中，从防止裂纹的观点出发，即使是本来不被采用那样的引出布线部DWU的配置，也能够采用在引出布线部DWU与焊盘PD的连接部位设置倾斜部SLP的技术思想。
该结果是，根据本变形例，能够抑制引出布线部DWU与焊盘PD的连接部位处的裂纹的产生，并且提高配置引出布线部DWU的自由度。也就是说，根据本变形例，能够提高与焊盘PD一体地形成的引出布线部DWU的配置位置的自由度，其结果是，也能够提高半导体芯片CHP整体的布局配置的自由度。这意味着，根据本变形例，能够设置不受以往的制约束缚的崭新的布局配置，由此，能够提高半导体器件的设计自由度。
<半导体器件的制造方法>
接下来，参照附图对本实施方式1中的半导体器件的制造方法进行说明。图14是表示半导体晶片WF的布局构成的俯视图。如图14所示，半导体晶片WF呈大致圆盘形状，在内部区域具有多个芯片区域CR。在多个芯片区域CR的每一个形成有以场效应晶体管为代表的半导体元件和多层布线层，这些多个芯片区域CR由划线区域SCR划分。本实施方式1中，如图14所示，准备具有矩形形状的芯片区域CR和对芯片区域CR进行划分的划线区域SCR的半导体晶片(半导体衬底)WF。在该阶段，在半导体晶片WF的多个芯片区域CR的每一个形成有以场效应晶体管为代表的半导体元件，在该半导体元件的上方形成有例如通过镶嵌法由铜布线构成的多层布线层。而且，在以下的步骤中，从在多个芯片区域CR的每一个中、在多层布线层的最上层形成焊盘的步骤开始进行说明。
首先，如图15所示，在层间绝缘膜IL上形成由缓冲导体膜BCF1、形成于缓冲导体膜BCF1上的铝膜AF、和形成于铝膜AF上的缓冲导体膜BCF2构成的层叠膜。缓冲导体膜BCF1例如由钛膜和氮化钛膜的层叠膜构成，例如能够通过使用溅射法形成。另外，铝膜AF由以铝为主要成分的膜形成，例如能够通过使用溅射法形成。并且，缓冲导体膜BCF2例如由氮化钛膜形成，例如能够通过使用溅射法形成。此外，可以由钛和氮化钛的层叠膜形成。在此，例如、缓冲导体膜BCF1的膜厚为110nm左右(钛膜的膜厚(50nm)+氮化钛膜的膜厚(60nm))，铝膜AF的膜厚为1500nm左右。另外，缓冲导体膜BCF2的膜厚(氮化钛膜的膜厚)为75nm左右。
接着，如图16的(a)和图16的(b)所示，通过使用光刻技术和蚀刻技术，对由缓冲导体膜BCF1、铝膜AF和缓冲导体膜BCF2构成的层叠膜进行图案化。通过该层叠膜的图案化，沿着芯片区域与划线区域的边界线，在芯片区域内一体地形成矩形形状的焊盘PD、设置于焊盘PD的引出布线部DWU、和设置于焊盘PD与引出布线部DWU的连接部位的倾斜部SLP。此时，焊盘PD、引出布线部DWU和倾斜部SLP由相同的层叠膜形成，因此，焊盘PD的高度、引出布线部DWU的高度和倾斜部SLP的高度为大致相同的高度。
接下来，如图17的(a)和图17的(b)所示，以覆盖焊盘PD、引出布线部DWU和倾斜部SLP的方式，在层间绝缘膜IL上形成氧化硅膜OXF1。该氧化硅膜OXF1例如能够通过等离子体CVD法(ChemicalVapor Deposition:化学气相沉积)形成，氧化硅膜OXF1的膜厚为200nm左右。接着，在氧化硅膜OXF1上形成氧化硅膜OXF2。氧化硅膜OXF2例如能够通过具有膜的蚀刻和膜的成膜同时进行的特性的高密度等离子体CVD法形成，氧化硅膜OXF2的膜厚为900nm左右。之后，在氧化硅膜OXF2上形成氧化硅膜OXF3。氧化硅膜OXF3例如能够通过以TEOS为原料的等离子体CVD法形成，氧化硅膜OXF3的膜厚为800nm左右。而且，在氧化硅膜OXF3上形成氮化硅膜SNF。氮化硅膜SNF例如能够通过使用CVD法形成。这样一来，能够以覆盖焊盘PD、引出布线部DWU和倾斜部SLP的方式形成由氧化硅膜OXF1、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF构成的表面保护膜PAS。
此时，在本实施方式1中，由于表面保护膜PAS的膜厚比焊盘PD的膜厚更厚，所以，焊盘PD间的间隙被由氧化硅膜OXF1、氧化硅膜OXF2、氧化硅膜OXF3和氮化硅膜SNF构成的表面保护膜PAS完全填埋。
接着，如图18的(a)和图18的(b)所示，通过使用光刻技术和蚀刻技术在表面保护膜PAS形成使焊盘PD的表面的一部分露出的开口部OP。另一方面，不形成使引出布线部DWU和倾斜部SLP露出的开口部，引出布线部DWU的表面和倾斜部SLP的表面维持由表面保护膜PAS覆盖的状态。之后，如图19的(a)和图19的(b)所示，通过对从开口部OP露出的焊盘PD的表面进行蚀刻，将形成于从开口部OP露出的焊盘PD的表面上的缓冲导体膜(氮化钛膜)除去。由此，铝膜从开口部OP露出。
如以上所述，能够在多层布线层的最上层形成焊盘PD。具体来讲，图20为形成有焊盘PD后的图，表示端边ES(在该阶段中为边界线)的边界区域附近的截面示意图。在图20中，在划线区域SCR的内侧形成有密封环区域SRR和集成电路区域ICR。在密封环区域SRR形成有密封环SRG。该密封环SRG在与形成于集成电路区域ICR的多层布线(图20中未图示)相同的步骤形成。而且，在集成电路区域ICR中，在最上层形成有焊盘PD。
接下来，对于之后的步骤，参照流程图进行说明。图21是表示在半导体晶片形成有集成电路后、制造例如由QFP封装构成的半导体器件的步骤的流程的流程图。
首先，在半导体晶片的多个芯片区域的每一个形成了集成电路后，沿着划线区域对半导体晶片进行切割(图21的步骤S101)。由此，能够获得多个芯片区域被单片化且形成有集成电路的半导体芯片。而且，在形成于引线框架上的芯片搭载部搭载半导体芯片后(图21的步骤S102)，利用导线将形成于半导体芯片的焊盘和内引线(图21的步骤S103)连接起来。之后，利用树脂将芯片搭载部、半导体芯片、导线、内引线封固(图21的步骤S104)。而且，在将形成于引线框架的堤坝切断后(图21的步骤S105)，在从树脂露出的外引线的表面形成镀膜(图21的步骤S106)。接着，在树脂的表面形成标记后(图21的步骤S107)，成形从树脂突出的外引线(图21的步骤S108)。这样一来，在制造出半导体器件后，实施电气特性检查(图21的步骤S109)。而且，对半导体器件实施温度循环试验(图21的步骤S110)，判断为合格件的半导体器件作为产品出货。
(实施方式2)
在上述实施方式1中，说明了针对以下第1主要原因实施了研究方案的技术思想，即：因焊盘PD与引出布线部DWU的连接部位为直角导致的、在连接部位处的表面保护膜PAS产生裂纹CLK。本实施方式2中，除了在上述实施方式1中说明的技术思想之外，还说明对以下第2主要原因实施了研究方案的技术思想，即：由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度小导致的、在表面保护膜PAS容易产生裂纹CLK。
图22是将本实施方式2中的半导体芯片CHP的一部分放大表示的俯视图。在图22中，本实施方式2的特征点在于，开口部OP的中心位置相对于多个焊盘PD各自的中心位置向半导体芯片CHP的内侧方向(中心方向)偏移。
由此，如图22所示，将构成多个焊盘PD的每一个的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2的宽度，大于将构成多个焊盘PD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。这意味着，能够使将构成焊盘PD的多条边中、最容易被施加因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。而且，由于使覆盖区域CVR2的宽度(Y方向上的宽度)相对宽，意味着相对于应力的裂纹耐性提高，所以根据本实施方式2中的半导体器件，能够抑制将距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2中的裂纹的产生。即，根据本实施方式2，在引出布线部DWU与焊盘PD的连接部位设置倾斜部SLP，由此，能够获得以下效果：能够抑制连接部位处的裂纹的产生并且能够抑制将距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2中的裂纹的产生。也就是说，本实施方式2中的技术思想是对上述第1主要原因和第2主要原因进行的研究，能够有效地抑制第1主要原因和第2主要原因的协同作用，其结果是，能够提供具有优异的裂纹耐性的可靠性高的半导体器件。
并且，如图22所示，在本实施方式2中，着眼于多个焊盘PD中、距半导体芯片CHP的角部CNR最近的焊盘PD1。具体而言，如图22所示，在距半导体芯片CHP的角部CNR最近的焊盘PD1中，将构成焊盘PD1的多条边中、距半导体芯片CHP的角部最近的边覆盖的表面保护膜PAS的覆盖区域CVR3的宽度，也大于将构成焊盘PD1的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。
由此，在本实施方式2中，能够使距半导体芯片CHP的角部CNR最近的焊盘PD1中，将因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力容易变大的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。并且，不仅如此，在本实施方式2中，还能够使将应力容易变大的距角部CNR最近的边覆盖的覆盖区域CVR3的宽度也相对宽。该结果是，在本实施方式2中，在配置于距半导体芯片CHP的角部CNR最近的位置的焊盘PD1中，裂纹耐性尤其得到提高。
此外，作为实现使开口部OP的中心位置相对于多个焊盘PD各自的中心位置而向半导体芯片CHP的内侧方向(中心方向)偏移的构成的方案，能够考虑维持焊盘PD的尺寸(面积)且减小开口部OP的尺寸的第1方案和维持开口部OP的尺寸(面积)且增大焊盘PD的尺寸的第2方案。例如，作为第1方案的优点，能够列举出焊盘PD的尺寸被维持，所以能够不增大配置多个焊盘PD的间隔(间距)就能够实现本实施方式2中的技术思想。在该情况下，例如，能够得到抑制半导体芯片的增大并实现本实施方式2中的技术思想的优点。
另一方面，作为第2方案的优点，能够列举出开口部OP的尺寸被维持，所以，能够不损失与从开口部OP露出的焊盘PD的表面连接的导线的连接可靠性地、实现本实施方式2中的技术思想。在该情况下，例如能够获得不对半导体器件的可靠性(尤其是，导线的连接可靠性)产生影响就能够实现本实施方式2中的技术思想的优点。
本实施方式2中的半导体器件的制造方法基本上与上述实施方式1中的半导体器件的制造方法相同。但是，在本实施方式2中的半导体器件的制造方法中，在表面保护膜PAS形成使多个焊盘PD各自的表面的一部分露出的开口部OP的步骤中，改变使用光刻技术和蚀刻技术的图案化。具体而言，实施开口部OP的图案化步骤，使得开口部OP的中心位置相对于多个焊盘PD各自的中心位置向芯片区域的内侧方向(中心方向)偏移。也就是说，以使得将构成多个焊盘PD的每一个的多条边中、距边界线最近的边覆盖的表面保护膜PAS的覆盖区域CVR2的宽度，大于将构成多个焊盘PD的每一个的多条边中、距边界线最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度的方式，实施开口部OP的图案化步骤。
并且，以使得在多个焊盘PD的、距芯片区域的角部CNR最近的焊盘PD1中，将构成焊盘PD1的多条边中、距芯片区域的角部CNR最近的边覆盖的表面保护膜PAS的覆盖区域CVR3的宽度，也大于将构成焊盘PD1的多条边中、距边界线最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度的方式，实施本实施方式2中的开口部OP的图案化步骤。
(实施方式3)
在上述实施方式1和上述实施方式2中，对沿着半导体芯片CHP的端边ES将多个焊盘PD配置为1列的构成例进行了说明，但是，在本实施方式3中，对沿着半导体芯片CHP的端边ES将多个焊盘PD配置为多列(例如，2列)的构成例进行说明。
图23是将本实施方式3中的半导体芯片CHP的一部分放大表示的俯视图。在图23中，沿着半导体芯片CHP的端边ES将多个焊盘配置为2列。具体来讲，多个焊盘包含：在距半导体芯片CHP的端边ES较近侧、沿端边ES配置的多个外侧焊盘OPD；和在距半导体芯片CHP的端边ES较远侧、沿端边ES配置的多个内侧焊盘IPD。例如，在图23中，示出了配置为2列的外侧焊盘OPD和内侧焊盘IPD被配置成所谓的交错配置的例子。在此，在距端边ES的距离较近的第1列配置外侧焊盘OPD，在距端边ES的距离较远的第2列配置内侧焊盘IPD。
如图23所示，在多个内侧焊盘IPD中，以与构成多个内侧焊盘IPD的每一个的多条边中、距半导体芯片CHP的端边ES最近的边连接的方式设置有引出布线部DWU，且在多个内侧焊盘IPD的每一个与引出布线部DWU的连接部位设置有倾斜部SLP(IN)。
另一方面，在多个外侧焊盘OPD中，以与构成多个外侧焊盘OPD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边连接的方式设置有引出布线部DWU。而且，在多个外侧焊盘OPD的每一个与引出布线部DWU的连接部位设置有倾斜部SLP(OUT)。
在此，例如与内侧焊盘IPD一体地设置的倾斜部SLP(IN)的形状及尺寸，和与外侧焊盘OPD一体地设置的倾斜部SLP(OUT)的形状及尺寸相同。
如此，在本实施方式3中，在配置成交错配置的外侧焊盘OPD和内侧焊盘IPD的任一者中，均在与引出布线部DWU的连接部位设置有倾斜部SLP(OUT)或者倾斜部SLP(IN)。由此，在本实施方式3中，也能够抑制在通过表面保护膜PAS而将外侧焊盘OPD的一部分覆盖的覆盖区域、和通过表面保护膜PAS而将内侧焊盘IPD的一部分覆盖的覆盖区域产生裂纹。也就是说，上述实施方式1中说明的技术思想不仅能够应用于配置为1列的多个焊盘PD，也能够如本实施方式3那样，例如能够应用于以交错配置为代表的配置为多列的多个内侧焊盘IPD和多个外侧焊盘OPD。
<变形例1>
在实施方式3中，如图23所示，对与内侧焊盘IPD一体地设置的倾斜部SLP(IN)的形状及尺寸，和与外侧焊盘OPD一体地设置的倾斜部SLP(OUT)的形状及尺寸相同的例子进行了说明，但是，在本变形例1中，对倾斜部SLP(IN)的尺寸与倾斜部SLP(OUT)的尺寸不同的例子进行说明。
图24是将本变形例1中的半导体芯片CHP的一部分放大表示的俯视图。在图24中，本变形例1中，与内侧焊盘IPD一体地设置的倾斜部SLP(IN)的尺寸(面积)，大于与外侧焊盘OPD一体地设置的倾斜部SLP(OUT)的尺寸(面积)。换言之，与外侧焊盘OPD一体地设置的倾斜部SLP(OUT)的尺寸，小于与内侧焊盘IPD一体地设置的倾斜部SLP(IN)的尺寸。
以下，对该理由进行说明。根据本发明人的研究可知，存在施加于将构成焊盘的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的覆盖区域的应力相对大的倾向。基于这方面，当着眼于图24所示的内侧焊盘IPD时，在内侧焊盘IPD中，在构成内侧焊盘IPD的多条边中、距半导体芯片CHP的端边ES最近的边设置有引出布线部DWU。因此，在内侧焊盘IPD中，在应力容易变大的距半导体芯片CHP的端边ES最近的边存在内侧焊盘IPD与引出布线部DWU的连接部位。这意味着，在内侧焊盘IPD中，在应力相对大的部位存在内侧焊盘IPD与引出布线部DWU的连接部位，在将该连接部位覆盖的表面保护膜PAS的覆盖区域不容易产生裂纹。所以，在本变形例1中，从充分抑制内侧焊盘IPD与引出布线部DWU的连接部位的裂纹的产生的观点出发，在该连接部位设置较大尺寸的倾斜部SLP(IN)。即，认为倾斜部SLP(IN)的尺寸越大，越能够抑制内侧焊盘IPD与引出布线部DWU的连接部位处的裂纹的产生，所以，在内侧焊盘IPD与引出布线部DWU的连接部位设置较大尺寸的倾斜部SLP(IN)。由此，即使在内侧焊盘IPD与引出布线部DWU的连接部位施加相对较大的应力的情况下，也能够充分抑制该连接部位处的裂纹的产生。
另一方面，当着眼于如图24所示的外侧焊盘OPD时，在外侧焊盘OPD中，在构成外侧焊盘OPD的多条边中、距半导体芯片CHP的端边ES最远的边设置有引出布线部DWU。因此，在外侧焊盘OPD中，在假定应力不相对大的距半导体芯片CHP的端边ES最远的边，存在外侧焊盘OPD与引出布线部DWU的连接部位。这意味着，外侧焊盘OPD中，在应力难以相对大的部位存在外侧焊盘OPD与引出布线部DWU的连接部位，能够认为在将该连接部位覆盖的表面保护膜PAS的覆盖区域难以产生裂纹。所以，在本变形例1中，考虑外侧焊盘OPD与引出布线部DWU的连接部位处的裂纹的产生，和内侧焊盘IPD与引出布线部DWU的连接部位处的裂纹的产生相比难以成为问题，在外侧焊盘OPD与引出布线部DWU的连接部位设置较小尺寸的倾斜部SLP(OUT)。即，认为由于即使倾斜部SLP(OUT)的尺寸小，也能够抑制外侧焊盘OPD与引出布线部DWU的连接部位处的裂纹的产生，所以，在外侧焊盘OPD与引出布线部DWU的连接部位设置较小尺寸的倾斜部SLP(OUT)。该结果是，在本变形例1中，能够实现与内侧焊盘IPD一体地设置的倾斜部SLP(IN)的尺寸大于与外侧焊盘OPD一体地设置的倾斜部SLP(OUT)的尺寸的构成。在该构成中，也能够抑制内侧焊盘IPD与引出布线部DWU的连接部位处的裂纹的产生，并且，能够抑制外侧焊盘OPD与引出布线部DWU的连接部位处的裂纹的产生。
<变形例2>
在本变形例2中，对与内侧焊盘IPD一体地设置倾斜部SLP(IN)，另一方面，在外侧焊盘OPD与引出布线部DWU的连接部位不设置倾斜部的例子进行说明。
图25是将本变形例2中的半导体芯片CHP的一部分放大表示的俯视图。例如如上述变形例1中说明那样，在外侧焊盘OPD中，在构成外侧焊盘OPD的多条边中、距半导体芯片CHP的端边ES最远的边设置有引出布线部DWU。在该情况下，认为在外侧焊盘OPD中，施加于外侧焊盘OPD与引出布线部DWU的连接部位的应力的大小比较小，所以，能够推测在将该连接部位覆盖的表面保护膜PAS的覆盖区域难以产生裂纹。因而，在本变形例2中，进一步考虑到：外侧焊盘OPD与引出布线部DWU的连接部位处的裂纹的产生和内侧焊盘IPD与引出布线部DWU的连接部位处的裂纹的产生相比难以成为问题，而构成为在外侧焊盘OPD与引出布线部DWU的连接部位不设置倾斜部。在如此构成的本变形例2中，也在内侧焊盘IPD中一体地设置倾斜部SLP(IN)，因此，能够充分抑制内侧焊盘IPD与引出布线部DWU的连接部位处的裂纹的产生。
(实施方式4)
在本实施方式4中，对与上述实施方式3同样地沿着半导体芯片CHP的端边ES、将多个焊盘配置成交错配置的构成例为前提、并且也加入了针对第2主要原因的研究而形成的技术思想进行说明，该第2主要原因即为由表面保护膜PAS覆盖的焊盘的覆盖区域的宽度小导致的、在表面保护膜PAS容易产生裂纹。
图26是将本实施方式4中的半导体芯片CHP的一部分放大表示的俯视图。在图26中，在本实施方式4中，在以交错配置为前提、构成交错配置的多个内侧焊盘IPD中，开口部OP的中心位置与多个内侧焊盘IPD各自的中心位置一致。与之相对，在构成交错配置的多个外侧焊盘OPD中，开口部OP的中心位置相对于多个外侧焊盘OPD各自的中心位置向半导体芯片CHP的内侧方向(中心方向)偏移。
由此，如图26所示，将构成多个外侧焊盘OPD的每一个的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2的宽度，大于将构成多个外侧焊盘OPD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。这意味着，能够使将构成外侧焊盘OPD的多条边中、最容易被施加因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。而且，使覆盖区域CVR2的宽度(Y方向上的宽度)相对宽，意味着相对于应力的裂纹耐性提高，所以，根据本实施方式4中的半导体器件，能够抑制在外侧焊盘OPD中将距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2中的裂纹的产生。即，根据本实施方式4，与上述实施方式3同样地，在外侧焊盘OPD与引出布线部DWU的连接部位设置倾斜部SLP(OUT)，且在内侧焊盘IPD与引出布线部DWU的连接部位设置倾斜部SLP(IN)，由此能够抑制连接部位处的裂纹的产生。并且，在本实施方式4中，如图26所示，能够使外侧焊盘OPD的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽，结果也能够抑制将距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2中的裂纹的产生。
并且，如图26所示，本实施方式4中，着眼于多个外侧焊盘OPD中、距半导体芯片CHP的角部CNR最近的外侧焊盘OPD1。具体而言，如图26所示，在距半导体芯片CHP的角部CNR最近的外侧焊盘OPD1中，将构成外侧焊盘OPD1的多条边中、距半导体芯片CHP的角部最近的边覆盖的表面保护膜PAS的覆盖区域CVR3的宽度，也大于将构成外侧焊盘OPD1的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。
由此，本实施方式4中，能够使在距半导体芯片CHP的角部CNR最近的外侧焊盘OPD1中，将因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力容易变大的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。并且，在此基础上，在本实施方式4中，能够使将应力容易变大的距角部CNR最近的边覆盖的覆盖区域CVR3的宽度也相对宽。该结果是，在本实施方式4中，在配置于距半导体芯片CHP的角部CNR最近的位置的外侧焊盘OPD1中，尤其能够提高裂纹耐性。
<变形例>
接下来，对实施方式4的变形例进行说明。实施方式4中，着眼于外侧焊盘OPD，说明也加入了对第2主要原因进行研究而形成的例子，第2主要原因即为由表面保护膜PAS覆盖的外侧焊盘OPD的覆盖区域的宽度小导致的、在表面保护膜PAS容易产生裂纹。在本变形例中，进一步地，还着眼于内侧焊盘IPD、说明相对于内侧焊盘IPD也加入了对第2主要原因进行研究而形成的例子。也就是说，认为在实施方式4中，在距半导体芯片CHP的端边ES较近的外侧焊盘OPD中，上述的第2主要原因显著，所以，首先，说明了对外侧焊盘OPD加入对第2主要原因进行研究而形成的例子。并且，在本变形例中，在内侧焊盘IPD中，与外侧焊盘OPD相比远离半导体芯片CHP的端边ES，所以，认为与外侧焊盘OPD相比关于上述的第2主要原因的影响少，但考虑了其多少会受到第2主要原因的影响。即，本变形例中，从实现半导体器件的可靠性的进一步提高的观点出发，针对内侧焊盘IPD也加入了对第2主要原因的研究方案。
图27是将本变形例中的半导体芯片CHP的一部分放大表示的俯视图。在图27中，在本变形例的特征点在于，以交错配置为前提、不仅在构成交错配置的多个外侧焊盘OPD中，而且在内侧焊盘IPD中，开口部OP的中心位置也相对于多个内侧焊盘IPD各自的中心位置向半导体芯片CHP的内侧方向(中心方向)偏移。
由此，如图27所示，将构成多个内侧焊盘IPD的每一个的多条边中、距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2的宽度，大于将构成多个内侧焊盘IPD的每一个的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。这意味着，能够使构成内侧焊盘IPD的多条边中、最容易被施加因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。而且，使覆盖区域CVR2的宽度(Y方向上的宽度)相对宽，意味着对应力的裂纹耐性提高，所以，根据本变形例中的半导体器件，能够抑制在内侧焊盘IPD中，将距半导体芯片CHP的端边ES最近的边覆盖的表面保护膜PAS的覆盖区域CVR2中的裂纹的产生。
并且，如图27所示，在本变形例中，着眼于多个内侧焊盘IPD中、距半导体芯片CHP的角部CNR最近的内侧焊盘IPD1。具体而言，如图27所示，距半导体芯片CHP的角部CNR最近的内侧焊盘IPD1中，将构成内侧焊盘IPD1的多条边中、距半导体芯片CHP的角部最近的边覆盖的表面保护膜PAS的覆盖区域CVR3的宽度，也大于将构成内侧焊盘IPD1的多条边中、距半导体芯片CHP的端边ES最远的边覆盖的表面保护膜PAS的覆盖区域CVR1的宽度。
由此，在本变形例中，在距半导体芯片CHP的角部CNR最近的内侧焊盘IPD1中，能够使将因温度变化而产生的树脂(未图示)的膨胀和收缩导致的应力容易变大的边(距半导体芯片CHP的端边ES最近的边)覆盖的覆盖区域CVR2的宽度(Y方向上的宽度)相对宽。并且，在此基础之上，在本变形例中，也能够使将距应力容易变大的角部CNR最近的边覆盖的覆盖区域CVR3的宽度相对宽。该结果是，在本变形例中，配置在距半导体芯片CHP的角部CNR最近的位置的内侧焊盘IPD1中，尤其能够提高裂纹耐性。
如此，根据本变形例，不仅在外侧焊盘OPD而且在内侧焊盘IPD中，也加入对第2主要原因的研究方案。该结果，根据本变形例，通过配置为交错配置的多个外侧焊盘OPD和多个内侧焊盘IPD双方，能够提高针对第1主要原因和第2主要原因的裂纹耐性，由此，能够实现半导体器件的可靠性的进一步提高。
(实施方式5)
在本实施方式5中，对实施了针对上述第3主要原因的研究而形成的技术思想进行说明。也就是说，在本实施方式5中，说明对以下方面进行的研究方案：相对于由表面保护膜PAS覆盖的焊盘PD的覆盖区域的宽度(Y方向上的宽度)，与覆盖区域的宽度正交的方向上的线段(焊盘PD的1条边的一部分)的长度(X方向上的长度)较长导致的、焊盘PD的一部分偏移的“铝滑动”、和在表面保护膜PAS容易产生裂纹CLK。
图28是表示本实施方式5中的焊盘PD的示意性的构成的俯视图。图28中，与焊盘PD一体地设置有引出布线部DWU。此时，引出布线部DWU的宽度(X方向上的宽度)，短于构成焊盘PD的多条边中、与引出布线部DWU连接的边的长度。而且，引出布线部DWU的宽度的中心位置相对于构成焊盘PD的多条边中、与引出布线部DWU连接的边的中心位置偏移。
在如上述那样构成的本实施方式5中的焊盘PD中，如图28所示，引出布线部DWU的一方侧，为与引出布线部DWU连接的边中不与引出布线部DWU接触的线段的长度较长的一侧(长线段侧)(图28的引出布线部DWU的左侧)。另一方面，引出布线部DWU的另一方侧为与引出布线部DWU连接的边中不与引出布线部DWU接触的线段的长度较短的一侧(短线段侧)(图28的引出布线部DWU的右侧)。
如上述那样构成的本实施方式5中的焊盘PD中，因温度变化导致的树脂(未图示)的膨胀和收缩，尤其长线段侧的边的弯曲变大。该结果是，在长线段侧“铝滑动”、裂纹的产生显著这样的危险变高。
所以，在本实施方式5中，以倾斜部设置于引出布线部DWU的两侧为前提，设置于引出布线部DWU的一方侧(长线段侧)的倾斜部SLP1的形状和设置于引出布线部DWU的另一方侧(短线段侧)的倾斜部SLP2的形状呈不对称。
具体而言，如图28所示，设置于引出布线部DWU的一方侧(长线段侧)的倾斜部SLP1的尺寸，大于设置于引出布线部的另一方侧(短线段侧)的倾斜部SLP2的尺寸。而且，例如，如图28所示，设置于引出布线部DWU的一方侧(长线段侧)的倾斜部SLP1的形状为梯形形状，设置于引出布线部DWU的另一方侧(短线段侧)的倾斜部SLP2的形状为三角形形状。
由此，由于在被认为边的弯曲较大的长线段侧设置的倾斜部SLP的尺寸大，因此，能够抑制长线段侧的弯曲。该结果是，根据本实施方式5，能够有效地抑制因长线段侧的弯曲而显著的“铝滑动”、裂纹的产生。
尤其是，根据本发明人的研究发现，在图28中，设将构成焊盘PD的多条边中、与引出布线部DWU连接的边覆盖的表面保护膜PAS的覆盖区域的宽度(Y方向上的宽度)为a1、表面保护膜PAS的覆盖区域的宽度(X方向上的宽度)为b1时，在满足b1/a1<3的关系的情况下，能够充分抑制因树脂的膨胀和收缩导致的应力引起的焊盘PD的边的弯曲。另外，基于相同的理由，优选当设作为倾斜部SLP1的梯形形状的高度(Y方向)为a2、作为倾斜部SLP1的梯形形状的底边的长度为b2时，满足b2/a2<3的关系。并且，更优选满足(b2/a2)+(b1/a1)<3。
<变形例1>
如在实施方式5中说明那样，从防止因长线段侧的弯曲而显著的“铝滑动”、裂纹的产生的观点出发，优选的是，设置于引出布线部DWU的一方侧(长线段侧)的倾斜部SLP1的尺寸比设置于引出布线部的另一方侧(短线段侧)的倾斜部SLP2的尺寸大。
但是，使倾斜部SLP1的形状为梯形形状且使倾斜部SLP2的形状为三角形形状仅为一个例子，例如也可以如图29所示，使设置于引出布线部DWU的一方侧(长线段侧)的倾斜部SLP1的形状为第1三角形形状、且使设置于引出布线部DWU的另一方侧(短线段侧)的倾斜部SLP2的形状为第2三角形形状。
此时，从当设将构成焊盘PD的多条边中、与引出布线部DWU连接的边覆盖的表面保护膜PAS的覆盖区域的宽度(Y方向上的宽度)为a1、表面保护膜PAS的覆盖区域的宽度(X方向上的宽度)为b1时，满足b1/a1<3的关系能够可靠地防止因长线段侧的弯曲而显著的“铝滑动”、裂纹的产生的观点出发是优选的。另外，设作为倾斜部SLP1的第1三角形形状的高度(Y方向)为a2、作为倾斜部SLP1的第1三角形形状的底边(X方向)的长度为b2时，根据相同的理由，优选满足b2/a2<3的关系。并且，更优选满足(b2/a2)+(b1/a1)<3。
<变形例2>
另外，也能够将上述的图28和图29公开的技术应用于上述的实施方式3中记载的图23、图24和图25。即，如图23那样，可以使上述的倾斜部SLP1和倾斜部SLP2形成于交错配置的第1列和第2列。另外，如图24那样，可以形成为：形成于交错配置的第2列的倾斜部SLP1和倾斜部SLP2的大小大于形成于交错配置的第1列的倾斜部SLP1和倾斜部SLP2的大小。另外，如图25那样，可以使倾斜部SLP1和倾斜部SLP2仅形成于交错配置的第2列，不形成于第1列。另外，也能够将上述的图28和图29公开的技术应用于上述的实施方式4。
(实施方式6)
在本实施方式6中，说明以与焊盘PD一体地设置的引出布线部DWU存在多个的构成为前提，相对于该前提构成，应用实施了对第1主要原因的研究而形成的技术思想的例子。
图30是将本实施方式6中的半导体芯片CHP的一部分放大表示的俯视图。在图30中，例如，配置成交错配置的多个外侧焊盘OPD和多个内侧焊盘IPD的、多个外侧焊盘OPD中的外侧焊盘OPD2中，与外侧焊盘OPD2一体地设置有引出布线部DWU1和引出布线部DWU2。这是例如为了确保流过外侧焊盘OPD2的电流量而实施的布局构成的一个例子。即，例如，流过外侧焊盘OPD2的电流量大，仅通过单个引出布线部DWU1难以应对的情况下，与外侧焊盘OPD2一体地设置引出布线部DWU1和引出布线部DWU2，由此，也能够应对电流量大的情况。此外，虽然未图示，但是在引出布线部DWU2与引出布线部DWU1同样地设置与下层布线的触点(contact)，与设置于集成电路区域的场效应晶体管Q电连接。
另外，这样的引出布线部DWU2在2个外侧焊盘OPD间没有进一步设置焊盘的空间的情况、和需要将电源等的具有相同功能的焊盘OPD并列2个的情况下，在实现芯片面积的缩小方面是有效果的。
具体而言，如图30所示，外侧焊盘OPD2呈长方形形状，与外侧焊盘OPD2连接的多个引出布线部包括：与外侧焊盘OPD2的短边连接的引出布线部DWU1；和与外侧焊盘OPD2的长边连接的引出布线部DWU2。该情况下，在外侧焊盘OPD2与引出布线部DWU1的连接部位设置有倾斜部SLP(OUT)，并且，在外侧焊盘OPD2与引出布线部DWU2的连接部位也设置有倾斜部SLP(OUT)。
在如此构成的本实施方式6中的外侧焊盘OPD2中，也能够抑制外侧焊盘OPD2与引出布线部DWU1的连接部位处的裂纹的产生，并且，能够抑制外侧焊盘OPD2与引出布线部DWU2的连接部位处的裂纹的产生。
另外，在本实施方式6中，例示了在外侧焊盘OPD2形成引出布线部DWU1和引出布线部DWU2双方的情况，但是不限于此，例如在外侧焊盘OPD2仅形成引出布线部DWU2的情况下，也能够获得同样的效果。
另外，在本实施方式6中，示出了交错配置的例子，但是如上述的实施方式1和实施方式2那样，焊盘仅为1列的情况下也能够应用。即，也能够将本实施方式6公开的技术应用于上述的实施方式1～5。
(实施方式7)
在本实施方式7中，对改变了图11所公开的表面保护膜PAS中、氮化硅膜SNF的开口部的位置的例子进行说明。
图31是焊盘PD的俯视图，图32表示焊盘PD的剖面图。本实施方式7中，在形成了氧化硅膜OXF1、氧化硅膜OXF2、氧化硅膜OXF3后，通过以光致抗蚀剂膜为掩模进行图案化而形成开口部OP1。此外，缓冲导体膜BCF2也通过相同步骤被蚀刻，铝膜AF从开口部OP1露出。之后，形成氮化硅膜SNF并另外进行图案化，由此在开口部OP1的内侧形成开口部OP2。
在本实施方式7中，在开口部OP1中，能够通过氮化硅膜SNF覆盖氧化硅膜OXF1、氧化硅膜OXF2、氧化硅膜OXF3和缓冲导体膜BCF2的侧面。因此，在作为缓冲导体膜BCF2而使用氮化钛的情况下，能够防止氮化钛被氧化。当氮化钛被氧化时，其体积膨胀，其上的表面保护膜PAS被施加应力。其结果是，具有在氮化硅膜SNF上容易产生裂纹的担忧。因此，在本实施方式7中，通过氮化硅膜SNF覆盖缓冲导体膜BCF2的侧面，能够进一步防止裂纹的产生。
此外，本实施方式7公开的技术当然能够应用于上述的实施方式1～6。在该情况下，本实施方式7的开口部OP2相当于上述的实施方式1～6中所示的开口部OP。
以上，对由本发明人完成的发明基于其实施方式进行了具体说明，但是，本发明不限于上述实施方式，当然能够在不脱离其主旨的范围内各自组合而实施。
上述实施方式包含以下的方式。
(附记1)
一种半导体器件，包括矩形形状的半导体芯片，
上述半导体芯片包括：
(a)沿上述半导体芯片的端边配置的多个焊盘；
(b)设置于上述多个焊盘的每一个的引出布线部；和
(c)设置于上述多个焊盘的每一个与上述引出布线部的连接部位的倾斜部，
上述引出布线部的宽度短于构成上述多个焊盘的每一个的多条边中、与上述引出布线部连接的边的长度，
上述引出布线部的宽度的中心位置相对于构成上述多个焊盘的每一个的多条边中、与上述引出布线部连接的边的中心位置偏移。
(附记2)
在附记1记载的半导体器件中，
在上述引出布线部的两侧设置有上述倾斜部。
(附记3)
在附记2记载的半导体器件中，
设置于上述引出布线部的一方侧的上述倾斜部的形状和设置于上述引出布线部的另一方侧的上述倾斜部的形状为不对称。
(附记4)
在附记3记载的半导体器件中，
上述引出布线部的一方侧为，与上述引出布线部连接的边中的不与上述引出布线部接触的线段的长度较长侧，
上述引出布线部的另一方侧为，与上述引出布线部连接的边中的不与上述引出布线部接触的线段的长度较短侧，
设置于上述引出布线部的一方侧的上述倾斜部的尺寸大于设置于上述引出布线部的另一方侧的上述倾斜部的尺寸。
(附记5)
在附记4记载的半导体器件中，
在上述引出布线部的一方侧设置的上述倾斜部的形状为梯形形状，在上述引出布线部的另一方侧设置的上述倾斜部的形状为三角形形状。
(附记6)
在附记5记载的半导体器件中，
包括(d)将上述多个焊盘的每一个、上述引出布线部和上述倾斜部覆盖的表面保护膜，
在上述表面保护膜上设置有使上述多个焊盘各自的表面的一部分露出的开口部，
在设上述梯形形状的高度为a2、上述梯形形状的底边的长度为b2时，满足b2/a2<3的关系。
(附记7)
在附记4记载的半导体器件中，
在上述引出布线部的一方侧设置的上述倾斜部的形状为第1三角形形状，在上述引出布线部的另一方侧设置的上述倾斜部的形状为第2三角形形状。
(附记8)
在附记7记载的半导体器件中，
包括(d)将上述多个焊盘的每一个、上述引出布线部和上述倾斜部覆盖的表面保护膜，
在上述表面保护膜上设置有使上述多个焊盘各自的表面的一部分露出的开口部，
在设上述第1三角形形状的高度为a2、上述第1三角形形状的底边的长度为b2时，满足b2/a2<3的关系。
(附记9)
一种半导体器件，包括矩形形状的半导体芯片，
上述半导体芯片包括：
(a)沿上述半导体芯片的端边配置的多个焊盘；
(b)设置于上述多个焊盘的每一个的引出布线部；和
(c)设置于上述多个焊盘的每一个与上述引出布线部的连接部位的倾斜部。
上述多个焊盘中的第1焊盘与多个引出布线部连接，
在与上述第1焊盘连接的多个引出布线部各自的连接部位设置有上述倾斜部。
(附记10)
在附记9记载的半导体器件中，
上述多个焊盘的每一个为长方形形状，
与上述第1焊盘连接的上述多个引出布线部包括与上述第1焊盘的短边连接的第1引出布线部和与上述第1焊盘的长边连接的第2引出布线部。
(附记11)
一种半导体器件的制造方法，其中，包括：
步骤(a)，准备包括矩形形状的芯片区域和对上述芯片区域进行划分的划线区域的半导体衬底；和
步骤(b)，沿上述芯片区域与上述划线区域的边界线，在上述芯片区域内形成矩形形状的多个焊盘、设置于上述多个焊盘的每一个的引出布线部、和设置于上述多个焊盘的每一个与上述引出布线部的连接部位的倾斜部。
(附记12)
在附记11记载的半导体器件的制造方法中，包括：
步骤(c)，形成将上述多个焊盘、上述引出布线部和上述倾斜部覆盖的表面保护膜；
步骤(d)，在上述表面保护膜形成使上述多个焊盘各自的表面的一部分露出的开口部；
步骤(e)，在上述步骤(d)后，沿着上述划线区域对上述半导体衬底进行切割，由此获得半导体芯片；
步骤(f)，在上述步骤(e)后，将导线连接到从上述开口部露出的上述多个焊盘各自的表面；
步骤(g)，在上述(f)步骤后，对上述半导体芯片进行封固。
(附记13)
在附记12记载的半导体器件的制造方法中，
在步骤(g)后具有实施温度循环试验的步骤。
(附记14)
在附记12记载的半导体器件的制造方法中，
上述步骤(d)中，以上述开口部的中心位置相对于上述多个焊盘各自的中心位置向上述芯片区域的内侧方向偏移的方式形成上述开口部。
(附记15)
在附记12记载的半导体器件的制造方法中，
上述步骤(d)中，以使得将构成上述多个焊盘的每一个的多条边中、距上述边界线最近的边覆盖的上述表面保护膜的覆盖区域的宽度，大于将构成上述多个焊盘的每一个的多条边中、距上述边界线最远的边覆盖的上述表面保护膜的覆盖区域的宽度的方式，形成上述开口部。
(附记16)
在附记15记载的半导体器件的制造方法中，
上述步骤(d)中，以使得在上述多个内侧焊盘的、距上述半导体芯片的角部最近的第1焊盘中，进一步地，将构成上述第1焊盘的多条边中、与上述半导体芯片的角部最近的边覆盖的上述表面保护膜的覆盖区域的宽度，也大于将构成上述第1焊盘的多条边中、距上述半导体芯片的上述端边最远的边覆盖的上述表面保护膜的覆盖区域的宽度的方式，形成上述开口部。

Claims (20)

1.一种半导体器件，包括矩形形状的半导体芯片，
所述半导体芯片包括：
(a)沿所述半导体芯片的端边配置的多个焊盘；
(b)设置于所述多个焊盘的每一个的引出布线部；和
(c)设置于所述多个焊盘的每一个与所述引出布线部的连接部位的倾斜部。
2.如权利要求1所述的半导体器件，其中，
所述多个焊盘的每一个、所述引出布线部和所述倾斜部一体地形成。
3.如权利要求1所述的半导体器件，其中，
所述引出布线部的宽度短于构成所述多个焊盘的每一个的多条边中、与所述引出布线部连接的边的长度。
4.如权利要求3所述的半导体器件，其中，
所述倾斜部设置在所述引出布线部的两侧。
5.如权利要求1所述的半导体器件，其中，
所述引出布线部与构成所述多个焊盘的每一个的多条边中、距所述半导体芯片的所述端边最远的边连接。
6.如权利要求1所述的半导体器件，其中，
所述引出布线部与构成所述多个焊盘的每一个的多条边中、距所述半导体芯片的所述端边最近的边连接。
7.如权利要求1所述的半导体器件，其中，
包括(d)将所述多个焊盘的每一个、所述引出布线部和所述倾斜部覆盖的表面保护膜，
在所述表面保护膜上设置有使所述多个焊盘各自的表面的一部分露出的开口部。
8.如权利要求7所述的半导体器件，其中，
所述开口部的中心位置相对于所述多个焊盘各自的中心位置向所述半导体芯片的内侧方向偏移。
9.如权利要求7所述的半导体器件，其中，
将构成所述多个焊盘的每一个的多条边中、距所述半导体芯片的所述端边最近的边覆盖的所述表面保护膜的覆盖区域的宽度，大于将构成所述多个焊盘的每一个的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度。
10.如权利要求9所述的半导体器件，其中，
在所述多个焊盘的、距所述半导体芯片的角部最近的第1焊盘中，进一步地，将构成所述第1焊盘的多条边中、距所述半导体芯片的角部最近的边覆盖的所述表面保护膜的覆盖区域的宽度，也大于将构成所述第1焊盘的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度。
11.如权利要求1所述的半导体器件，其中，
所述多个焊盘包括：
(a1)在距所述半导体芯片的所述端边较近侧，沿着所述端边配置的多个外侧焊盘；和
(a2)在距所述半导体芯片的所述端边较远侧、沿着所述端边配置的多个内侧焊盘。
12.如权利要求11所述的半导体器件，其中，
在所述多个内侧焊盘，以与构成所述多个内侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最近的边连接的方式设置所述引出布线部，并且在所述多个内侧焊盘的每一个与所述引出布线部的连接部位设置所述倾斜部。
13.如权利要求12所述的半导体器件，其中，
在所述多个外侧焊盘，以与构成所述多个外侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最远的边连接的方式设置所述引出布线部。
14.如权利要求13所述的半导体器件，其中，
在所述多个外侧焊盘的每一个与所述引出布线部的连接部位不设置所述倾斜部。
15.如权利要求13所述的半导体器件，其中，
在所述多个外侧焊盘的每一个与所述引出布线部的连接部位设置所述倾斜部。
16.如权利要求15所述的半导体器件，其中，
在所述多个外侧焊盘的每一个与所述引出布线部的连接部位设置的所述倾斜部的尺寸，小于在所述多个内侧焊盘的每一个与所述引出布线部的连接部位设置的所述倾斜部的尺寸。
17.如权利要求11所述的半导体器件，其中，
包括(d)将所述多个焊盘的每一个、所述引出布线部和所述倾斜部覆盖的表面保护膜，
在所述表面保护膜上设置有使所述多个焊盘各自的表面的一部分露出的开口部，
在所述多个外侧焊盘的每一个，所述开口部的中心位置相对于所述多个外侧焊盘各自的中心位置向所述半导体芯片的内侧方向偏移，而在所述多个内侧焊盘的每一个，所述开口部的中心位置与所述多个内侧焊盘各自的中心位置一致。
18.如权利要求11所述的半导体器件，其中，
包括(d)将所述多个焊盘的每一个、所述引出布线部和所述倾斜部覆盖的表面保护膜，
在所述表面保护膜上设置有使所述多个焊盘各自的表面的一部分露出的开口部，
将构成所述多个外侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最近的边覆盖的所述表面保护膜的覆盖区域的宽度，大于将构成所述多个外侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度，
在所述多个外侧焊盘的、距所述半导体芯片的角部最近的第1外侧焊盘中，进一步地，将构成所述第1外侧焊盘的多条边中、距所述半导体芯片的角部最近的边覆盖的所述表面保护膜的覆盖区域的宽度，也大于将构成所述第1外侧焊盘的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度。
19.如权利要求18所述的半导体器件，其中，
将构成所述多个内侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最近的边覆盖的所述表面保护膜的覆盖区域的宽度，大于将构成所述多个内侧焊盘的每一个的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度，
在所述多个内侧焊盘的、距所述半导体芯片的角部最近的第1内侧焊盘中，进一步地，将构成所述第1内侧焊盘的多条边中、距所述半导体芯片的角部最近的边覆盖的所述表面保护膜的覆盖区域的宽度，也大于将构成所述第1内侧焊盘的多条边中、距所述半导体芯片的所述端边最远的边覆盖的所述表面保护膜的覆盖区域的宽度。
20.一种半导体器件的制造方法，其中，
(a)准备包括矩形形状的芯片区域和对所述芯片区域进行划分的划线区域的半导体衬底的步骤；和
(b)沿所述芯片区域与所述划线区域的边界线，在所述芯片区域内形成矩形形状的多个焊盘、设置于所述多个焊盘的每一个的引出布线部、和设置于所述多个焊盘的每一个与所述引出布线部的连接部位的倾斜部的步骤。
CN201510176791.8A 2014-04-14 2015-04-14 半导体器件及其制造方法 Pending CN104979317A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014-082804 2014-04-14
JP2014082804A JP6215755B2 (ja) 2014-04-14 2014-04-14 半導体装置

Publications (1)

Publication Number Publication Date
CN104979317A true CN104979317A (zh) 2015-10-14

Family

ID=52824139

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201520223852.7U Active CN204885144U (zh) 2014-04-14 2015-04-14 半导体器件
CN201510176791.8A Pending CN104979317A (zh) 2014-04-14 2015-04-14 半导体器件及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201520223852.7U Active CN204885144U (zh) 2014-04-14 2015-04-14 半导体器件

Country Status (6)

Country Link
US (7) US9391035B2 (zh)
EP (1) EP2942809B1 (zh)
JP (1) JP6215755B2 (zh)
KR (1) KR102460269B1 (zh)
CN (2) CN204885144U (zh)
TW (2) TW201603209A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211061A (zh) * 2018-11-21 2020-05-29 台湾积体电路制造股份有限公司 形成半导体器件的方法
CN113130428A (zh) * 2019-12-30 2021-07-16 联华电子股份有限公司 半导体元件封装结构
US11495558B2 (en) 2018-11-21 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit features with obtuse angles and method of forming same

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6215755B2 (ja) * 2014-04-14 2017-10-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6904334B2 (ja) 2016-04-20 2021-07-14 ソニーグループ株式会社 積層構造体及びその製造方法
CN107680937B (zh) * 2017-09-30 2024-03-26 长鑫存储技术有限公司 晶圆结构、晶圆结构切割方法及芯片
JP2019169639A (ja) * 2018-03-23 2019-10-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020043170A1 (en) * 2018-08-31 2020-03-05 Changxin Memory Technologies, Inc. Arrangement of bond pads on an integrated circuit chip
JP2022152146A (ja) * 2021-03-29 2022-10-12 セイコーエプソン株式会社 集積回路装置、デバイス及び製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1074557A (zh) * 1991-11-07 1993-07-21 三星电子株式会社 半导体装置
CN1144400A (zh) * 1995-01-20 1997-03-05 摩托罗拉公司 带有焊接区的半导体装置及其制造方法
US20040053483A1 (en) * 2002-06-25 2004-03-18 Nair Krishna K. Methods of forming electronic structures including conductive shunt layers and related structures
JP2008066654A (ja) * 2006-09-11 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
CN101894816A (zh) * 2009-05-20 2010-11-24 瑞萨电子株式会社 半导体器件
CN204885144U (zh) * 2014-04-14 2015-12-16 瑞萨电子株式会社 半导体器件

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62232940A (ja) * 1986-04-02 1987-10-13 Nec Corp 半導体装置
JPH01298731A (ja) * 1988-05-27 1989-12-01 Nec Corp 半導体装置
JPH03160722A (ja) * 1989-11-20 1991-07-10 New Japan Radio Co Ltd 半導体装置
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH04162439A (ja) 1990-10-24 1992-06-05 Nec Corp 半導体集積回路装置
JPH07297370A (ja) * 1994-04-26 1995-11-10 Nippon Precision Circuits Kk 半導体集積回路装置のパッドおよび配線
JPH0897339A (ja) 1994-09-21 1996-04-12 Nippondenso Co Ltd 半導体集積回路装置
JPH09237962A (ja) * 1995-12-28 1997-09-09 Sanyo Electric Co Ltd 電子回路装置
US5886414A (en) * 1996-09-20 1999-03-23 Integrated Device Technology, Inc. Removal of extended bond pads using intermetallics
KR100210711B1 (ko) * 1996-10-01 1999-07-15 윤종용 반도체 칩 구조
JP2001264391A (ja) * 2000-03-17 2001-09-26 Mitsubishi Materials Corp 電極端子及び該電極端子を有する回路素子
JP2002170844A (ja) 2000-12-04 2002-06-14 Oki Electric Ind Co Ltd 半導体装置
JP2003060051A (ja) * 2001-08-10 2003-02-28 Rohm Co Ltd 半導体集積回路装置及びそれを用いた電子装置
JP2004153015A (ja) 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
WO2004093191A1 (ja) * 2003-04-11 2004-10-28 Fujitsu Limited 半導体装置
JP2005064193A (ja) 2003-08-11 2005-03-10 Seiko Epson Corp 半導体装置及びその製造方法
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
US7064450B1 (en) * 2004-05-11 2006-06-20 Xilinx, Inc. Semiconductor die with high density offset-inline bond arrangement
US7221173B2 (en) * 2004-09-29 2007-05-22 Agere Systems, Inc. Method and structures for testing a semiconductor wafer prior to performing a flip chip bumping process
JP4879899B2 (ja) * 2005-08-01 2012-02-22 パナソニック株式会社 半導体装置
JP2007103792A (ja) 2005-10-06 2007-04-19 Kawasaki Microelectronics Kk 半導体装置
US7592710B2 (en) * 2006-03-03 2009-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Bond pad structure for wire bonding
TWI357647B (en) * 2007-02-01 2012-02-01 Siliconware Precision Industries Co Ltd Semiconductor substrate structure
JP5131812B2 (ja) * 2007-02-07 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US8198738B1 (en) * 2007-10-16 2012-06-12 Amkor Technology, Inc. Structure of bond pad for semiconductor die and method therefor
JP5443827B2 (ja) 2009-05-20 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置
JP5921055B2 (ja) 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5521862B2 (ja) * 2010-07-29 2014-06-18 三菱電機株式会社 半導体装置の製造方法
JP2012054366A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5659033B2 (ja) * 2011-02-04 2015-01-28 株式会社東芝 半導体装置の製造方法
JP5041088B2 (ja) 2011-04-15 2012-10-03 富士通セミコンダクター株式会社 半導体装置
JP2013062382A (ja) 2011-09-13 2013-04-04 Toshiba Corp 半導体装置およびその製造方法
CN103137501A (zh) 2011-11-28 2013-06-05 日东电工株式会社 半导体装置的制造方法
JP5892780B2 (ja) 2011-12-19 2016-03-23 日東電工株式会社 半導体装置の製造方法
JP6008603B2 (ja) 2012-06-15 2016-10-19 エスアイアイ・セミコンダクタ株式会社 半導体装置
US20150200176A1 (en) 2012-08-08 2015-07-16 Sharp Kabushiki Kaisha Semiconductor device and method for producing same
JP2014060245A (ja) * 2012-09-18 2014-04-03 Mitsubishi Electric Corp 半導体装置
JP5732493B2 (ja) * 2013-07-29 2015-06-10 ルネサスエレクトロニクス株式会社 半導体装置
JP6677832B2 (ja) 2019-01-28 2020-04-08 ルネサスエレクトロニクス株式会社 半導体チップ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1074557A (zh) * 1991-11-07 1993-07-21 三星电子株式会社 半导体装置
CN1144400A (zh) * 1995-01-20 1997-03-05 摩托罗拉公司 带有焊接区的半导体装置及其制造方法
US20040053483A1 (en) * 2002-06-25 2004-03-18 Nair Krishna K. Methods of forming electronic structures including conductive shunt layers and related structures
JP2008066654A (ja) * 2006-09-11 2008-03-21 Matsushita Electric Ind Co Ltd 半導体装置
CN101894816A (zh) * 2009-05-20 2010-11-24 瑞萨电子株式会社 半导体器件
CN204885144U (zh) * 2014-04-14 2015-12-16 瑞萨电子株式会社 半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211061A (zh) * 2018-11-21 2020-05-29 台湾积体电路制造股份有限公司 形成半导体器件的方法
CN111211061B (zh) * 2018-11-21 2022-05-13 台湾积体电路制造股份有限公司 形成半导体器件的方法
US11495558B2 (en) 2018-11-21 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit features with obtuse angles and method of forming same
US12087715B2 (en) 2018-11-21 2024-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit features with obtuse angles and method of forming same
CN113130428A (zh) * 2019-12-30 2021-07-16 联华电子股份有限公司 半导体元件封装结构

Also Published As

Publication number Publication date
US9761541B2 (en) 2017-09-12
CN204885144U (zh) 2015-12-16
EP2942809B1 (en) 2022-07-06
KR20150118550A (ko) 2015-10-22
KR102460269B1 (ko) 2022-10-31
US10923437B2 (en) 2021-02-16
US11810869B2 (en) 2023-11-07
US20150294947A1 (en) 2015-10-15
JP6215755B2 (ja) 2017-10-18
TWI728408B (zh) 2021-05-21
TW201941378A (zh) 2019-10-16
JP2015204364A (ja) 2015-11-16
US20190221526A1 (en) 2019-07-18
US9391035B2 (en) 2016-07-12
US20240021541A1 (en) 2024-01-18
US20210066213A1 (en) 2021-03-04
US20160284650A1 (en) 2016-09-29
US20230015101A1 (en) 2023-01-19
US10283458B2 (en) 2019-05-07
US20170345775A1 (en) 2017-11-30
EP2942809A1 (en) 2015-11-11
TW201603209A (zh) 2016-01-16
US11482498B2 (en) 2022-10-25

Similar Documents

Publication Publication Date Title
CN204885144U (zh) 半导体器件
JP6262573B2 (ja) 半導体装置およびその製造方法
KR102046453B1 (ko) 반도체 장치
US8664765B2 (en) Semiconductor device
KR102231769B1 (ko) 고열전도를 위한 히트싱크 노출형 반도체 패키지 및 그 제조방법
JP2018096978A (ja) 電流センサ及び電流センサを作製する方法
KR20180013711A (ko) 반도체 장치 및 그 제조 방법
KR101688350B1 (ko) 반도체 장치 및 그 제조 방법
JP6677832B2 (ja) 半導体チップ
CN105895614A (zh) 半导体装置及其制造方法
JP5003418B2 (ja) 半導体装置とその製造方法
JP2007059867A (ja) 半導体装置
JP7441923B2 (ja) 半導体チップ
JP6473790B2 (ja) 半導体装置
CN107293527B (zh) 具接垫间距改良结构的半导体元件
KR20150026829A (ko) 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa County

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20151014

WD01 Invention patent application deemed withdrawn after publication