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KR20150118550A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20150118550A
KR20150118550A KR1020150051718A KR20150051718A KR20150118550A KR 20150118550 A KR20150118550 A KR 20150118550A KR 1020150051718 A KR1020150051718 A KR 1020150051718A KR 20150051718 A KR20150051718 A KR 20150051718A KR 20150118550 A KR20150118550 A KR 20150118550A
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KR
South Korea
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pads
pad
semiconductor chip
wiring portion
protective film
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KR1020150051718A
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English (en)
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KR102460269B1 (ko
Inventor
가즈오 도미따
히로끼 다께와까
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
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Publication date
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Abstract

반도체 장치의 신뢰성을 향상시킨다. 실시형태에서의 특징점은 패드 PD와 인출 배선부 DWU의 접속 부위가 경사부 SLP를 구비하는 점에 있다. 이로 인하여 패드 PD의 일부가 표면 보호막 PAS로 피복된 피복 영역에서 크랙이 발생하는 것을 억제할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들면 패드를 가지는 반도체 장치 및 그 제조 기술에 바람직하게 이용할 수 있는 것이다.
일본 특허 공개 평8-241909호 공보(특허문헌 1)에는 패드를 구성하는 복수의 변 중 반도체 칩의 단부에 가장 가까운 변을 피복하는 표면 보호막의 피복 면적을 나머지 변을 피복하는 표면 보호막의 피복 면적보다 크게 하는 기술이 기재되어 있다.
일본 특허 공개 평8-241909호 공보
예컨대 반도체 칩에 형성된 패드에 있어서 패드 표면의 대부분은 표면 보호막에 형성된 개구부로부터 노출되어 있는 반면에 패드의 단부는 표면 보호막으로 피복되어 있다. 즉, 패드의 단부에서는 패드의 두께에 기인하는 단차를 피복하도록 표면 보호막이 형성되어 있다.
여기서, 예컨대 반도체 칩을 개편화(個片化)하기 위한 다이싱 시에 가해지는 응력이나 반도체 칩을 밀봉하는 밀봉체로부터 가해지는 응력 등으로 인하여 패드의 단부에 형성된 단차를 피복하는 표면 보호막에 크랙이 발생될 수 있다. 따라서, 현재의 반도체 장치에서는 패드의 단부에 형성된 단차를 피복하는 표면 보호막의 크랙 발생을 억제하여 반도체 장치의 신뢰성을 향상시키는 관점에서 개선의 여지가 존재한다.
기타의 과제와 신규한 특징은 본 명세서의 기술 및 첨부 도면으로부터 명확해질 것이다.
일 실시형태의 반도체 장치는 직사각형 형상의 반도체 칩을 구비하고, 반도체 칩은 복수의 패드의 각각과 인출 배선부의 접속 부위에 설치된 경사부를 가진다.
일 실시형태에 따르면 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은 QFP 패키지로 이루어지는 반도체 장치를 상면에서 본 평면도이다.
도 2는 도 1의 A-A선에서 절단한 단면도이다.
도 3은 반도체 칩의 레이아웃 구성을 나타내는 도면이다.
도 4는 반도체 칩에 형성된 패드의 근방 영역을 확대하여 나타내는 도면이다.
도 5는 패드의 변형을 모식적으로 나타내는 도면이다.
도 6은 실시형태 1에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 7은 실시형태 1의 특징인 경사부가 설치되어 있지 않은 패드의 일부를 확대하여 나타내는 도면이다.
도 8은 실시형태 1의 특징인 경사부가 설치된 패드의 일부를 확대하여 나타내는 도면이다.
도 9는 도 6의 A-A선에서 절단한 단면도이다.
도 10은 관련 기술에서의 복수의 패드 사이의 구성을 모식적으로 나타내는 도면이다.
도 11은 본 실시형태 1의 복수의 패드 사이의 구성을 모식적으로 나타내는 도면이다.
도 12는 도 6의 B-B선에서 절단한 모식적 단면도이다.
도 13은 실시형태 1의 변형예에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 14는 반도체 웨이퍼의 레이아웃 구성을 나타내는 평면도이다.
도 15는 실시형태 1에서의 반도체 장치의 제조 공정을 나타내는 단면도이다.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서, (a)는 평면도이고, (b)는 도 16 (a)의 A-A선에서 절단한 단면도이다.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서, (a)는 평면도이고, (b)는 도 17 (a)의 A-A선에서 절단한 단면도이다.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서, (a)는 평면도이고, (b)는 도 18 (a)의 A-A선에서 절단한 단면도이다.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 나타내는 도면으로서, (a)는 평면도이고, (b)는 도 19 (a)의 A-A선에서 절단한 단면도이다.
도 20은 패드를 형성한 후의 도면이며, 끝변(이 단계에서는 경계선)의 경계 영역 근방을 나타내는 단면 모식도이다.
도 21은 반도체 웨이퍼에 집적회로를 형성한 후, 예를 들어 QFP 패키지로 이루어지는 반도체 장치를 제조하는 공정의 흐름을 나타내는 흐름도이다.
도 22는 실시형태 2에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 23은 실시형태 3에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 24는 실시형태 3의 변형예 1에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 25는 실시형태 3의 변형예 2에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 26은 실시형태 4에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 27는 실시형태 4의 변형예에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 28은 실시형태 5에서의 패드의 모식적인 구성을 나타내는 평면도이다.
도 29는 실시형태 5의 병형예에서의 패드의 모식적인 구성을 나타내는 평면도이다.
도 30은 실시형태 6에서의 반도체 칩의 일부를 확대하여 나타내는 평면도이다.
도 31은 실시형태 7에서의 패드의 일부를 확대하여 나타내는 평면도이다.
도 32는 실시형태 7에서의 패드 사이를 나타내는 단면도이다.
이하의 실시형태에서는 편의상 그 필요가 있을 때에는 복수의 섹션 또는 실시형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니고, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관련에 있다.
또한, 이하의 실시형태에서 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특히 명시한 경우 및 원리적으로 분명하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니고, 특정한 수 이상이어도 이하이어도 좋다.
또한, 이하의 실시형태에서 그 구성 요소(요소 단계 등도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 말할 필요도 없다.
마찬가지로, 이하의 실시형태에서 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는 특별히 명시한 경우 및 원리적으로 분명하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은 상기 수치 및 범위에 대해서도 동일하다.
또한, 실시형태를 설명하기 위한 전체 도면에 있어서 동일한 기능을 가지는 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 또한, 도면을 보기 쉽게 하기 위하여 평면도이어도 해칭을 붙이는 경우가 있다.
(실시형태 1)
<반도체 장치(QFP 패키지)의 구성예>
반도체 장치의 패키지 구조로서는 예를 들어 BGA(Ball Grid Array) 패키지나 QFP(Quad Flat Package) 패키지 등과 같이 여러 종류가 있다. 본 실시형태 1에서의 기술적 사상은 이들 패키지에 적용 가능하며, 이하에서는 일례로서 QFP 패키지로 이루어지는 반도체 장치의 구성에 대하여 설명한다.
도 1은 QFP 패키지로 이루어지는 반도체 장치 SA1을 상면에서 본 평면도이다. 도 1에 나타내는 바와 같이, 반도체 장치 SA1은 직사각형 형상을 하고 있고, 반도체 장치 SA1의 상면은 수지(밀봉체) MR로 피복되어 있다. 그리고, 수지 MR의 외형을 규정하는 4변으로부터 외측을 향하여 아우터 리드 OL이 돌출되어 있다.
계속해서, 반도체 장치 SA1의 내부 구조에 대하여 설명한다. 도 2는 도 1의 A-A선에서 절단한 단면도이다. 도 2에 나타내는 바와 같이, 칩 탑재부 TAB의 이면은 수지 MR로 피복되어 있다. 한편, 칩 탑재부 TAB의 상면에는 반도체 칩 CHP가 탑재되어 있고, 칩 탑재부 TAB는 이너 리드 IL1(리드 단자)과 분리되어 있다. 반도체 칩 CHP의 주면에는 패드 PD가 형성되어 있다. 그리고, 반도체 칩 CHP에 형성된 패드 PD는 와이어 W에 의하여 이너 리드 IL1과 전기적으로 접속되어 있다. 이들 반도체 칩 CHP, 와이어 W 및 이너 리드 IL1은 수지 MR로 피복되어 있고, 이너 리드 IL1과 일체화된 아우터 리드 OL(리드 단자)이 수지 MR로부터 돌출되어 있다. 수지 MR로부터 돌출되어 있는 아우터 리드 OL은 걸윙 형상으로 성형되어 있고, 그 표면에 도금막 PF가 형성되어 있다.
칩 탑재부 TAB, 이너 리드 IL1 및 아우터 리드 OL은 예를 들어 동, 철과 니켈의 합금인 42 얼로이(42Alloy) 등으로 형성되어 있고, 와이어 W는 예를 들어 금선으로 형성되어 있다. 반도체 칩 CHP는 예를 들어 실리콘이나 화합물 반도체(GaAs 등)로 형성되어 있고, 이 반도체 칩 CHP에는 MOSFET 등의 복수의 반도체 소자가 형성되어 있다. 그리고, 반도체 소자의 윗쪽에 층간 절연막을 개재하여 다층 배선이 형성되어 있고, 이 다층 배선의 최상층에 다층 배선과 접속된 패드 PD가 형성되어 있다. 따라서, 반도체 칩 CHP에 형성된 반도체 소자는 다층 배선을 개재하여 패드 PD와 전기적으로 접속되어 있게 된다. 즉, 반도체 칩 CHP에 형성된 반도체 소자와 다층 배선에 의하여 집적회로가 형성되고, 이 집적 회로와 반도체 칩 CHP의 외부를 접속하는 단자로서 기능하는 것이 패드 PD이다. 이 패드 PD는 와이어 W에 의하여 이너 리드 IL1과 접속되며, 이너 리드 IL1과 일체적으로 형성된 아우터 리드 OL과 접속되어 있다. 이로부터 반도체 칩 CHP에 형성된 집적회로는 패드 PD→와이어 W→이너 리드 IL1→아우터 리드 OL→외부 접속 기기의 경로에 의하여 반도체 장치 SA1의 외부와 전기적으로 접속될 수 있는 것을 알 수 있다. 즉, 반도체 장치 SA1에 형성된 아우터 리드 OL로부터 전기 신호를 입력받음으로써 반도체 칩 CHP에 형성된 집적회로를 제어할 수 있는 것을 알 수 있다. 또한, 아우터 리드 OL을 개재하여 집적 회로로부터 외부로 신호를 출력할 수도 있는 것을 알 수 있다.
다음으로, 도 3은 반도체 칩 CHP의 레이아웃 구성을 나타내는 도면이다. 도 3에 있어서 반도체 칩 CHP는 예를 들어 직사각형 형상을 하고 있고, 반도체 칩 CHP의 끝변 ES를 따라 복수의 패드 PD가 배치되어 있다. 구체적으로 도 3에 나타내는 바와 같이, 직사각형 형상을 하고 있는 반도체 칩 CHP의 끝변 ES를 따라 끝변 ES의 내측에 실 링(seal ring) SRG가 형성되어 있고, 이 실 링 SRG의 내측에는 복수의 패드 PD가 반도체 칩 CHP의 끝변 ES를 따라 배치되어 있다. 도 3에는 나타내지 않지만 이들 복수의 패드 PD의 각각에 있어서 패드 PD 표면 중 대부분은 표면 보호막에 설치된 개구부로부터 노출되어 있는 반면에 패드 PD의 단부는 표면 보호막으로 피복되어 있다.
여기서, 예컨대 반도체 칩을 개편화하기 위한 다이싱 시에 가해지는 응력이나 반도체 칩 CHP를 밀봉하는 수지(밀봉체)로부터 가해지는 응력 등으로 인하여 패드 PD의 단부를 피복하는 표면 보호막에 크랙이 발생될 수 있다. 따라서, 현재의 수지 밀봉형 반도체 장치에는 패드 PD의 단부에 형성된 단차를 피복하는 표면 보호막의 크랙 발생을 억제하여 반도체 장치의 신뢰성을 향상시키는 관점에서 개선의 여지가 존재한다.
<개선의 여지>
도 4는 반도체 칩에 형성된 패드 PD의 근방 영역을 확대하여 나타내는 도면이다. 도 4에 나타내는 바와 같이, 반도체 칩의 끝변 ES의 내측에 실 링 SRG가 형성되어 있고, 이 실 링 SRG의 내측에 패드 PD가 형성되어 있다. 이 패드 PD는 직사각형 형상을 하고 있고, 패드 PD와 일체적으로 인출 배선부 DWU가 형성되어 있다. 인출 배선부 DWU는 패드 PD와 이 패드 PD의 하층에 형성된 배선(도시하지 않음)을 접속하는 기능을 가진다. 또한, 패드 PD를 피복하도록 표면 보호막 PAS가 형성되어 있고, 이 표면 보호막 PAS에 패드 PD의 표면 영역의 일부를 노출시키는 개구부 OP가 형성되어 있다. 즉, 패드 PD의 표면 영역의 대부분은 표면 보호막 PAS에 설치된 개구부 OP로부터 노출되어 있는 반면에 패드 PD의 단부를 포함하는 단부 영역은 표면 보호막 PAS로 피복되어 있다.
본 명세서에서는 표면 보호막 PAS로 피복되어 있는 패드 PD의 단부 영역을 피복 영역이라고 정의하여 예컨대 도 4에서 이 피복 영역에 도트(dot)를 붙이고 있다. 또한, 도 4에서는 패드 PD의 단부에 기인하는 단차의 외측을 피복하는 표면 보호막 PAS의 일부에도 도트를 붙이고 있다. 즉, 표면 보호막 PAS는 패드 PD가 형성된 하지(下地)에 걸쳐서 형성되어 있으나, 예를 들어 도 4에서는 이 표면 보호막 PAS 중 특히 패드 PD의 단부를 피복하는 피복 영역과 패드 PD의 단부에 기인하는 단차의 외측 근방에 형성된 표면 보호막 PAS 부분에 도트를 붙이고 있다.
여기서, 예컨대 온도 사이클 시험 등으로 인하여 반도체 칩을 밀봉하는 수지의 팽창 및 수축이 발생하여, 예를 들어 도 5에 나타내는 바와 같이 이 수지의 팽창 및 수축에 기인하는 응력이 패드 PD에 가해지는 것이 생각될 수 있다. 즉, 도 5의 화살표로 가리키는 바와 같이 반도체 칩을 밀봉하는 수지로부터의 응력이 반도체 칩의 끝변 ES측에서 가해지는 것이 생각될 수 있다. 이 경우, 반도체 칩을 밀봉하는 수지로부터의 응력으로 인하여 표면 보호막 PAS로 피복된 패드 PD의 피복 영역이 변형하여 패드 PD의 일부가 미끄러져 움직이는 '알루미늄 슬라이드(aluminum slide)'가 발생하거나 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 일부에 크랙 CLK가 발생할 가능성이 높아진다.
이 점에 대하여 본 발명자가 검토한 결과 '알루미늄 슬라이드' 및 크랙 CLK의 발생 요인으로서 이하에 제시하는 3개의 요인들이 생각될 수 있는 것을 발견하였다. 즉, 제1 요인은 도 5에 나타내는 바와 같이 패드 PD와 인출 배선부 DWU의 접속 부위가 직각인 것에 기인하여 이 접속 부위의 표면 보호막 PAS에 크랙 CLK가 발생하기 쉬워진다는 것에 있다. 이 제1 요인은 예컨대 패드 PD와 인출 배선부 DWU의 접속 부위가 직각인 경우, 이 접속 부위를 피복하는 표면 보호막 PAS의 불연속 영역(심(seam) 영역)이 1개소에 집중되는 결과, 응력 내성이 낮은 불연속 영역에 응력이 집중되어 접속 부위의 표면 보호막 PAS에 크랙CLK가 발생한다고 생각할 수 있다.
다음으로, 제2 요인은 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭이 작은 것에 기인하여 표면 보호막 PAS에 크랙 CLK가 발생되기 쉬워진다는 것이다. 이는 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭이 작은 편이 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭이 큰 경우보다 응력 내성이 낮게 되기 때문이라고 생각된다.
계속해서, 제3 요인은 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭에 대하여 피복 영역의 폭과 직교하는 방향의 선분(패드 PD의 1변의 일부)의 길이가 길어지는 것에 기인하여 패드 PD의 일부가 미끄러져 움직이는 '알루미늄 슬라이드' 및 표면 보호막 PAS의 크랙 CLK가 발생되기 쉬워진다는 것이다. 이 제3 요인은 피복 영역의 폭과 직교하는 방향의 선분의 길이가 길어질수록 선분과 직교하는 방향으로부터의 응력으로 인하여 선분이 휘기 쉬워져 이 선분의 변형이 커지는 것으로부터 이해할 수 있다.
따라서, 본 명세서에서는 상술한 제1 요인 내지 제3 요인에 착안하여 '알루미늄 슬라이드' 및 크랙 CLK의 발생을 억제하기 위한 기술적 사상에 대하여 설명한다. 특히, 본 실시형태 1에서는 패드 PD와 인출 배선부 DWU의 접속 부위가 직각인 것에 기인하여 접속 부위의 표면 보호막 PAS에 크랙 CLK가 발생한다는 제1 요인에 대하여 방책을 강구한 기술적 사상에 대하여 설명한다.
<반도체 칩의 구성>
도 6은 본 실시형태 1에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 6에서와 같이, 반도체 칩 CHP는 예를 들어 복수의 끝변 ES를 가지는 직사각형 형상을 하고 있고, 서로 교차되는 끝변 ES에 의하여 모서리부 CNR이 형성되어 있다. 그리고, 반도체 칩 CHP의 끝변 ES의 내측에는 반도체 칩 CHP의 내부로의 이물질 침입을 억제하기 위한 실 링 SRG가 형성되어 있고, 이 실 링 SRG의 내측에는 반도체 칩 CHP의 끝변 ES를 따라 알루미늄을 주성분으로 하는 복수의 패드 PD가 배치되어 있다. 복수의 패드 PD의 각각은 예를 들어 장방형 형상으로 대표되는 직사각형 형상을 하고 있고, 이들 복수의 패드 PD의 각각에 있어서 패드 PD 표면의 대부분은 표면 보호막 PAS에 설치된 개구부 OP로부터 노출되어 있는 반면에, 패드 PD의 단부는 표면 보호막으로 피복되어 있다. 또한, 복수의 패드 PD의 각각과 일체적으로 인출 배선부 DWU가 설치되어 있고, 이 인출 배선부 DWU는 표면 보호막 PAS로 피복되어 있다.
또한, 도 6에서는 반도체 칩 CHP의 끝변 ES의 내측에 실 링 SRG가 형성되어 있으나, 반도체 칩 CHP의 끝변 ES와 실 링 SRG 사이에는 다이싱 시 발생할 우려가 있는 크랙이 반도체 칩 CHP의 내부(칩 영역 내부)에 진행되는 것을 억제하기 위한 더미 패턴이 설치될 수 있다. 이 때, 더미 패턴은 반드시 필요하지는 않지만 다이싱 시의 크랙 방지 및 각 배선층의 형성 시에 실시되는 CMP 공정에서의 평탄성 향상을 위하여 더미 패턴을 설치하는 것이 바람직하다.
본 명세서에서 '주성분'이란 부품 재료(층이나 막)를 구성하는 구성 재료들 중 가장 많이 함유되어 있는 재료 성분을 말하며, 예를 들어 '알루미늄을 주성분으로 하는 패드 PD'란 패드 PD 재료들 중 알루미늄(Al)이 가장 많이 함유되어 있는 것을 뜻한다. 본 명세서에서 '주성분'이라는 단어를 사용하는 의도는 예컨대 패드 PD가 기본적으로 알루미늄으로 구성되어 있다고 하지만, 그 밖의 불순물이 함유되는 경우를 배제하지 않는 것을 표현하기 위하여 사용하고 있다.
예컨대 반도체 장치에서 일반적으로 사용되고 있는 패드 PD에 착안하면, 이 패드 PD는 통상적으로 티타늄/질화 티타늄막으로 이루어지는 배리어 도체막으로 알루미늄막을 끼운 구성을 가진다. 즉, 패드 PD는 제1 배리어 도체막과 이 제1 배리어 도체막 상에 형성된 알루미늄막과 이 알루미늄막 상에 형성된 제2 배리어 도체막으로 이루어진다. 이 경우, 제1 배리어 도체막과 알루미늄막과 제2 배리어 도체막으로 이루어지는 적층막으로 구성된 패드 PD는 알루미늄막이 대부분을 차지하므로 '알루미늄을 주성분으로 하는 패드 PD'가 된다.
또한, 본 명세서에서 말하는 알루미늄막은 순수한 알루미늄막뿐만 아니라 알루미늄에다 실리콘이 첨가된 알루미늄 합금막(AlSi막)이나 알루미늄에다 실리콘과 동이 첨가된 알루미늄 합금막(AlSiCu막)을 포함하는 넓은 개념으로 사용되고 있다. 따라서, 이들 알루미늄 합금막을 포함하는 패드 PD도 또한 '알루미늄을 주성분으로 하는 패드 PD'에 포함되게 된다. 즉, 본 명세서에서 말하는 '알루미늄을 주성분으로 하는 패드 PD'는 알루미늄막과 배리어 도체막을 포함하는 패드 PD로서 사용됨과 함께 알루미늄막 자체가 알루미늄 합금막인 경우의 패드 PD로서도 사용된다.
<실시형태에서의 특징>
계속해서, 본 실시형태 1에서의 특징점에 대하여 설명한다. 도 6에서와 같이, 본 실시형태 1의 특징점은 패드 PD와 인출 배선부 DWU의 접속 부위에 보강 패턴으로서의 경사부 SLP가 설치되어 있는 점에 있다. 이로써, 본 실시형태 1에 따르면 패드 PD의 일부를 표면 보호막 PAS로 피복하는 피복 영역에 크랙 CLK가 발생하는 것을 억제할 수 있다. 이하에서는 이 이유에 대하여 도면을 참조하면서 설명한다.
도 7은 본 실시형태 1의 특징인 경사부 SLP가 설치되어 있지 않은 패드 PD의 일부를 확대하여 나타내는 도면이다. 도 7에서와 같이, 패드 PD와 인출 배선부 DWU가 일체적으로 접속되어 있으나, 패드 PD와 인출 배선부 DWU의 접속 부위에는 경사부 SLP가 설치되어 있지 않다. 즉, 도 7에서는 패드 PD와 인출 배선부 DWU의 접속 부위의 접속각이 수직(직각)이 되어 있다. 그러므로, 도 7에 나타내는 바와 같이 패드 PD와 인출 배선부 DWU의 접속 부위를 피복하는 표면 보호막 PAS에는 점선으로 나타내는 성막(成膜) 시의 불연속 영역 SM(심 영역)이 1개소에 집중되어 형성된다. 그 결과, 도 7에 나타내는 패드 PD에서는 응력 내성이 낮은 불연속 영역 SM에 응력이 집중되게 되어 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생되기 쉬워진다.
이에 대하여, 도 8은 본 실시형태 1의 특징인 보강 패턴으로서의 경사부 SLP가 설치된 패드 PD의 일부를 확대하여 나타내는 도면이다. 도 8에서와 같이, 패드 PD와 인출 배선부 DWU가 일체적으로 접속되어 있고, 패드 PD와 인출 배선부 DWU의 접속 부위에는 경사부 SLP가 설치되어 있다. 이 때, 경사부 SLP의 형상은 예를 들어 직각 삼각형 형상이 되어 있다. 그 결과, 도 8에서는 패드 PD와 인출 배선부 DWU의 접속 부위의 접속각이 90도보다 큰 각도인 둔각이 된다.
이 경우, 도 7에 나타내는 패드 PD에서는 경사부 SLP가 존재하지 않으므로 패드 PD와 인출 배선부 DWU의 접속 부위의 접속각은 1개의 직각으로 구성되게 된다. 이에 대하여, 도 8에 나타내는 패드 PD에서는 경사부 SLP가 존재하므로 패드 PD와 인출 배선부 DWU의 접속 부위의 접속각은 2개의 둔각으로 구성되게 된다. 이는 도 7에 나타내는 패드 PD에서는 1개의 직각에 대응하여 1개의 불연속 영역 SM이 형성되는 데, 도 8에 나타내는 패드 PD에서는 2개의 둔각에 대응하여 2개의 불연속 영역 SM1, SM2가 형성되는 것을 의미한다.
즉, 도 7에 나타내는 패드 PD에 있어서 패드 PD와 인출 배선부 DWU의 접속 부위를 피복하는 표면 보호막 PAS에는 점선으로 나타내는 성막 시의 불연속 영역 SM(심 영역)이 1개소에 집중되어 형성된다. 이에 대하여, 도 8에 나타내는 패드 PD에 있어서 패드 PD와 인출 배선부 DWU의 접속 부위를 피복하는 표면 보호막 PAS에는 점선으로 나타내는 성막 시의 불연속 영역 SM1과 불연속 영역 SM2가 양분되어 형성되게 된다. 그 결과, 경사부 SLP를 가지는 본 실시형태 1의 패드 PD는 응력 내성이 낮은 불연속 영역 SM1과 불연속 영역 SM2가 2개소 존재하므로 응력 내성이 낮은 1개소의 불연속 영역에 응력이 집중되는 것을 억제할 수 있다. 바꾸어 말하면, 경사부 SLP를 가지는 본 실시형태 1의 패드 PD는 응력 내성이 낮은 불연속 영역 SM1과 불연속 영역 SM2가 2개소 존재하므로 응력이 2개소의 불연속 영역 SM1, SM2에 양분되게 된다. 그 결과, 본 실시형태에 따르면 응력이 2개소의 불연속 영역 SM1, SM2에 양분되므로 불연속 영역 SM1과 불연속 영역 SM2의 각각에 가해지는 응력을 저감할 수 있다.
따라서, 본 실시형태 1에 따르면 패드 PD와 인출 배선부 DWU의 접속 부위에 경사부 SLP를 설치함으로써 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생하는 것을 효과적으로 억제할 수 있는 것이다. 이로부터, 본 실시형태 1의 반도체 장치에 따르면 표면 보호막 PAS에 크랙이 발생하는 것으로 인한 신뢰성 저하를 억제할 수 있다. 즉, 본 실시형태 1에 따르면 반도체 장치의 신뢰성을 향상시킬 수 있다.
특히, 본 실시형태 1에 있어서 인출 배선부 DWU의 폭(X 방향의 폭)은 복수의 패드 PD의 각각을 구성하는 복수의 변 중 인출 배선부 DWU와 접속되는 변의 길이보다 짧고, 경사부 SLP는 인출 배선부 DWU의 양측에 설치되어 있다. 그러므로, 본 실시형태에 따르면 패드 PD와 인출 배선부 DWU의 접속 부위의 양측에 경사부 SLP를 설치함으로써 패드 PD와 인출 배선부 DWU의 접속 부위의 양측에서 표면 보호막 PAS에 크랙이 발생하는 것을 효과적으로 억제할 수 있다.
여기서, 예컨대 패드 PD와 인출 배선부 DWU와 경사부 SLP는 알루미늄을 주성분으로 하는 막으로 일체적으로 형성되어 있다. 그리고, 도 6에 나타내는 바와 같이 인출 배선부 DWU는 복수의 패드 PD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변과 접속되어 있다.
이는 복수의 패드 PD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변이 반도체 칩 CHP의 내측에 형성된 집적회로 영역에 가장 가까우므로 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU를 설치함으로써 집적회로 영역에 형성된 집적회로와 인출 배선부 DWU의 접속 거리를 단축시킬 수 있는 것을 고려했기 때문이다. 즉, 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU를 설치함으로써 집적회로와 인출 배선부 DWU를 접속하는 배선의 기생 저항을 저감할 수 있고, 이로 인하여 반도체 장치의 성능을 향상시킬 수 있게 된다.
또한, 도 6에 나타내는 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU를 설치한다는 구성은 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생하는 것을 억제하는 관점에서도 바람직한 구성이라고 할 수 있다. 왜냐하면, 본 발명자의 검토에 의하면 예컨대 도 6에 있어서 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 피복 영역에 가해지는 응력이 상대적으로 커질 경향이 있기 때문이다. 즉, 도 6에 있어서 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU가 설치되어 있는 경우, 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 크랙이 쉽게 발생되는 패드 PD와 인출 배선부 DWU의 접속 부위가 설치되므로 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생되기 쉬워진다고 생각될 수 있기 때문이다.
본 실시형태 1의 반도체 장치는 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU를 설치한 경우라도 크랙이 발생할 가능성을 최소화시킬 수 있는 방책을 구비하고 있다. 즉, 패드 PD와 인출 배선부 DWU의 접속 부위에 경사부 SLP를 설치함으로써 (제1 구성), 도 8에 나타내는 2개소의 불연속 영역 SM1, SM2에 응력이 양분되므로 불연속 영역 SM1, SM2의 각각에 가해지는 응력을 저감할 수 있다 (제1 구성에 따른 응력 저감 효과). 이와 동시에 본 실시형태 1의 반도체 장치는 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU를 설치함으로써 (제2 구성), 패드 PD와 인출 배선부 DWU의 접속 부위에 가해지는 응력을 저감할 수 있다 (제2 구성에 따른 응력 저감 효과).
이와 같이, 본 실시형태 1의 반도체 장치는 상술한 제1 구성과 제2 구성의 상승 효과에 의하여 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생하는 것을 효과적으로 억제할 수 있다.
또한, 본 실시형태 1에 따르면 상술한 제2 구성에 의하여 반도체 칩 CHP의 내측 영역에 형성된 집적회로와 인출 배선부 DWU의 접속 거리를 단축시킬 수 있고, 이로 인하여 집적회로와 인출 배선부 DWU를 접속하는 배선의 기생 저항을 저감할 수 있다는 이점도 얻을 수있다.
이상으로부터, 본 실시형태 1에 따르면 반도체 장치의 성능 향상을 도모하면서 신뢰성을 향상시킬 수 있다는 현저한 효과를 얻을 수 있다.
다음으로, 도 9는 도 6의 A-A선에서 절단한 단면도이다. 도 9에 나타내는 바와 같이, 예를 들어 실리콘으로 이루어지는 반도체 기판 1S 상에 반도체 소자의 일례인 전계효과 트랜지스터 Q가 형성되어 있고, 이 전계효과 트랜지스터 Q의 윗쪽에 예를 들어 미세한 동 배선으로 이루어지는 파인층 FL이 형성되어 있다. 더욱이, 이 파인층 FL의 윗쪽에 파인층 FL을 구성하는 동 배선보다 폭이 큰 동 배선으로 이루어지는 글로벌층 GL이 형성되어 있다. 이 글로벌층 GL 상에는 복수의 패드 PD가 형성되어 있다. 패드 PD와 글로벌층 GL은 도 7 등에 나타내는 인출 배선부 DWU와 콘택트 홀을 개재하여 접속되어 있다. 그리고, 도 9에 나타내는 바와 같이 패드 PD는 글로벌층 GL 및 파인층 FL을 개재하여 반도체 기판 1S 상에 형성된 전계효과 트랜지스터 Q와 전기적으로 연결되어 있다.
그 위에 복수의 패드 PD를 피복하며, 또한 복수의 패드 PD 의 틈새를 매립하도록 표면 보호막 PAS가 형성되어 있다. 또한, 표면 보호막 PAS에는 개구부 OP가 형성되어 있고, 이 개구부 OP의 저부로부터 패드 PD 표면의 일부가 노출되어 있다. 개구부 OP로부터 노출되어 있는 패드 PD 표면에는 예를 들어 금선으로 이루어지는 와이어 W가 접속되어 있고, 와이어 W가 접속된 패드 PD 표면을 포함하는 표면 보호막 PAS의 상부는 예를 들어 수지 MR으로 피복되어 있다.
여기서, 본 실시형태 1의 하나의 특징점에 대하여 도 10 및 도 11을 참조하면서 설명한다. 도 10은 관련 기술에서의 복수의 패드 PD 사이의 구성을 모식적으로 나타내는 도면이고, 도 11은 본 실시형태 1의 복수의 패드 PD 사이의 구성을 모식적으로 나타내는 도면이다.
우선, 도 10에 나타내는 바와 같이 패드 PD의 틈새에는 표면 보호막 PAS가 형성되어 있다. 이 표면 보호막 PAS는 예를 들어 플라즈마 CVD법으로 형성된 산화 실리콘막 OXF1과 CVD법으로 형성된 질화 실리콘막 SNF로 구성되어 있다. 이 때, 패드 PD의 막 두께는 1000 내지 2000nm가 되도록 형성되며, 예를 들어 1600nm 정도이다. 산화 실리콘막 OXF1의 막 두께는 200nm 정도이고, 질화 실리콘막 SNF의 막 두께는 600nm 정도이다. 따라서, 패드 PD의 막 두께는 산화 실리콘막 OXF1의 막 두께와 질화 실리콘막 SNF의 막 두께를 가한 막 두께 보다 두꺼워진다 (1600nm>200nm+600nm=800nm).
이로부터, 도 10에 나타내는 바와 같이 패드 PD의 틈새는 산화 실리콘막 OXF1과 질화 실리콘막 SNF로 이루어지는 표면 보호막 PAS로 완전히 매립되지는 않는다. 그 결과, 예를 들어 온도 사이클 시험에서의 온도 변화로 인하여 패드 PD를 피복하는 수지(도시하지 않음)에 팽창과 수축이 발생한 경우, 패드 PD는 가로 방향(수평 방향)으로 움직이기 쉬워진다. 이는, 도 10에 나타내는 관련 기술의 패드 PD에서는 온도 변화에 기인하는 '알루미늄 슬라이드'가 쉽게 발생하는 것과, '알루미늄 슬라이드'에 기인하여 패드 PD의 단부를 피복하는 표면 보호막 PAS에 큰 응력이 가해지기 쉬워지는 것과, 표면 보호막 PAS 의 막 두께가 얇은 것의 상승 요인으로 인하여 표면 보호막 PAS에 크랙이 발생되기 쉬워진다는 것을 의미한다. 즉, 도 10에 나타내는 패드 PD 및 표면 보호막 PAS의 구성은 '알루미늄 슬라이드'의 발생 및 크랙의 발생을 억제하는 관점에서 개선의 여지가 존재한다고 할 수 있다.
또한, 본 실시형태 1에서는 상술한 바와 같이 패드 PD의 막 두께를 상당히 두껍게 하고 있다. 이는 주로 패드 PD와 동일한 층의 배선 배치시 저저항화를 도모하거나, 프로브 검사시 프로브 접촉으로 인하여 패드 PD의 아래쪽에 발생되는 응력을 완화하기 위하여 패드 PD의 막 두께를 종래보다 더 두껍게 형성하는 것이다. 그러나, 알루미늄의 부피 증가로 인하여 상기 '알루미늄 슬라이드'가 한층 더 발생되기 쉬워지므로 본 실시형태 1에서와 같은 방책이 필요하게 되는 것이다.
즉, 본 실시형태 1에서는 도 11에 나타내는 바와 같이 패드 PD의 틈새를 완전히 매립하도록 표면 보호막 PAS를 형성하고 있다. 구체적으로, 표면 보호막 PAS는 플라즈마 CVD법으로 형성한 산화 실리콘막 OXF1과, 고밀도 플라즈마 (HDP:High Density Plasma) CVD법으로 형성한 산화 실리콘막 OXF2와, TEOS를 원료로 하는 플라즈마 CVD법으로 형성한 산화 실리콘막 OXF3과, CVD법으로 형성한 질화 실리콘막 SNF로 구성되어 있다. 이 때, 패드 PD의 막 두께는 1000 내지 2000nm, 예를 들어 1700nm 정도이고, 산화 실리콘막 OXF1의 막 두께는 200nm 정도이다. 또한, 산화 실리콘막 OXF2의 막 두께는 900nm 정도이고, 산화 실리콘막 OXF3의 막 두께는 800nm 정도이다. 또한, 질화 실리콘막 SNF의 막 두께는 예를 들어 600nm 정도이다. 따라서, 패드 PD의 막 두께는 산화 실리콘막 OXF1과 산화 실리콘막 OXF2와 산화 실리콘막 OXF3과 질화 실리콘막 SNF의 막 두께를 가한 막 두께보다 얇게 된다 (1700nm <200nm+900nm+800nm+600nm=2500nm).
이로부터, 도 11에 나타내는 바와 같이 패드 PD의 틈새는 산화 실리콘막 OXF1과 산화 실리콘막 OXF2와 산화 실리콘막 OXF3과 질화 실리콘막 SNF로 이루어지는 표면 보호막 PAS에 의하여 완전히 매립되게 된다. 그 결과, 예를 들어 온도 사이클 시험시 온도 변화로 인하여 패드 PD를 피복하는 수지(도시하지 않음)에 팽창과 수축이 발생하더라도 패드 PD는 그 틈새에 매립된 표면 보호막 PAS에 의하여 확실히 고정되므로 패드 PD는 가로 방향(수평 방향)으로 움직이기 어려워진다. 이는 도 11에 나타내는 본 실시형태 1의 패드 PD에서는 온도 변화에 기인하는 '알루미늄 슬라이드'가 발생되기 어려워지고, 이로 인하여 '알루미늄 슬라이드'에 기인하여 표면 보호막 PAS에 가해지는 응력도 완화되는 것을 의미한다.
이로부터, 본 실시형태 1에 따르면 패드 PD의 틈새를 완전히 매립할 만큼 표면 보호막 PAS의 막 두께가 두껍다는 특징점에 의하여, 패드 PD의 '알루미늄 슬라이드'가 발생되기 어려워짐과 함께 표면 보호막 PAS에 크랙이 발생하기 어려워진다. 즉, 도 11에 나타내는 바와 같은 본 실시형태 1의 패드 PD 및 표면 보호막 PAS의 구성은 '알루미늄 슬라이드' 및 크랙의 발생을 억제하는 관점에서 우위성이 있다.
이와 같이, 본 실시형태 1의 하나의 특징점은 패드 PD의 틈새를 완전히 매립하도록 표면 보호막 PAS를 형성하는 점에 있고, 이 특징점에 의하여 본 실시형태 1에 따르면 '알루미늄 슬라이드' 및 크랙의 발생을 효과적으로 억제하여 반도체 장치의 신뢰성을 향상시키는 것이 가능하게 된다.
다음으로, 도 12는 도 6의 B-B선에서 절단한 모식적 단면도이다. 도 12에 나타내는 바와 같이, 반도체 칩 CHP의 끝변 ES의 내측에 실 링 영역 SRR이 설치되어 있고, 이 실 링 영역 SRR에는 실 링 SRG가 형성되어 있다. 또한, 실 링 영역 SRR의 내측 영역은 집적회로 영역 ICR이 되어 있고, 이 집적회로 영역 ICR에는 패드 PD 및 이 패드 PD와 일체적으로 형성된 인출 배선부 DWU가 형성되어 있다. 이 때, 본 실시형태 1에서는 실 링 SRG의 외측에 더미 영역이 설치되어 있지 않지만, 예를 들어 실 링 SRG의 외측로서 반도체 칩 CHP의 끝변 ES 측에 더미 패턴을 설치할 수도 있다.
또한, 본 실시형태에서 개시된 실 링 SRG는 다층 배선층을 접속하여 형성되어 있으며, 반도체 기판 1S와 접속되어 있다. 상세하게는 도시하지 않지만, 실 링 SRG는 반도체 기판 1S에 형성된 웰과 접속되며, 접지 전위 등의 고정 전위가 되어 있다. 한편, 더미 패턴은 실 링 SRG와 마찬가지로 다층 배선층에 의하여 형성할 수 있다. 더미 패턴은 각 배선층과 접속되어 있는 경우도 있고, 각 배선층과 분리되어 있는 경우도 있다. 실 링 SRG와 달리 이 더미 패턴은 고정 전위와 접속되어 있지 않으며, 플로팅 상태가 되어 있는 경우가 많다.
또한, 도 12에 나타내는 바와 같이 일체적으로 형성된 패드 PD1 및 인출 배선부 DWU를 피복하도록 표면 보호막 PAS가 형성되어 있다. 그리고, 표면 보호막 PAS에는 개구부 OP가 형성되어 있고, 이 개구부 OP의 저부로부터 패드 PD 표면의 일부가 노출되어 있는 반면에, 인출 배선부 DWU는 그 전체가 표면 보호막 PAS로 피복되어 있다. 또한, 표면 보호막 PAS는 집적회로 영역 ICR의 외측에 형성된 실 링 영역 SRR을 피복하여 반도체 칩 CHP의 끝변 ES까지 연장되어 있다.
또한, 도 12에 있어서 집적회로 영역 ICR에 형성된 패드 PD 및 인출 배선부 DWU의 하층에 형성된 배선 구조 및 디바이스 구조는 기본적으로 도 9과 동일하므로 그 도시를 생략하고 있다. 또한, 도 12에 있어서 패드 PD와 접속되는 와이어 및 표면 보호막 PAS를 피복하는 수지의 도시도 생략하고 있다.
<변형예>
본 실시형태 1의 반도체 장치는 상술한 바와 같이 구성되어 있고, 이하에서는 실시형태 1의 변형예에 대하여 설명한다.
도 13은 본 변형예에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 13에서와 같이, 본 변형예의 특징점은 인출 배선부 DWU가 복수의 패드 PD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변과 접속되어 있고, 또한 이 인출 배선부 DWU와 패드 PD의 접속 부위에 경사부 SLP가 설치되어 있는 점에 있다. 이로부터, 본 변형예에 따르면 실시 형태 1 의 경우와 마찬가지로 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생하는 것을 효과적으로 억제할 수 있다.
예컨대 본 발명자의 검토에 의하면 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 피복 영역에 가해지는 응력이 상대적으로 커질 경향이 있다. 즉, 도 13에 나타내는 바와 같이 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU가 설치되어 있는 경우, 크랙이 발생되기 쉬운 패드 PD와 인출 배선부 DWU의 접속 부위가 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 설치되게 된다. 이 경우, 패드 PD와 인출 배선부 DWU의 접속 부위에서 표면 보호막 PAS에 크랙이 발생되기 쉬워진다고 생각될 수 있으므로, 통상적인 상식으로는 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU를 설치한다는 구성은 크랙의 발생을 억제하는 관점에서 채택하기 어렵다고 생각할 수 있다.
그러나, 본 변형예에서는 인출 배선부 DWU와 패드 PD의 접속 부위에 경사부 SLP를 설치한 결과, 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU를 설치하더라도 패드 PD와 인출 배선부 DWU의 접속 부위에서 발생되기 쉬운 크랙을 억제 할 수 있게 된다.
즉, 본 변형예에서는 인출 배선부 DWU와 패드 PD의 접속 부위에 경사부 SLP를 설치하는 구성에 의하여 패드 PD와 인출 배선부 DWU의 접속 부위에서의 크랙 발생을 억제할 수 있으므로, 패드 PD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU를 설치하는 구성도 허용되는 것이다. 즉, 본 변형예에서는 크랙을 방지하는 관점에서 원래대로면 채택되지 않는 인출 배선부 DWU의 배치인데도 불구하고 인출 배선부 DWU와 패드 PD의 접속 부위에 경사부SLP를 설치한다는 기술적 사상을 채택한 결과 상기 배치가 가능하게 된 것이다.
그 결과, 본 변형예에 따르면 인출 배선부 DWU와 패드 PD의 접속 부위에서의 크랙의 발생을 억제하면서 인출 배선부 DWU를 배치할 자유도를 향상시킬 수 있다. 즉, 본 변형예에 따르면 패드 PD와 일체적으로 형성된 인출 배선부 DWU의 배치 위치의 자유도를 향상시킬 수 있는 결과, 반도체 칩 CHP 전체의 레이아웃 배치의 자유도도 높일 수 있다. 이는 본 변형예에 따르면, 기존의 제약에 얽매이지 않는 참신한 레이아웃 배치를 설계할 수 있다는 것을 의미하고, 나아가서는 반도체 장치의 설계 자유도를 향상시킬 수 있다.
<반도체 장치의 제조 방법>
다음으로, 본 실시형태 1에서의 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다. 도 14는 반도체 웨이퍼 WF의 레이아웃 구성을 나타내는 평면도이다. 도 14에 나타내는 바와 같이, 반도체 웨이퍼 WF는 대략 원반 형상을 하고 있고, 그 내부 영역에 복수의 칩 영역 CR을 가진다. 복수의 칩 영역 CR의 각각에는 전계효과 트랜지스터로 대표되는 반도체 소자와 다층 배선층이 형성되어 있고, 이들 복수의 칩 영역 CR은 스크라이브 영역 SCR에 의하여 구획되어 있다.
본 실시형태 1에서는 도 14에 나타내는 바와 같이 직사각형 형상의 칩 영역 CR과, 이 칩 영역 CR을 구획하는 스크라이브 영역 SCR을 가지는 반도체 웨이퍼(반도체 기판) WF를 마련한다. 이 단계에서는 반도체 웨이퍼 WF의 복수의 칩 영역 CR의 각각에 전계효과 트랜지스터로 대표되는 반도체 소자가 형성되어 있고, 이 반도체 소자의 윗쪽에 예를 들어 동 배선으로 이루어지는 다층 배선층이 다마신법에 의하여 형성되어 있다. 그리고, 이하의 공정에서는 복수의 칩 영역 CR의 각각에 있어서 다층 배선층의 최상층에 패드를 형성하는 공정에서 설명하기로 한다.
우선, 도 15에 나타내는 바와 같이 층간 절연막 IL 상에 배리어 도체막 BCF1과, 배리어 도체막 BCF1 상의 알루미늄막AF와, 알루미늄막 AF 상의 배리어 도체막 BCF2로 이루어지는 적층막을 형성한다. 배리어 도체막 BCF1은 예를 들어 티타늄막과 질화 티타늄막의 적층막이며, 예를 들어 스퍼터링법을 이용하여 형성할 수 있다. 또한, 알루미늄막 AF는 알루미늄을 주성분으로 하는 막이며, 예를 들어 스퍼터링법을 이용하여 형성할 수 있다. 또한, 배리어 도체막 BCF2는 예를 들어 질화 티타늄막이며, 예를 들어 스퍼터링법을 이용하여 형성할 수 있다. 배리어 도체막 BCF2는 티타늄과 질화 티타늄의 적층막으로 형성할 수도 있다. 예컨대 배리어 도체막 BCF1의 막 두께는 110nm 정도이고 (티타늄막의 막 두께(50nm)+질화 티타늄막의 막 두께(60nm)), 알루미늄막 AF의 막 두께는 1500nm 정도이다. 또한, 배리어 도체막 BCF2의 막 두께(질화 티타늄막의 막 두께)는 75nm정도이다.
계속해서, 도 16(a) 및 도 16(b)에 나타내는 바와 같이 포토리소그래피 기술 및 에칭 기술을 이용하여 배리어 도체막 BCF1과 알루미늄막 AF와 배리어 도체막 BCF2로 이루어지는 적층막을 패터닝한다. 이 적층막을 패터닝하여 칩 영역과 스크라이브 영역의 경계선을 따라 칩 영역 내에 직사각형 형상의 패드 PD와, 이 패드 PD에 설치된 인출 배선부 DWU와, 패드 PD와 인출 배선부 DWU의 접속 부위에 설치된 경사부 SLP를 일체적으로 형성한다. 이 때, 패드 PD와 인출 배선부 DWU와 경사부 SLP는 동일한 적층막으로 형성되므로, 패드 PD의 높이와 인출 배선부 DWU의 높이와 경사부 SLP의 높이는 대략 동일하게 된다.
다음으로, 도 17(a) 및 도 17(b)에 나타내는 바와 같이 패드 PD와 인출 배선부 DWU와 경사부 SLP를 피복하도록 층간 절연막 IL 상에 산화 실리콘막 OXF1을 형성한다. 산화 실리콘막 OXF1은 예를 들어 플라즈마 CVD법 (Chemical Vapor Deposition)을 이용하여 형성할 수 있으며, 그 막 두께는 200nm 정도이다. 계속해서, 산화 실리콘막 OXF1 상에 산화 실리콘막 OXF2를 형성한다. 산화 실리콘막 OXF2는 예를 들어 막의 에칭과 성막이 동시에 진행되는 특성을 지닌 고밀도 플라즈마 CVD법을 이용하여 형성할 수 있으며, 그 막 두께는 900nm 정도이다. 그 후, 산화 실리콘막 OXF2 상에 산화 실리콘막 OXF3을 형성한다. 산화 실리콘막 OXF3은 예를 들어 TEOS를 원료로 한 플라즈마 CVD법을 이용하여 형성할 수 있으며, 그 막 두께는 800nm 정도이다. 그리고, 산화 실리콘막 OXF3 상에 질화 실리콘막 SNF를 형성한다. 질화 실리콘막 SNF는 예를 들어 CVD법을 이용하여 형성할 수 있다. 이로써, 패드 PD와 인출 배선부 DWU와 경사부 SLP를 피복하도록 산화 실리콘막 OXF1과 산화 실리콘막 OXF2와 산화 실리콘막 OXF3과 질화 실리콘막 SNF로 이루어지는 표면 보호막 PAS를 형성할 수 있다.
이 때, 본 실시형태 1에서는 표면 보호막 PAS의 막 두께가 패드 PD의 막 두께보다 두꺼워지므로, 패드 PD의 틈새는 산화 실리콘막 OXF1과 산화 실리콘막 OXF2와 산화 실리콘막 OXF3과 질화 실리콘막 SNF로 이루어지는 표면 보호막 PAS에 의하여 완전히 매립되게 된다.
계속해서, 도 18(a) 및 도 18(b)에 나타내는 바와 같이 포토리소그래피 기술 및 에칭 기술을 이용하여 표면 보호막 PAS에 패드 PD 표면의 일부를 노출시키는 개구부 OP를 형성한다. 한편, 인출 배선부 DWU 및 경사부 SLP를 노출시키는 개구부는 형성되지 않으며, 인출 배선부 DWU의 표면 및 경사부 SLP의 표면은 표면 보호막 PAS로 피복된 상태가 유지된다. 그 후, 도 19(a) 및 도 19(b)에 나타내는 바와 같이 개구부 OP로부터 노출되는 패드 PD 표면을 에칭함으로써 개구부 OP로부터 노출되는 패드 PD 표면에 형성된 배리어 도체막(질화 티타늄막)을 제거한다. 이로써 개구부 OP로부터 알루미늄막이 노출되게 된다.
이상과 같이 하여 다층 배선층의 최상층에 패드 PD를 형성할 수 있다. 구체적으로, 도 20은 패드 PD를 형성한 후의 도면이며, 끝변 ES(이 단계에서는 경계선)의 경계 영역 근방을 나타내는 단면 모식도이다. 도 20에 있어서, 스크라이브 영역 SCR의 내측에는 실 링 영역 SRR 및 집적회로 영역 ICR이 형성되어 있다. 실 링 영역 SRR에는 실 링 SRG가 형성되어 있다. 이 실 링 SRG는 집적회로 영역 ICR에 형성되는 다층 배선(도 20에는 도시하지 않음)과 동일한 공정에서 형성된다. 또한, 집적회로 영역 ICR에는 그 최상층에 패드 PD가 형성되어 있다.
다음으로, 이후의 공정에 대하여 흐름도를 참조하면서 설명한다. 도 21은 반도체 웨이퍼에 집적회로를 형성한 후, 예를 들어 QFP 패키지로 이루어지는 반도체 장치를 제조하는 공정의 흐름을 나타내는 흐름도이다.
우선, 반도체 웨이퍼의 복수의 칩 영역의 각각에 집적회로를 형성한 후, 반도체 웨이퍼를 스크라이브 영역을 따라 다이싱한다(도 21의 S101). 이로써, 복수의 칩 영역이 개편화되어 집적회로가 형성된 반도체 칩을 얻을 수 있다. 그리고, 리드 프레임에 형성된 칩 탑재부에 반도체 칩을 탑재한 후(도 21의 S102), 반도체 칩에 형성된 패드 와 이너 리드를 와이어로 접속한다(도 21의 S103). 그 후, 칩 탑재부, 반도체 칩, 와이어, 및 이너 리드를 수지로 밀봉한다 (도 21의 S104). 그리고, 리드 프레임에 형성된 댐을 절단한 후(도 21의 S105), 수지로부터 노출되어 있는 아우터 리드의 표면에 도금막을 형성한다(도 21의 S106). 계속해서, 수지 표면에 마크를 형성한 후(도 21의 S107), 수지로부터 돌출되는 아우터 리드를 성형한다(도 21의 S108). 이로써 반도체 장치를 제조한 후, 전기적 특성 검사를 실시한다(도 21의 S109). 다음으로 반도체 장치에 대하여 온도 사이클 시험을 실시하여(도 21의 S110), 양품으로 판단한 반도체 장치를 제품으로 출하한다.
(실시형태 2)
상기 실시 형태 1에서는 패드 PD와 인출 배선부 DWU의 접속 부위가 직각인 것에 기인하여 접속 부위의 표면 보호막 PAS에 크랙 CLK가 발생한다는 제1 요인에 대하여 방책을 강구한 기술적 사상에 대하여 설명하였다. 본 실시형태 2에서는 상기 실시 형태 1에서 설명한 기술적 사상에다 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭이 작은 것에 기인하여 표면 보호막 PAS에 크랙 CLK가 발생되기 쉬워진다는 제2 요인에 대하여 방책을 강구한 기술적 사상에 대하여 설명한다.
도 22는 본 실시형태 2에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 22에서와 같이, 본 실시형태 2의 특징점은 개구부 OP의 중심 위치가 복수의 패드 PD의 각각의 중심 위치에 대하여 반도체 칩 CHP의 내측 방향(중심 방향)으로 벗어나 있는 점에 있다.
이로 인하여 도 22에 나타내는 바와 같이, 복수의 패드 PD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2의 폭은 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓어진다. 이는 패드 PD를 구성하는 복수의 변 중 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 가장 가해지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓게 할 수 있다는 것을 의미한다. 그리고, 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓게 한다는 것은 응력에 대한 크랙 내성이 향상되는 것을 의미하므로, 본 실시형태 2의 반도체 장치에 따르면 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2에서의 크랙의 발생을 억제할 수 있게 된다.
즉, 본 실시형태 2에 따르면 인출 배선부 DWU와 패드 PD의 접속 부위에 경사부 SLP를 설치함으로써 접속 부위에서의 크랙의 발생을 억제할 수 있는 동시에 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2에서의 크랙의 발생을 억제할 수 있다는 효과를 얻을 수 있다. 즉, 본 실시형태 2의 기술적 사상은 상술한 제1 요인과 제2 요인에 대한 방책이며, 제1 요인과 제2 요인의 상승 요인을 효과적으로 억제할 수 있는 결과, 뛰어난 크랙 내성을 지닌 신뢰성 높은 반도체 장치를 제공할 수 있다.
또한, 도 22에 나타내는 바와 같이 본 실시형태 2에서는 복수의 패드 PD 중 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 패드 PD1에 착안하고 있다. 구체적으로, 도 22에 나타내는 바와 같이 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 패드 PD1에서는 이 패드 PD1을 구성하는 복수의 변 중 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR3의 폭도 또한 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓게 되어 있다.
이로써, 본 실시형태 2에서는 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 패드 PD1에 있어서 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 커지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓게 할 수 있다. 또한, 그 것뿐만 아니라 본 실시형태 2에서는 응력이 커지기 쉬운 모서리부 CNR에 가장 가까운 변을 피복하는 피복 영역 CVR3의 폭도 또한 상대적으로 넓게 할 수 있다. 그 결과, 본 실시형태 2에서는 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 위치에 배치된 패드 PD1에서 크랙 내성이 유난히 향상된다.
여기서, 개구부 OP의 중심 위치를 복수의 패드 PD의 각각의 중심 위치에 대하여 반도체 칩 CHP의 내측 방향(중심 방향)으로 벗어나게 하는 구성을 구현할 수단으로서는 패드 PD의 사이즈(면적)을 유지하면서 개구부 OP의 사이즈를 작게 하는 제1 수단과, 개구부 OP의 사이즈(면적)을 유지하면서 패드 PD의 사이즈를 크게 하는 제2 수단을 들 수 있다.
예컨대 제1 수단의 장점으로는 패드 PD의 사이즈가 유지되므로 복수의 패드 PD의 배열 간격(pitch)을 크게 하지 않고 본 실시형태 2의 기술적 사상을 구현할 수 있다는 점을 들 수 있다. 이 경우, 예를 들어 반도체 칩의 증대를 억제하면서 본 실시형태 2의 기술적 사상을 구현할 수 있다는 이점을 얻을 수 있다.
이에 대하여 제2 수단의 장점으로는 개구부 OP의 사이즈가 유지되므로 개구부 OP로부터 노출되는 패드 PD 표면에 접속되는 와이어의 접속 신뢰성을 손상하지 않고 본 실시형태 2의 기술적 사상을 구현할 수 있다는 점을 들 수 있다. 이 경우, 예를 들어 반도체 장치의 신뢰성(특히, 와이어의 접속 신뢰성)에 영향을 끼치지 않고 본 실시형태 2의 기술적 사상을 구현할 수 있다는 이점을 얻을 수 있다.
본 실시형태 2의 반도체 장치의 제조 방법은 기본적으로 상기 실시 형태 1의 반도체 장치의 제조 방법과 동일하다. 단, 본 실시형태 2의 반도체 장치의 제조 방법에서는 표면 보호막 PAS에 복수의 패드 PD의 각각의 표면의 일부를 노출시키는 개구부 OP를 형성하는 공정에서 포토리소그래피 기술 및 에칭 기술을 이용한 패터닝이 달라진다.
구체적으로 개구부 OP의 패터닝 공정은 개구부 OP의 중심 위치가 복수의 패드 PD의 각각의 중심 위치에 대하여 칩 영역의 내측 방향(중심 방향)으로 벗어나도록 실시한다. 즉, 개구부 OP의 패터닝 공정은 복수의 패드 PD의 각각을 구성하는 복수의 변 중 경계선에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2의 폭이 경계선으로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 커지도록 실시한다.
또한, 본 실시형태 2에서의 개구부 OP의 패터닝 공정은 복수의 패드 PD 중 칩 영역의 모서리부 CNR에 가장 가까운 패드 PD1에 있어서 패드 PD1을 구성하는 복수의 변 중 칩 영역의 모서리부 CNR에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR3의 폭도 또한 경계선으로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 커지도록 실시한다.
(실시형태 3)
상기 실시형태 1 및 상기 실시형태 2에서는 반도체 칩 CHP의 끝변 ES를 따라 복수의 패드 PD가 1열로 배치되는 구성예에 대하여 설명하였으나, 본 실시형태 3에서는 반도체 칩 CHP의 끝변 ES를 따라 복수의 패드 PD가 복수열(예로 2열)로 배치되는 구성예에 대하여 설명한다.
도 23은 본 실시형태 3에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 23에서와 같이, 반도체 칩 CHP의 끝변 ES를 따라 복수의 패드가 2열로 배치되어 있다. 구체적으로, 복수의 패드는 반도체 칩 CHP의 끝변 ES에 가까운 위치에 배치된 복수의 외측 패드 OPD와, 반도체 칩 CHP의 끝변 ES로부터 떨어진 위치에 배치된 복수의 내측 패드 IPD를 포함한다. 예컨대 도 23에서는 2열로 배치된 외측 패드 OPD와 내측 패드 IPD가 소위 지그재그 배치로 배치된 예를 도시하고 있다. 여기서는 끝변 ES로부터의 거리가 가까운 1열째에 외측 패드 OPD를 배치하고, 끝변 ES로부터의 거리가 떨어진 2열째에 내측 패드 IPD를 배치하고 있다.
도 23에 나타내는 바와 같이, 복수의 내측 패드 IPD에서는 복수의 내측 패드 IPD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변과 접속되도록 인출 배선부 DWU가 설치되고 있고, 또한 복수의 내측 패드 IPD의 각각과 인출 배선부 DWU의 접속 부위에는 경사부 SLP(IN)가 설치되어 있다.
한편, 복수의 외측 패드 OPD에서는 복수의 외측 패드 OPD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변과 접속되도록 인출 배선부 DWU가 설치되어 있고, 또한 복수의 외측 패드 OPD의 각각과 인출 배선부 DWU의 접속 부위에는 경사부 SLP(OUT)가 설치되어 있다.
여기서, 예컨대 내측 패드 IPD와 일체적으로 설치된 경사부 SLP(IN)의 형상 및 사이즈는 외측 패드 OPD와 일체적으로 설치된 경사부 SLP(OUT)의 형상 및 사이즈와 동일하다.
이와 같이, 본 실시형태 3에서는 지그재그 배치로 배치된 외측 패드 OPD와 내측 패드 IPD는 모두 인출 배선부 DWU와의 접속 부위에 경사부 SLP(OUT) 또는 경사부 SLP(IN)가 설치되어 있다. 이로 인하여, 본 실시형태 3에서도 외측 패드 OPD의 일부를 표면 보호막 PAS로 피복하는 피복 영역, 및 내측 패드 IPD의 일부를 표면 보호막 PAS로 피복하는 피복 영역에 크랙이 발생하는 것을 억제할 수 있다. 즉, 상기 실시 형태 1에서 설명한 기술적 사상은 1열로 배치된 복수의 패드 PD에 적용할 수 있을 뿐만 아니라 본 실시형태 3에서와 같이 예컨대 지그재그 배치로 대표되는 복수열로 배치된 복수의 내측 패드 IPD 및 복수의 외측 패드 OPD에 적용할 수도 있다.
<변형예 1>
상기 실시 형태 3에서는 도 23에 나타내는 바와 같이 내측 패드 IPD와 일체적으로 설치된 경사부 SLP(IN)의 형상 및 사이즈가 외측 패드 OPD와 일체적으로 설치된 경사부 SLP(OUT)의 형상 및 사이즈와 동일한 예에 대하여 설명하였으나, 본 변형예 1에서는 경사부 SLP(IN)의 사이즈와 경사부 SLP(OUT)의 사이즈가 다른 예에 대하여 설명한다.
도 24는 본 변형예 1에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 24에서와 같이, 본 변형예 1에서는 내측 패드 IPD와 일체적으로 설치된 경사부 SLP(IN)의 사이즈(면적)가 외측 패드 OPD와 일체적으로 설치된 경사부 SLP(OUT)의 사이즈(면적)보다 크다. 바꾸어 말하면, 외측 패드 OPD와 일체적으로 설치된 경사부 SLP(OUT)의 사이즈는 내측 패드 IPD와 일체적으로 설치된 경사부 SLP(IN)의 사이즈보다 작다.
이하에서 이 이유에 대하여 설명한다. 본 발명자의 검토에 의하면 패드를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 피복 영역에 가해지는 응력은 상대적으로 커질 경향이 있는 것으로 알려져 있다. 이 점에 입각하여 도 24에 나타내는 내측 패드 IPD에 착안하면, 내측 패드 IPD에서는 내측 패드 IPD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 인출 배선부 DWU가 설치되어 있다. 따라서, 내측 패드 IPD에서는 응력이 커지기 쉬운 반도체 칩 CHP의 끝변 ES에 가장 가까운 변에 내측 패드 IPD와 인출 배선부 DWU의 접속 부위가 존재하게 된다. 이는 내측 패드 IPD에서는 상대적으로 응력이 커지는 개소에 내측 패드 IPD와 인출 배선부 DWU의 접속 부위가 존재하는 것을 의미하고, 이 접속 부위를 피복하는 표면 보호막 PAS의 피복 영역에서 크랙이 발생되기 쉬워진다.
그래서, 본 변형예 1에서는 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 충분히 억제하는 관점에서 이 접속 부위에 큰 사이즈의 경사부 SLP(IN)를 설치한다. 즉, 경사부 SLP(IN)의 사이즈가 커지면 커질수록 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 억제할 수 있게 된다고 생각될 수 있으므로, 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에 큰 사이즈의 경사부 SLP(IN)을 설치한다. 이로써, 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에 상대적으로 큰 응력이 가해질 경우라도 이 접속 부위에서의 크랙의 발생을 충분히 억제할 수 있게 된다.
한편, 도 24에 나타내는 외측 패드 OPD에 착안하면, 외측 패드 OPD에서는 외측 패드 OPD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU가 설치되어 있다. 따라서, 외측 패드 OPD에서는 응력이 상대적으로 커지지 않는다고 상정되는 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 외측 패드 OPD와 인출 배선부 DWU의 접속 부위가 존재하게 된다. 이는 외측 패드 OPD에서는 상대적으로 응력이 커지기 어려운 개소에 외측 패드 OPD와 인출 배선부 DWU의 접속 부위가 존재하는 것을 의미하고, 이 접속 부위를 피복하는 표면 보호막 PAS의 피복 영역에서 크랙이 발생하기 어렵다고 생각할 수 있다.
그래서, 본 변형예 1에서는 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생이 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생에 비하여 문제되기 어려운 것을 고려하여, 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에 작은 사이즈의 경사부 SLP(OUT)을 설치한다. 즉, 경사부 SLP(OUT)의 사이즈가 작아도 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 억제할 수 있다고 생각할 수 있으므로, 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에 작은 사이즈의 경사부 SLP(OUT)을 설치한다. 그 결과, 본 변형예 1에서는 내측 패드 IPD와 일체적으로 설치되는 경사부 SLP(IN)의 사이즈가 외측 패드 OPD와 일체적으로 설치되는 경사부 SLP(OUT)의 사이즈보다 큰 구성이 구현되게 된다. 이 구성에서도 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 억제할 수 있는 동시에, 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 억제할 수 있다.
<변형예 2>
본 변형예 2에서는 경사부 SLP(IN)을 내측 패드 IPD와 일체적으로 설치하는 반면에, 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에는 경사부를 설치하지 않는 예에 대하여 설명한다.
도 25는 본 변형예 2에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 예컨대, 상술한 변형예 1에서 설명한 바와 같이 외측 패드 OPD에서는 외측 패드 OPD를 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변에 인출 배선부 DWU가 설치되어 있다. 이 경우, 외측 패드 OPD에서는 외측 패드 OPD와 인출 배선부DWU의 접속 부위에 가해지는 응력의 크기가 비교적 작다고 생각할 수 있으므로, 이 접속 부위를 피복하는 표면 보호막 PAS의 피복 영역에서는 크랙이 발생되기 어렵다고 추측할 수 있다.
그래서, 본 변형예 2에서는 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생이 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생에 비하여 문제되기 어렵다는 점을 고려하여 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에 경사부를 설치하지 않도록 구성하고 있다. 이와 같이 구성되는 본 변형예 2에서도 내측 패드 IPD와 경사부 SLP(IN)를 일체적으로 설치하고 있으므로, 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에서의 크랙의 발생을 충분히 억제할 수 있다.
(실시형태 4)
본 실시형태 4에서는 상기 실시형태 3과 마찬가지로 반도체 칩 CHP의 끝변 ES를 따라 복수의 패드가 지그재그 배치로 배치되는 구성예를 전제로 하면서 더욱이 표면 보호막 PAS로 피복된 패드의 피복 영역의 폭이 작은 것에 기인하여 표면 보호막 PAS에 크랙이 발생되기 쉬워진다는 제2 요인에 대한 방책도 도입한 기술적 사상에 대하여 설명한다.
도 26은 본 실시형태 4에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 26에서와 같이, 본 실시형태 4에서는 지그재그 배치를 전제로 하며, 지그재그 배치를 구성하는 복수의 내측 패드 IPD의 개구부 OP의 중심 위치가 복수의 내측 패드 IPD의 각각의 중심 위치와 일치되어 있다. 한편, 지그재그 배치를 구성하는 복수의 외측 패드 OPD의 개구부 OP의 중심 위치는 복수의 외측 패드 OPD의 각각의 중심 위치에 대하여 반도체 칩 CHP의 내측 방향(중심 방향)으로 벗어나 있다.
이로 인하여, 도 26에 나타내는 바와 같이 복수의 외측 패드 OPD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2의 폭은 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓어진다. 이는 외측 패드 OPD를 구성하는 복수의 변 중 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 가장 가해지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힐 수 있다는 것을 의미한다.
그리고, 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힌다는 것은 응력에 대한 크랙 내성이 향상되는 것을 의미하므로, 본 실시형태 4의 반도체 장치에 따르면 외측 패드 OPD에 있어서 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2에서의 크랙 발생을 억제할 수 있게 된다.
즉, 본 실시형태 4에 따르면 상기 실시형태 3과 마찬가지로 외측 패드 OPD와 인출 배선부 DWU의 접속 부위에 경사부 SLP(OUT)을 설치함과 함께 내측 패드 IPD와 인출 배선부 DWU의 접속 부위에 경사부 SLP(IN)를 설치함으로써 접속 부위에서의 크랙 발생을 억제할 수 있게 된다.
또한, 본 실시형태 4에서는 도 26에 나타내는 바와 같이 외측 패드 OPD의 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힐 수 있는 결과, 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2에서의 크랙 발생도 또한 억제할 수 있게 된다.
또한, 도 26에 나타내는 바와 같이 본 실시형태 4에서는 복수의 외측 패드 OPD 중 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 외측 패드 OPD1에다 착안하고 있다. 구체적으로, 도 26에 나타내는 바와 같이 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 외측 패드 OPD1에서는 외측 패드 OPD1을 구성하는 복수의 변 중 반도체 칩 CHP의 모서리부에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR3의 폭도 또한 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓게 되어 있다.
이로써, 본 실시형태 4에서는 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 외측 패드 OPD1에 있어서 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 커지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힐 수 있다. 또한, 그 것뿐만 아니라 본 실시형태 4에서는 응력이 커지기 쉬운 모서리부 CNR에 가장 가까운 변을 피복하는 피복 영역 CVR3의 폭도 또한 상대적으로 넓힐 수 있다. 그 결과, 본 실시형태 4에서는 유난히 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 위치에 배치되는 외측 패드 OPD1에서 크랙 내성을 향상시킬 수 있게 된다.
<변형예>
다음으로, 실시형태 4의 변형예에 대하여 설명한다. 실시형태 4에서는 외측 패드 OPD에 착안하면서 표면 보호막 PAS로 피복된 패드의 피복 영역의 폭이 작은 것에 기인하여 표면 보호막 PAS에 크랙이 발생되기 쉬워진다는 제2 요인에 대한 방책도 도입한 기술적 사상에 대하여 설명하였다.
본 변형예에서는 추가로 내측 패드 IPD에도 착안하여 내측 패드 IPD에 대해서도 제2 요인에 대한 방책을 도입한 예에 대하여 설명한다. 즉, 실시형태 4에서는 반도체 칩 CHP의 끝변 ES에 가까운 외측 패드 OPD에서 상술한 제2 요인이 현재화된다고 생각할 수 있으므로, 우선 외측 패드 OPD에 대하여 제2 요인에 대한 방책을 도입한 예를 설명하였다. 더욱이 본 변형예에서는 내측 패드 IPD가 외측 패드 OPD보다 반도체 칩 CHP의 끝변 ES로부터 떨어져 있으므로 외측 패드 OPD에 비하여 상술한 제2 요인에 대한 영향이 적다고 생각할 수 있으나, 제2 요인의 영향을 다소 받을 가능성을 고려하고 있다. 즉, 본 변형예에서는 반도체 장치의 가일층의 신뢰성 향상을 도모하는 관점에서 내측 패드 IPD에 대해서도 제2 요인에 대한 방책을 도입하고 있다.
도 27은 본 변형예에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 27에서와 같이, 본 변형예에서는 지그재그 배치를 전제로 하여 지그재그 배치를 구성하는 복수의 외측 패드 OPD뿐만 아니라 내측 패드 IPD에서도 개구부 OP의 중심 위치를 복수의 내측 패드 IPD의 각각의 중심 위치에 대하여 반도체 칩CHP의 내측 방향(중심 방향)으로 벗어나게 하는 점에 특징점이 있다.
이로써, 도 27에 나타내는 바와 같이 복수의 내측 패드 IPD의 각각을 구성하는 복수의 변 중 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2의 폭은 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓어진다. 이는 내측 패드 IPD를 구성하는 복수의 변 중 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 가장 가해지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힐 수 있다는 것을 의미한다. 그리고, 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힌다는 것은 응력에 대한 크랙 내성이 향상되는 것을 의미하므로, 본 변형예의 반도체 장치에 따르면 내측 패드 IPD에 있어서 반도체 칩 CHP의 끝변 ES에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR2에서의 크랙 발생을 억제할 수 있게 된다.
또한, 도 27에 나타내는 바와 같이 본 변형예에서는 복수의 내측 패드 IPD 중 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 내측 패드 IPD1에다 착안하고 있다. 구체적으로, 도 27에 나타내는 바와 같이 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 내측 패드 IPD1에서는 내측 패드 IPD1을 구성하는 복수의 변 중 반도체 칩 CHP의 모서리부에 가장 가까운 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR3의 폭도 또한 반도체 칩 CHP의 끝변 ES로부터 가장 떨어진 변을 피복하는 표면 보호막 PAS의 피복 영역 CVR1의 폭보다 넓게 되어 있다.
이로써, 본 변형예에서는 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 내측 패드IPD1에서 온도 변화로 인하여 생기는 수지(도시하지 않음)의 팽창 및 수축에 기인하는 응력이 커지기 쉬운 변(반도체 칩 CHP의 끝변 ES에 가장 가까운 변)을 피복하는 피복 영역 CVR2의 폭(Y 방향의 폭)을 상대적으로 넓힐 수 있다. 또한, 그 것뿐만 아니라 본 변형예에서는 응력이 커지기 쉬운 모서리부 CNR에 가장 가까운 변을 피복하는 피복 영역 CVR3의 폭도 또한 상대적으로 넓힐 수 있다. 그 결과, 본 변형예에서는 유난히 반도체 칩 CHP의 모서리부 CNR에 가장 가까운 위치에 배치되는 내측 패드 IPD1에서 크랙 내성을 향상시킬 수 있게 된다.
이와 같이, 본 변형예에서는 외측 패드 OPD뿐만 아니라 내측 패드IPD에서도 제2 요인에 대한 방책을 도입하고 있다. 그 결과, 본 변형예에 따르면 지그재그 배치로 배치된 복수의 외측 패드 OPD 및 복수의 내측 패드 IPD의 양쪽에서 제1 요인과 제2 요인에 대한 크랙 내성을 향상시킬 수 있고, 이로 인하여 반도체 장치의 가일층의 신뢰성 향상을 도모할 수 있게 된다.
(실시형태 5)
본 실시형태 5에서는 상술한 제3 요인에 대한 방책을 강구한 기술적 사상에 대하여 설명한다. 즉, 본 실시형태 5에서는 표면 보호막 PAS로 피복된 패드 PD의 피복 영역의 폭(Y 방향의 폭)에 대하여 피복 영역의 폭과 직교하는 방향의 선분(패드 PD의 1변의 일부)의 길이(X 방향의 길이)가 길어지는 것에 기인하여 패드 PD의 일부가 미끄러져 움직이는 '알루미늄 슬라이드' 및 표면 보호막 PAS에 크랙 CLK가 발생되기 쉬워진다는 점에 대한 방책을 설명한다.
도 28은 본 실시형태 5에서의 패드 PD의 모식적인 구성을 나타내는 평면도이다. 도 28에서와 같이, 패드 PD와 일체적으로 인출 배선부 DWU가 설치되어 있다. 이 때, 인출 배선부 DWU의 폭(X 방향의 폭)은 패드 PD를 구성하는 복수의 변 중 인출 배선부 DWU가 접속되는 변의 길이보다 짧다. 또한, 인출 배선부 DWU의 폭의 중심 위치는 패드 PD를 구성하는 복수의 변 중 인출 배선부 DWU가 접속되는 변의 중심 위치에 대하여 벗어나 있다.
이와 같이 구성된 본 실시형태 5에서의 패드 PD의 경우, 도 28에 나타내는 바와 같이 인출 배선부 DWU의 한쪽 편은 인출 배선부 DWU가 접속되는 변 중 인출 배선부 DWU와 접촉하지 않는 선분의 길이가 긴 측(긴 선분측) (도 28의 인출 배선부 DWU의 왼쪽)이 된다. 한편, 인출 배선부 DWU의 다른 쪽 편은 인출 배선부 DWU가 접속되는 변 중 인출 배선부 DWU와 접촉하지 않는 선분의 길이가 짧은 측(짧은 선분측) (도 28의 인출 배선부 DWU의 오른쪽)이 된다.
이와 같이 구성된 본 실시형태 5에서의 패드 PD의 경우, 온도 변화에 기인하는 수지(도시하지 않음)의 팽창 및 수축으로 인하여 특히 긴 선분측에서 변의 휨이 커진다. 그 결과, 긴 선분측에서 '알루미늄 슬라이드' 및 크랙 발생이 현재화될 우려가 높아진다.
그래서, 본 실시형태 5에서는 인출 배선부 DWU의 양측에 경사부를 설치하는 것을 전제로 하여 인출 배선부 DWU의 한쪽 편(긴 선분측)에 설치된 경사부 SLP1의 형상과, 인출 배선부 DWU의 다른 쪽 편(짧은 선분측)에 설치된 경사부 SLP2의 형상을 비대칭으로 한다.
구체적으로, 도 28에 나타내는 바와 같이 인출 배선부 DWU의 한쪽 편(긴 선분측)에 설치된 경사부 SLP1의 사이즈를 인출 배선부의 다른 쪽 편(짧은 선분측)에 설치된 경사부 SLP2의 사이즈보다 크게 한다. 또한, 예컨대 도 28에 나타내는 바와 같이 인출 배선부 DWU의 한쪽 편(긴 선분측)에 설치된 경사부 SLP1의 형상을 사다리꼴 형상으로 하고, 인출 배선부 DWU의 다른 쪽 편(짧은 선분측)에 설치된 경사부 SLP2의 형상을 삼각형 형상으로 한다.
이로써, 변의 휨이 커진다고 생각할 수 있는 긴 선분측에 설치된 경사부 SLP1의 사이즈가 커지므로, 긴 선분측에서의 휨을 억제할 수 있게 된다. 즉, 본 실시형태 5에 따르면 긴 선분측에서의 휨으로 인하여 현재화되는 '알루미늄 슬라이드' 및 크랙 발생을 효과적으로 억제할 수 있다.
특히, 본 발명자의 검토에 의하면 도 28에서와 같이 패드 PD를 구성하는 복수의 변 중 인출 배선부 DWU가 접속되는 변을 피복하는 표면 보호막 PAS의 피복 영역의 폭(Y 방향의 폭)을 a1으로 하고, 표면 보호막 PAS의 피복 영역의 폭(X 방향의 폭)을 b1으로 하는 경우, b1/a1<3의 관계를 만족시키는 경우에는 수지의 팽창 및 수축에 기인하는 응력에 의하여 패드 PD의 변의 휨을 충분히 억제 할 수 있다는 것이 발견되었다.
또한, 동일한 이유로 경사부 SLP1인 사다리꼴 형상의 높이(Y 방향)를 a2로 하고, 경사부 SLP1인 사다리꼴 형상의 저변의 길이를 b2로 하는 경우, b2/a2<3의 관계를 만족시키는 것이 바람직하다. 또한, (b2/a2)+(b1/a1)<3의 관계를 만족시키는 것이 한층 더 바람직하다.
<변형예 1>
실시형태 5에서 설명한 바와 같이 긴 선분측에서의 휨으로 인하여 현재화되는 '알루미늄 슬라이드' 및 크랙 발생을 방지하는 관점에서 인출 배선부 DWU의 한쪽 편(긴 선분측)에 설치된 경사부 SLP1의 사이즈를 인출 배선부의 다른 쪽 편(짧은 선분측)에 설치된 경사부 SLP2의 사이즈보다 크게 하는 것이 바람직하다.
단, 경사부 SLP1의 형상을 사다리꼴 형상으로 하고, 또한 경사부 SLP2의 형상을 삼각형 형상으로 하는 것은 일례에 불과하고, 예를 들어 도 29에 나타내는 바와 같이 인출 배선부 DWU의 한쪽 편(긴 선분측)에 설치된 경사부 SLP1의 형상을 제1 삼각형 형상으로 하고, 또한 인출 배선부 DWU의 다른 쪽 편(짧은 선분측)에 설치된 경사부 SLP2의 형상을 제2 삼각형 형상으로 할 수도 있다.
이 때, 긴 선분측에서의 휨으로 인하여 현재화되는 '알루미늄 슬라이드' 및 크랙 발생을 확실하게 방지하는 관점에서, 패드 PD를 구성하는 복수의 변 중 인출 배선부 DWU가 접속되는 변을 피복하는 표면 보호막 PAS의 피복 영역의 폭(Y 방향의 폭)을 a1으로 하고, 표면 보호막 PAS의 피복 영역의 폭(X 방향의 폭)을 b1로 하는 경우, b1/a1<3의 관계를 만족시키는 것이 바람직하다. 또한, 동일한 이유로 경사부 SLP1인 제1 삼각형 형상의 높이(Y 방향)를 a2로 하고, 경사부 SLP1인 제1 삼각형 형상의 저변(X 방향)의 길이를 b2로 하는 경우, b2/a2<3의 관계를 만족시키는 것이 바람직하다. 또한, (b2/a2)+(b1/a1)<3의 관계를 만족시키는 것이 한층 더 바람직하다.
<변형예 2>
또한, 상기 도 28 및 도 29에서 개시한 기술을 상기 실시형태 3의 도 23, 도 24 및 도 25에 적용할 수도 있다. 즉, 도 23에서와 같이 상기 경사부 SLP1 및 경사부 SLP2를 지그재그 배치의 1열째 및 2열째에 형성할 수도 있다. 또한, 도 24에서와 같이 지그재그 배치의 2열째에 형성하는 경사부 SLP1 및 경사부 SLP2을 지그재그 배치의 1열째에 형성하는 경사부 SLP1 및 경사부 SLP2보다 크게 형성할 수도 있다. 또한, 도 25에서와 같이 경사부 SLP1 및 경사부 SLP2를 지그재그 배치의 2열째만에 형성하고, 1열째에는 형성하지 않을 수도 있다. 또한, 상기 도 28 및 도 29에서 개시한 기술을 상기 실시형태 4에 적용할 수도 있다.
(실시형태 6)
본 실시형태 6에서는 패드 PD와 일체적으로 설치되는 인출 배선부 DWU가 복수 개 존재하는 구성을 전제로 하여, 이 전제 구성에 대하여 제1 요인에 대한 방책을 강구한 기술적 사상을 적용한 예를 설명한다.
도 30은 본 실시형태 6에서의 반도체 칩 CHP의 일부를 확대하여 나타내는 평면도이다. 도 30에서와 같이, 예컨대 지그재그 배치로 배치된 복수의 외측 패드 OPD와 복수의 내측 패드 IPD 중 복수의 외측 패드 OPD의 외측 패드 OPD2에서는 인출 배선부 DWU1과 인출 배선부 DWU2가 외측 패드 OPD2와 일체적으로 설치되어 있다. 이는 예를 들어 외측 패드 OPD2에 흐르는 전류량을 확보하기 위하여 실시되는 레이아웃 구성의 일례이다. 즉, 예를 들어 외측 패드 OPD2에 흐르는 전류량이 커서 단일 인출 배선부 DWU1만으로는 대응하기 어려운 경우, 인출 배선부 DWU1과 인출 배선부 DWU2를 외측 패드 OPD2와 일체적으로 설치함으로써 전류량이 큰 경우라도 대응할 수 있다. 또한, 도시하지 않지만 인출 배선부 DWU2에는 인출 배선부 DWU1과 마찬가지로 하층 배선로의 콘택트가 설치되어 있으며, 집적회로 영역에 설치된 전계효과 트랜지스터 Q와 전기적으로 접속되어 있다.
또한, 이와 같은 인출 배선부 DWU2는 2개의 외측 패드 OPD 사이에 추가로 패드를 설치할 스페이스가 없는 경우, 및 전원 등과 같은 동일한 기능을 가지는 패드 OPD를 2개 늘어놓을 필요가 있는 경우에 칩 면적을 축소할 수 있는 점에서 효과적이다.
구체적으로, 도 30에 나타내는 바와 같이 외측 패드 OPD2는 장방형 형상을 하고 있다. 또한, 외측 패드 OPD2와 접속된 복수의 인출 배선부는 외측 패드 OPD2의 단변과 접속된 인출 배선부 DWU1 및 외측 패드 OPD2의 장변과 접속된 인출 배선부DWU2로 이루어진다. 이 경우, 외측 패드 OPD2와 인출 배선부 DWU1의 접속 부위에 경사부 SLP(OUT)가 설치됨과 함께 외측 패드 OPD2와 인출 배선부 DWU2의 접속 부위에 경사부 SLP(OUT)가 설치된다.
이와 같이 구성되는 본 실시형태 6에서의 외측 패드 OPD2도 또한 외측 패드 OPD2와 인출 배선부 DWU1의 접속 부위에서 크랙이 발생하는 것을 억제할 수 있는 동시에 외측 패드 OPD2와 인출 배선부 DWU2의 접속 부위에서 크랙이 발생하는 것을 억제할 수 있다.
또한, 본 실시형태 6에서는 외측 패드 OPD2에 인출 배선부 DWU1과 인출 배선부DWU2를 형성하는 경우를 예시하였으나, 이에 한정되지 않고 예를 들어 외측 패드 OPD2에 인출 배선부 DWU2뿐을 형성하는 경우라도 동일한 효과를 얻을 수 있다.
또한, 본 실시형태 6에서는 지그재그 배치로 배치하는 경우를 예시하였으나, 상기 실시형태 1 및 실시형태 2에서와 같이, 패드가 1열뿐인 경우라도 적용할 수 있다. 즉, 본 실시형태 6에서 개시한 기술을 상기 실시형태 1 내지 5에 적용할 수도 있다.
(실시형태 7)
본 실시형태 7에서는 도 11에서 개시한 표면 보호막 PAS 중 질화 실리콘막 SNF의 개구부의 위치를 옮기는 예에 대하여 설명한다.
도 31은 패드 PD의 평면도이고, 도 32는 패드 PD의 단면도이다. 본 실시형태 7에서는 산화 실리콘막 OXF1, 산화 실리콘막 OXF2 및 산화 실리콘막 OXF3을 형성한 후, 포토레지스트막을 마스크로 하여 패터닝함으로써 개구부 OP1을 형성한다. 이 때, 배리어 도체막 BCF2도 에칭되어 개구부 OP1로부터 알루미늄막 AF가 노출된다. 그 후, 질화 실리콘막 SNF를 형성하여 별도로 패터닝함으로써 개구부 OP1의 내측에 개구부 OP2를 형성한다.
본 실시형태 7에 따르면 개구부 OP1에 있어서 산화 실리콘막 OXF1, 산화 실리콘막 OXF2, 산화 실리콘막 OXF3 및 배리어 도체막 BCF2의 측면을 질화 실리콘막 SNF로 피복할 수 있다. 이로써, 배리어 도체막 BCF2로서 질화 티타늄을 사용하는 경우, 질화 티타늄이 산화되는 것을 방지할 수 있다. 질화 티타늄이 산화되면 그 부피가 팽창하여 그 위쪽의 표면 보호막 PAS에 응력이 가해지게 된다. 그 결과, 질화 실리콘막 SNF에 크랙이 발생되기 쉬워진다는 우려가 있다. 따라서, 본 실시형태 7에서는 배리어 도체막 BCF2의 측면을 질화 실리콘막 SNF로 피복함으로써 크랙의 발생을 한층 더 방지 할 수 있게 된다.
또한, 본 실시형태 7에서 개시한 기술은 상기 실시형태 1 내지 6에 적용할 수 있음은 물론이다. 그 경우, 본 실시형태 7의 개구부 OP2가 상기 실시형태 1 내지 6에서 나타내는 개구부 OP에 해당된다.
이상으로, 본 발명자에 의하여 이루어진 발명을 그 실시형태에 기초하여 구체적으로 설명하였으나, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 각각을 조합시켜서 실시할 수 있는 것은 말할 필요도 없다.
상기 실시형태들은 이하의 형태를 포함한다.
(부기 1)
직사각형 형상의 반도체 칩을 구비하고,
상기 반도체 칩은
(a) 상기 반도체 칩의 끝변을 따라 배치된 복수의 패드,
(b) 상기 복수의 패드의 각각에 설치된 인출 배선부,
(c) 상기 복수의 패드의 각각과 상기 인출 배선부의 접속 부위에 설치된 경사부
를 가지며,
상기 인출 배선부의 폭은 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 인출 배선부가 접속되는 변의 길이보다 짧고,
상기 인출 배선부의 폭의 중심 위치는 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 인출 배선부가 접속되는 변의 중심 위치에 대하여 벗어나 있는 반도체 장치.
(부기 2)
부기 1에 기재된 반도체 장치에 있어서,
상기 인출 배선부의 양측에 상기 경사부가 설치되어 있는 반도체 장치.
(부기 3)
부기 2에 기재된 반도체 장치에 있어서,
상기 인출 배선부의 한쪽 편에 설치되어 있는 상기 경사부의 형상과, 상기 인출 배선부의 다른 쪽 편에 설치되어 있는 상기 경사부의 형상은 비대칭인 반도체 장치.
(부기 4)
부기 3에 기재된 반도체 장치에 있어서,
상기 인출 배선부의 한쪽 편은 상기 인출 배선부가 접속되는 변 중 상기 인출 배선부와 접촉하지 않는 선분의 길이가 긴 측이고,
상기 인출 배선부의 다른 쪽 편은 상기 인출 배선부가 접속되는 변 중 상기 인출 배선부와 접촉하지 않는 선분의 길이가 짧은 측이며,
상기 인출 배선부의 한쪽 편에 설치되어 있는 상기 경사부의 사이즈는 상기 인출 배선부의 다른 쪽 편에 설치되어 있는 상기 경사부의 사이즈보다 큰 반도체 장치.
(부기 5)
부기 4에 기재된 반도체 장치에 있어서,
상기 인출 배선부의 한쪽 편에 설치되어 있는 상기 경사부의 형상은 사다리꼴 형상이고, 상기 인출 배선부의 다른 쪽 편에 설치되어 있는 상기 경사부의 형상은 삼각형 형상인 반도체 장치.
(부기 6)
부기 5에 기재된 반도체 장치에 있어서,
(d) 상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부를 피복하는 표면 보호막을 가지고,
상기 표면 보호막에는 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부가 설치되어 있으며,
상기 사다리꼴 형상의 높이를 a2로 하고,
상기 사다리꼴 형상의 저변의 길이를 b2로 하는 경우, b2/a2<3의 관계를 만족시키는 반도체 장치.
(부기 7)
부기 4에 기재된 반도체 장치에 있어서,
상기 인출 배선부의 한쪽 편에 설치되어 있는 상기 경사부의 형상은 제1 삼각형 형상이고, 상기 인출 배선부의 다른 쪽 편에 설치되어 있는 상기 경사부의 형상은 제2 삼각형 형상인 반도체 장치.
(부기 8)
부기 7에 기재된 반도체 장치에 있어서,
(d) 상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부를 피복하는 표면 보호막을 가지고,
상기 표면 보호막에는 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부가 설치되어 있으며,
상기 제1 삼각형 형상의 높이를 a2로 하고,
상기 제1 삼각형 형상의 저변의 길이를 b2로 하는 경우, b2/a2<3의 관계를 만족시키는 반도체 장치.
(부기 9)
직사각형 형상의 반도체 칩을 구비하고,
상기 반도체 칩은
(a) 상기 반도체 칩의 끝변을 따라 배치된 복수의 패드,
(b) 상기 복수의 패드의 각각에 설치된 인출 배선부,
(c) 상기 복수의 패드의 각각과 상기 인출 배선부의 접속 부위에 설치된 경사부
를 가지며,
상기 복수의 패드 중 제1 패드에는 복수의 인출 배선부가 접속되어 있고,
상기 제1 패드와 접속되어 있는 복수의 인출 배선부의 각각의 접속 부위에는 상기 경사부가 설치되어 있는 반도체 장치.
(부기 10)
부기 9에 기재된 반도체 장치에 있어서,
상기 복수의 패드의 각각은 장방형 형상을 하고 있고,
상기제1 패드와 접속되어 있는 상기 복수의 인출 배선부는 상기 제1 패드의 단변과 접속되는 제1 인출 배선부와, 상기 제1 패드의 장변과 접속되는 제2 인출 배선부를 포함하는 반도체 장치.
(부기 11)
(a) 직사각형 형상의 칩 영역과, 상기 칩 영역을 구획하는 스크라이브 영역을 가지는 반도체 기판을 마련하는 공정,
(b) 상기 칩 영역과 상기 스크라이브 영역의 경계선을 따라 상기 칩 영역 내에 직사각형 형상의 복수의 패드와, 상기 복수의 패드의 각각에 설치된 인출 배선부와, 상기 복수의 패드의 각각과 상기 인출 배선부의 접속 부위에 설치된 경사부를 형성하는 공정
를 구비하는 반도체 장치의 제조 방법.
(부기 12)
부기 11에 기재된 반도체 장치의 제조 방법에 있어서,
(c) 상기 복수의 패드와 상기 인출 배선부와 상기 경사부를 피복하는 표면 보호막을 형성하는 공정,
(d) 상기 표면 보호막에 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부를 형성하는 공정,
(e) 상기 (d) 공정 후, 상기 스크라이브 영역을 따라 상기 반도체 기판을 다이싱함으로써 반도체 칩을 취득하는 공정,
(f) 상기 (e) 공정 후, 상기 개구부로부터 노출되는 상기 복수의 패드의 각각의 표면에 와이어를 접속하는 공정,
(g) 상기 (f) 공정 후, 상기 반도체 칩을 밀봉하는 공정
을 가지는 반도체 장치의 제조 방법.
(부기 13)
부기 12에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (g) 공정 후, 온도 사이클 시험을 실시하는 공정을 가지는 반도체 장치의 제조 방법.
(부기 14)
부기 12에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (d) 공정은 상기 개구부의 중심 위치가 상기 복수의 패드의 각각의 중심 위치에 대하여 상기 칩 영역의 내측 방향으로 벗어나도록 상기 개구부를 형성하는 반도체 장치의 제조 방법.
(부기 15)
부기 12에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (d) 공정은 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 경계선에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭이 상기 경계선으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓어지도록 상기 개구부를 형성하는 반도체 장치의 제조 방법.
(부기 16)
부기 15에 기재된 반도체 장치의 제조 방법에 있어서,
상기 (d) 공정은 상기 복수의 패드 중 상기 칩 영역의 모서리부에 가장 가까운 제1 패드에 있어서 더욱이 상기 제1 패드를 구성하는 복수의 변 중 상기 칩 영역의 모서리부에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭도 또한 상기 경계선으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓어지도록 상기 개구부를 형성하는 반도체 장치의 제조 방법.
1S : 반도체 기판
AF : 알루미늄막
BCF1 : 배리어 도체막
BCF2 : 배리어 도체막
CHP : 반도체 칩
CLK : 크랙
CNR : 모서리부
CR : 칩 영역
CVR1 : 피복 영역
CVR2 : 피복 영역
CVR3 : 피복 영역
DWU : 인출 배선부
DWU1 : 인출 배선부
DWU2 : 인출 배선부
ES : 끝변
FL : 파인층
GL : 글로벌층
ICR : 집적회로 영역
IL : 층간 절연막
IL1 : 이너 리드
IPD : 내측 패드
IPD1 : 내측 패드
MR : 수지
OL : 아우터 리드
OP : 개구부
OPD : 외측 패드
OPD1 : 외측 패드
OPD2 : 외측 패드
OXF1 : 산화 실리콘막
OXF2 : 산화 실리콘막
OXF3 : 산화 실리콘막
PAS : 표면 보호막
PD : 패드
PD1 : 패드
PF : 도금막
Q : 전계효과 트랜지스터
SA1 : 반도체 장치
SCR : 스크라이브 영역
SLP : 경사부
SLP(IN) : 경사부
SLP(OUT) : 경사부
SLP1 : 경사부
SLP2 : 경사부
SM : 불연속 영역
SM1 : 불연속 영역
SM2 : 불연속 영역
SNF : 질화 실리콘막
SRG : 실 링
SRR : 실 링 영역
TAB : 칩 탑재부
W : 와이어
WF : 반도체 웨이퍼

Claims (20)

  1. 직사각형 형상의 반도체 칩을 구비하고,
    상기 반도체 칩은
    (a) 상기 반도체 칩의 끝변을 따라 배치된 복수의 패드,
    (b) 상기 복수의 패드의 각각에 설치된 인출 배선부,
    (c) 상기 복수의 패드의 각각과 상기 인출 배선부의 접속 부위에 설치된 경사부
    를 가지는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부는 일체적으로 형성되어 있는 반도체 장치.
  3. 제1항에 있어서,
    상기 인출 배선부의 폭은 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 인출 배선부가 접속되는 변의 길이보다 짧은 반도체 장치.
  4. 제3항에 있어서,
    상기 경사부는 상기 인출 배선부의 양측에 설치되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 인출 배선부는 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변과 접속되어 있는 반도체 장치.
  6. 제1항에 있어서,
    상기 인출 배선부는 상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변에 가장 가까운 변과 접속되어 있는 반도체 장치.
  7. 제1항에 있어서,
    (d) 상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부를 피복하는 표면 보호막을 가지고,
    상기 표면 보호막에는 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부가 설치되어 있는 반도체 장치.
  8. 제7항에 있어서,
    상기 개구부의 중심 위치는 상기 복수의 패드의 각각의 중심 위치에 대하여 상기 반도체 칩의 내측 방향으로 벗어나 있는 반도체 장치.
  9. 제7항에 있어서,
    상기 복수의 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭은 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓은 반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 패드 중 상기 반도체 칩의 모서리부에 가장 가까운 제1 패드에서는 더욱이 상기 제1 패드를 구성하는 복수의 변 중 상기 반도체 칩의 모서리부에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭도 또한 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓은 반도체 장치.
  11. 제1항에 있어서,
    상기 복수의 패드는
    (a1) 상기 반도체 칩의 상기 끝변에 가까운 측에서 상기 끝변을 따라 배치된 복수의 외측 패드,
    (a2) 상기 반도체 칩의 상기 끝변으로부터 먼 측에서 상기 끝변을 따라 배치된 복수의 내측 패드
    를 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 복수의 내측 패드에서는 상기 복수의 내측 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변에 가장 가까운 변과 접속되도록 상기 인출 배선부가 설치되어 있고, 또한 상기 복수의 내측 패드의 각각과 상기 인출 배선부의 접속 부위에는 상기 경사부가 설치되어 있는 반도체 장치.
  13. 제12항에 있어서,
    상기 복수의 외측 패드에서는 상기 복수의 외측 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변과 접속되도록 상기 인출 배선부가 설치되어 있는 반도체 장치.
  14. 제13항에 있어서,
    상기 복수의 외측 패드의 각각과 상기 인출 배선부의 접속 부위에는 상기 경사부가 설치되어 있지 않은 반도체 장치.
  15. 제13항에 있어서,
    상기 복수의 외측 패드의 각각과 상기 인출 배선부의 접속 부위에는 상기 경사부가 설치되어 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 복수의 외측 패드의 각각과 상기 인출 배선부의 접속 부위에 설치되어 있는 상기 경사부의 사이즈는 상기 복수의 내측 패드의 각각과 상기 인출 배선부의 접속 부위에 설치되어 있는 상기 경사부의 사이즈보다 작은 반도체 장치.
  17. 제11항에 있어서,
    (d) 상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부를 피복하는 표면 보호막을 가지고,
    상기 표면 보호막에는 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부가 설치되어 있으며,
    상기 복수의 외측 패드의 각각에서는 상기 개구부의 중심 위치가 상기 복수의 외측 패드의 각각의 중심 위치에 대하여 상기 반도체 칩의 내측 방향으로 벗어나 있는 반면에, 상기 복수의 내측 패드의 각각에서는 상기 개구부의 중심 위치와 상기 복수의 내측 패드의 각각의 중심 위치가 일치되어 있는 반도체 장치.
  18. 제11항에 있어서,
    (d) 상기 복수의 패드의 각각과, 상기 인출 배선부와, 상기 경사부를 피복하는 표면 보호막을 가지고,
    상기 표면 보호막에는 상기 복수의 패드의 각각의 표면의 일부를 노출시키는 개구부가 설치되어 있으며,
    상기 복수의 외측 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭은 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓고,
    상기 복수의 외측 패드 중 상기 반도체 칩의 모서리부에 가장 가까운 제1 외측 패드에서는 더욱이 상기 제1 외측 패드를 구성하는 복수의 변 중 상기 반도체 칩의 모서리부에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭도 또한 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓은 반도체 장치.
  19. 제18항에 있어서,
    상기 복수의 내측 패드의 각각을 구성하는 복수의 변 중 상기 반도체 칩의 상기 끝변에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭은 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓고,
    상기 복수의 내측 패드 중 상기 반도체 칩의 모서리부에 가장 가까운 제1 내측 패드에서는 더욱이 상기 제1 내측 패드를 구성하는 복수의 변 중 상기 반도체 칩의 모서리부에 가장 가까운 변을 피복하는 상기 표면 보호막의 피복 영역의 폭도 또한 상기 반도체 칩의 상기 끝변으로부터 가장 떨어진 변을 피복하는 상기 표면 보호막의 피복 영역의 폭보다 넓은 반도체 장치.
  20. (a) 직사각형 형상의 칩 영역과, 상기 칩 영역을 구획하는 스크라이브 영역을 가지는 반도체 기판을 마련하는 공정,
    (b) 상기 칩 영역과 상기 스크라이브 영역의 경계선을 따라 상기 칩 영역 내에 직사각형 형상의 복수의 패드와, 상기 복수의 패드의 각각에 설치된 인출 배선부와, 상기 복수의 패드의 각각과 상기 인출 배선부의 접속 부위에 설치된 경사부를 형성하는 공정
    를 구비하는 반도체 장치의 제조 방법.
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