JP5921055B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、２出力を有する半導体装置に適用して有効な技術に関する。

リードフレームのチップ搭載部上に半導体チップを搭載し、リードフレームの複数のリードと半導体チップの複数の電極とをボンディングワイヤなどで接続し、チップ搭載部、半導体チップ、ボンディングワイヤおよび複数のリードのインナリード部を封止する封止樹脂部を形成し、リードをリードフレームから切断して、リードのアウタリード部を折り曲げ加工することで、半導体パッケージ形態の半導体装置が製造される。

特開平４−１１９００４号公報（特許文献１）には、複数系統の出力回路を持つマルチ・チャンネル出力構成のパワー出力回路に関する技術が記載されている。

特開２００４−２３６４３５号公報（特許文献２）には、トランジスタの過熱検出にダイオードが用いられる技術が記載されている。

特開２００４−２７３８２４号公報（特許文献３）には、ＬＤＭＯＳの温度をダイオードで検知する技術が記載されている。

特開平４−１１９００４号公報 特開２００４−２３６４３５号公報 特開２００４−２７３８２４号公報

本発明者の検討によれば、次のことが分かった。

スイッチ素子として、大電力を扱うことができるパワーＭＯＳＦＥＴが利用されており、このパワーＭＯＳＦＥＴが形成された半導体チップをパッケージ化することで、スイッチ用の半導体パッケージが得られる。例えば、このスイッチ素子としてのパワーＭＯＳＦＥＴを電源と負荷との間に接続し、このパワーＭＯＳＦＥＴのオンとオフとを切り換えることで、電源の出力（電圧）が負荷へ供給される状態と供給されない状態とを切り換えることができる。

このようなスイッチ素子は、単独で用いられる場合だけでなく、２つのスイッチ素子を用意してこれらを独立に制御して使用する場合がある。例えば、スイッチ素子としての２つのパワーＭＯＳＦＥＴを電源と２つの負荷との間にそれぞれ接続し、一方のパワーＭＯＳＦＥＴによって一方の負荷への電源の出力（電圧）の供給のオン・オフを制御し、他方のパワーＭＯＳＦＥＴで他方の負荷への電源の出力（電圧）の供給のオン・オフを制御することができる。

スイッチ素子としての２つのパワーＭＯＳＦＥＴをそれぞれ異なる２つの半導体チップに形成した場合には、２つの半導体チップを別々にパッケージ化することが考えられるが、この場合、スイッチ素子を含む電子装置を構成する部品点数を増加させてコストの増大を招くとともに、この電子装置全体の寸法も大きくしてしまう。また、前記２つの半導体チップを１パッケージ化することも考えられるが、この場合、半導体パッケージが前記２つの半導体チップを含んでいるため、半導体パッケージ自体の寸法が大きくなってしまうとともに、使用する半導体チップの数が多くなることでコストの増大を招いてしまう。

そこで、本発明者は、スイッチ素子としての２つのパワーＭＯＳＦＥＴを１つの半導体チップ内に形成することを検討した。前記２つのパワーＭＯＳＦＥＴを１チップ化することで、前記２つのパワーＭＯＳＦＥＴを含んだ半導体パッケージの寸法を小さくすることができ、またコストも低減することができる。各パワーＭＯＳＦＥＴのオンとオフの切り換えは、２つのパワーＭＯＳＦＥＴを形成した半導体チップとは異なる制御用の半導体チップによって行うことができる。

しかしながら、スイッチ素子としての２つのパワーＭＯＳＦＥＴを１つの半導体チップ内に形成した場合には、次のような課題が生じることが本発明者の検討により分かった。

半導体チップに形成したパワーＭＯＳＦＥＴはスイッチ素子として使用されるが、パワーＭＯＳＦＥＴに接続した負荷が短絡するなどして、このパワーＭＯＳＦＥＴに過剰な電流が流れて過剰に発熱した場合には、このパワーＭＯＳＦＥＴを強制的かつ速やかにオフさせる必要がある。このため、スイッチ素子としてのパワーＭＯＳＦＥＴを形成した半導体チップにおいては、このパワーＭＯＳＦＥＴの発熱（温度）を検知するためのダイオードを形成しておくことが有効である。パワーＭＯＳＦＥＴに過剰な電流が流れて過剰に発熱した場合には、これをダイオードによって検知して、パワーＭＯＳＦＥＴを強制的にオフさせることができる。上述のように、スイッチ素子としての２つのパワーＭＯＳＦＥＴを１つの半導体チップ内に形成した場合には、２つのダイオードをその半導体チップ内に形成しておき、一方のパワーＭＯＳＦＥＴの発熱（温度）を一方のダイオードで検知し、他方のパワーＭＯＳＦＥＴの発熱（温度）を他方のダイオードで検知すればよい。

しかしながら、一方のパワーＭＯＳＦＥＴが過剰に発熱したときには、これを一方のダイオードで検知して前記一方のパワーＭＯＳＦＥＴを強制的にオフする必要があるが、他方のダイオードが誤動作（誤検知）してしまうと、正常な状態の（すなわちオフさせる必要がない）他方のパワーＭＯＳＦＥＴまでもが強制的にオフされてしまう虞がある。このような誤動作の発生は、スイッチ素子を含む半導体装置の性能や信頼性を低下させてしまう。従って、ダイオードの誤動作を防止して、スイッチ素子を含む半導体装置の性能や信頼性を向上させることが望まれる。

本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。

また、本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態における半導体装置は、第１辺と前記第１辺に対向する第２辺とを有する第１半導体チップを備えた半導体装置であって、前記第１半導体チップには、第１回路と第２回路と前記第１回路の発熱を検知するための第１ダイオードと前記第２回路の発熱を検知するための第２ダイオードと複数の第１パッド電極とが形成されている。前記第１回路は、前記第１半導体チップの主面において前記第２辺よりも前記第１辺に近くなるように配置され、前記第２回路は、前記第１半導体チップの主面において前記第１回路と前記第２辺との間に配置されている。前記第１ダイオードは、前記第１半導体チップの主面において前記第２回路よりも前記第１辺に近くなるように配置され、前記第２ダイオードは、前記第１半導体チップの主面において前記第１回路よりも前記第２辺に近くなるように配置されている。そして、前記複数の第１パッド電極は、前記第１回路に電気的に接続された第１ソース用パッド電極と、前記第２回路に電気的に接続された第２ソース用パッド電極とを含み、前記第１半導体チップの主面において、前記第１ダイオードと前記第２ダイオードとの間に、前記第１および第２ソース用パッド電極を除く前記複数の第１パッド電極のうちの少なくとも１つが配置されている。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

代表的な実施の形態によれば、半導体装置の性能を向上させることができる。

また、半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置の上面図である。 本発明の一実施の形態である半導体装置の下面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の変形例を示す平面透視図である。 本発明の一実施の形態である半導体装置の実装例を示す断面図である。 本発明の一実施の形態である半導体装置の使用例を示す回路ブロック図である。 本発明の一実施の形態である半導体装置に使用される半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップの要部断面図である。 第１の比較例の半導体チップのチップレイアウトを示す平面図である。 第２の比較例の半導体チップのチップレイアウトを示す平面図である。 第１の比較例の半導体チップのチップレイアウトを示す平面図である。 第２の比較例の半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードの配置位置を示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードの配置位置を示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードの配置位置を示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードおよびパッド電極の配置位置を示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードおよびパッド電極の配置位置を示す平面図である。 本発明の一実施の形態である半導体装置に使用される半導体チップにおけるダイオードおよびパッド電極の配置位置を示す平面図である。 本発明の一実施の形態である半導体装置における半導体チップの配置位置とボンディングワイヤによる接続関係を示す平面図である。 パワーＭＯＳＦＥＴを形成した半導体チップにおける温度変化をシミュレーションした結果を示すグラフである。 パワーＭＯＳＦＥＴを形成した半導体チップにおける温度変化をシミュレーションした結果を示すグラフである。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。このため、以下の説明において、ＭＯＳＦＥＴをＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と置き換えることもできる。

（実施の形態１）
本発明の一実施の形態の半導体装置を図面を参照して説明する。

＜半導体装置（半導体パッケージ）の構造について＞
図１は、本発明の一実施の形態である半導体装置ＰＫＧの上面図（平面図）であり、図２は、半導体装置ＰＫＧの下面図（平面図）であり、図３、図４および図５は、半導体装置ＰＫＧの断面図であり、図６〜図８は、半導体装置ＰＫＧの平面透視図（上面図）である。図６のＡ１−Ａ１線の位置での半導体装置ＰＫＧの断面が図３にほぼ対応し、図６のＡ２−Ａ２線の位置での半導体装置ＰＫＧの断面が図４にほぼ対応し、図６のＡ３−Ａ３線の位置での半導体装置ＰＫＧの断面が図５にほぼ対応する。また、図６には、封止部ＭＲを透視したときの半導体装置ＰＫＧの上面側の平面透視図が示されている。また、図７は、図６において、更に金属板ＭＰＬ１，ＭＰＬ２を透視（省略）したときの半導体装置ＰＫＧの平面透視図（上面図）である。また、図８は、図７において、更にボンディングワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２を透視（省略）したときの半導体装置ＰＫＧの平面透視図（上面図）である。

本実施の形態の半導体装置ＰＫＧは、スイッチ用の電界効果トランジスタであるパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１，Ｑ２に対応）が形成された半導体チップＣＰ１と、制御用の半導体チップＣＰ２とを１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置（半導体パッケージ）ＰＫＧとしている。

図１〜図８に示される本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２をそれぞれ搭載するダイパッド（チップ搭載部）ＤＰ１，ＤＰ２と、導電体によって形成された複数のリードＬＤと、これらを封止する封止部ＭＲとを有している。

封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。

封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である下面（裏面、底面）ＭＲｂと、上面ＭＲａおよび下面ＭＲｂに交差する側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、下面ＭＲｂおよび側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび下面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。封止部ＭＲの側面ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４のうち、側面ＭＲｃ１と側面ＭＲｃ３とが互いに対向し、側面ＭＲｃ２と側面ＭＲｃ４とが互いに対向し、側面ＭＲｃ１と側面ＭＲｃ２，ＭＲｃ４とが互いに交差し、側面ＭＲｃ３と側面ＭＲｃ２，ＭＲｃ４とが互いに交差している。

複数のリード（リード部）ＬＤは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。複数のリードＬＤのそれぞれは、一部が封止部ＭＲ内に封止され、他の一部が封止部ＭＲの側面から封止部ＭＲの外部に突出している。以下では、リードＬＤのうちの封止部ＭＲ内に位置する部分をインナリード部と呼び、リードＬＤのうちの封止部ＭＲ外に位置する部分をアウタリード部と呼ぶものとする。

なお、本実施の形態の半導体装置ＰＫＧは、各リードＬＤの一部（アウタリード部）が封止部ＭＲの側面から突出した構造であり、以下ではこの構造に基づいて説明するが、この構造に限定されるものではなく、例えば、封止部ＭＲの側面から各リードＬＤがほとんど突出せず、かつ封止部ＭＲの下面ＭＲｂで各リードＬＤの一部が露出した構成（ＱＦＮ型の構成）などを採用することもできる。

複数のリードＬＤは、複数のリードＬＤ１と複数のリードＬＤ２とで構成されている。複数のリードＬＤのうちの複数のリードＬＤ１は、封止部ＭＲの側面ＭＲｃ１側に配置されており、複数のリードＬＤ１の各アウタリード部は、封止部ＭＲの側面ＭＲｃ１から封止部ＭＲ外に突出している。一方、複数のリードＬＤのうちの複数のリードＬＤ２は、封止部ＭＲの側面ＭＲｃ３側に配置されており、複数のリードＬＤ２の各アウタリード部は、封止部ＭＲの側面ＭＲｃ３から封止部ＭＲ外に突出している。各リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部は、アウタリード部の端部近傍の下面が封止部ＭＲの下面ＭＲｂとほぼ同一平面上に位置するように折り曲げ加工されている。リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部は、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能する。

図３、図４および図６〜図８からも分かるように、ダイパッドＤＰ１とダイパッドＤＰ２とは、ダイパッドＤＰ１の一辺とダイパッドＤＰ２の一辺とが沿うように、互いに所定の間隔を持って分離された状態で隣接して配置されており、封止部ＭＲの側面ＭＲｃ１に近い側にダイパッドＤＰ１が配置され、封止部ＭＲの側面ＭＲｃ３に近い側にダイパッドＤＰ２が配置されている。ダイパッドＤＰ１は、半導体チップＣＰ１を搭載するチップ搭載部であり、ダイパッドＤＰ２は、半導体チップＣＰ２を搭載するチップ搭載部である。半導体チップＣＰ１と半導体チップＣＰ２とでは、半導体チップＣＰ１の方が大きい（平面寸法（面積）が大きい）ことを反映して、ダイパッドＤＰ１とダイパッドＤＰ２とでは、半導体チップＣＰ１を搭載するダイパッドＤＰ１の方が大きい（平面寸法（面積）が大きい）。

ダイパッドＤＰ１およびダイパッドＤＰ２間は、封止部ＭＲを構成する樹脂材料で満たされており、ダイパッドＤＰ１，ＤＰ２同士は電気的に絶縁されている。ダイパッドＤＰ１，ＤＰ２の間にはリードＬＤは配置されておらず、ダイパッドＤＰ１における封止部ＭＲの側面ＭＲｃ１側の辺（ダイパッドＤＰ２と対向する側とは反対側の辺）に沿って複数のリードＬＤ１が配置（配列）され、ダイパッドＤＰ２における封止部ＭＲの側面ＭＲｃ３側の辺（ダイパッドＤＰ１と対向する側とは反対側の辺）に沿って複数のリードＬＤ２が配置（配列）されている。すなわち、ダイパッドＤＰ１と封止部ＭＲの側面ＭＲｃ１との間に、封止部ＭＲの側面ＭＲｃ１に沿って、複数のリードＬＤ１が配置（配列）され、ダイパッドＤＰ２と封止部ＭＲの側面ＭＲｃ３との間に、封止部ＭＲの側面ＭＲｃ３に沿って、複数のリードＬＤ２が配置（配列）されている。

封止部ＭＲの下面ＭＲｂでは、ダイパッドＤＰ１，ＤＰ２の各下面（裏面）が露出されている。封止部ＭＲの上面ＭＲａでは、ダイパッドＤＰ１，ＤＰ２は露出されていない。また、半導体装置ＰＫＧを製造する際に、ダイパッドＤＰ１，ＤＰ２をリードフレーム（のフレーム枠）などに連結していたことに起因して、封止部ＭＲの側面ＭＲｃ２と側面ＭＲｃ４とにおいて、ダイパッドＤＰ１，ＤＰ２の一部が露出されている。

ダイパッドＤＰ１，ＤＰ２は導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。半導体装置ＰＫＧを構成するダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが同じ材料（同じ金属材料）で形成されていれば、より好ましい。これにより、ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが連結されたリードフレームを作製しやすくなり、リードフレームを用いた半導体装置ＰＫＧの製造が容易になる。

ダイパッドＤＰ１の上面（主面）上には、半導体チップＣＰ１が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ１に向けた状態で搭載されている。ダイパッドＤＰ２の上面（主面）上には、半導体チップＣＰ２が、その表面（主面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ２に向けた状態で搭載されている。半導体チップＣＰ１（の裏面）は、接着層（接合材）ＢＤ１を介してダイパッドＤＰ１（の上面）に接着されて固定され、半導体チップＣＰ２（の裏面）は、接着層（接合材）ＢＤ２を介してダイパッドＤＰ２（の上面）に接着されて固定されている。半導体チップＣＰ１，ＣＰ２は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

半導体チップＣＰ１は、その裏面（ダイパッドＤＰ１に接着される側の主面）に裏面電極ＢＥが形成されている。このため、半導体チップＣＰ１を接着するための接着層ＢＤ１は導電性を有しており、この導電性の接着層ＢＤ１を介して、半導体チップＣＰ１の裏面電極ＢＥがダイパッドＤＰ１に接合されて固定されるとともに、電気的に接続されている。半導体チップＣＰ１の裏面電極ＢＥは、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１，Ｑ２に対応）のドレインに電気的に接続されている。接着層ＢＤ１は、例えば銀（Ａｇ）ペーストなどの導電性ペースト型の接着材、あるいは半田などからなる。

一方、半導体チップＣＰ２の裏面には裏面電極は形成されていない。このため、半導体チップＣＰ２を接着するための接着層ＢＤ２は、導電性であっても絶縁性であってもよいが、接着層ＢＤ２を接着層ＢＤ１と同じ材料で形成すれば、半導体装置ＰＫＧの組立工程を簡略化することができる。

半導体チップＣＰ１，ＣＰ２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシングなどにより半導体基板を各半導体チップに分離して製造したものである。半導体チップＣＰ１，ＣＰ２は、その厚さと交差する平面形状が矩形（四角形）である。半導体チップＣＰ１は半導体チップＣＰ２よりも平面積が大きいが、この平面積の違いは、以下の理由からである。すなわち、半導体チップＣＰ２は、半導体チップＣＰ１のゲートを制御する制御回路などが形成されているが、半導体装置ＰＫＧ全体の寸法を考慮して、できるだけ外形サイズを小さくしたい。これに対し、半導体チップＣＰ１はパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１，Ｑ２に対応）が形成されているが、このパワーＭＯＳＦＥＴでは、トランジスタ内に生じるオン抵抗をできるだけ低減したい。オン抵抗を低減するためには、単位トランジスタセル面積あたりのチャネル幅を広げることで実現できる。このため、半導体チップＣＰ１の外形サイズは、半導体チップＣＰ２の外形サイズよりも大きく形成されている。

半導体チップＣＰ１の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）ＰＤが形成されている。半導体チップＣＰ１のパッド電極ＰＤの種類については、後で説明する。また、半導体チップＣＰ２の表面（主面、上面）には、複数のパッド電極（パッド、ボンディングパッド、端子）ＰＤ２が形成されている。ここで、半導体チップＣＰ１において、互いに反対側に位置する２つの主面のうち、複数のパッド電極ＰＤが形成されている側の主面を半導体チップＣＰ１の表面と呼び、この表面とは反対側でかつダイパッドＤＰ１に対向する側の主面を半導体チップＣＰ１の裏面と呼ぶものとする。同様に、半導体チップＣＰ２において、互いに反対側に位置する２つの主面のうち、複数のパッド電極ＰＤ２が形成されている側の主面を半導体チップＣＰ２の表面と呼び、この表面とは反対側でかつダイパッドＤＰ２に対向する側の主面を半導体チップＣＰ２の裏面と呼ぶものとする。

半導体チップＣＰ２の表面は、２つの長辺と、それよりも短い２つの短辺とを有する矩形状の平面形状を有しており、複数のパッド電極ＰＤ２は、半導体チップＣＰ２の表面において、２つの長辺に沿って配列されている。半導体チップＣＰ２のこの２つの長辺のうち、一方の長辺は半導体チップＣＰ１と対向しており、他方の長辺は、複数のリードＬＤ２と対向している。

半導体チップＣＰ１の複数のパッド電極ＰＤは、大面積の２つのパッド電極（ボンディングパッド）ＰＤＳ１，ＰＤＳ２を含んでおり、パッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤは、パッド電極ＰＤＳ１，ＰＤＳ２よりも小面積とされている。パッド電極ＰＤＳ１，ＰＤＳ２は、ソース用のパッド電極（ボンディングパッド）であり、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１，Ｑ２に対応）のソース（後述のソースＳ１，Ｓ２）に電気的に接続されている。詳細は後述するが、パッド電極ＰＤＳ１は、半導体チップＣＰ１内に形成された後述のパワーＭＯＳＦＥＴＱ１のソースに電気的に接続されているパッド電極であり、パッド電極ＰＤＳ２は、半導体チップＣＰ１内に形成された後述のパワーＭＯＳＦＥＴＱ２のソースに電気的に接続されているパッド電極である。半導体チップＣＰ１において、パッド電極ＰＤＳ１とパッド電極ＰＤＳ２とは電気的に接続されていない。

半導体チップＣＰ１の表面は、辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有する矩形状の平面形状を有しており、半導体チップＣＰ１の表面において、半導体チップＣＰ２と対向する側の辺ＳＤ３に沿って、パッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤが配置されており、半導体チップＣＰ１の辺ＳＤ４（ここで、半導体チップＣＰ１において辺ＳＤ４は上記辺ＳＤ３に対向する辺である）は、複数のリードＬＤ１と対向している。半導体チップＣＰ１の表面中央側において、辺ＳＤ３，ＳＤ４に平行な方向に、パッド電極ＰＤＳ１とパッド電極ＰＤＳ２とが並んで配置されている。

半導体チップＣＰ１のパッド電極ＰＤＳ１，ＰＤＳ２以外の複数のパッド電極ＰＤと半導体チップＣＰ２の複数のパッド電極ＰＤ２との間、および複数のリードＬＤ２（のインナリード部）と半導体チップＣＰ２の複数のパッド電極ＰＤ２との間が、導電性接続部材である複数のボンディングワイヤＢＷを介して電気的に接続されている。ボンディングワイヤＢＷは、導電性の接続部材であるが、より特定的には導電性のワイヤであり、好ましくは金（Ａｕ）線または銅（Ｃｕ）線またはアルミニウム（Ａｌ）線などの金属細線からなる。ボンディングワイヤＢＷは、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

より具体的に説明すると、半導体チップＣＰ２の複数のパッド電極ＰＤ２のうち、半導体チップＣＰ２の表面において半導体チップＣＰ１と対向する側の辺ＳＤ５に沿って配置された複数のパッド電極ＰＤ２が、半導体チップＣＰ１の複数のパッド電極ＰＤのうちの、パッド電極ＰＤＳ１，ＰＤＳ２以外の複数のパッド電極ＰＤとボンディングワイヤＢＷを介して電気的に接続されている。また、半導体チップＣＰ２の複数のパッド電極ＰＤ２のうち、半導体チップＣＰ２の表面において複数のリードＬＤ２と対向する側の辺ＳＤ６に沿って配置された複数のパッド電極ＰＤ２が、複数のリードＬＤ２（のインナリード部）とボンディングワイヤＢＷを介して電気的に接続されている。すなわち、各ボンディングワイヤＢＷの両端のうち、一方の端部は半導体チップＣＰ２のパッド電極ＰＤ２に接続され、他方の端部は、半導体チップＣＰ１のパッド電極ＰＤまたはリードＬＤ２のインナリード部に接続されている。なお、隣り合うリードＬＤ２のインナリード部間と、リードＬＤ２のインナリード部およびダイパッドＤＰ２間とは、封止部ＭＲを構成する材料により満たされている。

半導体チップＣＰ１のパッド電極ＰＤＳ１は、金属板ＭＰＬ１を介してリードＬＤ１と電気的に接続され、半導体チップＣＰ１のパッド電極ＰＤＳ２は、金属板ＭＰＬ２を介して他のリードＬＤ１と電気的に接続されている。すなわち、半導体チップＣＰ１，ＣＰ２のパッド電極ＰＤ，ＰＤ２のうち、パッド電極ＰＤＳ１，ＰＤＳ２には、ボンディングワイヤＢＷは接続されずに金属板ＭＰＬ１，ＭＰＬ２が接続され、パッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ，ＰＤ２にボンディングワイヤＢＷが接続されている。金属板ＭＰＬ１，ＭＰＬ２は、封止部ＭＲ内に封止されており、封止部ＭＲから露出されない。

より具体的に説明すると図３にも示されるように、金属板ＭＰＬ１の一方の端部は、半導体チップＣＰ１のパッド電極ＰＤＳ１に導電性の接着層（接合材）ＢＤ３を介して接合されて電気的に接続され、金属板ＭＰＬ１の他方の端部は、リードＬＤ１（のインナリード部）に導電性の接着層（接合材）ＢＤ４を介して接合されて電気的に接続されている。また、図４にも示されるように、金属板ＭＰＬ２の一方の端部は、半導体チップＣＰ１のパッド電極ＰＤＳ２に導電性の接着層（接合材）ＢＤ５を介して接合されて電気的に接続され、金属板ＭＰＬ２の他方の端部は、リードＬＤ１（のインナリード部）に導電性の接着層（接合材）ＢＤ６を介して接合されて電気的に接続されている。封止部ＭＲの側面ＭＲｃ１には複数のリードＬＤ１が配置されているが、金属板ＭＰＬ１が接続されたリードＬＤ１とは異なるリードＬＤ１に金属板ＭＰＬ２が接続されており、金属板ＭＰＬ１，ＭＰＬ２同士が短絡しないようになっている。

金属板ＭＰＬ１，ＭＰＬ２を接合するのに用いた接着層（接合材）ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６は、導電性を有していることが必要であり、例えば銀ペーストのような導電性ペースト型接着材あるいは半田などを用いることができる。また、接着層（接合材）ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６を互いに同じ材料で形成すれば、半導体装置ＰＫＧの組立工程を簡略化することができる。

金属板ＭＰＬ１，ＭＰＬ２は、例えば銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰＬ１，ＭＰＬ２が銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。金属板ＭＰＬ１，ＭＰＬ２の幅は、ボンディングワイヤＢＷの幅（直径）よりも大きい（広い）。半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１，ＰＤＳ２を、金属板ＭＰＬ１，ＭＰＬ２を通じて、リードＬＤ１と電気的に接続しているため、半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１，ＰＤＳ２とリードＬＤ１とをワイヤによって接続する場合に比べて、半導体チップＣＰ１に形成されているパワーＭＯＳＦＥＴ（後述のパワーＭＯＳＦＥＴＱ１，Ｑ２に対応）のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。また、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰＬ１，ＭＰＬ２を用いることにより、半導体装置ＰＫＧのコストを低減できる。

また、図６に示されるように、各金属板ＭＰＬ１，ＭＰＬ２に開口部ＯＰを設けることもできる。この開口部ＯＰは、半導体装置ＰＫＧの製造工程（組立工程）中に、金属板ＭＰＬ１，ＭＰＬ２と半導体チップＣＰ１のパッド電極ＰＤＳ１，ＰＤＳ２との間を接合する接着層ＢＤ３，ＢＤ５の状態や量を開口部ＯＰから観察したり、あるいは、各金属板ＭＰＬ１，ＭＰＬ２に生じる応力を緩和するために、設けられている。

封止部ＭＲの側面ＭＲｃ１に複数のリードＬＤ１が配置されているが、そのうちの任意の数のリードＬＤ１のインナリード部同士を封止部ＭＲ内で一体的に連結させることもできる。図６〜図８の場合は、封止部ＭＲの側面ＭＲｃ１に５つのリードＬＤ１が配置されているが、そのうち２つのリードＬＤ１のインナリード部同士が封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬ１が上記接着層ＢＤ４を介して接続され、他の２つのリードＬＤ１のインナリード部同士が封止部ＭＲ内で一体的に連結されて、そこに金属板ＭＰＬ２が上記接着層ＢＤ６を介して接続されている。但し、金属板ＭＰＬ１が接続されたリードＬＤ１（すなわち金属板ＭＰＬ１を通じて半導体チップＣＰ１のパッド電極ＰＤＳ１に電気的に接続されたリードＬＤ１）と金属板ＭＰＬ２が接続されたリードＬＤ１（すなわち金属板ＭＰＬ２を通じて半導体チップＣＰ１のパッド電極ＰＤＳ２に電気的に接続されたリードＬＤ１）とは連結されておらず、封止部ＭＲを構成する樹脂材料によって分離されて電気的に絶縁されている。また、封止部ＭＲの側面ＭＲｃ１に複数のリードＬＤ１が配置されているが、複数のリードＬＤ１が、半導体チップＣＰ１，ＣＰ２のいずれのパッド電極ＰＤ，ＰＤ２とも電気的に接続されていないダミーのリードＬＤ１Ｄを含んでいてもよい。図６の場合は、金属板ＭＰＬ１が接続されたリードＬＤ１と金属板ＭＰＬ２が接続されたリードＬＤ１との間に、ダミーのリードＬＤ１Ｄが配置されている。なお、リードＬＤ１のインナリード部とダイパッドＤＰ１との間は、封止部ＭＲを構成する材料により満たされており、互いに電気的に絶縁されている。

ダイパッドＤＰ１，ＤＰ２の各下面（裏面）が封止部ＭＲの下面ＭＲｂから露出されており、半導体チップＣＰ１，ＣＰ２の動作時に発生した熱は、主に半導体チップＣＰ１，ＣＰ２の裏面からダイパッドＤＰ１，ＤＰ２を通じて外部に放熱される。このため、各ダイパッドＤＰ１，ＤＰ２は、そこに搭載される各半導体チップＣＰ１，ＣＰ２の面積よりも大きく形成されており、これにより、放熱性を向上させることができる。また、半導体チップＣＰ１，ＣＰ２のうち、発熱量が大きいのは半導体チップＣＰ１であるため、半導体チップＣＰ２を搭載するダイパッドＤＰ２の平面積よりも半導体チップＣＰ１を搭載するダイパッドＤＰ１の平面積を大きくしておくことで、半導体チップＣＰ１の発熱を効率的に放熱することができるため、放熱特性を更に向上させることができる。

図９は、本実施の形態の半導体装置ＰＫＧの変形例を示す平面透視図（上面図）であり、上記図８に対応するものである。上記図８と同様、図９においても、封止部ＭＲ、金属板ＭＰＬ１，ＭＰＬ２、ボンディングワイヤＢＷおよび半導体チップＣＰ１，ＣＰ２を透視したときの、半導体装置ＰＫＧの上面側の平面透視図が示されている。

図９に示される変形例の半導体装置ＰＫＧと上記図１〜図８の半導体装置ＰＫＧとの相違点は、以下の点である。図９に示される変形例の半導体装置ＰＫＧでは、ダイパッドＤＰ１，ＤＰ２、複数のリードＬＤ１（のインナリード部）および複数のリードＬＤ２（のインナリード部）に開口部ＯＰ１を形成している。この開口部ＯＰ１内は封止部ＭＲを構成する材料により満たされている。開口部ＯＰ１を設けたことで、ダイパッドＤＰ１，ＤＰ２およびリードＬＤ１，ＬＤ２が封止部ＭＲから抜け難くすることができる。また、半導体装置ＰＫＧを製造する際には、ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが連結されたリードフレームを使用することができるが、この場合、ダイパッドＤＰ１，ＤＰ２をリードフレームのフレーム枠に安定して連結するために、吊リードＴＬを追加することもできる。この吊リードＴＬは、封止部ＭＲ形成後に、封止部ＭＲから突出する部分は切断されて除去されるが、封止部ＭＲ内の吊リードＴＬは残存する。図９には、封止部ＭＲ内に残存する吊リードＴＬが示されている。図９に示される変形例の半導体装置ＰＫＧの他の構成は、上記図１〜図８の半導体装置ＰＫＧと同様であるので、ここではその説明は省略する。

次に、図１０は半導体装置ＰＫＧの実装例を示す断面図である。図１０には、上記図３に対応する断面が示されている。

半導体装置ＰＫＧを実装するための実装基板（配線基板）ＰＷＢの上面には、複数の端子ＴＥが形成されている。半導体装置ＰＫＧを実装基板ＰＷＢに実装するには、図１０に示されるように、半導体装置ＰＫＧの各リードＬＤのアウタリード部と実装基板ＰＷＢの上面の各端子ＴＥとが、半田ＳＬなどの導電性の接合材を介して接合されて電気的に接続される。この際、半導体装置ＰＫＧの封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１，ＤＰ２の各下面も実装基板ＰＷＢの上面の端子ＴＥと半田ＳＬなどの導電性の接合材を介して接合されて電気的に接続される。半導体チップＣＰ２が搭載されたダイパッドＤＰ２の下面は、実装基板ＰＷＢの端子ＴＥに接続しなくともよいが、実装基板ＰＷＢの端子ＴＥに接続した場合には、半導体チップＣＰ２の発熱をダイパッドＤＰ２を経由して実装基板ＰＷＢに放熱することができる。一方、上述のように、半導体チップＣＰ１の裏面電極ＢＥが導電性の上記接着層ＢＤ１を介してダイパッドＤＰ１に電気的に接続されているため、実装基板ＰＷＢの複数の端子ＴＥのうち、半導体チップＣＰ１の裏面電極ＢＥに接続すべき端子ＴＥ１を、半田ＳＬなどの導電性の接合材を介して、封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１（の下面）に接続する。これにより、実装基板ＰＷＢの複数の端子ＴＥ１を、ダイパッドＤＰ１を経由して半導体チップＣＰ１の裏面電極ＢＥに電気的に接続することができる。また、これに伴い、半導体チップＣＰ１の発熱をダイパッドＤＰ１を経由して実装基板ＰＷＢに放熱することも可能になる。

このように、半導体装置ＰＫＧにおいて、各リードＬＤ（ＬＤ１，ＬＤ２）のアウタリード部と、封止部ＭＲの下面ＭＲｂで露出するダイパッドＤＰ１とが、半導体装置ＰＫＧの外部接続用端子部（外部端子）として機能することができる。

また、本実施の形態の半導体装置ＰＫＧを製造するには、例えば以下のような手法を用いることができる。すなわち、上記ダイパッドＤＰ１，ＤＰ２および複数のリードＬＤが一体的に連結されたリードフレームを用意してから、ダイボンディング工程を行って、このリードフレームの上記ダイパッドＤＰ１，ＤＰ２上に半導体チップＣＰ１，ＣＰ２を接合材（この接合材が上記接着層ＢＤ１，ＢＤ２となる）を介して搭載して接合する。それから、ワイヤボンディング工程を行って、半導体チップＣＰ１のパッド電極ＰＤと半導体チップＣＰ２のパッド電極ＰＤ２との間や半導体チップＣＰ２のパッド電極ＰＤ２と上記リードＬＤ２との間を上記ボンディングワイヤＢＷを介して接続する。そして、半導体チップＣＰ１のソース用のパッド電極ＰＤＳ１，ＰＤＳ２と上記リードＬＤ１との間を上記金属板ＭＰＬ１，ＭＰＬ２を介して接続する。その後、モールド工程を行って、上記封止部ＭＲを形成してから、上記ダイパッドＤＰ１，ＤＰ２およびリードＬＤをリードフレームから切り離し（切断し）、リードＬＤのアウタリード部を折り曲げ加工することで、半導体装置ＰＫＧを製造することができる。

＜半導体装置の回路構成について＞
次に、半導体装置ＰＫＧの回路構成について説明する。図１１は、半導体装置ＰＫＧの使用例を示す回路ブロック図である。図１１において、点線で囲まれた部分が半導体装置ＰＫＧで構成された部分であり、一点鎖線で囲まれた部分が半導体チップＣＰ１で構成された部分であり、二点鎖線で囲まれた部分が半導体チップＣＰ２で構成された部分である。

図１１に示されるように、半導体装置ＰＫＧは、スイッチ用の２つのパワーＭＯＳＦＥＴ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）Ｑ１，Ｑ２と、制御回路（駆動回路）ＤＲとを有している。パワーＭＯＳＦＥＴＱ１，Ｑ２は、制御回路ＤＲによって制御され、制御回路ＤＲは、パワーＭＯＳＦＥＴＱ１，Ｑ２を駆動するためのドライバ回路（駆動回路）の機能も備えている。パワーＭＯＳＦＥＴＱ１とパワーＭＯＳＦＥＴＱ２とは、（制御回路ＤＲによって）互いに独立に制御される。

本実施の形態では、パワーＭＯＳＦＥＴＱ１（第１回路）とパワーＭＯＳＦＥＴＱ２（第２回路）とは、同じ半導体チップＣＰ１に内蔵されており、制御回路ＤＲは、他の半導体チップＣＰ２に内蔵されている。このため、パワーＭＯＳＦＥＴＱ１（第１回路）とパワーＭＯＳＦＥＴＱ２（第２回路）とは、半導体チップＣＰ１内に形成された回路であり、制御回路ＤＲは、半導体チップＣＰ２内に形成された回路である。パワーＭＯＳＦＥＴＱ１のドレインとパワーＭＯＳＦＥＴＱ２のドレインとは、半導体チップＣＰ１の上記裏面電極ＢＥに電気的に接続されているため、互いに電気的に接続されている。このため、半導体チップＣＰ１の上記裏面電極ＢＥは、パワーＭＯＳＦＥＴＱ１，Ｑ２のドレイン用の裏面電極である。パワーＭＯＳＦＥＴＱ１，Ｑ２のドレイン（共通のドレイン）は、半導体装置ＰＫＧの外部に配置された電源（バッテリなど）ＢＴと接続されている。一方、パワーＭＯＳＦＥＴＱ１のソースとパワーＭＯＳＦＥＴＱ２のソースとの間は短絡されておらず、パワーＭＯＳＦＥＴＱ１のソースは、半導体装置ＰＫＧの外部に配置された負荷ＬＡ１に接続され、パワーＭＯＳＦＥＴＱ２のソースは、半導体装置ＰＫＧの外部に配置された負荷ＬＡ２に接続されている。

パワーＭＯＳＦＥＴＱ１のゲートとパワーＭＯＳＦＥＴＱ２のゲートは、それぞれ制御回路ＤＲに接続されている。そして、制御回路ＤＲからパワーＭＯＳＦＥＴＱ１のゲートにオン信号（パワーＭＯＳＦＥＴＱ１をオン状態とするゲート電圧）を供給することでパワーＭＯＳＦＥＴＱ１をオン状態とすることができ、また、制御回路ＤＲからパワーＭＯＳＦＥＴＱ２のゲートにオン信号（パワーＭＯＳＦＥＴＱ２をオン状態とするゲート電圧）を供給することでパワーＭＯＳＦＥＴＱ２をオン状態とすることができるようになっている。

制御回路ＤＲからパワーＭＯＳＦＥＴＱ１のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ１がオン状態になると、電源ＢＴの電圧がパワーＭＯＳＦＥＴＱ１から出力されて負荷ＬＡ１に供給される。制御回路ＤＲからパワーＭＯＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ１がオフ状態になると、電源ＢＴから負荷ＬＡ１への電圧の供給が停止される。また、制御回路ＤＲからパワーＭＯＳＦＥＴＱ２のゲートにオン信号を供給することでパワーＭＯＳＦＥＴＱ２がオン状態になると、電源ＢＴの電圧がパワーＭＯＳＦＥＴＱ２から出力されて負荷ＬＡ２に供給される。制御回路ＤＲからパワーＭＯＳＦＥＴＱ２のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ２がオフ状態になると、電源ＢＴから負荷ＬＡ２への電圧の供給が停止される。このような半導体チップＣＰ１のパワーＭＯＳＦＥＴＱ１，Ｑ２のオン／オフの制御は、半導体チップＣＰ２の制御回路ＤＲによって行われる。パワーＭＯＳＦＥＴＱ１とパワーＭＯＳＦＥＴＱ２とは、制御回路ＤＲによって独立に制御されるため、パワーＭＯＳＦＥＴＱ１のオン／オフの切換と、パワーＭＯＳＦＥＴＱ２のオン／オフの切換とは、制御回路ＤＲによって独立に制御することができる。

このように、半導体装置ＰＫＧは、電源ＢＴから負荷ＬＡ１への電圧の印加のオン・オフの切換と、電源ＢＴから負荷ＬＡ２への電圧の印加のオン・オフの切換とを行う、スイッチ用の半導体装置として機能することができる。また、半導体チップＣＰ１の各パワーＭＯＳＦＥＴＱ１，Ｑ２はスイッチ素子（スイッチング素子）として機能することができる。また、パワーＭＯＳＦＥＴＱ１，Ｑ２の出力が負荷ＬＡ１，ＬＡ２に供給されるため、各パワーＭＯＳＦＥＴＱ１，Ｑ２は出力回路とみなすこともできる。また、半導体チップＣＰ１は、２系統の出力回路（すなわちパワーＭＯＳＦＥＴＱ１とパワーＭＯＳＦＥＴＱ２）を有する半導体装置とみなすこともできる。

また、半導体装置ＰＫＧの半導体チップＣＰ１内には、温度検知用のダイオードＤＤ１，ＤＤ２が設けられている。ダイオードＤＤ１は、パワーＭＯＳＦＥＴＱ１の温度を検知するためのダイオード（回路）であり、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオード（回路）とみなすこともでき、パワーＭＯＳＦＥＴＱ１の温度（発熱）を検知可能とするために、半導体チップＣＰ１においてパワーＭＯＳＦＥＴＱ１の近傍に配置されている。ダイオードＤＤ２は、パワーＭＯＳＦＥＴＱ２の温度を検知するためのダイオード（回路）であり、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオード（回路）とみなすこともでき、パワーＭＯＳＦＥＴＱ２の温度（発熱）を検知可能とするために、半導体チップＣＰ１においてパワーＭＯＳＦＥＴＱ２の近傍に配置されている。また、ダイオードＤＤ１，ＤＤ２を温度検知回路とみなすこともできる。

ダイオードＤＤ１，ＤＤ２の各アノードおよび各カソードは、それぞれ制御回路ＤＲに接続されている。ダイオードＤＤ１，ＤＤ２は、温度によって電圧−電流特性が変化するため、各ダイオードＤＤ１，ＤＤ２の電圧−電流特性を検知（モニタ）することで、半導体チップＣＰ１における各ダイオードＤＤ１，ＤＤ２の温度（半導体チップＣＰ１における各ダイオードＤＤ１，ＤＤ２が配置された領域の温度に対応）を検知することができる。このため、半導体チップＣＰ１において、パワーＭＯＳＦＥＴＱ１の近傍にダイオードＤＤ１を配置することで、パワーＭＯＳＦＥＴＱ１の温度（発熱）をダイオードＤＤ１で検知することができ、パワーＭＯＳＦＥＴＱ２の近傍にダイオードＤＤ２を配置することで、パワーＭＯＳＦＥＴＱ２の温度（発熱）をダイオードＤＤ２で検知することができる。

例えば、各ダイオードＤＤ１，ＤＤ２に一定電流を流した状態で各ダイオードＤＤ１，ＤＤ２の電圧（アノードおよびカソード間の電圧）を検知（モニタ）し、この電圧値から各ダイオードＤＤ１，ＤＤ２の温度を知ることができる。つまり、各ダイオードＤＤ１，ＤＤ２において、一定電流を流したときの電圧は、温度が高くなるほど低くなるため、この電圧を利用して各ダイオードＤＤ１，ＤＤ２の温度を検知することができる。各ダイオードＤＤ１，ＤＤ２への定電流の供給および各ダイオードＤＤ１，ＤＤ２の電圧（アノードおよびカソード間の電圧）の検知は、半導体チップＣＰ２の制御回路ＤＲによって行われる。また、各ダイオードＤＤ１，ＤＤ２に一定電圧を印加した状態で各ダイオードＤＤ１，ＤＤ２の電流（アノードおよびカソード間の電流）を検知（モニタ）し、この電流値から各ダイオードＤＤ１，ＤＤ２の温度を知ることも可能である。

このため、パワーＭＯＳＦＥＴＱ１が過剰に発熱してダイオードＤＤ１の温度が所定の上限温度よりも高くなった（例えばダイオードＤＤ１に一定電流を流した状態でダイオードＤＤ１のアノードおよびカソード間の電圧が所定の下限電圧よりも低くなった）ときには、制御回路ＤＲがパワーＭＯＳＦＥＴＱ１のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ１をオフ状態に切り換える。また、パワーＭＯＳＦＥＴＱ２が過剰に発熱してダイオードＤＤ２の温度が所定の上限温度よりも高くなった（例えばダイオードＤＤ２に一定電流を流した状態でダイオードＤＤ２のアノードおよびカソード間の電圧が所定の下限電圧よりも低くなった）ときには、制御回路ＤＲがパワーＭＯＳＦＥＴＱ２のゲートにオフ信号を供給する（あるいはオン信号の供給を停止する）ことでパワーＭＯＳＦＥＴＱ２をオフ状態に切り換える。これにより、パワーＭＯＳＦＥＴＱ１の過剰な発熱時には、これをダイオードＤＤ１によって検知して、パワーＭＯＳＦＥＴＱ１を速やかにオフ状態に切り換えることができ、また、パワーＭＯＳＦＥＴＱ２の過剰な発熱時には、これをダイオードＤＤ２によって検知して、パワーＭＯＳＦＥＴＱ２を速やかにオフ状態に切り換えることができる。

例えば、パワーＭＯＳＦＥＴＱ１をオンにして電源ＢＴから負荷ＬＡ１に電圧を印加している状態でもしも負荷ＬＡ１が短絡すると、パワーＭＯＳＦＥＴＱ１に大電流（通常動作時よりも大きな電流）が流れてしまい、パワーＭＯＳＦＥＴＱ１が過剰に発熱する。このパワーＭＯＳＦＥＴＱ１の過剰な発熱による温度上昇をダイオードＤＤ１で検知することで、負荷ＬＡ１が短絡したときには、パワーＭＯＳＦＥＴＱ１を速やかにオフ状態に切り換えることができる。同様に、パワーＭＯＳＦＥＴＱ２をオンにして電源ＢＴから負荷ＬＡ２に電圧を印加している状態でもしも負荷ＬＡ２が短絡すると、パワーＭＯＳＦＥＴＱ２に大電流（通常動作時よりも大きな電流）が流れてしまい、パワーＭＯＳＦＥＴＱ２が過剰に発熱する。このパワーＭＯＳＦＥＴＱ２の過剰な発熱による温度上昇をダイオードＤＤ２で検知することで、負荷ＬＡ２が短絡したときには、パワーＭＯＳＦＥＴＱ２を速やかにオフ状態に切り換えることができる。

負荷ＬＡ１，ＬＡ２としては、スイッチ用の半導体装置ＰＫＧを介して電源ＢＴに接続することが望まれる任意の電子装置（または電子部品）を適用することができる。この際、同じ電源ＢＴに接続することが望まれる一対の電子装置（または電子部品）を負荷ＬＡ１，ＬＡ２として用いれば、本実施の形態の半導体装置ＰＫＧは特に有用である。また、構成がほぼ同じでかつ独立に制御することが望まれる一対の電子装置（または電子部品）を負荷ＬＡ１，ＬＡ２として用いれば、本実施の形態の半導体装置ＰＫＧは特に有用である。また、車載用（自動車用）であれば、構成がほぼ同じでかつ独立に制御することが望まれる一対の電子装置（これが負荷ＬＡ１，ＬＡ２となる）が多いため、本実施の形態の半導体装置ＰＫＧは、車載用（自動車用）として用いれば、特に有用である。車載用途の場合、例えば、ライトあるいはモータなどを負荷ＬＡ１，ＬＡ２として適用することができる。この場合のモータには、例えば、パワーウインド用のモータや、ドアミラー用のモータなどを例示できる。

また、本実施の形態の半導体装置ＰＫＧは、半導体チップＣＰ１にダイオードＤＤ１，ＤＤ２を内蔵させたことで、パワーＭＯＳＦＥＴＱ１，Ｑ２の過剰発熱時にパワーＭＯＳＦＥＴＱ１，Ｑ２を速やかにオフ状態に切り換えることができるため、車載用（自動車用）などの高い信頼性が要求される半導体装置に適用すれば、特に有用である。

＜半導体チップのレイアウトについて＞
次に、半導体チップＣＰ１のチップレイアウトについて、図１２および図１３を参照しながら説明する。

図１２および図１３は、半導体チップＣＰ１のチップレイアウトを示す平面図（上面図）であり、半導体チップＣＰ１の表面側（すなわちパッド電極ＰＤが形成された側の主面）が示されている。図１２は、ガードリングＧＲを設けた場合、図１３はガードリングを設けなかった場合が示されている。なお、図１２および図１３は平面図であるが、理解を簡単にするために、パッド電極ＰＤと、ダイオードＤＤ１，ＤＤ２が形成されている領域と、ガードリングＧＲとにハッチングを付して示してある。また、ダイオードＤＤ１，ＤＤ２とガードリングＧＲとは、実際には後述の保護膜１２で覆われているが、図１２および図１３では透視して示してある。

本実施の形態の半導体チップＣＰ１は、上述のようにパワーＭＯＳＦＥＴＱ１，Ｑ２が形成された半導体チップであり、図１２および図１３に示されるように、上記パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成された第１ＭＯＳＦＥＴ領域ＲＧ１と、上記パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成された第２ＭＯＳＦＥＴ領域ＲＧ２とを有している。第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２とは、半導体チップＣＰ１の両側に並んで配置されており、素子分離用の絶縁膜などにより互いに電気的に分離されている。すなわち、平面的に見て、半導体チップＣＰ１の約半分が第１ＭＯＳＦＥＴ領域ＲＧ１となり、残りの約半分が第２ＭＯＳＦＥＴ領域ＲＧ２となっている。

より具体的に説明すると、平面的に見て、半導体チップＣＰ１を半導体チップＣＰ１の対向する二辺ＳＤ１，ＳＤ２間で均等に２つの区画（領域）に分けたときに、一方が第１ＭＯＳＦＥＴ領域ＲＧ１となって、そこに上記パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されており、他方が第２ＭＯＳＦＥＴ領域ＲＧ２となって、そこに上記パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている。つまり、平面的に見て、半導体チップＣＰ１の主面における中心線ＣＬを挟んで、片側（辺ＳＤ１側）が第１ＭＯＳＦＥＴ領域ＲＧ１となり、もう片側（辺ＳＤ２側）が第２ＭＯＳＦＥＴ領域ＲＧ２となっている。ここで、中心線ＣＬは仮想線であり、図１３および後述の図２３〜図２５において二点鎖線で示されている。なお、図１２では、図面が見づらくなるのを防ぐために中心線ＣＬの図示は省略してあるが、図１２においても、図１３と同じ位置に中心線ＣＬが位置する。中心線ＣＬは、辺ＳＤ３の中心と辺ＳＤ４の中心とを結んだ仮想線であるため、辺ＳＤ１，ＳＤ２に平行である。中心線ＣＬは、辺ＳＤ１と辺ＳＤ２との間で半導体チップＣＰ１を二等分する線でもある。第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２との境界は、この中心線ＣＬにほぼ一致している。

なお、半導体チップＣＰ１は、矩形状の平面矩形状を有しており、この矩形を構成する４つの辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４を有しているが、このうち、辺ＳＤ１と辺ＳＤ２とが互いに対向し、辺ＳＤ３と辺ＳＤ４とが互いに対向し、辺ＳＤ１と辺ＳＤ３，ＳＤ４とが互いに交差し、辺ＳＤ２と辺ＳＤ３，ＳＤ４とが互いに交差している。換言すれば、辺ＳＤ３と辺ＳＤ１，ＳＤ２とが互いに交差し、辺ＳＤ４と辺ＳＤ１，ＳＤ２とが互いに交差している。辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４は、半導体チップＣＰ１の主面（ここでは表面）の外周を構成するが、平面的に見ると、半導体チップＣＰ１の各辺ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４は半導体チップＣＰ１の各側面に対応している。

半導体チップＣＰ１において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴは、第１ＭＯＳＦＥＴ領域ＲＧ１に形成され、かつ第２ＭＯＳＦＥＴ領域ＲＧ２には形成されておらず、また、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴは、第２ＭＯＳＦＥＴ領域ＲＧ２に形成され、かつ第１ＭＯＳＦＥＴ領域ＲＧ１には形成されていない。また、半導体チップＣＰ１において、ダイオードＤＤ１は第１ＭＯＳＦＥＴ領域ＲＧ１に形成され、ダイオードＤＤ２は第２ＭＯＳＦＥＴ領域ＲＧ２に形成されている。

但し、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴは、第１ＭＯＳＦＥＴ領域ＲＧ１のかなりの面積に渡って形成されているが、第１ＭＯＳＦＥＴ領域ＲＧ１の全領域に形成されているのではなく、ダイオードＤＤ１が配置されている領域と、ソース用のパッド電極ＰＤＳ１以外のパッド電極ＰＤが配置されている領域と、ガードリングＧＲが配置されている領域とには、縦型のパワーＭＯＳＦＥＴは形成されていない。同様に、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴは、第２ＭＯＳＦＥＴ領域ＲＧ２のかなりの面積に渡って形成されているが、第２ＭＯＳＦＥＴ領域ＲＧ２の全領域に形成されているのではなく、ダイオードＤＤ２が配置されている領域と、ソース用のパッド電極ＰＤＳ２以外のパッド電極ＰＤが配置されている領域と、ガードリングＧＲが配置されている領域とには、縦型のパワーＭＯＳＦＥＴは形成されていない。図１２および図１３において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ１を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ２を付した点線で囲んで模式的に示してある。

図１２および図１３に示されるように、半導体チップＣＰ１の表面には、複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体チップＣＰ１の表面保護膜（後述する保護膜１２に対応）に形成された開口部（後述する開口部１３に対応）から露出した導電体膜（導電体膜パターン）により形成されている。

半導体チップＣＰ１の複数のパッド電極ＰＤは、上述したように、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を有しているが、それ以外にも、ゲート用のパッド電極ＰＤＧ１，ＰＤＧ２と、アノード用のパッド電極ＰＤＡ１，ＰＤＡ２と、カソード用のパッド電極ＰＤＣ１，ＰＤＣ２と、センスソース用のパッド電極ＰＤＮ１，ＰＤＮ２と、センスケルビン用のパッド電極ＰＤＫ１，ＰＤＫ２とを有している。

半導体チップＣＰ１の表面において、ソース用のパッド電極ＰＤＳ１と、ゲート用のパッド電極ＰＤＧ１と、アノード用のパッド電極ＰＤＡ１と、カソード用のパッド電極ＰＤＣ１と、センスソース用のパッド電極ＰＤＮ１と、センスケルビン用のパッド電極ＰＤＫ１とは、第１ＭＯＳＦＥＴ領域ＲＧ１に配置（形成）されている。また、半導体チップＣＰ１の表面において、ソース用のパッド電極ＰＤＳ２と、ゲート用のパッド電極ＰＤＧ２と、アノード用のパッド電極ＰＤＡ２と、カソード用のパッド電極ＰＤＣ２と、センスソース用のパッド電極ＰＤＮ２と、センスケルビン用のパッド電極ＰＤＫ２とは、第２ＭＯＳＦＥＴ領域ＲＧ２に配置（形成）されている。

第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＳ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のソースに電気的に接続されている。第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＧ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のゲートに電気的に接続されている。第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＡ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたダイオード（ＤＤ１）のアノードに電気的に接続されている。第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＣ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたダイオード（ＤＤ１）のカソードに電気的に接続されている。

第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＮ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のソースの電圧（電位）を検知（モニタ）するためのパッド電極（センスソース用のパッド電極）であり、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のソースに電気的に接続されている。第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたパッド電極（ボンディングパッド）ＰＤＫ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のソース電流を検知（モニタ）するためのパッド電極（センスケルビン用のパッド電極）であり、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパッド電極ＰＤＳ１（ＰＤ）に電気的に接続されている。

また、第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＳ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のソースに電気的に接続されている。第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＧ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のゲートに電気的に接続されている。第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＡ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたダイオード（ＤＤ２）のアノードに電気的に接続されている。第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＣ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたダイオード（ＤＤ２）のカソードに電気的に接続されている。

第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＮ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のソースの電圧（電位）を検知（モニタ）するためのパッド電極（センスソース用のパッド電極）であり、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のソースに電気的に接続されている。第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたパッド電極（ボンディングパッド）ＰＤＫ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のソース電流を検知（モニタ）するためのパッド電極（センスケルビン用のパッド電極）であり、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパッド電極ＰＤＳ２（ＰＤ）に電気的に接続されている。

このように、半導体チップＣＰ１の表面に形成された複数のパッド電極ＰＤのうち、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されている素子または回路に半導体チップＣＰ１の内部配線を介して電気的に接続されているパッド電極ＰＤは、半導体チップＣＰ１の表面において、第１ＭＯＳＦＥＴ領域ＲＧ１に配置されている。また、半導体チップＣＰ１の表面に形成された複数のパッド電極ＰＤのうち、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されている素子または回路に半導体チップＣＰ１の内部配線を介して電気的に接続されているパッド電極ＰＤは、半導体チップＣＰ１の表面において、第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。

また、半導体チップＣＰ１の裏面の全面には上記裏面電極ＢＥが形成されており、この裏面電極ＢＥは、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ（Ｑ１）のドレインと、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたパワーＭＯＳＦＥＴ（Ｑ２）のドレインとの両者に電気的に接続されている。

また、図１２の場合には、半導体チップＣＰ１の主面において、第１ＭＯＳＦＥＴ領域ＲＧ１の外周と第２ＭＯＳＦＥＴ領域ＲＧ２の外周とにガードリングＧＲが形成されている。つまり、半導体チップＣＰ１の第１ＭＯＳＦＥＴ領域ＲＧ１において、ガードリングＧＲに囲まれた領域内に、上記パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴと、ダイオードＤＤ１と、第１ＭＯＳＦＥＴ領域ＲＧ１に配置されるべきパッド電極ＰＤとが配置されている。また、半導体チップＣＰ１の第２ＭＯＳＦＥＴ領域ＲＧ２において、ガードリングＧＲに囲まれた領域内に、上記パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴと、ダイオードＤＤ２と、第２ＭＯＳＦＥＴ領域ＲＧ２に配置されるべきパッド電極ＰＤとが配置されている。半導体チップＣＰ１において、ガードリングＧＲは、パッド電極ＰＤを構成する導電体層（導電体膜）と同層の導電体層（導電体膜）によって形成されているが、パッド電極ＰＤとは分離されている。ガードリングＧＲは、半導体チップＣＰ１の表面保護膜（後述する保護膜１２に対応）で覆われているため、半導体チップＣＰ１の表面でガードリングＧＲは露出されていない。

＜半導体チップの構造について＞
次に、上記パワーＭＯＳＦＥＴＱ１，Ｑ２およびダイオードＤＤ１，ＤＤ２が形成された半導体チップＣＰ１の構成について、より詳細に説明する。

図１４〜図１８は、半導体チップＣＰ１の要部断面図である。このうち、図１４には、上記第１ＭＯＳＦＥＴ領域ＲＧ１の一部の断面図が示されているが、具体的には、図１４には、ゲート用のパッド電極ＰＤＧ１とソース用のパッド電極ＰＤＳ１との両者を横切る断面図が示されており、図１２に示されるＢ１−Ｂ１線での断面図が図１４にほぼ対応する。また、図１５には、上記第２ＭＯＳＦＥＴ領域ＲＧ２の一部の断面図が示されているが、具体的には、図１５には、ゲート用のパッド電極ＰＤＧ２とソース用のパッド電極ＰＤＳ２との両者を横切る断面図が示されており、図１２に示されるＢ２−Ｂ２線での断面図が図１５にほぼ対応する。また、図１６は、第１ＭＯＳＦＥＴ領域ＲＧ１の一部の断面図が示されているが、具体的には、図１６には、ダイオードＤＤ１とアノード用のパッド電極ＰＤＡ１とを横切る断面図が示されている。また、図１７は、第２ＭＯＳＦＥＴ領域ＲＧ２の一部の断面図が示されているが、具体的には、図１７には、ダイオードＤＤ２とアノード用のパッド電極ＰＤＡ２とを横切る断面図が示されている。また、図１８は、第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２との境界を横切る断面図が示されており、図１２に示されるＢ３−Ｂ３線での断面図が図１８にほぼ対応する。

上記パワーＭＯＳＦＥＴＱ１，Ｑ２および上記ダイオードＤＤ１，ＤＤ２は、半導体チップＣＰ１を構成する半導体基板（以下、単に基板という）１の主面に形成されている。図１４〜図１８示されるように、基板１は、例えばヒ素（Ａｓ）が導入されたｎ^＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）１ａと、基板本体１ａの主面上に形成された、例えばｎ⁻型のシリコン単結晶からなるエピタキシャル層（半導体層）１ｂとを有している。このため、基板１は、いわゆるエピタキシャルウエハである。このエピタキシャル層１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。

第１ＭＯＳＦＥＴ領域ＲＧ１において、このフィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＦＥＴＱ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴＱ１は、第１ＭＯＳＦＥＴ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。同様に、上記第２ＭＯＳＦＥＴ領域ＲＧ２において、このフィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＦＥＴＱ２を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴＱ２は、第２ＭＯＳＦＥＴ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のパワーＭＯＳＦＥＴで形成されている。

上記基板本体１ａおよびエピタキシャル層１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップＣＰ１）の裏面には、ドレイン電極用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＰＫＧにおいては、半導体チップＣＰ１のこの裏面電極ＢＥは、上記接着層ＢＤ１を介して上記ダイパッドＤＰ１に接合されて電気的に接続される。

また、エピタキシャル層１ｂ中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ^＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。

また、基板１には、その主面から基板１の厚さ方向に延びる溝５が形成されている。溝５は、ｎ^＋型の半導体領域４の上面からｎ^＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のエピタキシャル層１ｂ中で終端するように形成されている。この溝５の底面および側面には、酸化シリコンなどからなるゲート絶縁膜６が形成されている。また、溝５内には、上記ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲート電極７は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極７は、上記単位トランジスタセルのゲート電極としての機能を有している。

フィールド絶縁膜２上の一部にも、ゲート電極７と同一層の導電性膜からなるゲート引き出し用の配線部７ａが形成されており、ゲート電極７とゲート引き出し用の配線部７ａとは、一体的に形成されて互いに電気的に接続されている。なお、図１４の断面図には示されない領域において、第１ＭＯＳＦＥＴ領域ＲＧ１の各ゲート電極７は第１ＭＯＳＦＥＴ領域ＲＧ１のゲート引き出し用の配線部７ａと一体的に接続され、また、図１５の断面図には示されない領域において、第２ＭＯＳＦＥＴ領域ＲＧ２の各ゲート電極７は第２ＭＯＳＦＥＴ領域ＲＧ２のゲート引き出し用の配線部７ａと一体的に接続されている。ゲート引き出し用の配線部７ａは、それを覆う絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ａを通じてゲート配線１０Ｇと電気的に接続されている。

一方、ソース配線１０Ｓは、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じてソース用のｎ^＋型の半導体領域４と電気的に接続されている。また、上記ソース配線１０Ｓは、ｐ型の半導体領域３の上部であってｎ^＋型の半導体領域４の隣接間に形成されたｐ^＋型の半導体領域１１に電気的に接続され、これを通じてチャネル形成用のｐ型の半導体領域３と電気的に接続されている。

また、図１６および図１７に示されるように、フィールド絶縁膜（素子分離領域）２上に、ダイオード形成用の多結晶シリコン膜２１が形成されている。この多結晶シリコン膜２１は、ｎ型不純物（例えばリン）が導入されたｎ型シリコン部分（ｎ型シリコン領域）２１ａと、ｐ型不純物（例えばホウ素）が導入されたｐ型シリコン部分（ｐ型シリコン領域）２１ｂとを有しており、ｎ型シリコン部分２１ａとｐ型シリコン部分２１ｂとは互いに隣接しており、ｐ型シリコン部分２１ｂとｎ型シリコン部分２１ａとの界面にＰＮ接合が形成されている。多結晶シリコン膜２１はゲート電極７やゲート引き出し用の配線部７ａと同一層の導電性膜により形成することもできるが、多結晶シリコン膜２１とゲート電極７（およびゲート引き出し用の配線部７ａ）とは互いに分離されており、電気的に接続されていない。

ｐ型シリコン部分２１ｂとｎ型シリコン部分２１ａとの間（界面）にＰＮ接合が形成されることにより、ダイオードＤＤ１またはダイオードＤＤ２が形成されている。すなわち、第１ＭＯＳＦＥＴ領域ＲＧ１に形成された多結晶シリコン膜２１のｐ型シリコン部分２１ｂがダイオードＤＤ１のアノードとなり、第１ＭＯＳＦＥＴ領域ＲＧ１に形成されたこの多結晶シリコン膜２１のｎ型シリコン部分２１ａがダイオードＤＤ１のカソードとなっている。また、第２ＭＯＳＦＥＴ領域ＲＧ２に形成された多結晶シリコン膜２１のｐ型シリコン部分２１ｂがダイオードＤＤ２のアノードとなり、第２ＭＯＳＦＥＴ領域ＲＧ２に形成されたこの多結晶シリコン膜２１のｎ型シリコン部分２１ａがダイオードＤＤ２のカソードとなっている。第１ＭＯＳＦＥＴ領域ＲＧ１に形成された多結晶シリコン膜２１（すなわちダイオードＤＤ１を形成する多結晶シリコン膜２１）と第２ＭＯＳＦＥＴ領域ＲＧ２に形成された多結晶シリコン膜２１（すなわちダイオードＤＤ２を形成する多結晶シリコン膜２１）とは、同一層の導電性膜（多結晶シリコン膜）によって形成されているが、互いに分離されており、電気的に接続されていない。

半導体チップＣＰ１を製造する際に、多結晶シリコン膜２１にｎ型シリコン部分２１ａとｐ型シリコン部分２１ｂとを形成するのは、フォトリソグラフィ法で形成したフォトレジストパターンをイオン注入阻止マスクとして使用したイオン注入などを用いることができる。一例を挙げて説明すると、例えば、基板１の主面全面に多結晶シリコン膜を形成した後、この多結晶シリコン膜のうち、ｎ型不純物を導入すべき領域にｎ型不純物（例えばリンなど）をイオン注入し、ｐ型不純物を導入すべき領域にｐ型不純物（例えばホウ素など）をイオン注入する。この際、ｎ型不純物のイオン注入時には、ｐ型不純物を導入すべき領域をフォトレジストパターンで覆っておき、ｐ型不純物のイオン注入時には、ｎ型不純物を導入すべき領域をフォトレジストパターンで覆っておく。ここで、ｎ型不純物を導入すべき領域は、上記ゲート電極７、配線部７ａおよびｎ型シリコン部分２１ａの形成予定領域を含み、ｐ型不純物を導入すべき領域は、上記ｐ型シリコン部分２１ｂの形成予定領域を含んでいる。その後、前記多結晶シリコン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、パターニングされた前記多結晶シリコンからなる上記ゲート電極７、配線部７ａおよび多結晶シリコン膜２１を形成することができる。

アノード配線１０Ａは、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｃを通じて多結晶シリコン膜２１のｐ型シリコン部分２１ｂと電気的に接続されている。カソード配線１０Ｃは、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｄを通じて多結晶シリコン膜２１のｎ型シリコン部分２１ａと電気的に接続されている。

ゲート配線１０Ｇとソース配線１０Ｓとアノード配線１０Ａとカソード配線１０Ｃとは、コンタクトホール９ａ，９ｂ，９ｃ，９ｄ（後述のコンタクトホール９ｅも）が形成された絶縁膜８上にコンタクトホール９ａ，９ｂ，９ｃ，９ｄ（後述のコンタクトホール９ｅも）を埋めるように導電体膜２２を形成し、この導電体膜２２をパターニングすることにより形成されている。すなわち、ゲート配線１０Ｇ、ソース配線１０Ｓ、アノード配線１０Ａおよびカソード配線１０Ｃは、パターニングされた導電体膜２２により形成されている。また、パターニングされた導電体膜２２を配線とみなすこともできる。導電体膜２２は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線１０Ｇ、ソース配線１０Ｓ、アノード配線１０Ａおよびカソード配線１０Ｃは、同層の導電体膜２２からなるが、互いに分離されている。

ガードリングＧＲも、パターニングされた導電体膜２２により形成されている。すなわち、ガードリングＧＲは、ゲート配線１０Ｇ、ソース配線１０Ｓ、アノード配線１０Ａおよびカソード配線１０Ｃと同層の導電体膜２２からなるが、互いに分離されている。ガードリングＧＲは、絶縁膜８上を延在しているが、絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｅを通じて、基板１（エピタキシャル層１ｂ）と電気的に接続されている。

導電体膜２２（ゲート配線１０Ｇ、ソース配線１０Ｓ、アノード配線１０Ａ、カソード配線１０ＣおよびガードリングＧＲを含む）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）１２により覆われている。すなわち、絶縁膜８上に、導電体膜２２（ゲート配線１０Ｇ、ソース配線１０Ｓ、アノード配線１０Ａ、カソード配線１０ＣおよびガードリングＧＲを含む）を覆うように、保護膜１２が形成されている。この保護膜１２は、半導体チップＣＰ１の最上層の膜（絶縁膜）である。保護膜１２には複数の開口部１３が形成されており、各開口部１３からは、導電体膜２２の一部が露出されている。開口部１３から露出する導電体膜２２が、パッド電極ＰＤとなっている。

すなわち、第１ＭＯＳＦＥＴ領域ＲＧ１において開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＦＥＴＱ１のゲート用のパッド電極ＰＤＧ１が形成され、第２ＭＯＳＦＥＴ領域ＲＧ２において開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＦＥＴＱ２のゲート用のパッド電極ＰＤＧ２が形成されている。なお、半導体チップＣＰ１において、第１ＭＯＳＦＥＴ領域ＲＧ１におけるゲート配線１０Ｇと第２ＭＯＳＦＥＴ領域ＲＧ２におけるゲート配線１０Ｇとは、互いに分離されており、電気的に接続されていないため、パッド電極ＰＤＧ１とパッド電極ＰＤＧ２との間は電気的に接続されていない。

また、第１ＭＯＳＦＥＴ領域ＲＧ１において開口部１３から露出するソース配線１０Ｓによって、上記パワーＭＯＳＦＥＴＱ１のソース用のパッド電極ＰＤＳ１が形成され、第２ＭＯＳＦＥＴ領域ＲＧ２において開口部１３から露出するソース配線１０Ｓによって、上記パワーＭＯＳＦＥＴＱ２のソース用のパッド電極ＰＤＳ２が形成されている。なお、半導体チップＣＰ１において、第１ＭＯＳＦＥＴ領域ＲＧ１におけるソース配線１０Ｓと第２ＭＯＳＦＥＴ領域ＲＧ２におけるソース配線１０Ｓとは、互いに分離されており、電気的に接続されていないため、パッド電極ＰＤＳ１とパッド電極ＰＤＳ２との間は電気的に接続されていない。

また、第１ＭＯＳＦＥＴ領域ＲＧ１において開口部１３から露出するアノード配線１０Ａによって、上記ダイオードＤＤ１のアノード用のパッド電極ＰＤＡ１が形成され、第２ＭＯＳＦＥＴ領域ＲＧ２において開口部１３から露出するアノード配線１０Ａによって、上記ダイオードＤＤ２のアノード用のパッド電極ＰＤＡ２が形成されている。なお、半導体チップＣＰ１において、第１ＭＯＳＦＥＴ領域ＲＧ１におけるアノード配線１０Ａと第２ＭＯＳＦＥＴ領域ＲＧ２におけるアノード配線１０Ａとは、互いに分離されており、電気的に接続されていないため、パッド電極ＰＤＡ１とパッド電極ＰＤＡ２との間は電気的に接続されていない。

また、第１ＭＯＳＦＥＴ領域ＲＧ１において開口部１３から露出するカソード配線１０Ｃによって、上記ダイオードＤＤ１のカソード用の上記パッド電極ＰＤＣ１が形成され、第２ＭＯＳＦＥＴ領域ＲＧ２において開口部１３から露出するカソード配線１０Ｃによって、上記ダイオードＤＤ１のカソード用の上記パッド電極ＰＤＣ２が形成されている（パッド電極ＰＤＣ１，ＰＤＣ２は図１４〜図１８の断面図には示されていない）。なお、半導体チップＣＰ１において、第１ＭＯＳＦＥＴ領域ＲＧ１におけるカソード配線１０Ｃと第２ＭＯＳＦＥＴ領域ＲＧ２におけるカソード配線１０Ｃとは、互いに分離されており、電気的に接続されていないため、パッド電極ＰＤＣ１とパッド電極ＰＤＣ２との間は電気的に接続されていない。

また、センスソース用の上記パッド電極ＰＤＮ１，ＰＤＮ２およびセンスケルビン用の上記パッド電極ＰＤＫ１，ＰＤＫ２も、導電体膜２２が開口部１３から露出することで形成されている。

パッド電極ＰＤ（パッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＧ１，ＰＤＧ２，ＰＤＡ１，ＰＤＡ２，ＰＤＣ１，ＰＤＣ２，ＰＤＮ１，ＰＤＮ２，ＰＤＫ１，ＰＤＫ２を含む）の表面には（すなわち開口部１３の底部で露出する部分の導電体膜２２上には）、メッキ法などで金属層１４を形成する場合もある。この金属層１４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。パッド電極ＰＤの表面に金属層１４を形成したことにより、導電体膜２２のアルミニウムの表面の酸化を抑制または防止することができる。

半導体装置ＰＫＧにおいては、上記図３〜図６などからも分かるように、半導体チップＣＰ１の複数のパッド電極ＰＤのうち、パッド電極ＰＤＳ１，ＰＤＳ２に金属板ＭＰＬ１，ＭＰＬ２が接合され、パッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ（ＰＤＧ１，ＰＤＧ２，ＰＤＡ１，ＰＤＡ２，ＰＤＣ１，ＰＤＣ２，ＰＤＮ１，ＰＤＮ２，ＰＤＫ１，ＰＤＫ２）には、ボンディングワイヤＢＷが接続される。

このような構成の半導体チップＣＰ１においては、上記パワーＭＯＳＦＥＴＱ１，Ｑ２の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層１ｂとソース用のｎ^＋型の半導体領域４との間をゲート電極７の側面（すなわち、溝５の側面）に沿って基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰ１の厚さ方向に沿って形成される。

このように、半導体チップＣＰ１は、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴ（パワーＭＯＳＦＥＴ）が形成された半導体チップであり、上記パワーＭＯＳＦＥＴＱ１，Ｑ２は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。また、ここでは、上記パワーＭＯＳＦＥＴＱ１，Ｑ２として、ｎチャネル型のパワーＭＯＳＦＥＴを形成した場合について説明したが、ｎ型とｐ型の導電型を逆にするなどして、上記パワーＭＯＳＦＥＴＱ１，Ｑ２として、ｐチャネル型のパワーＭＯＳＦＥＴを形成することもできる。

＜半導体チップにおけるダイオードの位置について＞
次に、半導体チップＣＰ１におけるダイオードＤＤ１，ＤＤ２の位置について、より詳細に説明する。

図１９は、第１の比較例の半導体チップＣＰ１０１ａ，ＣＰ１０１ｂのチップレイアウトを示す平面図（上面図）であり、図２０は、第２の比較例の半導体チップＣＰ２０１のチップレイアウトを示す平面図（上面図）であり、いずれも上記図１３に相当するものである。なお、図１９および図２０は、平面図であるが、理解を簡単にするために、ソース用のパッド電極ＰＤＳ１０１，ＰＤＳ１０２と、ダイオードＤＤ１，ＤＤ２が形成されている領域とにハッチングを付して示してある。但し、図１９および図２０では、ソース用のパッド電極ＰＤＳ１０１，ＰＤＳ１０２以外のパッド電極については、図示を省略している。

図１９に示される第１の比較例の半導体チップＣＰ１０１ａ，ＣＰ１０１ｂのうち、半導体チップＣＰ１０１ａは、上記パワーＭＯＳＦＥＴＱ１が形成された半導体チップであり、半導体チップＣＰ１０１ｂは、上記パワーＭＯＳＦＥＴＱ２が形成された半導体チップである。すなわち、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を１チップ化した本実施の形態とは異なり、第１の比較例では、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂで構成しており、上記パワーＭＯＳＦＥＴＱ１が半導体チップＣＰ１０１ａで構成され、上記パワーＭＯＳＦＥＴＱ２が半導体チップＣＰ１０１ｂで構成されている。そして、半導体チップＣＰ１０１ａには上記ダイオードＤＤ１も内蔵され、半導体チップＣＰ１０１ｂには上記ダイオードＤＤ２も内蔵されている。

なお、図１９および図２０に示されるパッド電極ＰＤＳ１０１は、パワーＭＯＳＦＥＴＱ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、図１９および図２０に示されるパッド電極ＰＤＳ１０２は、パワーＭＯＳＦＥＴＱ２のソースに電気的に接続されたパッド電極（ボンディングパッド）である。また、図１９および図２０において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ１を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ２を付した点線で囲んで模式的に示してある。

しかしながら、図１９に示されるように、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂで構成した第１の比較例の場合には、次のような課題が発生してしまう。

すなわち、パワーＭＯＳＦＥＴＱ１，Ｑ２を２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂで構成した場合には、半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂとを別々にパッケージ化することが考えられる。この場合、上記パワーＭＯＳＦＥＴＱ１，Ｑ２をスイッチ素子として含む電子装置において、半導体チップＣＰ１０１ａを含んだ半導体パッケージと半導体チップＣＰ１０１ｂを含んだ半導体パッケージとが存在することになる。これは、上記パワーＭＯＳＦＥＴＱ１，Ｑ２をスイッチ素子として含む電子装置を構成する部品点数を増加させてコストの増大を招くとともに、この電子装置全体の寸法を大きくしてしまう。また、半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂとを１パッケージ化することも考えられる。この場合、半導体パッケージが半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂの両方を含んでいるため、半導体パッケージ自体の寸法が大きくなってしまう。これは、上記パワーＭＯＳＦＥＴＱ１，Ｑ２をスイッチ素子として含む電子装置の寸法を大きくすることにもつながってしまう。また、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を構成するのに２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂを用いるため、使用する半導体チップの数が多くなり、コストの増大を招いてしまう。

そこで、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を１チップ化することが考えられる。本実施の形態の半導体チップＣＰ１と上記図２０に示される第２の比較例の半導体チップＣＣＰ２０１は、いずれも、上記パワーＭＯＳＦＥＴＱ１，Ｑ２を１チップ化した（すなわち上記パワーＭＯＳＦＥＴＱ１，Ｑ２を１つの半導体チップに内蔵させた）ものである。

上記パワーＭＯＳＦＥＴＱ１，Ｑ２を１チップ化することで、この半導体チップをパッケージ化した１つの半導体パッケージが上記パワーＭＯＳＦＥＴＱ１，Ｑ２を含んだものとなるため、パワーＭＯＳＦＥＴＱ１，Ｑ２をスイッチ素子とした電子装置を構成する部品点数を少なくしてコストを抑制できるとともに、この電子装置全体の寸法を小さくすることができる。また、パワーＭＯＳＦＥＴＱ１，Ｑ２を１チップ化したことで、パワーＭＯＳＦＥＴＱ１，Ｑ２を含んだ半導体パッケージの寸法を小さくすることができ、またコストも低減することができる。また、使用する半導体チップの数も少なくてすむため、この点でもコスト低減が可能である。

ところで、上述したように、パワーＭＯＳＦＥＴＱ１，Ｑ２の過剰な発熱による温度上昇を検知するためにダイオードＤＤ１，ＤＤ２が用いられる。上記第１の比較例のように、パワーＭＯＳＦＥＴＱ１，Ｑ２を２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂで構成する場合には、図１９に示されるように、パワーＭＯＳＦＥＴＱ１を形成した半導体チップＣＰ１０１ａにダイオードＤＤ１も内蔵させ、パワーＭＯＳＦＥＴＱ２を形成した半導体チップＣＰ１０１ｂにダイオードＤＤ２も内蔵させる。これにより、半導体チップＣＰ１０１ａにおいて、パワーＭＯＳＦＥＴＱ１の過剰な発熱による温度上昇をダイオードＤＤ１によって検知することができ、また、半導体チップＣＰ１０１ｂにおいて、パワーＭＯＳＦＥＴＱ２の過剰な発熱による温度上昇をダイオードＤＤ２によって検知することができる。

上記第１の比較例のように、パワーＭＯＳＦＥＴＱ１，Ｑ２を２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂで構成する場合には、半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂとに同じ構成の半導体チップを使用することが望ましい。なぜなら、この場合には、半導体ウエハを用いて同じ構成の複数の半導体チップを製造してから、この複数の半導体チップから任意の２つの半導体チップを選択して、一方を半導体チップＣＰ１０１ａとし、他方を半導体チップＣＰ１０１ｂとすることができるため、半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂとで半導体チップを作り分ける必要が無くなり、半導体チップの製造コストを低減できるからである。このため、図１９に示されるように、半導体チップＣＰ１０１ａにおけるダイオードＤＤ１の配置位置と、半導体チップＣＰ１０１ｂにおけるダイオードＤＤ２の配置位置とは同じとなる。図１９の場合には、半導体チップＣＰ１０１ａの左下の角部近傍にダイオードＤＤ１が配置され、同様に、半導体チップＣＰ１０１ｂの左下の角部近傍にダイオードＤＤ２が配置されている。図２１は、図１９の第１の比較例の半導体チップＣＰ１０１ａ，ＣＰ１０１ｂにおけるダイオードＤＤ１，ＤＤ２の配置位置を変更したものである。上述のように、半導体チップＣＰ１０１ａと半導体チップＣＰ１０１ｂとは同じ構成の半導体チップであるため、図２１の場合は、半導体チップＣＰ１０１ａの右下の角部近傍にダイオードＤＤ１が配置され、同様に、半導体チップＣＰ１０１ｂの右下の角部近傍にダイオードＤＤ２が配置されている。

一方、パワーＭＯＳＦＥＴＱ１，Ｑ２を１つの半導体チップＣＰ２０１に内蔵させる場合には、図１９に示される第１の比較例の２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂを連結して（つなげて）１つの半導体チップＣＰ２０１とすることが考えられる。図２０に示される第２の比較例の半導体チップＣＰ２０１は、図１９に示される第１の比較例の２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂを連結して（つなげて）１つの半導体チップにしたものに対応している。

このため、図２０に示される第２の比較例の半導体チップＣＰ２０１は、半導体チップＣＰ１０１ａに対応する第１ＭＯＳＦＥＴ領域ＲＧ２０１と半導体チップＣＰ１０１ｂに対応する第２ＭＯＳＦＥＴ領域ＲＧ２０２とを有している。このため、第２の比較例の半導体チップＣＰ２０１においては、第１ＭＯＳＦＥＴ領域ＲＧ２０１に、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴとダイオードＤＤ１とが形成され、第２ＭＯＳＦＥＴ領域ＲＧ２０２に、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴとダイオードＤＤ２とが形成された状態となっている。なお、第１ＭＯＳＦＥＴ領域ＲＧ２０１は、本実施の形態における第１ＭＯＳＦＥＴ領域ＲＧ１に相当するものであり、第２ＭＯＳＦＥＴ領域ＲＧ２０２は、本実施の形態における第２ＭＯＳＦＥＴ領域ＲＧ２に相当するものであるが、ダイオードＤＤ１，ＤＤ２およびパッド電極ＰＤの配置位置が、第２の比較例と本実施の形態とでは相違しており、これについては、後で詳述する。

図１９の第１の比較例の各半導体チップＣＰ１０１ａ，ＣＰ１０１ｂでは、左下の角部近傍にダイオードＤＤ１，ＤＤ２がそれぞれ配置されていたのに対応して、図２０の第２の比較例の半導体チップＣＰ２０１においては、第１ＭＯＳＦＥＴ領域ＲＧ２０１の左下の角部近傍にダイオードＤＤ１が配置され、第２ＭＯＳＦＥＴ領域ＲＧ２０２の左下の角部近傍にダイオードＤＤ２が配置されている。しかしながら、図２０に示される第２の比較例の半導体チップＣＰ２０１では、次のような課題が発生してしまう。

図２０に示される第２の比較例の半導体チップＣＰ２０１においては、パワーＭＯＳＦＥＴＱ２が過剰に発熱した場合には、主として第２ＭＯＳＦＥＴ領域ＲＧ２０２の温度が上昇するが、これは第２ＭＯＳＦＥＴ領域ＲＧ２０２の左下に配置されたダイオードＤＤ２で検知できるため、制御回路（上記制御回路ＤＲに対応する回路）がパワーＭＯＳＦＥＴＱ２を速やかにオフすることができる。この際、第１ＭＯＳＦＥＴ領域ＲＧ２０１の左下に配置されたダイオードＤＤ１は、パワーＭＯＳＦＥＴＱ２から離れているため、パワーＭＯＳＦＥＴＱ２の過剰な温度上昇を検知せず、パワーＭＯＳＦＥＴＱ１はオフされない。

一方、図２０に示される第２の比較例の半導体チップＣＰ２０１においては、パワーＭＯＳＦＥＴＱ１が過剰に発熱した場合には、主として第１ＭＯＳＦＥＴ領域ＲＧ２０１の温度が上昇するが、これは第１ＭＯＳＦＥＴ領域ＲＧ２０１の左下に配置されたダイオードＤＤ１で検知できるため、制御回路がパワーＭＯＳＦＥＴＱ１を速やかにオフすることができる。この際、第２ＭＯＳＦＥＴ領域ＲＧ２０２の左下に配置されたダイオードＤＤ２は、パワーＭＯＳＦＥＴＱ１にも近いため、パワーＭＯＳＦＥＴＱ１の過剰な温度上昇を、ダイオードＤＤ１だけでなくダイオードＤＤ２までもが検知してしまい、ダイオードＤＤ２による検知に従って制御回路がパワーＭＯＳＦＥＴＱ２をオフしてしまう虞がある。これは、ダイオードＤＤ２の誤作動（誤検知）である。

また、図２２に示される第２の比較例の半導体チップＣＰ２０１は、図２１に示される第１の比較例の２つの半導体チップＣＰ１０１ａ，ＣＰ１０１ｂを連結して（つなげて）１つの半導体チップにしたものに対応している。図２１の第１の比較例の各半導体チップＣＰ１０１ａ，ＣＰ１０１ｂでは、右下の角部近傍にダイオードＤＤ１，ＤＤ２がそれぞれ配置されていたのに対応して、図２２の第２の比較例の半導体チップＣＰ２０１においては、第１ＭＯＳＦＥＴ領域ＲＧ２０１の右下の角部近傍にダイオードＤＤ１が配置され、第２ＭＯＳＦＥＴ領域ＲＧ２０２の右下の角部近傍にダイオードＤＤ２が配置されている。

図２２に示される第２の比較例の半導体チップＣＰ２０１においては、パワーＭＯＳＦＥＴＱ１が過剰に発熱した場合には、これを第１ＭＯＳＦＥＴ領域ＲＧ２０１の右下に配置されたダイオードＤＤ１で検知して、制御回路がパワーＭＯＳＦＥＴＱ１を速やかにオフすることができる。この際、第２ＭＯＳＦＥＴ領域ＲＧ２０２の右下に配置されたダイオードＤＤ２は、パワーＭＯＳＦＥＴＱ１から離れているため、パワーＭＯＳＦＥＴＱ１の過剰な温度上昇を検知せず、パワーＭＯＳＦＥＴＱ２はオフされない。

一方、図２２に示される第２の比較例の半導体チップＣＰ２０１においては、パワーＭＯＳＦＥＴＱ２が過剰に発熱した場合には、これを第２ＭＯＳＦＥＴ領域ＲＧ２０２の右下に配置されたダイオードＤＤ２で検知して、制御回路がパワーＭＯＳＦＥＴＱ２を速やかにオフすることができる。この際、第１ＭＯＳＦＥＴ領域ＲＧ２０１の右下に配置されたダイオードＤＤ１は、パワーＭＯＳＦＥＴＱ２にも近いため、パワーＭＯＳＦＥＴＱ２の過剰な温度上昇を、ダイオードＤＤ２だけでなくダイオードＤＤ１までもが検知してしまい、ダイオードＤＤ１による検知に従って制御回路がパワーＭＯＳＦＥＴＱ１をオフしてしまう虞がある。これは、ダイオードＤＤ１の誤作動（誤検知）である。

本来、パワーＭＯＳＦＥＴＱ１とパワーＭＯＳＦＥＴＱ２とはそれぞれ独立に制御されるべきものであり、パワーＭＯＳＦＥＴＱ１が過剰に温度上昇したときには、パワーＭＯＳＦＥＴＱ１をオフする必要があるが、パワーＭＯＳＦＥＴＱ２はオフされる必要がなく、また、パワーＭＯＳＦＥＴＱ２が過剰に温度上昇したときには、パワーＭＯＳＦＥＴＱ２をオフする必要があるが、パワーＭＯＳＦＥＴＱ１はオフされる必要がない。すなわち、ダイオードＤＤ１は、パワーＭＯＳＦＥＴＱ１の過剰な温度上昇（発熱）を敏感に検知できるが、パワーＭＯＳＦＥＴＱ２の温度上昇（発熱）には鈍感であり、一方、ダイオードＤＤ２は、パワーＭＯＳＦＥＴＱ２の過剰な温度上昇（発熱）を敏感に検知できるが、パワーＭＯＳＦＥＴＱ１の温度上昇（発熱）には鈍感であることが要求される。このため、パワーＭＯＳＦＥＴＱ１，Ｑ２を形成した半導体チップにおいて、ダイオードＤＤ１，ＤＤ２の誤作動を防止することは極めて重要であり、そのためには、ダイオードＤＤ１，ＤＤ２の配置位置を工夫することが重要であることを、本発明者は見出した。

図２３〜図２５は、本実施の形態の半導体チップＣＰ１におけるダイオードＤＤ１，ＤＤ２の配置位置を示す平面図であり、上記図１２および図１３や図１９〜図２２に相当するものである。なお、図２３〜図２５は、平面図であるが、理解を簡単にするために、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２と、ダイオードＤＤ１，ＤＤ２が形成されている領域とにハッチングを付して示してある。但し、図２３〜図２５では、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤについては、図示を省略している。また、図２３〜図２５において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ１を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ２を付した点線で囲んで模式的に示してある。

本実施の形態では、１つの半導体チップＣＰ１にパワーＭＯＳＦＥＴＱ１，Ｑ２が形成されている。そして、この半導体チップＣＰ１において、上記図１２および図１３や図２３〜図２５にも示されるように、パワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴ）が形成された第１ＭＯＳＦＥＴ領域ＲＧ１にダイオードＤＤ１も形成（配置）され、パワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴ）が形成された第２ＭＯＳＦＥＴ領域ＲＧ２にダイオードＤＤ２も形成（配置）されている。そして、第１ＭＯＳＦＥＴ領域ＲＧ１に配置されたダイオードＤＤ１が、パワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴ）からはできるだけ離れて位置し、かつ、第２ＭＯＳＦＥＴ領域ＲＧ２に配置されたダイオードＤＤ２が、パワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴ）からはできるだけ離れて位置するように、ダイオードＤＤ１，ＤＤ２の位置が設計されている。すなわち、次のような観点で、ダイオードＤＤ１，ＤＤ２の位置が設計されている。

本実施の形態では、まず、第１の要件として、半導体チップＣＰ１の主面（の第１ＭＯＳＦＥＴ領域ＲＧ１）において、ダイオードＤＤ１は、第２ＭＯＳＦＥＴ領域ＲＧ２（より特定的には第２ＭＯＳＦＥＴ領域ＲＧ２に形成されているパワーＭＯＳＦＥＴＱ２）よりも半導体チップＣＰ１の辺ＳＤ１に近くなるように配置する。そして、半導体チップＣＰ１の主面（の第２ＭＯＳＦＥＴ領域ＲＧ２）において、ダイオードＤＤ２は、第１ＭＯＳＦＥＴ領域ＲＧ１（より特定的には第１ＭＯＳＦＥＴ領域ＲＧ１に形成されているパワーＭＯＳＦＥＴＱ１）よりも半導体チップＣＰ１の辺ＳＤ２に近くなるように配置する。

上記第１の要件を別の観点から言うと、半導体チップＣＰ１において、ダイオードＤＤ１（が形成されている領域）からパワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域）までの距離よりも、ダイオードＤＤ１（が形成されている領域）から辺ＳＤ１までの距離の方が小さく（短く）なるようにする。そして、半導体チップＣＰ１において、ダイオードＤＤ２（が形成されている領域）からパワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域）までの距離よりも、ダイオードＤＤ２（が形成されている領域）から辺ＳＤ２までの距離の方が小さく（短く）なるようにする。

上記第１の要件を更に別の観点から言うと、ダイオードＤＤ１は、第１ＭＯＳＦＥＴ領域ＲＧ１の中心線ＣＬ１よりも辺ＳＤ１側に位置し、かつ、ダイオードＤＤ２は、第２ＭＯＳＦＥＴ領域ＲＧ２の中心線ＣＬ２よりも辺ＳＤ２側に位置している。すなわち、ダイオードＤＤ１は、半導体チップＣＰ１の主面において、辺ＳＤ１と第１ＭＯＳＦＥＴ領域ＲＧ１の中心線ＣＬ１との間に位置し、ダイオードＤＤ２は、半導体チップＣＰ１の主面において、辺ＳＤ２と第２ＭＯＳＦＥＴ領域ＲＧ２の中心線ＣＬ２との間に位置している。この中心線ＣＬ１，ＣＬ２は仮想線であり、図２３〜図２５において一点鎖線で示されている。中心線ＣＬ１は、辺ＳＤ１に平行であり、中心線ＣＬ２は、辺ＳＤ２に平行である。中心線ＣＬ１は、辺ＳＤ１と中心線ＣＬとの間で第１ＭＯＳＦＥＴ領域ＲＧ１を二等分する線でもあり、また、中心線ＣＬ２は、辺ＳＤ２と中心線ＣＬとの間で第２ＭＯＳＦＥＴ領域ＲＧ２を二等分する線でもある。

図２３〜図２５のいずれの場合も、この第１の要件を満たしている。

ここで、半導体チップＣＰ１の辺ＳＤ１と辺ＳＤ２とは、半導体チップＣＰ１の主面において互いに対向する辺であり、好ましくは辺ＳＤ１と辺ＳＤ２とは互いに平行である。半導体チップＣＰ１の主面において、辺ＳＤ１と辺ＳＤ２との間（より特定的には辺ＳＤ１と辺ＳＤ２とのほぼ中央）に第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２との境界（この境界は中心線ＣＬにほぼ一致している）が位置しており、辺ＳＤ１側に第１ＭＯＳＦＥＴ領域ＲＧ１が位置し、辺ＳＤ２側に第２ＭＯＳＦＥＴ領域ＲＧ２が位置している。従って、辺ＳＤ１は第１ＭＯＳＦＥＴ領域ＲＧ１の端部を形成し、辺ＳＤ２は第２ＭＯＳＦＥＴ領域ＲＧ２の端部を形成している。このため、パワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴ）は、半導体チップＣＰ１の主面において辺ＳＤ２よりも辺ＳＤ１に近くなるように配置され、パワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴ）は、半導体チップＣＰ１の主面において辺ＳＤ１よりも辺ＳＤ２に近くなるように配置されている。つまり、半導体チップＣＰ１の主面において、パワーＭＯＳＦＥＴＱ１と辺ＳＤ２との間にパワーＭＯＳＦＥＴＱ２が配置され、パワーＭＯＳＦＥＴＱ２と辺ＳＤ１との間にパワーＭＯＳＦＥＴＱ１が配置されている。

上記第２の比較例の半導体チップＣＰ２０１のように、全く同じ構成の２つの半導体チップ（ＣＰ１０１ａ，ＣＰ１０１ｂ）を連結して（つなげて）１つの半導体チップにした場合には、上記第１の要件を満たすことはできない。これは、上記図２０のように、ダイオードＤＤ１をパワーＭＯＳＦＥＴＱ２よりも半導体チップＣＰ２０１の辺ＳＤ２０１に近くなるように配置した場合には、ダイオードＤＤ２は半導体チップＣＰ２０１の辺ＳＤ２０２よりもパワーＭＯＳＦＥＴＱ１に近くなるように配置されてしまうためである。また、上記図２２のように、ダイオードＤＤ２をパワーＭＯＳＦＥＴＱ１よりも半導体チップＣＰ２０１の辺ＳＤ２０２に近くなるように配置した場合には、ダイオードＤＤ１は半導体チップＣＰ２０１の辺ＳＤ２０１よりもパワーＭＯＳＦＥＴＱ２に近くなるように配置されてしまうためである。本実施の形態とは異なり、上記図２０の半導体チップＣＰ２０１のようにダイオードＤＤ２がパワーＭＯＳＦＥＴＱ１に近い場合や、上記図２２の半導体チップＣＰ２０１のようにダイオードＤＤ１がパワーＭＯＳＦＥＴＱ２に近い場合には、上述したように、ダイオードＤＤ１またはダイオードＤＤ２のいずれかが誤動作してしまう可能性がある。

それに対して、本実施の形態では、上記第１の要件を満たすことで、すなわち、半導体チップＣＰ１の第１ＭＯＳＦＥＴ領域ＲＧ１において、ダイオードＤＤ１を、パワーＭＯＳＦＥＴＱ２よりも半導体チップＣＰ１の辺ＳＤ１に近くなるように配置したことで、ダイオードＤＤ１とパワーＭＯＳＦＥＴＱ２との間の距離（間隔）が大きくなる。このため、パワーＭＯＳＦＥＴＱ２の発熱による影響をダイオードＤＤ１が受けにくくなるので、パワーＭＯＳＦＥＴＱ２による発熱によって、ダイオードＤＤ１が誤動作してしまうのを抑制または防止することができる。また、本実施の形態では、上記第１の要件を満たすことで、すなわち、半導体チップＣＰ１の第２ＭＯＳＦＥＴ領域ＲＧ２において、ダイオードＤＤ２を、パワーＭＯＳＦＥＴＱ１よりも半導体チップＣＰ１の辺ＳＤ２に近くなるように配置したことで、ダイオードＤＤ２とパワーＭＯＳＦＥＴＱ１との間の距離（間隔）が大きくなる。このため、パワーＭＯＳＦＥＴＱ１の発熱による影響をダイオードＤＤ２が受けにくくなるので、パワーＭＯＳＦＥＴＱ１による発熱によってダイオードＤＤ２が誤動作してしまうのを抑制または防止することができる。これにより、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。

図２３〜図２５は、いずれも上記第１の要件を満たしているため、半導体チップＣＰ１において、ダイオードＤＤ１とパワーＭＯＳＦＥＴＱ２との間の距離（間隔）と、ダイオードＤＤ２とパワーＭＯＳＦＥＴＱ１との間の距離（間隔）との両方を大きくすることができるので、ダイオードＤＤ１，ＤＤ２の誤動作を抑制または防止することができる。

また、ダイオードＤＤ１，ＤＤ２の誤動作をできるだけ防止できるようにするためには、上記第１の要件を満たした上で、半導体チップＣＰ１において、ダイオードＤＤ１と第２ＭＯＳＦＥＴ領域ＲＧ２（パワーＭＯＳＦＥＴＱ２）との間の距離をできるだけ大きくし、また、ダイオードＤＤ２と第１ＭＯＳＦＥＴ領域ＲＧ１（パワーＭＯＳＦＥＴＱ１）との間の距離をできるだけ大きくすることが望ましい。半導体チップＣＰ１において、ダイオードＤＤ１と第２ＭＯＳＦＥＴ領域ＲＧ２（パワーＭＯＳＦＥＴＱ２）との間の距離は、ダイオードＤＤ１を辺ＳＤ１に沿って配置したときに、ほぼ最大とすることができ、また、ダイオードＤＤ２と第１ＭＯＳＦＥＴ領域ＲＧ１（パワーＭＯＳＦＥＴＱ１）との間の距離は、ダイオードＤＤ２を辺ＳＤ２に沿って配置したときに、ほぼ最大とすることができる。このため、本実施の形態では、図２５に示されるように、ダイオードＤＤ１は、好ましくは、半導体チップＣＰ１の主面において辺ＳＤ１に沿って配置し、ダイオードＤＤ２は、好ましくは、半導体チップＣＰ１の主面において辺ＳＤ２に沿って配置する。これにより、半導体チップＣＰ１において、ダイオードＤＤ１と第２ＭＯＳＦＥＴ領域ＲＧ２（パワーＭＯＳＦＥＴＱ２）との間の距離と、ダイオードＤＤ２と第１ＭＯＳＦＥＴ領域ＲＧ１（パワーＭＯＳＦＥＴＱ１）との間の距離とを、最大限大きくすることができるため、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を高めることができる。

すなわち、図２３〜図２５は、いずれも上記第１の要件を満たしているため、ダイオードＤＤ１，ＤＤ２の誤動作を抑制または防止する効果を得ることができるが、図２５の場合（ダイオードＤＤ１を辺ＳＤ１に沿って配置し、かつダイオードＤＤ２を辺ＳＤ２に沿って配置した場合）が、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を最も高くすることができる。これにより、半導体装置の性能を更に向上させることができる。また、半導体装置の信頼性を更に向上させることができる。

＜半導体チップにおけるパッド電極について＞
本実施の形態では、ダイオードＤＤ１，ＤＤ２の誤動作をできるだけ防止できるようにするために、ダイオードＤＤ１，ＤＤ２の配置位置だけでなく、パッド電極ＰＤの配置位置についても工夫している。

図２６〜図２８は、本実施の形態の半導体チップＣＰ１におけるダイオードＤＤ１，ＤＤ２およびパッド電極ＰＤの配置位置を示す平面図である。上記図２３〜図２５では、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤの図示を省略していたが、図２６〜図２８では、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を含む全てのパッド電極ＰＤを図示している。なお、図２６は、上記図２３において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤを追加記載したものに対応し、図２７は、上記図２４において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤを追加記載したものに対応し、図２８は、上記図２５において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤを追加記載したものに対応する。図２６〜図２８は、平面図であるが、理解を簡単にするために、パッド電極ＰＤと、ダイオードＤＤ１，ＤＤ２が形成されている領域とにハッチングを付して示してある。また、図２６〜図２８において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ１を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ２を付した点線で囲んで模式的に示してある。

本実施の形態では、第２の要件として、半導体チップＣＰ１の主面において、ダイオードＤＤ１とダイオードＤＤ２との間に、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤのうちの少なくとも１つを配置している。

図２６〜図２８のいずれの場合も、この第２の要件を満たしている。すなわち、半導体チップＣＰ１が有するパッド電極ＰＤでかつパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ（図２６〜図２８の場合は１２個のパッド電極ＰＤ）のうち、図２６の場合は８個のパッド電極ＰＤをダイオードＤＤ１，ＤＤ２間に配置し、図２７の場合は１０個のパッド電極ＰＤをダイオードＤＤ１，ＤＤ２間に配置し、図２８の場合は１２個全部のパッド電極ＰＤをダイオードＤＤ１，ＤＤ２間に配置している。

ソース用のパッド電極ＰＤＳ１，ＰＤＳ２は、パッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤよりも大面積である。半導体チップＣＰ１において、ソース用のパッド電極ＰＤＳ１は、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴの直上に形成され、パワーＭＯＳＦＥＴＱ１がオンするとソース用のパッド電極ＰＤＳ１には大電流が流れる構成となっている。また、半導体チップＣＰ１において、ソース用のパッド電極ＰＤＳ２は、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴの直上に形成されており、パワーＭＯＳＦＥＴＱ２がオンするとソース用のパッド電極ＰＤＳ２には大電流が流れる構成となっている。このため、パッド電極ＰＤＳ１，ＰＤＳ２は、パワーＭＯＳＦＥＴＱ１，Ｑ２とともに発熱源となり得る。ソース用のパッド電極ＰＤＳ１，ＰＤＳ２には、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤに比べて、大電流が流れることから、上記ボンディングワイヤＢＷではなく上記金属板ＭＰＬ１，ＭＰＬ２が接続されている。

一方、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤは、フィールド絶縁膜（素子分離領域）２の直上に形成されている。また、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤは、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２に比べて流れる電流が小さいことから、発熱源とはならず、また、上記ボンディングワイヤＢＷが接続されている。

上記第１の要件を満たすことで、ダイオードＤＤ１とパワーＭＯＳＦＥＴＱ２との間の距離（間隔）と、ダイオードＤＤ２とパワーＭＯＳＦＥＴＱ１との間の距離（間隔）とを大きくしたとしても、パワーＭＯＳＦＥＴＱ２が過剰に発熱すると、その熱はいずれはダイオードＤＤ１まで伝わり、また、パワーＭＯＳＦＥＴＱ１が過剰に発熱すると、その熱はいずれはダイオードＤＤ２まで伝わる。ダイオードＤＤ１，ＤＤ２の誤動作をできるだけ防止するためには、パワーＭＯＳＦＥＴＱ２の発熱がダイオードＤＤ１まで伝わりにくく、かつ、パワーＭＯＳＦＥＴＱ１の発熱がダイオードＤＤ２まで伝わりにくくすることが有効である。

このため、上記第２の要件のように、半導体チップＣＰ１の主面において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤのうちの少なくとも１つを、ダイオードＤＤ１とダイオードＤＤ２との間に配置することで、パワーＭＯＳＦＥＴＱ２の発熱がダイオードＤＤ１まで伝わりにくく、かつ、パワーＭＯＳＦＥＴＱ１の発熱がダイオードＤＤ２まで伝わりにくくすることができる。これは、ダイオードＤＤ１とダイオードＤＤ２との間に配置されたパッド電極ＰＤから、そこに接続された接続部材（ここでは上記ボンディングワイヤＢＷ）を介して、半導体チップＣＰ１の外部に放熱されるという放熱経路が形成されるためである。

すなわち、パッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）をダイオードＤＤ１とダイオードＤＤ２との間に配置することで、パワーＭＯＳＦＥＴＱ２が過剰に発熱したときに、その熱がダイオードＤＤ１に伝わるまでに、その途中にあるパッド電極ＰＤ（ダイオードＤＤ１，ＤＤ２間に位置するパッド電極ＰＤ）から、ボンディングワイヤＢＷを介して半導体チップＣＰ１の外部に放熱することができる。このため、パワーＭＯＳＦＥＴＱ２の発熱によるダイオードＤＤ１の温度上昇を抑制することができ、ダイオードＤＤ１の誤動作を抑制または防止できる。また、パッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）をダイオードＤＤ１とダイオードＤＤ２との間に配置することで、パワーＭＯＳＦＥＴＱ１が過剰に発熱したときに、その熱がダイオードＤＤ２に伝わるまでに、その途中にあるパッド電極ＰＤ（ダイオードＤＤ１とダイオードＤＤ２との間に位置するパッド電極ＰＤ）から、ボンディングワイヤＢＷを介して半導体チップＣＰ１の外部に放熱することができる。このため、パワーＭＯＳＦＥＴＱ１の発熱によるダイオードＤＤ２の温度上昇を抑制することができ、ダイオードＤＤ２の誤動作を抑制または防止できる。

また、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤの下にはフィールド絶縁膜（素子分離領域）２が配置されている。このフィールド絶縁膜（素子分離領域）２も、パワーＭＯＳＦＥＴＱ２が過剰に発熱したときのパワーＭＯＳＦＥＴＱ２からダイオードＤＤ１への伝熱と、パワーＭＯＳＦＥＴＱ１が過剰に発熱したときのパワーＭＯＳＦＥＴＱ１からダイオードＤＤ２への伝熱とを抑制するのに寄与する。このため、パッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）をダイオードＤＤ１，ＤＤ２間に配置することにより、そのパッド電極ＰＤの下にフィールド絶縁膜２が延在することで、パワーＭＯＳＦＥＴＱ２の発熱によるダイオードＤＤ１の温度上昇と、パワーＭＯＳＦＥＴＱ１の発熱によるダイオードＤＤ２の温度上昇とを抑制することができ、ダイオードＤＤ１，ＤＤ２の誤動作を抑制または防止できる。

このように、ダイオードＤＤ１とダイオードＤＤ２との間に位置するパッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）は、パワーＭＯＳＦＥＴＱ２からダイオードＤＤ１への熱伝導や、パワーＭＯＳＦＥＴＱ１からダイオードＤＤ２への熱伝導を阻害するように作用することができる。このため、本実施の形態では、上記第２の要件のように、半導体チップＣＰ１の主面において、ダイオードＤＤ１とダイオードＤＤ２との間に、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤのうちの少なくとも１つを配置することで、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を高めることができる。これにより、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。

また、ダイオードＤＤ１，ＤＤ２の誤動作をできるだけ防止できるようにするためには、上記第２の要件を満たすだけでなく、更に次のようにパッド電極ＰＤの配置位置を設定することが好ましい。すなわち、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く全てのパッド電極ＰＤについて、半導体チップＣＰ１の主面において、ダイオードＤＤ１とダイオードＤＤ２との間に配置することが好ましい。ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤは、上述のように、半導体チップＣＰ１における熱伝導を阻害可能である。このため、発熱源となり得るソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ（すなわち熱伝導を阻害可能なパッド電極）を全て、ダイオードＤＤ１とダイオードＤＤ２との間に配置することで、パワーＭＯＳＦＥＴＱ２の発熱によるダイオードＤＤ１の温度上昇と、パワーＭＯＳＦＥＴＱ１の発熱によるダイオードＤＤ２の温度上昇とを、的確に抑制または防止することができる。このため、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を高めることができる。これにより、半導体装置の性能を更に向上させることができる。また、半導体装置の信頼性を更に向上させることができる。

図２６〜図２８は、いずれも、パッド電極ＰＤの配置が上記第２の要件を満たしているため、ダイオードＤＤ１，ＤＤ２の誤動作を抑制または防止する効果を得ることができるが、図２８の場合（ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤをダイオードＤＤ１，ＤＤ２間に配置した場合）が、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を最も高くすることができる。

また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く全てのパッド電極ＰＤを、半導体チップＣＰ１の主面において、ダイオードＤＤ１とダイオードＤＤ２との間に、半導体チップＣＰ１の辺ＳＤ３に沿って配置することが、より好ましい。ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤには、上述のようにボンディングワイヤＢＷの一端が接続され、このボンディングワイヤＢＷの他端は、半導体チップＣＰ２のパッド電極ＰＤ２に接続される。ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤを半導体チップＣＰ１の辺ＳＤ３に沿って配置することで、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤにボンディングワイヤＢＷを接続しやすくなり、また、半導体チップＣＰ１のパッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）と半導体チップＣＰ２のパッド電極ＰＤ２との間をボンディングワイヤＢＷによって接続しやすくなる。

また、図２８や、上記１２および図１３にも示されるように、ダイオードＤＤ１は、半導体チップＣＰ１の主面において辺ＳＤ１と辺ＳＤ３とで形成される角部近傍に配置され、ダイオードＤＤ２は、半導体チップＣＰ１の主面において辺ＳＤ２と辺ＳＤ３とで形成される角部近傍に配置されていることが好ましい。これにより、半導体チップＣＰ１において、パワーＭＯＳＦＥＴＱ１,Ｑ２（に対応する縦型のパワーＭＯＳＦＥＴ）が形成されている領域の面積を低減せずにダイオードＤＤ１，ＤＤ２を配置できるとともに、ダイオードＤＤ１とパワーＭＯＳＦＥＴＱ２との距離と、ダイオードＤＤ２とパワーＭＯＳＦＥＴＱ１との距離との両方を大きくすることができるので、ダイオードＤＤ１，ＤＤ２の誤動作防止効果を効率的に高めることができる。また、半導体チップＣＰ１の主面において、辺ＳＤ１と辺ＳＤ３とで形成される角部近傍にダイオードＤＤ１を配置し、辺ＳＤ２と辺ＳＤ３とで形成される角部近傍にダイオードＤＤ２を配置することで、ダイオードＤＤ１とダイオードＤＤ２との間に配置されたパッド電極ＰＤ（但しソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く）を、辺ＳＤ３に沿った位置に配置することができる。辺ＳＤ３に沿ってパッド電極ＰＤを配置することで得られる効果は、上述の通りである。

また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、パワーＭＯＳＦＥＴＱ１またはダイオードＤＤ１に電気的に接続されたパッド電極ＰＤ（上記パッド電極ＰＤＧ１，ＰＤＡ１，ＰＤＣ１，ＰＤＮ１，ＰＤＫ１を含む）は、半導体チップＣＰ１の主面において第１ＭＯＳＦＥＴ領域ＲＧ１に配置されている。また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、パワーＭＯＳＦＥＴＱ２またはダイオードＤＤ２に電気的に接続されたパッド電極ＰＤ（上記パッド電極ＰＤＧ２，ＰＤＡ２，ＰＤＣ２，ＰＤＮ２，ＰＤＫ２を含む）は、半導体チップＣＰ１の主面において第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。別の見方をすると、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、パワーＭＯＳＦＥＴＱ１またはダイオードＤＤ１に電気的に接続されたパッド電極ＰＤ（上記パッド電極ＰＤＧ１，ＰＤＡ１，ＰＤＣ１，ＰＤＮ１，ＰＤＫ１を含む）は、半導体チップＣＰ１の主面において辺ＳＤ２よりも辺ＳＤ１に近くなるように配置されている。また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、パワーＭＯＳＦＥＴＱ２またはダイオードＤＤ２に電気的に接続されたパッド電極ＰＤ（上記パッド電極ＰＤＧ２，ＰＤＡ２，ＰＤＣ２，ＰＤＮ２，ＰＤＫ２を含む）は、辺ＳＤ１よりも辺ＳＤ２に近くなるように配置されている。これにより、パワーＭＯＳＦＥＴＱ１，Ｑ２およびダイオードＤＤ１，ＤＤ２と複数のパッド電極ＰＤとの間を接続する配線（上記導電体膜２２で形成された配線）を短くすることできるため、この配線の引き回しが容易になるとともに、配線抵抗を低減できる。

また、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２は、半導体チップＣＰ１の主面において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く複数のパッド電極ＰＤと辺ＳＤ４との間に配置されている。別の見方をすると、半導体チップＣＰ１の主面において、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤを辺ＳＤ３側に（すなわち辺ＳＤ４よりも辺ＳＤ３に近くなるように）配置し、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を辺ＳＤ４側に（すなわち辺ＳＤ３よりも辺ＳＤ４に近くなるように）配置している。そして、ソース用のパッド電極ＰＤＳ１は、半導体チップＣＰ１の主面において、辺ＳＤ２よりも辺ＳＤ１に近くなるように配置され、ソース用のパッド電極ＰＤＳ２は、半導体チップＣＰ１の主面において、辺ＳＤ１よりも辺ＳＤ２に近くなるように配置されている。すなわち、ソース用のパッド電極ＰＤＳ２は、半導体チップＣＰ１の主面において、ソース用のパッド電極ＰＤＳ１と辺ＳＤ２との間に配置され、また、ソース用のパッド電極ＰＤＳ１は、半導体チップＣＰ１の主面において、ソース用のパッド電極ＰＤＳ２と辺ＳＤ１との間に配置されている。このようにすることにより、半導体チップＣＰ１が有する複数のパッド電極ＰＤ（ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を含む）を、半導体チップＣＰ１の主面に効率よく配置することができる。

また、半導体チップＣＰ１において、ソース用のパッド電極ＰＤＳ１は、パワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴ）の上部に形成（配置）され、ソース用のパッド電極ＰＤＳ２は、パワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴ）の上部に形成（配置）されている。これにより、ソース用のパッド電極ＰＤＳ１をパワーＭＯＳＦＥＴＱ１（に対応する縦型のパワーＭＯＳＦＥＴ）と最短経路で接続することができ、また、ソース用のパッド電極ＰＤＳ２をパワーＭＯＳＦＥＴＱ２（に対応する縦型のパワーＭＯＳＦＥＴ）と最短経路で接続することができる。このため、パワーＭＯＳＦＥＴＱ１，Ｑ２のオン抵抗を低減することができる。

また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２のそれぞれは、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除くパッド電極ＰＤのそれぞれよりも平面積が大きいことが好ましい。すなわち、ソース用の各パッド電極ＰＤＳ１，ＰＤＳ２の平面積は、それ以外の各パッド電極ＰＤの平面積よりも大きいことが好ましい。これにより、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤよりも大電流が流れるソース用のパッド電極ＰＤＳ１，ＰＤＳ２の面積を効率的に大きくすることができる。このため、電流損失を低減でき、またパワーＭＯＳＦＥＴＱ１，Ｑ２のオン抵抗を効率的に低減することができる。また、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２に上記金属板ＭＰＬ１，ＭＰＬ２を接続しやすくなる。

また、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ダイオードＤＤ１とダイオードＤＤ２との間に配置されたパッド電極ＰＤ（すなわちソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ）には、ボンディングワイヤＢＷがそれぞれ接続されている。一方、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２には、上記金属板ＭＰＬ１，ＭＰＬ２がそれぞれ接続されている。

図２９は、本実施の形態の半導体装置ＰＫＧにおける半導体チップＣＰ１と半導体チップＣＰ２の配置位置とボンディングワイヤＢＷによる接続関係を示す平面図である。図２９は、上記図７において、半導体チップＣＰ１，ＣＰ２と、半導体チップＣＰ１，ＣＰ２（のパッド電極ＰＤ，ＰＤ２）間を接続するボンディングワイヤＢＷのみを取り出して示したものにほぼ対応している。

本実施の形態の半導体装置ＰＫＧにおいては、半導体チップＣＰ１と半導体チップＣＰ２との間の接続をしやすくするために、図２９や上記図６および図７にも示されるように、半導体チップＣＰ１を制御するための半導体チップＣＰ２は、半導体チップＣＰ１の辺ＳＤ４よりも辺ＳＤ３に近くなるように配置されている。そして、半導体チップＣＰ１の主面において辺ＳＤ３に沿って配置された複数のパッド電極ＰＤ（すなわちパッド電極ＰＤＳ１，ＰＤＳ２以外のパッド電極ＰＤ）と、半導体チップＣＰ２の複数のパッド電極ＰＤ２とを、複数のボンディングワイヤＢＷを介して電気的に接続している。

この場合、図２９や上記図６および図７に示されるように、半導体チップＣＰ１の辺ＳＤ３に半導体チップＣＰ２の辺ＳＤ５が対向するように、半導体チップＣＰ１，ＣＰ２が配置されていることが、より好ましい。また、半導体チップＣＰ２の主面において辺ＳＤ５に沿って複数のパッド電極ＰＤ２（半導体チップＣＰ１のパッド電極ＰＤに電気的に接続されるべきパッド電極ＰＤ２）を配置（配列）させることが、より好ましい。このようにすることで、半導体チップＣＰ１におけるパッド電極ＰＤ（半導体チップＣＰ２のパッド電極ＰＤ２に電気的に接続されるべきパッド電極ＰＤ）と、半導体チップＣＰ２におけるパッド電極ＰＤ２（半導体チップＣＰ１のパッド電極ＰＤに電気的に接続されるべきパッド電極ＰＤ２）とを、ボンディングワイヤＢＷを介して容易かつ的確に接続することができる。

また、図２９や上記図６および図７に示されるように、半導体チップＣＰ２は、互いに対向する辺ＳＤ５と辺ＳＤ６とを有している。そして、半導体チップＣＰ２が有する複数のパッド電極ＰＤ２のうち、半導体チップＣＰ１のパッド電極ＰＤに電気的に接続されるべきパッド電極ＰＤ２を、半導体チップＣＰ２の主面において辺ＳＤ５に沿って配置し、リードＬＤ２に電気的に接続されるべきパッド電極ＰＤ２を、半導体チップＣＰ２の主面において辺ＳＤ６に沿って配置すれば、より好ましい。これにより、半導体チップＣＰ２（のパッド電極ＰＤ２）と半導体チップＣＰ１（のパッド電極ＰＤ）との間と、半導体チップＣＰ２（のパッド電極ＰＤ２）とリードＬＤ２との間とを、（ボンディングワイヤＢＷを介して）容易かつ的確に接続することができる。

本実施の形態の半導体装置ＰＫＧでは、上記負荷ＬＡ１が短絡するなどして半導体チップＣＰ１においてパワーＭＯＳＦＥＴＱ１が過剰に発熱した場合には、これをダイオードＤＤ１が検知することで、パワーＭＯＳＦＥＴＱ１を速やかにオフすることができ、パワーＭＯＳＦＥＴＱ１の過剰な発熱を速やかに停止することができる。この際、本実施の形態では、上述のようにダイオードＤＤ２の誤動作を防止できるため、パワーＭＯＳＦＥＴＱ２は、スイッチ素子として正常に使用することができる。また、上記負荷ＬＡ２が短絡するなどして半導体チップＣＰ１においてパワーＭＯＳＦＥＴＱ２が過剰に発熱した場合には、これをダイオードＤＤ２が検知することで、パワーＭＯＳＦＥＴＱ２を速やかにオフすることができ、パワーＭＯＳＦＥＴＱ２の過剰な発熱を速やかに停止することができる。この際、上述のようにダイオードＤＤ１の誤動作を防止できるため、パワーＭＯＳＦＥＴＱ１は、スイッチ素子として正常に使用することができる。このように、独立に制御されるパワーＭＯＳＦＥＴＱ１，Ｑ２において、オフすべきパワーＭＯＳＦＥＴのみをオフし、オフすべきでないパワーＭＯＳＦＥＴはオフされないようにすることができるため、独立に制御されるべきパワーＭＯＳＦＥＴＱ１，Ｑ２を、的確に制御できるようになる。

＜シミュレーション結果＞
図３０および図３１は、パワーＭＯＳＦＥＴＱ１，Ｑ２を形成した半導体チップにおける温度変化をシミュレーションした結果を示すグラフである。図３０には、本実施の形態の半導体チップＣＰ１に対応する半導体チップにおいて、パワーＭＯＳＦＥＴＱ２が過剰に発熱したときの、上記図２３示される位置Ｃ１に対応する位置での温度変化と上記図２３示される位置Ｃ２に対応する位置での温度変化とが示されている。図３１は、図３０における０〜０．１秒の間を拡大して示したグラフである。ここで、パワーＭＯＳＦＥＴＱ２の発熱の開始時点が図３０および図３１のグラフの横軸の始点（０秒）に対応し、パワーＭＯＳＦＥＴＱ２の発熱が開始した時点からの経過時間を図３０および図３１のグラフの横軸としている。また、図３０および図３１のグラフの縦軸は温度に対応し、上記図２３示される位置Ｃ１に対応する位置での温度と上記図２３示される位置Ｃ２に対応する位置での温度とが示されている。また、パワーＭＯＳＦＥＴＱ１，Ｑ２のうち、パワーＭＯＳＦＥＴＱ２が発熱しかつパワーＭＯＳＦＥＴＱ１は発熱しない状態でシミュレーションを行っている。パワーＭＯＳＦＥＴＱ２の発熱量は、パワーＭＯＳＦＥＴＱ２をオン状態にしたときにパワーＭＯＳＦＥＴＱ２に通常流れる電流よりも過剰な電流（例えば上記負荷ＬＡ２が短絡したときに流れ得る電流）がパワーＭＯＳＦＥＴＱ２に流れた場合を仮定している。

パワーＭＯＳＦＥＴＱ２が過剰に発熱した場合には、パワーＭＯＳＦＥＴＱ２が形成されている領域だけでなく、位置Ｃ１および位置Ｃ２においても温度が上昇する。この際、図３０および図３１のグラフに示されるように、パワーＭＯＳＦＥＴＱ２に近い位置Ｃ１では、温度が急速に上昇するが、パワーＭＯＳＦＥＴＱ２から離れている位置Ｃ２では、位置Ｃ１に比べて温度上昇が緩やかである。図３０および図３１の場合は、位置Ｃ１では、パワーＭＯＳＦＥＴＱ２の発熱が開始されてから約０．０２秒後にピーク温度の約１６０℃に達している。位置Ｃ１での温度が、約０．０２秒で約１６０℃に達してピークとなった後に下降に転じているが、これは、上記ダイオードＤＤ２でパワーＭＯＳＦＥＴＱ２の過剰な発熱を検知してパワーＭＯＳＦＥＴＱ２をオフ状態に切り換えたことを反映している。このため、図３０および図３１のグラフにおいて、パワーＭＯＳＦＥＴＱ２は、横軸の０秒〜約０．０２秒の間、発熱状態となっている。一方、位置Ｃ２では、位置Ｃ１に比べて温度上昇が緩やかであり、パワーＭＯＳＦＥＴＱ２の発熱が開始されてから約０．１秒後に約１１０℃に達してピーク温度となり、その後は温度が下降している。位置Ｃ１に比べて位置Ｃ２では、ピーク温度が低くかつピーク温度を示す時間が遅いのは、位置Ｃ１に比べて位置Ｃ２の方がパワーＭＯＳＦＥＴＱ２から離れているためである。

このため、上記図２２の第２の比較例の半導体チップＣＰ２０１のように、位置Ｃ１に相当する位置にダイオードＤＤ１を配置した場合には、パワーＭＯＳＦＥＴＱ２の過剰な発熱時にダイオードＤＤ１の温度が約１６０℃にまで達する可能性があるため、ダイオードＤＤ１が誤動作する可能性がある。それに対して、上記図２４および図２５（本実施の形態に対応）のように位置Ｃ２に相当する位置にダイオードＤＤ１を配置した場合には、パワーＭＯＳＦＥＴＱ２が過剰に発熱したときにも、ダイオードＤＤ１の温度は約１１０℃までしか上昇しないため、ダイオードＤＤ１の誤動作を的確に防止できる。

例えば、ダイオードＤＤ１の温度が１７０℃に達したときにパワーＭＯＳＦＥＴＱ１を強制的にオフし、ダイオードＤＤ２の温度が１７０℃に達したときにパワーＭＯＳＦＥＴＱ２を強制的にオフするように設定した場合を仮定する。この場合には、位置Ｃ１に相当する位置にダイオードＤＤ１を配置すると、ダイオードＤＤ１の誤動作が懸念されるが、位置Ｃ２に相当する位置にダイオードＤＤ１を配置することで、ダイオードＤＤ１の誤動作を防止できる。

このため、本実施の形態では、ダイオードＤＤ１，ＤＤ２の誤動作を防止できるとともに、パワーＭＯＳＦＥＴＱ１を強制的にオフするためのダイオードＤＤ１の検知温度と、パワーＭＯＳＦＥＴＱ２を強制的にオフするためのダイオードＤＤ２の検知温度とを低めに設定できるため、パワーＭＯＳＦＥＴＱ１に対するダイオードＤＤ１の感度とパワーＭＯＳＦＥＴＱ２に対するダイオードＤＤ２の感度とを向上させることができる。従って、パワーＭＯＳＦＥＴＱ１，Ｑ２およびダイオードＤＤ１，ＤＤ２を有する半導体チップＣＰ１を備えた半導体装置ＰＫＧの性能を向上させることができる。また、信頼性を向上させることができる。

（実施の形態２）
図３２は、本実施の形態の半導体チップＣＰ１の要部断面図であり、上記実施の形態１の上記図１８に対応するものである。上記図１８と同様、図３２においても、半導体チップＣＰ１において、第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２との境界を横切る断面図が示されている。

本実施の形態が、上記実施の形態１と相違しているのは、本実施の形態の半導体チップＣＰ１では、基板１に溝５ａが設けられ、この溝５ａに、ダミーのゲート絶縁膜６ａを介してダミーのゲート電極７ｂが埋め込まれていることである。

溝５ａは、パワーＭＯＳＦＥＴＱ１，Ｑ２用のトレンチゲート型ＭＩＳＦＥＴのトレンチゲートを構成する上記溝５と同工程で形成された溝である。このため、溝５ａと上記溝５とは、深さが同じである。

ダミーのゲート絶縁膜６ａは、パワーＭＯＳＦＥＴＱ１，Ｑ２用のトレンチゲート型ＭＩＳＦＥＴの上記ゲート絶縁膜６と同工程で形成された絶縁膜である。このため、ダミーのゲート絶縁膜６ａと上記ゲート絶縁膜６とは、同じ絶縁材料で形成されており、例えば、上記ゲート絶縁膜６が酸化シリコン膜の場合には、ダミーのゲート絶縁膜６ａも酸化シリコン膜で構成されている。また、ダミーのゲート絶縁膜６ａと上記ゲート絶縁膜６とは、同工程で形成されていることを反映して、ほぼ同じ厚みを有している。

ダミーのゲート電極７ｂは、パワーＭＯＳＦＥＴＱ１，Ｑ２用のトレンチゲート型ＭＩＳＦＥＴのトレンチゲートを構成する上記ゲート電極７と同工程で形成された導電体膜で形成されている。このため、ダミーのゲート電極７ｂと上記ゲート電極７とは、同じ材料で形成されており、例えば、上記ゲート電極７が多結晶シリコン膜の場合には、ダミーのゲート電極７ｂも多結晶シリコン膜で構成されている。但し、半導体チップＣＰ１の製造工程中に、上記ゲート電極７にイオン注入で不純物が導入された場合には、そのイオン注入の際にダミーのゲート電極７ｂにも前記不純物が導入される場合とダミーのゲート電極７ｂには前記不純物が導入されない場合とがあり得る。

ダミーのゲート電極７ｂおよびダミーのゲート絶縁膜６ａは、トレンチゲート型ＭＩＳＦＥＴを構成するゲート電極７およびゲート絶縁膜６と同工程で形成されているが、ダミーのゲート電極７ｂおよびダミーのゲート絶縁膜６ａは、トレンチゲート型ＭＩＳＦＥＴを構成していない。すなわち、ダミーのゲート電極７ｂは、ＭＩＳＦＥＴのゲート電極としては機能せず、また、ダミーのゲート絶縁膜６ａは、ＭＩＳＦＥＴのゲート絶縁膜としては機能しない。このため、ダミーのゲート電極７ｂおよびダミーのゲート絶縁膜６ａについては、「ダミー」と称している。ダミーのゲート電極７ｂは浮遊電位（フローティング電位）とされるため、半導体チップＣＰ１において、ダミーのゲート電極７ｂには、配線（半導体チップＣＰ１の内部配線、すなわち上記導電体膜２２で形成された配線）は接続されていない。従って、ダミーのゲート電極７ｂは、浮遊電位の導電体（導電体部、導電体膜）とみなすこともできる。また、溝５ａは、浮遊電位の導電体（すなわちダミーのゲート電極７ｂ）が埋め込まれた溝とみなすこともできる。

本実施の形態では、ダミーのゲート絶縁膜６ａを介してダミーのゲート電極７ｂが埋め込まれた溝５ａを基板１に設けているが、この溝５ａの形成位置を次のように工夫している。図３３は、本実施の形態の半導体チップＣＰ１のチップレイアウトを示す平面図であり、半導体チップＣＰ１における溝５ａの形成位置が太い黒線で示してある。図３３は、上記図１２において、溝５ａの形成位置を追加したものに対応しており、図３３のＢ２−Ｂ２線での断面図が上記図３２にほぼ対応する。

すなわち、本実施の形態では、図３２および図３３からも分かるように、半導体チップＣＰ１を構成する基板１の主面において、パワーＭＯＳＦＥＴＱ１用のトレンチゲート型ＭＩＳＦＥＴが形成された領域（図３３で符号Ｑ１を付された点線で囲まれた領域）と、パワーＭＯＳＦＥＴＱ２用のトレンチゲート型ＭＩＳＦＥＴが形成された領域（図３３で符号Ｑ２を付された点線で囲まれた領域）との間に、溝５ａを形成（配置）している。溝５ａは、ダイオードＤＤ１とダイオードＤＤ２との間（図３３の場合はダイオードＤＤ１とダイオードＤＤ２との中間）にまで延在しているため、ダイオードＤＤ１とダイオードＤＤ２との間に溝５ａが形成されていると言うこともできる。また、別の見方をすると、半導体チップＣＰ１を構成する基板１の主面において、第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２との境界に、溝５ａが形成（配置）されている。また、半導体チップＣＰ１にガードリングＧＲを設ける場合には、半導体チップＣＰ１を構成する基板１の主面において、パワーＭＯＳＦＥＴＱ１用のトレンチゲート型ＭＩＳＦＥＴが形成された領域と、パワーＭＯＳＦＥＴＱ２用のトレンチゲート型ＭＩＳＦＥＴが形成された領域との間にガードリングＧＲが形成されているため、このガードリングＧＲの下方に溝５ａが形成（配置）される。溝５ａに埋め込まれたダミーのゲート電極７ｂは、浮遊電位とされるため、ガードリングＧＲには電気的に接続されていない。

本実施の形態の他の構成は、上記実施の形態１と同様であるので、ここではその説明は省略する。

ダミーのゲート絶縁膜６ａを介してダミーのゲート電極７ｂが埋め込まれた溝５ａは、熱伝導を阻害するように作用することができる。すなわち、溝５ａが形成されている領域と溝５ａが形成されていない領域とを比べると、溝５ａが形成されていない領域の方が、基板１の平面方向（基板１の主面に平行な方向）の熱伝導がしやすくなる。このため、ダミーのゲート絶縁膜６ａを介してダミーのゲート電極７ｂが埋め込まれた溝５ａを上述の位置に設けたことで、パワーＭＯＳＦＥＴＱ１の発熱を、溝５ａが存在する分、第２ＭＯＳＦＥＴ領域ＲＧ２に伝わりにくくし、かつ、パワーＭＯＳＦＥＴＱ２の発熱を、溝５ａが存在する分、第１ＭＯＳＦＥＴ領域ＲＧ１に伝わりにくくすることができる。このように、溝５ａを設けたことで、第１ＭＯＳＦＥＴ領域ＲＧ１のパワーＭＯＳＦＥＴＱ１の発熱による影響を第２ＭＯＳＦＥＴ領域ＲＧ２のダイオードＤＤ２が、より受けにくくなり、また、第２ＭＯＳＦＥＴ領域ＲＧ２のパワーＭＯＳＦＥＴＱ２の発熱による影響を第１ＭＯＳＦＥＴ領域ＲＧ１のダイオードＤＤ１が、より受けにくくなるため、ダイオードＤＤ１，ＤＤ２の誤動作を、より的確に防止できるようになる。これにより、半導体装置の性能を、より的確に向上させることができる。また、半導体装置の信頼性を、より的確に向上させることができる。また、後述の実施の形態３に本実施の形態を適用することもできる。

（実施の形態３）
図３４は、本実施の形態の半導体チップＣＰ１のチップレイアウトを示す平面図（上面図）であり、上記図１２、図１３、図２６〜図２８などに対応するものである。なお、図３４は平面図であるが、理解を簡単にするために、パッド電極ＰＤと、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４が形成されている領域とにハッチングを付して示してある。また、図３４において、パワーＭＯＳＦＥＴＱ１に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ１を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ２に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ２を付した点線で囲んで模式的に示してある。また、図３４において、パワーＭＯＳＦＥＴＱ３に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ３を付した点線で囲んで模式的に示し、パワーＭＯＳＦＥＴＱ４に対応する縦型のパワーＭＯＳＦＥＴが形成されている領域を、符号Ｑ４を付した点線で囲んで模式的に示してある。

上記実施の形態１では、半導体チップＣＰ１は、２つのスイッチ素子としての２つのパワーＭＯＳＦＥＴＱ１，Ｑ２と、それらの発熱（温度）を検知するための２つのダイオードＤＤ１，ＤＤ２とを内蔵していた。それに対して、本実施の形態では、半導体チップＣＰ１は、スイッチ素子としてのｎ個（ここでｎは３以上の整数）のパワーＭＯＳＦＥＴ（図３４の場合は４つのパワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４）と、それらの発熱（温度）を検知するためのｎ個のダイオード（図３４の場合は４つのダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４）とを内蔵している。半導体チップＣＰ１の主面において、辺ＳＤ１から辺ＳＤ２の間に向かってｎ個のパワーＭＯＳＦＥＴが順に並んで配置されている。図３４の場合は、半導体チップＣＰ１の主面において、辺ＳＤ１と辺ＳＤ２との間に、辺ＳＤ１から辺ＳＤ２に向かって、パワーＭＯＳＦＥＴＱ１、パワーＭＯＳＦＥＴＱ３、パワーＭＯＳＦＥＴＱ４およびパワーＭＯＳＦＥＴＱ２が順に並んで配置されている。以下では、半導体チップＣＰ１に形成されたスイッチ素子としてのパワーＭＯＳＦＥＴの数ｎが４個である場合を例に挙げて説明するが、３以上であれば、４個に限定されない。

半導体チップＣＰ１に形成された各パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４は、互いに独立に制御されるスイッチ素子として機能し、上記半導体チップＣＰ２によって制御される。本実施の形態においても、各パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４の構成は、上記実施の形態１の各パワーＭＯＳＦＥＴＱ１，Ｑ２の構成とほぼ同様であり、各ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の構成は、上記実施の形態１の各ダイオードＤＤ１，ＤＤ２の構成とほぼ同様である。従って、半導体チップＣＰ１に内蔵されたパワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４のぞれぞれは、上記実施の形態１のパワーＭＯＳＦＥＴＱ１，Ｑ２と同様に、半導体チップＣＰ１に形成された縦型のパワーＭＯＳＦＥＴ、より特定的には、半導体チップＣＰ１に形成されたトレンチゲート型のＭＩＳＦＥＴにより形成されている。

パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４のドレインは、半導体チップＣＰ１の上記裏面電極ＢＥに電気的に接続されている。上記実施の形態１と同様に、図３４に示されるパッド電極ＰＤＳ１は、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、図３４に示されるパッド電極ＰＤＳ２は、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ２のソースに電気的に接続されたパッド電極（ボンディングパッド）である。また、図３４に示されるパッド電極ＰＤＳ３は、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ３のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、図３４に示されるパッド電極ＰＤＳ４は、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴＱ４のソースに電気的に接続されたパッド電極（ボンディングパッド）である。半導体チップＣＰ１が有する複数のパッド電極ＰＤは、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を含んでいるが、更に、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４の各ゲートに電気的に接続されたパッド電極、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の各アノードに電気的に接続されたパッド電極、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の各カソードに電気的に接続されたパッド電極などを含んでいる。図３４では、パッド電極ＰＤについて、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４以外は区別せずに同じ符号ＰＤを付してある。本実施の形態の半導体チップＣＰ１を上記実施の形態１と同様にパッケージ化して半導体装置ＰＫＧを構成する場合には、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２だけでなく、ソース用のＰＤＳ３，ＰＤＳ４にも上記金属板ＭＰＬ１，ＭＰＬ２と同様の金属板が接続される。

上記実施の形態１と同様に、本実施の形態においても、ダイオードＤＤ１は、パワーＭＯＳＦＥＴＱ１の発熱（温度）を検知するためのダイオードであり、パワーＭＯＳＦＥＴＱ１とともに第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、ダイオードＤＤ２は、パワーＭＯＳＦＥＴＱ２の発熱（温度）を検知するためのダイオードであり、パワーＭＯＳＦＥＴＱ２とともに第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ３は、パワーＭＯＳＦＥＴＱ３の発熱（温度）を検知するためのダイオードであり、パワーＭＯＳＦＥＴＱ３とともに第３ＭＯＳＦＥＴ領域ＲＧ３に配置され、ダイオードＤＤ４は、パワーＭＯＳＦＥＴＱ４の発熱（温度）を検知するためのダイオードであり、パワーＭＯＳＦＥＴＱ４とともに第４ＭＯＳＦＥＴ領域ＲＧ４に配置されている。

図３４に示されるように、本実施の形態の半導体チップＣＰ１は、平面的に見て、半導体チップＣＰ１を、半導体チップＣＰ１の対向する二辺ＳＤ１，ＳＤ２間でほぼ均等に４つの区画（領域）に分け（すなわち四等分し）、この４つの区画が、第１ＭＯＳＦＥＴ領域ＲＧ１、第２ＭＯＳＦＥＴ領域ＲＧ２、第３ＭＯＳＦＥＴ領域ＲＧ３および第４ＭＯＳＦＥＴ領域ＲＧ４となっている。半導体チップＣＰ１の主面において、辺ＳＤ１側から辺ＳＤ側に、第１ＭＯＳＦＥＴ領域ＲＧ１、第３ＭＯＳＦＥＴ領域ＲＧ３、第４ＭＯＳＦＥＴ領域ＲＧ４および第２ＭＯＳＦＥＴ領域ＲＧ２の順に並んでいる。図３４において、二点鎖線で示された線ＣＬ３，ＣＬ４，ＣＬ５は、辺ＳＤ１と辺ＳＤ２との間で半導体チップＣＰ１を四等分したときの仮想的な境界線（分割線）であり、辺ＳＤ１，ＳＤ２に平行である。第１ＭＯＳＦＥＴ領域ＲＧ１と第３ＭＯＳＦＥＴ領域ＲＧ３との境界は、線ＣＬ３にほぼ一致し、第３ＭＯＳＦＥＴ領域ＲＧ３と第４ＭＯＳＦＥＴ領域ＲＧ４との境界は、線ＣＬ４にほぼ一致し、第４ＭＯＳＦＥＴ領域ＲＧ４と第２ＭＯＳＦＥＴ領域ＲＧ２との境界は、線ＣＬ５にほぼ一致している。

本実施の形態の半導体チップＣＰ１における第１ＭＯＳＦＥＴ領域ＲＧ１および第２ＭＯＳＦＥＴ領域ＲＧ２の構成は、上記実施の形態１の半導体チップＣＰ１における第１ＭＯＳＦＥＴ領域ＲＧ１および第２ＭＯＳＦＥＴ領域ＲＧ２の構成とほぼ同様であるので、ここでは、本実施の形態の半導体チップＣＰ１における第３ＭＯＳＦＥＴ領域ＲＧ３および第４ＭＯＳＦＥＴ領域ＲＧ４の構成について主として説明する。

半導体チップＣＰ１の第３ＭＯＳＦＥＴ領域ＲＧ３には、パワーＭＯＳＦＥＴＱ３およびダイオードＤＤ３と、パワーＭＯＳＦＥＴＱ３またはダイオードＤＤ３に電気的に接続されたパッド電極ＰＤが配置されている。第３ＭＯＳＦＥＴ領域ＲＧ３に配置されたパッド電極ＰＤには、パワーＭＯＳＦＥＴＱ３のソースに電気的に接続されたパッド電極ＰＤＳ３と、パワーＭＯＳＦＥＴＱ３のゲートに電気的に接続されたパッド電極ＰＤと、ダイオードＤＤ３のアノードに電気的に接続されたパッド電極ＰＤと、ダイオードＤＤ３のカソードに電気的に接続されたパッド電極ＰＤとが含まれている。また、半導体チップＣＰ１の第４ＭＯＳＦＥＴ領域ＲＧ４には、パワーＭＯＳＦＥＴＱ４およびダイオードＤＤ４と、パワーＭＯＳＦＥＴＱ４またはダイオードＤＤ４に電気的に接続されたパッド電極ＰＤが配置されている。第４ＭＯＳＦＥＴ領域ＲＧ４に配置されたパッド電極ＰＤには、パワーＭＯＳＦＥＴＱ４のソースに電気的に接続されたパッド電極ＰＤＳ４と、パワーＭＯＳＦＥＴＱ４のゲートに電気的に接続されたパッド電極ＰＤと、ダイオードＤＤ４のアノードに電気的に接続されたパッド電極ＰＤと、ダイオードＤＤ４のカソードに電気的に接続されたパッド電極ＰＤとが含まれている。

ダイオードＤＤ３の誤動作を防止するためには、ダイオードＤＤ３は、パワーＭＯＳＦＥＴＱ３の発熱には敏感で、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ４の発熱には鈍感であることが望ましいため、パワーＭＯＳＦＥＴＱ３には近く、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ４からはできるだけ離れていることが好ましい。また、ダイオードＤＤ４の誤動作を防止するためには、ダイオードＤＤ４は、パワーＭＯＳＦＥＴＱ４の発熱には敏感で、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３の発熱には鈍感であることが望ましいため、パワーＭＯＳＦＥＴＱ４には近く、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３からはできるだけ離れていることが好ましい。

ダイオードＤＤ３が形成されている第３ＭＯＳＦＥＴ領域ＲＧ３は、パワーＭＯＳＦＥＴＱ１が形成された第１ＭＯＳＦＥＴ領域ＲＧ１とパワーＭＯＳＦＥＴＱ４が形成された第４ＭＯＳＦＥＴ領域ＲＧ４とで挟まれているため、ダイオードＤＤ３がパワーＭＯＳＦＥＴＱ１，Ｑ４のいずれかに近いと、パワーＭＯＳＦＥＴＱ１，Ｑ４のうちの近い方のパワーＭＯＳＦＥＴの発熱時にダイオードＤＤ３の誤動作が懸念される。

ダイオードＤＤ３の誤動作を防止するためには、パワーＭＯＳＦＥＴＱ３の発熱を検知するためのダイオードＤＤ３は、半導体チップＣＰ１の主面において、発熱を検知すべきパワーＭＯＳＦＥＴＱ３の両隣のパワーＭＯＳＦＥＴＱ１，Ｑ４からの距離がほぼ同じになるように配置する。すなわち、半導体チップＣＰ１の主面（第３ＭＯＳＦＥＴ領域ＲＧ３）において、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ１との間の距離（間隔）と、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ４との間の距離（間隔）とがほぼ同じになるように、ダイオードＤＤ１を配置する。つまり、半導体チップＣＰ１の主面において、第３ＭＯＳＦＥＴ領域ＲＧ３内でかつパワーＭＯＳＦＥＴＱ１，Ｑ４から等距離の位置にダイオードＤＤ３を配置する。これにより、ダイオードＤＤ３が、パワーＭＯＳＦＥＴＱ１にも、パワーＭＯＳＦＥＴＱ４にも近づいていないため、ダイオードＤＤ３の誤動作を抑制または防止することができる。

ダイオードＤＤ４についても、同様の観点から、ダイオードＤＤ４の誤動作を防止するためには、パワーＭＯＳＦＥＴＱ４の発熱を検知するためのダイオードＤＤ４は、半導体チップＣＰ１の主面において、発熱を検知すべきパワーＭＯＳＦＥＴＱ４の両隣のパワーＭＯＳＦＥＴＱ２，Ｑ３からの距離がほぼ同じになるように配置する。すなわち、半導体チップＣＰ１の主面（第４ＭＯＳＦＥＴ領域ＲＧ４）において、ダイオードＤＤ４とパワーＭＯＳＦＥＴＱ３との間の距離（間隔）と、ダイオードＤＤ４とパワーＭＯＳＦＥＴＱ２との間の距離（間隔）とがほぼ同じになるように、ダイオードＤＤ４を配置する。つまり、半導体チップＣＰ１の主面において、第４ＭＯＳＦＥＴ領域ＲＧ４内でかつパワーＭＯＳＦＥＴＱ２，Ｑ３から等距離の位置にダイオードＤＤ４を配置する。これにより、ダイオードＤＤ４が、パワーＭＯＳＦＥＴＱ３にも、パワーＭＯＳＦＥＴＱ２にも近づいていないため、ダイオードＤＤ４の誤動作を抑制または防止することができる。

半導体チップＣＰ１の主面において、ダイオードＤＤ３およびパワーＭＯＳＦＥＴＱ１間の距離と、ダイオードＤＤ３およびパワーＭＯＳＦＥＴＱ４間の距離とがほぼ同じになり、また、ダイオードＤＤ４およびパワーＭＯＳＦＥＴＱ３間の距離と、ダイオードＤＤ４およびパワーＭＯＳＦＥＴＱ２間の距離とがほぼ同じになるように、ダイオードＤＤ３，ＤＤ４を配置するためには、具体的には以下のようにすればよい。

すなわち、図３４に示されるように、ダイオードＤＤ３は、第３ＭＯＳＦＥＴ領域ＲＧ３において、辺ＳＤ３に沿った方向の中央付近に配置し、ダイオードＤＤ４は、第４ＭＯＳＦＥＴ領域ＲＧ４において、辺ＳＤ３に沿った方向の中央付近に配置する。これを別の見方で表現すると、ダイオードＤＤ３は、第３ＭＯＳＦＥＴ領域ＲＧ３のほぼ中心線ＣＬ６上に配置し、ダイオードＤＤ４は、第４ＭＯＳＦＥＴ領域ＲＧ４のほぼ中心線ＣＬ７上に配置する。

ここで、中心線ＣＬ６，ＣＬ７は仮想線であり、図３４において一点鎖線で示されている。中心線ＣＬ６は、辺ＳＤ１，ＳＤ２に平行であり、線ＣＬ３と線ＣＬ４との間で第３ＭＯＳＦＥＴ領域ＲＧ３を二等分する線である。中心線ＣＬ７は、辺ＳＤ１，ＳＤ２に平行であり、線ＣＬ４と線ＣＬ５との間で第４ＭＯＳＦＥＴ領域ＲＧ４を二等分する線である。線ＣＬ３と線ＣＬ４との間（より特定的には中央）に中心線ＣＬ６が位置し、線ＣＬ４と線ＣＬ５との間（より特定的には中央）に中心線ＣＬ７が位置している。なお、本実施の形態では、上記中心線ＣＬ１は、辺ＳＤ１と線ＣＬ３との間で第１ＭＯＳＦＥＴ領域ＲＧ１を二等分する線であり、また、上記中心線ＣＬ２は、辺ＳＤ２と線ＣＬ５との間で第２ＭＯＳＦＥＴ領域ＲＧ２を二等分する線である。

本実施の形態とは異なり、ダイオードＤＤ３の位置を、中心線ＣＬ６上の位置から第１ＭＯＳＦＥＴ領域ＲＧ１側にずらした場合には、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ１との間の距離が近づくことになり、パワーＭＯＳＦＥＴＱ１が過剰に発熱したときに、ダイオードＤＤ３の誤動作が懸念される。一方、本実施の形態とは異なり、ダイオードＤＤ３の位置を、中心線ＣＬ６上の位置から第４ＭＯＳＦＥＴ領域ＲＧ４側にずらした場合には、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ４との間の距離が近づくことになり、パワーＭＯＳＦＥＴＱ４が過剰に発熱したときに、ダイオードＤＤ４の誤動作が懸念される。

それに対して、本実施の形態では、ダイオードＤＤ３を、第３ＭＯＳＦＥＴ領域ＲＧ３において、辺ＳＤ３に沿った方向の中央付近に配置する（すなわちダイオードＤＤ３をほぼ中心線ＣＬ６上に配置する）ことにより、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ１との間の距離と、ダイオードＤＤ３とパワーＭＯＳＦＥＴＱ４との間の距離とが、ほぼ同じになる。このため、ダイオードＤＤ３が、パワーＭＯＳＦＥＴＱ１にも、パワーＭＯＳＦＥＴＱ４にも近づいていないため、ダイオードＤＤ３の誤動作を抑制または防止することができる。同様に、ダイオードＤＤ４を、第３ＭＯＳＦＥＴ領域ＲＧ４において、辺ＳＤ３に沿った方向の中央付近に配置する（すなわちダイオードＤＤ４をほぼ中心線ＣＬ７上に配置する）ことにより、ダイオードＤＤ４とパワーＭＯＳＦＥＴＱ３との間の距離と、ダイオードＤＤ４とパワーＭＯＳＦＥＴＱ２との間の距離とが、ほぼ同じになる。このため、ダイオードＤＤ４が、パワーＭＯＳＦＥＴＱ３にも、パワーＭＯＳＦＥＴＱ２にも近づいていないため、ダイオードＤＤ４の誤動作を抑制または防止することができる。

また、第３ＭＯＳＦＥＴ領域ＲＧ３におけるダイオードＤＤ３の相対的な位置と、第４ＭＯＳＦＥＴ領域ＲＧ４におけるダイオードＤＤ４の相対的な位置とを同じにすれば、より好ましい。これにより、半導体チップＣＰ１において、第３ＭＯＳＦＥＴ領域ＲＧ３と第４ＭＯＳＦＥＴ領域ＲＧ４とを同じ構成（構造）とすることが可能となる。第３ＭＯＳＦＥＴ領域ＲＧ３と第４ＭＯＳＦＥＴ領域ＲＧ４とを同じ構成とすれば、半導体チップＣＰ１を製造しやすくなるため、半導体チップＣＰ１の製造コストを低減できる。

また、半導体チップＣＰ１に形成するスイッチ用のパワーＭＯＳＦＥＴ（各パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４に対応するもの）の数ｎが、３つの場合には、図３４に示される本実施の形態の半導体チップＣＰ１において、第４ＭＯＳＦＥＴ領域ＲＧ４を省略して第３ＭＯＳＦＥＴ領域ＲＧ３と第２ＭＯＳＦＥＴ領域ＲＧ２とを直接繋いだ構成とすればよい。また、半導体チップＣＰ１に形成するスイッチ用のパワーＭＯＳＦＥＴ（各パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４に対応するもの）の数が、５つ以上の場合には、図３４に示される本実施の形態の半導体チップＣＰ１において、第３ＭＯＳＦＥＴ領域ＲＧ３と第４ＭＯＳＦＥＴ領域ＲＧ４との間に、第３ＭＯＳＦＥＴ領域ＲＧ３と同様の構成のＭＯＳＦＥＴ領域を追加すればよい。

第１ＭＯＳＦＥＴ領域ＲＧ１および第２ＭＯＳＦＥＴ領域ＲＧ２の構成は、上記実施の形態１の半導体チップＣＰ１における第１ＭＯＳＦＥＴ領域ＲＧ１および第２ＭＯＳＦＥＴ領域ＲＧ２の構成とほぼ同様であり、ダイオードＤＤ１，ＤＤ２の配置は、上記第１の要件を満たす必要がある。

但し、本実施の形態では、半導体チップＣＰ１の主面において、第１ＭＯＳＦＥＴ領域ＲＧ１と第２ＭＯＳＦＥＴ領域ＲＧ２とが隣接していないことに伴い、上記第１の要件は以下のようになる。

すなわち、本実施の形態では、第１の要件として、半導体チップＣＰ１の主面（の第１ＭＯＳＦＥＴ領域ＲＧ１）において、パワーＭＯＳＦＥＴＱ１の発熱（温度）を検知するためのダイオードＤＤ１は、第１ＭＯＳＦＥＴ領域ＲＧ１（より特定的にはパワーＭＯＳＦＥＴＱ１）に隣接する第３ＭＯＳＦＥＴ領域ＲＧ３（より特定的にはパワーＭＯＳＦＥＴＱ３）よりも半導体チップＣＰ１の辺ＳＤ１に近くなるように配置する。そして、半導体チップＣＰ１の主面（の第２ＭＯＳＦＥＴ領域ＲＧ２）において、パワーＭＯＳＦＥＴＱ２の発熱（温度）を検知するためのダイオードＤＤ２は、第２ＭＯＳＦＥＴ領域ＲＧ２（より特定的にはパワーＭＯＳＦＥＴＱ２）に隣接する第４ＭＯＳＦＥＴ領域ＲＧ４（より特定的にはパワーＭＯＳＦＥＴＱ４）よりも半導体チップＣＰ１の辺ＳＤ２に近くなるように配置する。このように、上記実施の形態１の上記第１の要件でダイオードＤＤ１の位置を説明したときの「第２ＭＯＳＦＥＴ領域ＲＧ２」および「パワーＭＯＳＦＥＴＱ２」を、本実施の形態では、「第３ＭＯＳＦＥＴ領域ＲＧ３」および「パワーＭＯＳＦＥＴＱ３」と読み替えればよい。同様に、上記実施の形態１の上記第１の要件でダイオードＤＤ２の位置を説明したときの「第１ＭＯＳＦＥＴ領域ＲＧ１」および「パワーＭＯＳＦＥＴＱ１」を、本実施の形態では、「第４ＭＯＳＦＥＴ領域ＲＧ４」および「パワーＭＯＳＦＥＴＱ４」と読み替えればよい。本実施の形態においても、上記実施の形態１と同様に、ダイオードＤＤ１，ＤＤ２の誤動作を抑制または防止することができる。

つまり、ｎ個（ｎは３以上の整数）のパワーＭＯＳＦＥＴ（各パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３，Ｑ４に対応するもの）とそれらの発熱を検知するためのｎ個のダイオードとが形成された半導体チップＣＰ１において、半導体チップＣＰ１の主面において、辺ＳＤ１から辺ＳＤ２に向かってｎ個のパワーＭＯＳＦＥＴが順に並んで配置されている場合については、上記第１の要件は次のようになる。

すなわち、ｎ個のパワーＭＯＳＦＥＴのうちの辺ＳＤ１に最も近い第１番目のパワーＭＯＳＦＥＴ（図３４の場合はパワーＭＯＳＦＥＴＱ１）の発熱を検知するための第１番目のダイオード（図３４の場合はダイオードＤＤ１）は、半導体チップＣＰ１の主面において、第１番目のパワーＭＯＳＦＥＴ（Ｑ１）に隣接する第２番目のパワーＭＯＳＦＥＴ（図３４の場合はパワーＭＯＳＦＥＴＱ３）よりも辺ＳＤ１に近くなるように配置される。そして、ｎ個のパワーＭＯＳＦＥＴのうちの辺ＳＤ２に最も近い第ｎ番目のパワーＭＯＳＦＥＴ（図３４の場合はパワーＭＯＳＦＥＴＱ２）の発熱を検知するための第ｎ番目のダイオード（図３４の場合はダイオードＤＤ２）は、半導体チップＣＰ１の主面において、第ｎ番目のパワーＭＯＳＦＥＴ（Ｑ２）に隣接する第ｎ−１番目のパワーＭＯＳＦＥＴ（図３４の場合はパワーＭＯＳＦＥＴＱ４）よりも辺ＳＤ２に近くなるように配置される。そして、第２番目から第ｎ−１番目のパワーＭＯＳＦＥＴ（図３４の場合はパワーＭＯＳＦＥＴＱ３，Ｑ４）の発熱を検知するための第２番目から第ｎ−１番目のダイオード（図３４の場合はダイオードＤＤ３，ＤＤ４）のそれぞれは、半導体チップＣＰ１の主面において、発熱を検知すべきパワーＭＯＳＦＥＴの両隣のパワーＭＯＳＦＥＴからの距離がほぼ同じになるように配置される。ここで、半導体チップＣＰ１に形成されたｎ個のパワーＭＯＳＦＥＴを辺ＳＤ１から辺ＳＤ２に向かって順に、第１番目のパワーＭＯＳＦＥＴ、第２番目のパワーＭＯＳＦＥＴ、・・・、第ｎ番目のパワーＭＯＳＦＥＴと呼び、これらの発熱（温度）を検知するためのダイオードを、第１番目のダイオード、第２番目のダイオード、・・・、第ｎ番目のダイオードと呼んでいる。

これにより、ｎ個のパワーＭＯＳＦＥＴとそれらの発熱を検知するためのｎ個のダイオードとが形成された半導体チップＣＰ１において、ダイオードの誤動作を抑制または防止することができる。このため、半導体装置の性能を向上させることができる。また、半導体装置の信頼性を向上させることができる。

また、上記実施の形態１と同様に、本実施の形態においても、図３４に示されるように、ダイオードＤＤ１は、半導体チップＣＰ１の主面において辺ＳＤ１に沿って配置することが好ましく、また、ダイオードＤＤ２は、半導体チップＣＰ１の主面において辺ＳＤ２に沿って配置することが好ましく、これにより、ダイオードＤＤ１，ＤＤ２の誤動作の防止効果を高めることができる。

このように、半導体チップＣＰ１の主面におけるダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の配置位置を工夫することで、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の誤動作を防止することができる。

また、上記実施の形態１と同様に、本実施の形態においても、図３４に示されるように、半導体チップＣＰ１が有する複数のパッド電極ＰＤのうち、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を除くパッド電極ＰＤは、半導体チップＣＰ１の辺ＳＤ３に沿って配置（配列）することが好ましい。

また、上記実施の形態１では、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２を除く全てのパッド電極ＰＤについて、半導体チップＣＰ１の主面において、ダイオードＤＤ１とダイオードＤＤ２との間に配置していた。それに対応して、本実施の形態においても、図３４にも示されるように、ソース用のパッド電極ＰＤＳ１，ＰＤＳ２，ＰＤＳ３，ＰＤＳ４を除く全てのパッド電極ＰＤを、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の間に配置することが好ましい。これにより、パワーＭＯＳＦＥＴＱ２，Ｑ３，Ｑ４の発熱によるダイオードＤＤ１の温度上昇と、パワーＭＯＳＦＥＴＱ１，Ｑ３，Ｑ４の発熱によるダイオードＤＤ２の温度上昇と、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ４の発熱によるダイオードＤＤ３の温度上昇と、パワーＭＯＳＦＥＴＱ１，Ｑ２，Ｑ３の発熱によるダイオードＤＤ４の温度上昇とを抑制することができる。従って、ダイオードＤＤ１，ＤＤ２，ＤＤ３，ＤＤ４の誤動作の防止効果を高めることができる。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

本発明は、半導体パッケージ形態の半導体装置およびその製造方法に適用して好適なものである。

１ 半導体基板（基板）
１ａ 基板本体
１ｂ エピタキシャル層
２ フィールド絶縁膜
３ 半導体領域
４ 半導体領域
５ 溝
６ ゲート絶縁膜
７ ゲート電極
７ａ ゲート引き出し用の配線部
８ 絶縁膜
９ａ，９ｂ，９ｃ，９ｄ コンタクトホール
１０Ａ アノード配線
１０Ｃ カソード配線
１０Ｇ ゲート配線
１０Ｓ ソース配線
１１ 半導体領域
１２ 保護膜
１３ 開口部
２１ 多結晶シリコン膜
２１ａ ｎ型シリコン部分
２１ｂ ｐ型シリコン部分
２２ 導電体膜
ＢＤ１，ＢＤ２，ＢＤ３，ＢＤ４，ＢＤ５，ＢＤ６ 接着層
ＢＥ 裏面電極
ＢＴ 電源
ＢＷ ボンディングワイヤ
ＣＰ１，ＣＰ２，ＣＰ１０１ａ，ＣＰ１０１ｂ，ＣＰ２０１ 半導体チップ
ＤＤ１，ＤＤ２ ダイオード
ＤＰ１，ＤＰ２ ダイパッド
ＤＲ 制御回路
ＬＡ１，ＬＡ２ 負荷
ＧＲ ガードリング
ＬＤ，ＬＤ１，ＬＤ２ リード
ＭＰＬ１，ＭＰＬ２ 金属板
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 下面
ＭＲｃ１，ＭＲｃ２，ＭＲｃ３，ＭＲｃ４ 側面
ＯＰ，ＯＰ１ 開口部
ＰＤ，ＰＤ２，ＰＤＧ１，ＰＤＧ２，ＰＤＣ１，ＰＤＣ２，ＰＤＡ１，ＰＤＡ２，ＰＤＳ１，ＰＤＳ２，ＰＤＮ１，ＰＤＮ２，ＰＤＫ１，ＰＤＫ２ パッド電極
ＰＤＳ１０１,ＰＤＳ１０２ パッド電極
ＰＫＧ 半導体装置
ＰＷＢ 実装基板
ＰＷＬ ｐ型ウエル
Ｑ１，Ｑ２ パワーＭＯＳＦＥＴ
ＲＧ１，ＲＧ２０１ 第１ＭＯＳＦＥＴ領域
ＲＧ２，ＲＧ２０２ 第２ＭＯＳＦＥＴ領域
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４，ＳＤ５，ＳＤ６，ＳＤ２０１，ＳＤ２０２ 辺
ＳＬ 半田
ＴＥ，ＴＥ１ 端子
ＴＬ 吊リード

Claims (11)

1. 第１辺と、前記第１辺に対向する第２辺と、前記第１および第２辺に交差する第３辺と、前記第３辺に対向する第４辺とを有する第１半導体チップを備えた半導体装置であって、
   前記第１半導体チップには、第１回路と、第２回路と、前記第１回路の発熱を検知するための第１ダイオードと、前記第２回路の発熱を検知するための第２ダイオードと、複数の第１パッド電極とが形成されており、
   前記第１回路は、前記第１半導体チップの主面において前記第２辺よりも前記第１辺に近くなるように配置され、
   前記第２回路は、前記第１半導体チップの主面において前記第１回路と前記第２辺との間に配置され、
   前記第１ダイオードは、前記第１半導体チップの主面において、前記第１ダイオードから前記第２回路までの距離よりも前記第１ダイオードから前記第１辺までの距離が小さくなるように配置され、
   前記第２ダイオードは、前記第１半導体チップの主面において、前記第２ダイオードから前記第１回路までの距離よりも前記第２ダイオードから前記第２辺までの距離が小さくなるように配置されており、
   前記複数の第１パッド電極は、前記第１回路に電気的に接続された第１ソース用パッド電極と、前記第２回路に電気的に接続された第２ソース用パッド電極とを含み、
   前記第１および第２ソース用パッド電極は、前記第１および第２ソース用パッド電極を除く前記複数の第１パッド電極よりも平面積が大きく、
   前記第１ソース用パッド電極は、前記第１回路の上部に形成され、
   前記第２ソース用パッド電極は、前記第２回路の上部に形成され、
   前記第１ダイオードは、前記第１半導体チップの主面において前記第１辺に沿って配置され、
   前記第２ダイオードは、前記第１半導体チップの主面において前記第２辺に沿って配置され、
   前記第１ダイオードは、前記第１半導体チップの主面において前記第１辺と前記第３辺とで形成される第１角部近傍に配置され、
   前記第２ダイオードは、前記第１半導体チップの主面において前記第２辺と前記第３辺とで形成される第２角部近傍に配置され、
   前記第１および第２ソース用パッド電極を除く前記複数の第１パッド電極は、前記第１半導体チップの主面において、前記第１ダイオードと前記第２ダイオードとの間に、前記第３辺に沿って配置されており、
   前記第１回路および前記第２回路は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されており、
   前記第１半導体チップを構成する半導体基板の主面において、前記第１回路用のトレンチゲート型ＭＩＳＦＥＴが形成された領域と、前記第２回路用のトレンチゲート型ＭＩＳＦＥＴが形成された領域との間に、浮遊電位の導電体が埋め込まれた第１溝が形成されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記複数の第１パッド電極のうち、前記第１回路または前記第１ダイオードに電気的に接続された前記第１パッド電極は、前記第１半導体チップの主面において前記第２辺よりも前記第１辺に近くなるように配置され、
   前記複数の第１パッド電極のうち、前記第２回路または前記第２ダイオードに電気的に接続された前記第１パッド電極は、前記第１半導体チップの主面において前記第１辺よりも前記第２辺に近くなるように配置されている、半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１および第２ソース用パッド電極は、前記第１半導体チップの主面において前記第１および第２ソース用パッド電極を除く前記複数の第１パッド電極と前記第４辺との間に配置されており、
   前記第１ソース用パッド電極は、前記第１半導体チップの主面において前記第２辺よりも前記第１辺に近くなるように配置され、
   前記第２ソース用パッド電極は、前記第１半導体チップの主面において前記第１ソース用パッド電極と前記第２辺との間に配置されている、半導体装置。
4. 請求項３に記載の半導体装置において、
   前記複数の第１パッド電極は、前記第１回路に電気的に接続された第１ゲート用パッド電極と、前記第１ダイオードに電気的に接続された第１アノード用パッド電極および第１カソード用パッド電極と、前記第２回路に電気的に接続された第２ゲート用パッド電極と、前記第２ダイオードに電気的に接続された第２アノード用パッド電極および第２カソード用パッド電極とを含む、半導体装置。
5. 請求項４に記載の半導体装置において、
   前記複数の第１パッド電極のうち、前記第１ダイオードと前記第２ダイオードとの間に配置された前記複数の第１パッド電極には、複数のワイヤがそれぞれ電気的に接続されている、半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１半導体チップを制御するための第２半導体チップを更に備え、
   前記第２半導体チップは、前記第１半導体チップの前記第４辺よりも前記第３辺に近くなるように配置されており、
   前記第２半導体チップは、前記複数のワイヤがそれぞれ電気的に接続された複数の第２パッド電極を有する、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第２半導体チップは、第５辺を有し、
   前記第１半導体チップの前記第３辺に前記第２半導体チップの前記第５辺が対向するように、前記第１および第２半導体チップが配置されており、
   前記複数の第２パッド電極は、前記第２半導体チップの主面において前記第５辺に沿って配置されている、半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１半導体チップは、ドレイン用の裏面電極を有しており、
   前記裏面電極は、前記第１回路のドレインと前記第２回路のドレインとに電気的に接続されている、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１回路および前記第２回路は、それぞれスイッチ用のＭＩＳＦＥＴであり、互いに独立に制御可能である、半導体装置。
10. 請求項９に記載の半導体装置において、
    前記第１溝は、前記トレンチゲート型ＭＩＳＦＥＴのトレンチゲートを構成する溝と同工程で形成された溝である、半導体装置。
11. 第１辺と、前記第１辺に対向する第２辺と、前記第１および第２辺に交差する第３辺と、前記第３辺に対向する第４辺とを有する第１半導体チップを備えた半導体装置であって、
    前記第１半導体チップには、３以上の整数であるｎ個の第１回路と、前記ｎ個の第１回路の発熱をそれぞれ検知するためのｎ個のダイオードと、複数のパッド電極とが形成されており、
    前記第１半導体チップの主面において前記第１辺から前記第２辺に向かって、前記ｎ個の第１回路が順に並んで配置されており、
    前記ｎ個の第１回路のうちの前記第１辺に最も近い第１番目の前記第１回路の発熱を検知するための第１番目の前記ダイオードは、前記第１半導体チップの主面において、前記第１番目の前記ダイオードから前記第１番目の前記第１回路に隣接する第２番目の前記第１回路までの距離よりも、前記第１番目の前記ダイオードから前記第１辺までの距離が小さくなるように配置され、
    前記ｎ個の第１回路のうちの前記第２辺に最も近い第ｎ番目の前記第１回路の発熱を検知するための第ｎ番目の前記ダイオードは、前記第１半導体チップの主面において、前記第ｎ番目の前記ダイオードから前記第ｎ番目の前記第１回路に隣接する第ｎ−１番目の前記第１回路までの距離よりも、前記第ｎ番目の前記ダイオードから前記第２辺までの距離が小さくなるように配置され、
    第２番目から第ｎ−１番目の前記第１回路の発熱を検知するための第２番目から第ｎ−１番目の前記ダイオードのそれぞれは、前記第１半導体チップの主面において、発熱を検知すべき前記第１回路の両隣の前記第１回路からの距離がほぼ同じになるように配置され、
    前記第１番目の前記ダイオードは、前記第１半導体チップの主面において、前記第１辺に沿って配置され、
    前記第ｎ番目の前記ダイオードは、前記第１半導体チップの主面において、前記第２辺に沿って配置され、
    前記第１番目の前記ダイオードは、前記第１半導体チップの主面において、前記第１辺と前記第３辺とで形成される第１角部近傍に配置され、
    前記第ｎ番目の前記ダイオードは、前記第１半導体チップの主面において、前記第２辺と前記第３辺とで形成される第２角部近傍に配置され、
    前記第２番目から第ｎ−１番目の前記ダイオードは、前記第１半導体チップの主面において、前記第３辺に沿って配置され、
    前記複数のパッド電極は、前記ｎ個の第１回路にそれぞれ電気的に接続されたｎ個のソース用パッド電極を含み、
    前記ｎ個のソース用パッド電極を除く前記複数のパッド電極は、前記第１半導体チップの主面において、前記第３辺に沿って、前記ｎ個のダイオードの間に配置されており、
    前記ｎ個の第１回路は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されており、
    前記第１半導体チップを構成する半導体基板の主面において、前記ｎ個の第１回路のうちの互いに隣り合う２つの前記第１回路の間に、浮遊電位の導電体が埋め込まれた第１溝が形成されている、半導体装置。

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