JP2002170844A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
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- 239000008188 pellet Substances 0.000 claims description 66
- 230000001681 protective effect Effects 0.000 claims description 27
- 239000002184 metal Substances 0.000 claims description 11
- 238000004070 electrodeposition Methods 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 4
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Abstract
(57)【要約】
【課題】 外側電極用の配線幅を拡張し,かつワイヤー
ボンディングを支障なく実施することが可能な半導体装
置を提供する。 【解決手段】 中央列電極307は,略正方形電極を,
隣接する内側列電極との互いの電極中心を結ぶ直線上
の,ワイヤボンディングに必要な最小電極長さ(R)と
電極保護膜最小長さ(F)の距離の位置において,直線
の垂直方向に切除するように斜辺が形成された6角形電
極であり,内側列電極は,略正方形電極を,隣接する中
央列電極との互いの電極中心を結ぶ直線上の,ワイヤボ
ンディングに必要な最小電極長さ(R)と電極保護膜最
小長さ(F)の距離の位置において,直線の垂直方向に
切除するように斜辺が形成された6角形電極であり,斜
辺に平行して配線される外側列電極の配線幅は,電極と
の最小導体間幅を考慮して,配線幅=(A2+B2)
1/2−(R+F+I)×2で算出される。
ボンディングを支障なく実施することが可能な半導体装
置を提供する。 【解決手段】 中央列電極307は,略正方形電極を,
隣接する内側列電極との互いの電極中心を結ぶ直線上
の,ワイヤボンディングに必要な最小電極長さ(R)と
電極保護膜最小長さ(F)の距離の位置において,直線
の垂直方向に切除するように斜辺が形成された6角形電
極であり,内側列電極は,略正方形電極を,隣接する中
央列電極との互いの電極中心を結ぶ直線上の,ワイヤボ
ンディングに必要な最小電極長さ(R)と電極保護膜最
小長さ(F)の距離の位置において,直線の垂直方向に
切除するように斜辺が形成された6角形電極であり,斜
辺に平行して配線される外側列電極の配線幅は,電極と
の最小導体間幅を考慮して,配線幅=(A2+B2)
1/2−(R+F+I)×2で算出される。
Description
【0001】
【発明の属する技術分野】本発明は,半導体装置に関
し,さらに詳細には,半導体ペレット表面周辺部に3列
の電極が千鳥配置された半導体装置に関する。
し,さらに詳細には,半導体ペレット表面周辺部に3列
の電極が千鳥配置された半導体装置に関する。
【0002】
【従来の技術】従来における,半導体ペレット周辺部に
千鳥状に配置された電極の構成を図8及び図9に示す。
図8に示すように,半導体ペレット401の周辺部にお
いて,内側及び外側の2列の電極402が千鳥状に配置
されている。また,図9に示すように,内側列電極40
3は,正方形状の電極であり,外側列電極404は,辺
比1から2の正方形状あるいは長方形状からなる電極で
ある。
千鳥状に配置された電極の構成を図8及び図9に示す。
図8に示すように,半導体ペレット401の周辺部にお
いて,内側及び外側の2列の電極402が千鳥状に配置
されている。また,図9に示すように,内側列電極40
3は,正方形状の電極であり,外側列電極404は,辺
比1から2の正方形状あるいは長方形状からなる電極で
ある。
【0003】
【発明が解決しようとする課題】しかしながら,従来の
ように配置されたパッド電極では,以下のような問題が
ある。 .外側列電極に接続する配線は,隣接する内側列電極
の間を通過するように配置され,内側列電極の間隔より
配線幅を狭くしなければならないため,大電流用の端子
あるいはグランド端子には使用することができなかっ
た。 .ワイヤボンディングの際に,隣接するパッド電極を
ワイヤボンドするパッド電極と誤って認識し,ワイヤの
配線ミスが生じる場合もあった。 .外側列電極は内側パッド電極の中心近傍に配置され
るので,ワイヤボンディングの際に近隣のワイヤが相互
に接触する場合があった。
ように配置されたパッド電極では,以下のような問題が
ある。 .外側列電極に接続する配線は,隣接する内側列電極
の間を通過するように配置され,内側列電極の間隔より
配線幅を狭くしなければならないため,大電流用の端子
あるいはグランド端子には使用することができなかっ
た。 .ワイヤボンディングの際に,隣接するパッド電極を
ワイヤボンドするパッド電極と誤って認識し,ワイヤの
配線ミスが生じる場合もあった。 .外側列電極は内側パッド電極の中心近傍に配置され
るので,ワイヤボンディングの際に近隣のワイヤが相互
に接触する場合があった。
【0004】したがって,本発明の目的は,外側電極用
の配線幅を拡張し,かつワイヤーボンディングを支障な
く実施することが可能な新規かつ改良された半導体装置
を提供することにある。
の配線幅を拡張し,かつワイヤーボンディングを支障な
く実施することが可能な新規かつ改良された半導体装置
を提供することにある。
【0005】
【課題を解決するための手段】上記課題を解決するた
め,請求項1に記載の発明では,半導体ペレット表面周
辺部に,内側列電極と,中央列電極と,外側列電極とが
3列に千鳥配置される半導体装置であって,前記内側列
電極は,各辺がワイヤボンディングに必要な最小電極長
さ(R)と電極保護膜最小長さ(F)の和の長さからな
る略正方形状電極を,隣接する中央列電極との互いの電
極中心を結ぶ直線上の,電極中心からワイヤボンディン
グに必要な最小電極長さ(R)と電極保護膜最小長さ
(F)との和の距離位置において,前記直線の垂直方向
に切除するように形成した中央列電極側斜辺を有する6
角形状電極であり,前記中央列電極は,各辺がワイヤボ
ンディングに必要な最小電極長さ(R)と電極保護膜最
小長さ(F)の和の長さからなる略正方形状電極を,隣
接する内側列電極との互いの電極中心を結ぶ直線上の,
電極中心からワイヤボンディングに必要な最小電極長さ
(R)と電極保護膜最小長さ(F)の距離位置におい
て,前記直線の垂直方向に切除するように形成した内側
列電極側斜辺を有する6角形状電極であり,前記中央列
電極と前記内側列電極の斜辺間に平行して配線される前
記外側列電極の最大配線幅は,前記中央列電極及び前記
内側列電極と間に必要な最小導体間隔(I)を考慮し
て, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置が提供され
る。
め,請求項1に記載の発明では,半導体ペレット表面周
辺部に,内側列電極と,中央列電極と,外側列電極とが
3列に千鳥配置される半導体装置であって,前記内側列
電極は,各辺がワイヤボンディングに必要な最小電極長
さ(R)と電極保護膜最小長さ(F)の和の長さからな
る略正方形状電極を,隣接する中央列電極との互いの電
極中心を結ぶ直線上の,電極中心からワイヤボンディン
グに必要な最小電極長さ(R)と電極保護膜最小長さ
(F)との和の距離位置において,前記直線の垂直方向
に切除するように形成した中央列電極側斜辺を有する6
角形状電極であり,前記中央列電極は,各辺がワイヤボ
ンディングに必要な最小電極長さ(R)と電極保護膜最
小長さ(F)の和の長さからなる略正方形状電極を,隣
接する内側列電極との互いの電極中心を結ぶ直線上の,
電極中心からワイヤボンディングに必要な最小電極長さ
(R)と電極保護膜最小長さ(F)の距離位置におい
て,前記直線の垂直方向に切除するように形成した内側
列電極側斜辺を有する6角形状電極であり,前記中央列
電極と前記内側列電極の斜辺間に平行して配線される前
記外側列電極の最大配線幅は,前記中央列電極及び前記
内側列電極と間に必要な最小導体間隔(I)を考慮し
て, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置が提供され
る。
【0006】本項記載の発明では,内部回路と接続する
外側列電極の配線は,従来よりも広い配線幅とすること
ができるので,電源などの大電流用の電極として使用す
ることができる。さらに,内側列電極と中央列電極の電
極が離れて配置されるので,ワイヤボンディング工程で
電極位置を認識する際に,隣接する電極を誤って認識す
ることがない。
外側列電極の配線は,従来よりも広い配線幅とすること
ができるので,電源などの大電流用の電極として使用す
ることができる。さらに,内側列電極と中央列電極の電
極が離れて配置されるので,ワイヤボンディング工程で
電極位置を認識する際に,隣接する電極を誤って認識す
ることがない。
【0007】上記課題を解決するため,請求項2に記載
の発明では,半導体ペレット表面周辺部に,内側列電極
と,中央列電極と,外側列電極とが3列に千鳥配置され
る半導体装置であって,前記内側列電極は,各辺がワイ
ヤボンディングに必要な最小電極長さ(R)と電極保護
膜最小長さ(F)の和の長さからなる略正方形状電極
を,隣接する中央列電極との互いの電極中心を結ぶ直線
上の,電極中心からワイヤボンディングに必要な最小電
極長さ(R)と電極保護膜最小長さ(F)の距離位置に
おいて,前記直線の垂直方向に切除するように形成した
中央列電極側斜辺と,前記ペレット側方向において,前
記中央列電極側斜辺と対称位置にかつ前記中央列電極側
斜辺と平行に形成したペレット側斜辺とを有する8角形
状電極であり,前記中央列電極は,各辺がワイヤボンデ
ィングに必要な最小電極長さ(R)と電極保護膜最小長
さ(F)の和の長さからなる略正方形状電極を,隣接す
る内側列電極との互いの電極中心を結ぶ直線上の,電極
中心からワイヤボンディングに必要な最小電極長さ
(R)と電極保護膜最小長さ(F)の距離位置におい
て,前記直線の垂直方向に切除するように形成した内側
列電極側斜辺と,前記ペレット側の対向方向において,
前記内側列電極側斜辺と対称位置にかつ前記内側列電極
側斜辺と平行に形成した外側列電極側斜辺とを有する8
角形状電極であり,前記中央列電極と前記内側列電極の
斜辺に平行して配線される外側列電極の最大配線幅は,
前記中央列電極及び前記内側列電極と間に必要な最小導
体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置が提供され
る。
の発明では,半導体ペレット表面周辺部に,内側列電極
と,中央列電極と,外側列電極とが3列に千鳥配置され
る半導体装置であって,前記内側列電極は,各辺がワイ
ヤボンディングに必要な最小電極長さ(R)と電極保護
膜最小長さ(F)の和の長さからなる略正方形状電極
を,隣接する中央列電極との互いの電極中心を結ぶ直線
上の,電極中心からワイヤボンディングに必要な最小電
極長さ(R)と電極保護膜最小長さ(F)の距離位置に
おいて,前記直線の垂直方向に切除するように形成した
中央列電極側斜辺と,前記ペレット側方向において,前
記中央列電極側斜辺と対称位置にかつ前記中央列電極側
斜辺と平行に形成したペレット側斜辺とを有する8角形
状電極であり,前記中央列電極は,各辺がワイヤボンデ
ィングに必要な最小電極長さ(R)と電極保護膜最小長
さ(F)の和の長さからなる略正方形状電極を,隣接す
る内側列電極との互いの電極中心を結ぶ直線上の,電極
中心からワイヤボンディングに必要な最小電極長さ
(R)と電極保護膜最小長さ(F)の距離位置におい
て,前記直線の垂直方向に切除するように形成した内側
列電極側斜辺と,前記ペレット側の対向方向において,
前記内側列電極側斜辺と対称位置にかつ前記内側列電極
側斜辺と平行に形成した外側列電極側斜辺とを有する8
角形状電極であり,前記中央列電極と前記内側列電極の
斜辺に平行して配線される外側列電極の最大配線幅は,
前記中央列電極及び前記内側列電極と間に必要な最小導
体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置が提供され
る。
【0008】本項記載の発明では,内部回路と接続する
外側列電極の配線は,従来よりも広い配線幅とすること
ができるので,電源などの大電流用の電極として使用す
ることができる。さらに,内側列電極と中央列電極の電
極が離れて配置されるので,ワイヤボンディング工程で
電極位置を認識する際に,隣接する電極を誤って認識す
ることがない。さらに,本実施形態においては,内側列
電極は,ペレット辺側の2角を切除するように斜辺が形
成されているので,外側列電極の配線の自由度を増すこ
とができる。この結果,ワイヤボンディングでのショー
ト不良が低減される。さらに,中央列電極は,ペレット
対向側の2角を切除するように斜辺が形成されているの
で,さらに,配線の自由度を増すことができる。
外側列電極の配線は,従来よりも広い配線幅とすること
ができるので,電源などの大電流用の電極として使用す
ることができる。さらに,内側列電極と中央列電極の電
極が離れて配置されるので,ワイヤボンディング工程で
電極位置を認識する際に,隣接する電極を誤って認識す
ることがない。さらに,本実施形態においては,内側列
電極は,ペレット辺側の2角を切除するように斜辺が形
成されているので,外側列電極の配線の自由度を増すこ
とができる。この結果,ワイヤボンディングでのショー
ト不良が低減される。さらに,中央列電極は,ペレット
対向側の2角を切除するように斜辺が形成されているの
で,さらに,配線の自由度を増すことができる。
【0009】上記課題を解決するため,請求項3に記載
の発明では,半導体ペレット表面周辺部に,絶縁膜によ
り分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
を有する6角形状電極が形成される下層電極と,前記絶
縁膜に形成された金属柱を介して前記下層電極と接続さ
れた略正方形状からなる上層電極とから構成され,前記
中央列電極は,各辺がワイヤボンディングに必要な最小
電極長さ(R)からなる略正方形状電極を,隣接する内
側列電極との互いの電極中心を結ぶ直線上の,電極中心
からワイヤボンディングに必要な最小電極長さ(R)の
距離位置において,前記直線の垂直方向に切除するよう
に形成した内側列電極側斜辺を有する6角形状電極が形
成される下層電極と,前記絶縁膜に形成された金属柱を
介して前記下層電極と接続された略正方形状からなる上
層電極とから構成され,前記中央列電極と前記内側列電
極の斜辺間に平行して配線される外側列電極の最大配線
幅は,前記中央列電極及び前記内側列電極と間に必要な
最小導体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置が提供され
る。
の発明では,半導体ペレット表面周辺部に,絶縁膜によ
り分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
を有する6角形状電極が形成される下層電極と,前記絶
縁膜に形成された金属柱を介して前記下層電極と接続さ
れた略正方形状からなる上層電極とから構成され,前記
中央列電極は,各辺がワイヤボンディングに必要な最小
電極長さ(R)からなる略正方形状電極を,隣接する内
側列電極との互いの電極中心を結ぶ直線上の,電極中心
からワイヤボンディングに必要な最小電極長さ(R)の
距離位置において,前記直線の垂直方向に切除するよう
に形成した内側列電極側斜辺を有する6角形状電極が形
成される下層電極と,前記絶縁膜に形成された金属柱を
介して前記下層電極と接続された略正方形状からなる上
層電極とから構成され,前記中央列電極と前記内側列電
極の斜辺間に平行して配線される外側列電極の最大配線
幅は,前記中央列電極及び前記内側列電極と間に必要な
最小導体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置が提供され
る。
【0010】本項記載の発明では,中央列電極及び内側
列電極の下層電極部分には,絶縁層が形成されるので電
極に保護膜を形成する必要がない。したがって,内部回
路と接続する外側列電極の配線は,さらに広い配線幅と
することができるので,電源などの大電流用の電極とし
て使用することができる。さらに,全ての電極の表面形
状は,正方形状あるいは長方形状であるのでワイヤボン
ディング位置の認識時間が短くすることができ,半導体
装置の生産性が向上される。
列電極の下層電極部分には,絶縁層が形成されるので電
極に保護膜を形成する必要がない。したがって,内部回
路と接続する外側列電極の配線は,さらに広い配線幅と
することができるので,電源などの大電流用の電極とし
て使用することができる。さらに,全ての電極の表面形
状は,正方形状あるいは長方形状であるのでワイヤボン
ディング位置の認識時間が短くすることができ,半導体
装置の生産性が向上される。
【0011】上記課題を解決するため,請求項4に記載
の発明では,半導体ペレット表面周辺部に,絶縁膜によ
り分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
と,前記ペレット側方向において,前記中央列電極側斜
辺と対称位置にかつ前記中央列電極側斜辺と平行に形成
した斜辺とを有する8角形状電極からなる下層電極と,
前記絶縁膜に形成された金属柱を介して前記下層電極と
接続された略正方形状からなる上層電極とから構成さ
れ,前記中央列電極は,各辺がワイヤボンディングに必
要な最小電極長さ(R)からなる略正方形状電極を,隣
接する内側列電極との互いの電極中心を結ぶ直線上の,
電極中心からワイヤボンディングに必要な最小電極長さ
(R)の距離位置において,前記直線の垂直方向に切除
するように形成した内側列電極側斜辺と,前記ペレット
側の対向方向において前記内側列電極側斜辺と対称位置
にかつ前記内側列電極側斜辺と平行に形成したペレット
側斜辺とを有する8角形状電極からなる下層電極と,前
記絶縁膜に形成された金属柱を介して前記下層電極と接
続された略正方形状からなる上層電極とから構成され,
前記中央列電極と前記内側列電極の下層電極の前記斜辺
に平行して配線される外側列電極の最大配線幅は,前記
中央列電極及び前記内側列電極と間に必要な最小導体間
隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置が提供され
る。
の発明では,半導体ペレット表面周辺部に,絶縁膜によ
り分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
と,前記ペレット側方向において,前記中央列電極側斜
辺と対称位置にかつ前記中央列電極側斜辺と平行に形成
した斜辺とを有する8角形状電極からなる下層電極と,
前記絶縁膜に形成された金属柱を介して前記下層電極と
接続された略正方形状からなる上層電極とから構成さ
れ,前記中央列電極は,各辺がワイヤボンディングに必
要な最小電極長さ(R)からなる略正方形状電極を,隣
接する内側列電極との互いの電極中心を結ぶ直線上の,
電極中心からワイヤボンディングに必要な最小電極長さ
(R)の距離位置において,前記直線の垂直方向に切除
するように形成した内側列電極側斜辺と,前記ペレット
側の対向方向において前記内側列電極側斜辺と対称位置
にかつ前記内側列電極側斜辺と平行に形成したペレット
側斜辺とを有する8角形状電極からなる下層電極と,前
記絶縁膜に形成された金属柱を介して前記下層電極と接
続された略正方形状からなる上層電極とから構成され,
前記中央列電極と前記内側列電極の下層電極の前記斜辺
に平行して配線される外側列電極の最大配線幅は,前記
中央列電極及び前記内側列電極と間に必要な最小導体間
隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置が提供され
る。
【0012】本項記載の発明では,中央列電極及び内側
列電極の下層電極部分には,絶縁層が形成されるので電
極に保護膜を形成する必要がない。したがって,内部回
路と接続する外側列電極の配線は,さらに広い配線幅と
することができるので,電源などの大電流用の電極とし
て使用することができる。さらに,全ての電極の表面形
状は,正方形状あるいは長方形状であるのでワイヤボン
ディング位置の認識時間が短くすることができ,半導体
装置の生産性が向上される。さらに,本実施形態におい
ては,さらに,内側列電極の下層電極は,ペレット辺側
の2角を切除するように斜辺が形成されているので,外
側列電極の配線の自由度を増すことができる。さらに,
中央列電極の下層電極は,ペレット対向側の2角を切除
した斜辺が形成されているので,さらに,配線の自由度
を増すことができる。
列電極の下層電極部分には,絶縁層が形成されるので電
極に保護膜を形成する必要がない。したがって,内部回
路と接続する外側列電極の配線は,さらに広い配線幅と
することができるので,電源などの大電流用の電極とし
て使用することができる。さらに,全ての電極の表面形
状は,正方形状あるいは長方形状であるのでワイヤボン
ディング位置の認識時間が短くすることができ,半導体
装置の生産性が向上される。さらに,本実施形態におい
ては,さらに,内側列電極の下層電極は,ペレット辺側
の2角を切除するように斜辺が形成されているので,外
側列電極の配線の自由度を増すことができる。さらに,
中央列電極の下層電極は,ペレット対向側の2角を切除
した斜辺が形成されているので,さらに,配線の自由度
を増すことができる。
【0013】
【発明の実施の形態】以下,本発明の好適な実施の形態
について,添付図面を参照しながら詳細に説明する。
尚,以下の説明および添付図面において,同一の機能及
び構成を有する構成要素については,同一符号を付する
ことにより,重複説明を省略する。
について,添付図面を参照しながら詳細に説明する。
尚,以下の説明および添付図面において,同一の機能及
び構成を有する構成要素については,同一符号を付する
ことにより,重複説明を省略する。
【0014】(第1の実施の形態) まず,図1及び図
2を参照しながら,第1の実施の形態について説明す
る。なお,図1は,本実施形態にかかる半導体装置の上
面図である。
2を参照しながら,第1の実施の形態について説明す
る。なお,図1は,本実施形態にかかる半導体装置の上
面図である。
【0015】まず,図1に示すように,半導体ペレット
101の外側列103の電極,中央列105の電極,内
側列106の電極が,半導体ペレット101の周辺部1
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。中央列電極は,略正方形状電極を内側列電極側の2
角を所定角度で切除するように斜辺を形成した6角形状
の電極である。内側列電極は,略正方形状電極を中央列
電極側の2角を所定角度で切除するように斜辺を形成し
た6角形状の電極である。
101の外側列103の電極,中央列105の電極,内
側列106の電極が,半導体ペレット101の周辺部1
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。中央列電極は,略正方形状電極を内側列電極側の2
角を所定角度で切除するように斜辺を形成した6角形状
の電極である。内側列電極は,略正方形状電極を中央列
電極側の2角を所定角度で切除するように斜辺を形成し
た6角形状の電極である。
【0016】また,中央列電極と内側列電極間には,半
導体ペレット101の内部回路110と外側列電極を接
続するための配線が,中央列電極及び内側列電極の斜辺
と平行になるように形成されている。
導体ペレット101の内部回路110と外側列電極を接
続するための配線が,中央列電極及び内側列電極の斜辺
と平行になるように形成されている。
【0017】次に,図2に基づいて,本実施形態にかか
る半導体装置に配置される電極及配線について説明す
る。なお,図2は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
る半導体装置に配置される電極及配線について説明す
る。なお,図2は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
【0018】まず,図2に示すように,内側列電極10
8の原型は,略正方形状電極であり,その各辺はペレッ
ト辺117と平行あるいは垂直に形成されている。ま
た,原型である略正方形状電極の各辺の長さは,電極中
心115からワイヤボンディングに必要な最小電極半径
(R)111と電極保護膜の形成に必要な電極保護膜最
小幅(F)112との和(即ち,距離113)で表され
る。
8の原型は,略正方形状電極であり,その各辺はペレッ
ト辺117と平行あるいは垂直に形成されている。ま
た,原型である略正方形状電極の各辺の長さは,電極中
心115からワイヤボンディングに必要な最小電極半径
(R)111と電極保護膜の形成に必要な電極保護膜最
小幅(F)112との和(即ち,距離113)で表され
る。
【0019】本実施形態においては,内側列電極108
には,隣接する中央列電極107の電極中心145と内
側列電極108の電極中心115とを結ぶ線分150
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)111と電極保護膜を形成するために必要な保護
膜最小幅(F)112との和の距離の位置(H)118
において,線分Gの垂線方向119に略正方形状電極を
切除するように斜辺が形成されている。このように,本
実施形態では,内側列電極108の中央電極側の2角が
切除するように2つの斜辺が形成されている。
には,隣接する中央列電極107の電極中心145と内
側列電極108の電極中心115とを結ぶ線分150
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)111と電極保護膜を形成するために必要な保護
膜最小幅(F)112との和の距離の位置(H)118
において,線分Gの垂線方向119に略正方形状電極を
切除するように斜辺が形成されている。このように,本
実施形態では,内側列電極108の中央電極側の2角が
切除するように2つの斜辺が形成されている。
【0020】このとき,内側列電極108は,原型であ
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されるので,電極中心115は,
ペレット辺と水平な各辺,垂直な各辺,及び斜辺が接す
る内接円の中心となる。
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されるので,電極中心115は,
ペレット辺と水平な各辺,垂直な各辺,及び斜辺が接す
る内接円の中心となる。
【0021】このように,本実施形態においては,内側
列電極108は,原型である略正方形状電極について,
中央列電極に対向する2角を所定位置で所定角に切除す
るように形成された2つの斜辺を有する6角形状の電極
となる。このとき,ペレット辺117に垂直な2辺11
4及び水平な2辺116が原型である略正方形状電極の
4辺であり,中央列電極の対向方向に形成された斜辺1
20が残りの2辺となる。
列電極108は,原型である略正方形状電極について,
中央列電極に対向する2角を所定位置で所定角に切除す
るように形成された2つの斜辺を有する6角形状の電極
となる。このとき,ペレット辺117に垂直な2辺11
4及び水平な2辺116が原型である略正方形状電極の
4辺であり,中央列電極の対向方向に形成された斜辺1
20が残りの2辺となる。
【0022】なお,内側列電極108には,電極を保護
するための保護膜が最小幅(F)112で電極の各辺1
14,116,120に平行に形成されている。
するための保護膜が最小幅(F)112で電極の各辺1
14,116,120に平行に形成されている。
【0023】一方,中央列電極107の形状は,原型で
ある略正方形状電極のペレット側(内側電極方向)の2
角を所定角度で切除するように斜辺が形成された6角形
状である。なお,以下でいう電極中心とは,原型である
略正方形状電極の各辺から等距離にある点をいう。
ある略正方形状電極のペレット側(内側電極方向)の2
角を所定角度で切除するように斜辺が形成された6角形
状である。なお,以下でいう電極中心とは,原型である
略正方形状電極の各辺から等距離にある点をいう。
【0024】一方,中央側電極107の原型も略正方形
状電極であり,その各辺はペレット辺と平行あるいは垂
直に形成されている。また,原型である略正方形状電極
の各辺の長さは,電極中心145からワイヤボンディン
グに必要な最小電極半径(R)141と電極保護膜の形
成に必要な電極保護膜最小幅(F)142との和(即
ち,距離143)で表される。
状電極であり,その各辺はペレット辺と平行あるいは垂
直に形成されている。また,原型である略正方形状電極
の各辺の長さは,電極中心145からワイヤボンディン
グに必要な最小電極半径(R)141と電極保護膜の形
成に必要な電極保護膜最小幅(F)142との和(即
ち,距離143)で表される。
【0025】本実施形態においては,中央側電極107
には,隣接する内側列電極108の電極中心115と中
央列電極107の電極中心145を結ぶ線分150
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)141と電極保護膜を形成するために必要な保護
膜最小幅(F)142との和の距離の位置(H)148
において,線分Gの垂線方向149に略正方形状電極を
切除するように斜辺が形成されている。このように,中
央列電極107の内側電極側の2角を切除するように2
つの斜辺が形成されている。
には,隣接する内側列電極108の電極中心115と中
央列電極107の電極中心145を結ぶ線分150
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)141と電極保護膜を形成するために必要な保護
膜最小幅(F)142との和の距離の位置(H)148
において,線分Gの垂線方向149に略正方形状電極を
切除するように斜辺が形成されている。このように,中
央列電極107の内側電極側の2角を切除するように2
つの斜辺が形成されている。
【0026】このとき,中央列電極107は,原型であ
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されるので,電極中心145は,
ペレット辺と水平な各辺,垂直な各辺,及び斜辺が接す
る内接円の中心となる。
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されるので,電極中心145は,
ペレット辺と水平な各辺,垂直な各辺,及び斜辺が接す
る内接円の中心となる。
【0027】このように,本実施形態においては,中央
列電極107は,原型である略正方形状電極について,
内側列電極に対向する2角を所定角で切除するように斜
辺が形成された6角形状の電極となる。このとき,ペレ
ット辺117に垂直な2辺144及び水平な2辺146
が原型である略正方形状電極の4辺であり,内側列電極
の対向方向に形成された斜辺158が残りの2辺とな
る。
列電極107は,原型である略正方形状電極について,
内側列電極に対向する2角を所定角で切除するように斜
辺が形成された6角形状の電極となる。このとき,ペレ
ット辺117に垂直な2辺144及び水平な2辺146
が原型である略正方形状電極の4辺であり,内側列電極
の対向方向に形成された斜辺158が残りの2辺とな
る。
【0028】なお,中央列電極107には,電極を保護
するための保護膜が最小幅(F)142で電極の各辺1
44,146,158に平行に形成されている。
するための保護膜が最小幅(F)142で電極の各辺1
44,146,158に平行に形成されている。
【0029】このように,本実施形態においては,中央
列電極107及び内側列電極108は,互に対向する斜
辺が形成された6角形状の電極となる。
列電極107及び内側列電極108は,互に対向する斜
辺が形成された6角形状の電極となる。
【0030】さらに,中央列電極と内側列電極との間に
は,内部回路と外側列電極とを接続する配線が形成され
る。本実施形態においては,内側列電極と中央列電極に
形成された斜辺と平行に,外側列電極用の配線が形成さ
れている。
は,内部回路と外側列電極とを接続する配線が形成され
る。本実施形態においては,内側列電極と中央列電極に
形成された斜辺と平行に,外側列電極用の配線が形成さ
れている。
【0031】このとき,中央列電極107及び内側列電
極108の斜辺120,158との間に平行に形成され
る外側電極用の配線の最大幅121は,隣接する中央列
電極107と内側列電極108との中心間距離(これ
は,電極中心間の垂直方向距離(A)122と電極中心
間の水平方向距離(B)123から算出される),ワイ
ヤボンディングに必要な最小電極長さ(R)111,1
41,電極保護膜最小長さ(F)112,142及び導
体最小長さ(I)129により決定され,次式で示され
る。 斜辺間の最大配線幅121=(A2+B2)1/2−
(R+F+I)×2
極108の斜辺120,158との間に平行に形成され
る外側電極用の配線の最大幅121は,隣接する中央列
電極107と内側列電極108との中心間距離(これ
は,電極中心間の垂直方向距離(A)122と電極中心
間の水平方向距離(B)123から算出される),ワイ
ヤボンディングに必要な最小電極長さ(R)111,1
41,電極保護膜最小長さ(F)112,142及び導
体最小長さ(I)129により決定され,次式で示され
る。 斜辺間の最大配線幅121=(A2+B2)1/2−
(R+F+I)×2
【0032】また,配線の厚さが略同一であると仮定す
ると,外側列電極104の最大電流は,斜辺の配線幅1
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極107と内側列電極108との間隔1
22,123,中央列電極107及び内側列電極108
の位置及び形状を決定することができる。
ると,外側列電極104の最大電流は,斜辺の配線幅1
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極107と内側列電極108との間隔1
22,123,中央列電極107及び内側列電極108
の位置及び形状を決定することができる。
【0033】本実施形態においては,内部回路と接続す
る外側列電極の配線は,従来よりも広い配線幅とするこ
とができるので,電源などの大電流用の電極として使用
することができる。さらに,内側列電極と中央列電極の
電極が離れて配置されるので,ワイヤボンディング工程
で電極位置を認識する際に,隣接する電極を誤って認識
することがない。
る外側列電極の配線は,従来よりも広い配線幅とするこ
とができるので,電源などの大電流用の電極として使用
することができる。さらに,内側列電極と中央列電極の
電極が離れて配置されるので,ワイヤボンディング工程
で電極位置を認識する際に,隣接する電極を誤って認識
することがない。
【0034】(第2の実施の形態)上記実施形態におい
ては,中央列電極及び内側列電極は,原型である略正方
形状電極の相互に対向する各々2角を切除するように斜
辺を形成した6角形状の電極を採用したが,本実施形態
では,中央列電極と内側列電極は,原型である略正方形
状電極の全ての4角を切除するように斜辺を形成した8
角形状の電極を採用する。
ては,中央列電極及び内側列電極は,原型である略正方
形状電極の相互に対向する各々2角を切除するように斜
辺を形成した6角形状の電極を採用したが,本実施形態
では,中央列電極と内側列電極は,原型である略正方形
状電極の全ての4角を切除するように斜辺を形成した8
角形状の電極を採用する。
【0035】以下,図3及び図4を参照しながら,第2
の実施の形態について説明する。なお,図3は,本実施
形態にかかる半導体装置の上面図である。
の実施の形態について説明する。なお,図3は,本実施
形態にかかる半導体装置の上面図である。
【0036】まず,図3に示すように,半導体ペレット
201の外側列203の電極,中央列205の電極,内
側列206の電極が,半導体ペレット201の周辺部2
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。中央列電極は,略正方形状電極の4角を所定角度で
切除するように斜辺を形成した8角形状の電極である。
内側列電極は,略正方形状電極の4角を所定角度で切除
するように斜辺を形成した8角形状の電極である。
201の外側列203の電極,中央列205の電極,内
側列206の電極が,半導体ペレット201の周辺部2
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。中央列電極は,略正方形状電極の4角を所定角度で
切除するように斜辺を形成した8角形状の電極である。
内側列電極は,略正方形状電極の4角を所定角度で切除
するように斜辺を形成した8角形状の電極である。
【0037】また,中央列電極と内側列電極間には,半
導体ペレット201の内部回路210と外側列電極を接
続するための配線が,中央列電極及び内側列電極の斜辺
と平行になるように形成されている。
導体ペレット201の内部回路210と外側列電極を接
続するための配線が,中央列電極及び内側列電極の斜辺
と平行になるように形成されている。
【0038】次に,図4に基づいて,本実施形態にかか
る半導体装置に配置される電極及配線について説明す
る。なお,図4は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
る半導体装置に配置される電極及配線について説明す
る。なお,図4は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
【0039】まず,図4に示すように,内側列電極20
8の原型は,略正方形状電極であり,その各辺はペレッ
ト辺217と平行あるいは垂直に形成されている。ま
た,原型である略正方形状電極の各辺の長さは,電極中
心215からワイヤボンディングに必要な最小電極半径
(R)211と電極保護膜の形成に必要な電極保護膜最
小幅(F)212との和(即ち,距離213)で表され
る。
8の原型は,略正方形状電極であり,その各辺はペレッ
ト辺217と平行あるいは垂直に形成されている。ま
た,原型である略正方形状電極の各辺の長さは,電極中
心215からワイヤボンディングに必要な最小電極半径
(R)211と電極保護膜の形成に必要な電極保護膜最
小幅(F)212との和(即ち,距離213)で表され
る。
【0040】本実施形態においては,内側列電極208
には,隣接する中央列電極207の電極中心245と内
側列電極208の電極中心215とを結ぶ線分250
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)211と電極保護膜を形成するために必要な保護
膜最小幅(F)212との和の距離の位置(H)218
において,線分Gの垂線方向219に略正方形状電極を
切除するように2つの斜辺が形成されている。本実施形
態においては,上記実施形態と異なり,内側列電極20
8のペレット210側方向の2角についても,中央列電
極側斜辺と対称位置に,かつ中央列電極側斜辺と平行と
なるようにペレット側斜辺が形成されている。
には,隣接する中央列電極207の電極中心245と内
側列電極208の電極中心215とを結ぶ線分250
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)211と電極保護膜を形成するために必要な保護
膜最小幅(F)212との和の距離の位置(H)218
において,線分Gの垂線方向219に略正方形状電極を
切除するように2つの斜辺が形成されている。本実施形
態においては,上記実施形態と異なり,内側列電極20
8のペレット210側方向の2角についても,中央列電
極側斜辺と対称位置に,かつ中央列電極側斜辺と平行と
なるようにペレット側斜辺が形成されている。
【0041】このとき,内側列電極207は,原型であ
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されているので,電極中心215
は,ペレット辺と水平な各辺,垂直な各辺,及び斜辺が
接する内接円の中心となる。
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されているので,電極中心215
は,ペレット辺と水平な各辺,垂直な各辺,及び斜辺が
接する内接円の中心となる。
【0042】このように,本実施形態では,内側列電極
208は,原型である略正方形状電極の全ての4角を所
定位置で所定角に切除するように形成された4つの斜辺
を有する8角形状電極となる。このとき,ペレット辺2
17に垂直な2辺214及び水平な2辺216が原型で
ある略正方形状電極の4辺であり,全ての4角を切除す
るように形成された斜辺220が残りの4辺となる。
208は,原型である略正方形状電極の全ての4角を所
定位置で所定角に切除するように形成された4つの斜辺
を有する8角形状電極となる。このとき,ペレット辺2
17に垂直な2辺214及び水平な2辺216が原型で
ある略正方形状電極の4辺であり,全ての4角を切除す
るように形成された斜辺220が残りの4辺となる。
【0043】なお,内側列電極208には,電極を保護
するための保護膜が最小幅(F)212で電極の各辺に
平行に形成されている。
するための保護膜が最小幅(F)212で電極の各辺に
平行に形成されている。
【0044】一方,中央側電極207の原型は,略正方
形状電極であり,その各辺は,ペレット辺217と平行
あるいは垂直に形成されている。また,原型である略正
方形状電極の各辺の長さは,電極中心245からワイヤ
ボンディングに必要な最小電極半径(R)241と電極
保護膜の形成に必要な電極保護膜最小幅(F)242と
の和(即ち,距離243)で表される。
形状電極であり,その各辺は,ペレット辺217と平行
あるいは垂直に形成されている。また,原型である略正
方形状電極の各辺の長さは,電極中心245からワイヤ
ボンディングに必要な最小電極半径(R)241と電極
保護膜の形成に必要な電極保護膜最小幅(F)242と
の和(即ち,距離243)で表される。
【0045】本実施形態においては,中央側電極207
には,隣接する内側列電極208の電極中心215と中
央列電極207の電極中心245とを結ぶ線分250
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)241と電極保護膜を形成するために必要な保護
膜最小幅(F)242との和の距離の位置(H)248
において,線分Gの垂線方向249に略正方形状電極を
切除するように2つの斜辺が形成されている。本実施形
態においては,上記実施形態と異なり,内側列電極20
8のペレット210側の対向方向(即ち,外側列電極2
04の方向)の2角についても,内側列電極側斜辺と対
称位置に,かつ内側列電極側斜辺と平行にとなるように
外側列電極側斜辺が形成されている。
には,隣接する内側列電極208の電極中心215と中
央列電極207の電極中心245とを結ぶ線分250
(G)上の,ワイヤボンディングに必要な最小電極半径
(R)241と電極保護膜を形成するために必要な保護
膜最小幅(F)242との和の距離の位置(H)248
において,線分Gの垂線方向249に略正方形状電極を
切除するように2つの斜辺が形成されている。本実施形
態においては,上記実施形態と異なり,内側列電極20
8のペレット210側の対向方向(即ち,外側列電極2
04の方向)の2角についても,内側列電極側斜辺と対
称位置に,かつ内側列電極側斜辺と平行にとなるように
外側列電極側斜辺が形成されている。
【0046】このとき,中央列電極208は,原型であ
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されているので,電極中心245
は,ペレット辺と水平な各辺,垂直な各辺,及び斜辺が
接する内接円の中心となる。
る略正方形状電極の電極中心から各辺の距離と等しい長
さの位置で斜辺が形成されているので,電極中心245
は,ペレット辺と水平な各辺,垂直な各辺,及び斜辺が
接する内接円の中心となる。
【0047】このように,本実施形態では,中央列電極
207は,原型である略正方形状電極の全ての4角を所
定位置で所定角に切除するように形成された4つの斜辺
を有する8角形状電極となる。このとき,ペレット辺2
17に垂直な2辺244及び水平な2辺246が原型で
ある略正方形状電極の4辺であり,全ての4角を切除す
るように形成された斜辺258が残りの4辺となる。
207は,原型である略正方形状電極の全ての4角を所
定位置で所定角に切除するように形成された4つの斜辺
を有する8角形状電極となる。このとき,ペレット辺2
17に垂直な2辺244及び水平な2辺246が原型で
ある略正方形状電極の4辺であり,全ての4角を切除す
るように形成された斜辺258が残りの4辺となる。
【0048】なお,中央列電極207には,電極を保護
するための保護膜が最小幅(F)242で電極の各辺に
平行に形成されている。
するための保護膜が最小幅(F)242で電極の各辺に
平行に形成されている。
【0049】このように,本実施形態においては,中央
列電極107及び内側列電極108は,互に対向する斜
辺が形成されるとともに,その反対方向の2角も切除す
るように斜辺が形成された8角形状の電極となる。
列電極107及び内側列電極108は,互に対向する斜
辺が形成されるとともに,その反対方向の2角も切除す
るように斜辺が形成された8角形状の電極となる。
【0050】さらに,中央列電極と内側列電極との間に
は,内部回路と外側列電極とを接続する配線が形成され
る。本実施形態においては,内側列電極と中央列電極に
形成された斜辺と平行に,外側列電極用の配線が形成さ
れている。
は,内部回路と外側列電極とを接続する配線が形成され
る。本実施形態においては,内側列電極と中央列電極に
形成された斜辺と平行に,外側列電極用の配線が形成さ
れている。
【0051】このとき,中央列電極207及び内側列電
極208の斜辺220,258との間に平行に形成され
る外側電極用の配線221の最大幅は,隣接する中央列
電極207と内側列電極208との中心間距離(これ
は,電極中心間の垂直方向距離(A)222と電極中心
間の水平方向距離(B)223から算出される),ワイ
ヤボンディングに必要な最小電極長さ(R)211,2
41,電極保護膜最小長さ(F)212,242及び導
体最小長さ(I)229により決定され,次式で示され
る。 斜辺間の最大配線幅221=(A2+B2)1/2−
(R+F+I)×2
極208の斜辺220,258との間に平行に形成され
る外側電極用の配線221の最大幅は,隣接する中央列
電極207と内側列電極208との中心間距離(これ
は,電極中心間の垂直方向距離(A)222と電極中心
間の水平方向距離(B)223から算出される),ワイ
ヤボンディングに必要な最小電極長さ(R)211,2
41,電極保護膜最小長さ(F)212,242及び導
体最小長さ(I)229により決定され,次式で示され
る。 斜辺間の最大配線幅221=(A2+B2)1/2−
(R+F+I)×2
【0052】また,配線の厚さが略同一であると仮定す
ると,外側列電極204の最大電流は,斜辺の配線幅2
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極207と内側列電極208との間隔2
23,中央列電極207及び内側列電極208の位置及
び形状を決定することができる。
ると,外側列電極204の最大電流は,斜辺の配線幅2
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極207と内側列電極208との間隔2
23,中央列電極207及び内側列電極208の位置及
び形状を決定することができる。
【0053】本実施形態においては,内部回路と接続す
る外側列電極の配線は,従来よりも広い配線幅とするこ
とができるので,電源などの大電流用の電極として使用
することができる。さらに,内側列電極と中央列電極の
電極が離れて配置されるので,ワイヤボンディング工程
で電極位置を認識する際に,隣接する電極を誤って認識
することがない。さらに,本実施形態においては,内側
列電極は,ペレット辺側の2角を切除するように斜辺が
形成されているので,外側列電極の配線の自由度を増す
ことができる。この結果,ワイヤボンディングでのショ
ート不良が低減される。さらに,中央列電極は,ペレッ
ト対向側の2角を切除するように斜辺が形成されている
ので,さらに,配線の自由度を増すことができる。
る外側列電極の配線は,従来よりも広い配線幅とするこ
とができるので,電源などの大電流用の電極として使用
することができる。さらに,内側列電極と中央列電極の
電極が離れて配置されるので,ワイヤボンディング工程
で電極位置を認識する際に,隣接する電極を誤って認識
することがない。さらに,本実施形態においては,内側
列電極は,ペレット辺側の2角を切除するように斜辺が
形成されているので,外側列電極の配線の自由度を増す
ことができる。この結果,ワイヤボンディングでのショ
ート不良が低減される。さらに,中央列電極は,ペレッ
ト対向側の2角を切除するように斜辺が形成されている
ので,さらに,配線の自由度を増すことができる。
【0054】(第3の実施の形態)上記実施形態におい
ては,中央列電極及び内側列電極として6角形状の電極
あるいは8角形状の電極を採用した構成を説明したが,
本実施形態では,中央列電極及び内側列電極として,下
層に8角形状の下層電極と上層に正方形状の上層電極か
らなる2重構造の電極を採用する。
ては,中央列電極及び内側列電極として6角形状の電極
あるいは8角形状の電極を採用した構成を説明したが,
本実施形態では,中央列電極及び内側列電極として,下
層に8角形状の下層電極と上層に正方形状の上層電極か
らなる2重構造の電極を採用する。
【0055】以下,図5,図6,図7を参照しながら,
第3の実施の形態について説明する。なお,図5は,本
実施形態にかかる半導体装置の上面図である。
第3の実施の形態について説明する。なお,図5は,本
実施形態にかかる半導体装置の上面図である。
【0056】まず,図5に示すように,半導体ペレット
301の外側列303の電極,中央列305の電極,内
側列306の電極が,半導体ペレット301の周辺部3
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。なお,本実施形態においては,中央列電極及び内側
列電極は,下層に8角形状の下層電極と上層に正方形状
の上層電極からなる2重構造の電極構造を有する。
301の外側列303の電極,中央列305の電極,内
側列306の電極が,半導体ペレット301の周辺部3
02に3列の千鳥状に配置されている。外側列電極の形
状は,辺比が1から2の正方形状もしくは長方形状であ
る。なお,本実施形態においては,中央列電極及び内側
列電極は,下層に8角形状の下層電極と上層に正方形状
の上層電極からなる2重構造の電極構造を有する。
【0057】また,中央列電極の下層電極と内側列電極
の下層電極間には,半導体ペレット301の内部回路3
10と外側列電極を接続するための配線が,中央列電極
及び内側列電極の斜辺と平行になるように形成されてい
る。
の下層電極間には,半導体ペレット301の内部回路3
10と外側列電極を接続するための配線が,中央列電極
及び内側列電極の斜辺と平行になるように形成されてい
る。
【0058】次に,図6に基づいて,本実施形態にかか
る半導体装置に配置される電極及配線について説明す
る。なお,図6は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
る半導体装置に配置される電極及配線について説明す
る。なお,図6は,本実施形態にかかる半導体装置に配
置された電極の部分拡大図である。
【0059】本実施形態においては,上記実施形態と異
なり,中央列電極307は,原型である略正方形状電極
の4角を所定位置で所定角度に切除するように斜辺を形
成した8角形状の電極からなる下層電極と,所定の大き
さの略正方形状電極からなる上層電極から構成される2
層構造電極である。また,内側列電極308は,原型で
ある略正方形状電極の4角を所定位置で所定角度に切除
するように斜辺を形成した8角形状の電極からなる下層
電極と,所定の大きさの略正方形状電極からなる上層電
極から構成される2層構造電極である。
なり,中央列電極307は,原型である略正方形状電極
の4角を所定位置で所定角度に切除するように斜辺を形
成した8角形状の電極からなる下層電極と,所定の大き
さの略正方形状電極からなる上層電極から構成される2
層構造電極である。また,内側列電極308は,原型で
ある略正方形状電極の4角を所定位置で所定角度に切除
するように斜辺を形成した8角形状の電極からなる下層
電極と,所定の大きさの略正方形状電極からなる上層電
極から構成される2層構造電極である。
【0060】図6に示すように,中央列電極307の下
層電極331の原型は略正方形状電極であり,その各辺
はペレット辺317と平行あるいは垂直に形成されてい
る。また,原型である略正方形状電極の各辺の長さは,
電極中心345からワイヤボンディングに必要な最小電
極半径(R)341で表わされる。なお,下層電極33
1は,絶縁膜で覆われておいるので保護膜は形成されな
い。
層電極331の原型は略正方形状電極であり,その各辺
はペレット辺317と平行あるいは垂直に形成されてい
る。また,原型である略正方形状電極の各辺の長さは,
電極中心345からワイヤボンディングに必要な最小電
極半径(R)341で表わされる。なお,下層電極33
1は,絶縁膜で覆われておいるので保護膜は形成されな
い。
【0061】本実施形態においては,中央側電極307
には,隣接する内側列電極308の下層電極351の電
極中心315と中央列電極307の下層電極331の電
極中心345とを結ぶ線分350(G)上の,ワイヤボ
ンディングに必要な最小電極半径(R)341の位置
(H)348において,線分Gの垂線方向349に略正
方形状電極を切除するように2つの斜辺が形成されてい
る。
には,隣接する内側列電極308の下層電極351の電
極中心315と中央列電極307の下層電極331の電
極中心345とを結ぶ線分350(G)上の,ワイヤボ
ンディングに必要な最小電極半径(R)341の位置
(H)348において,線分Gの垂線方向349に略正
方形状電極を切除するように2つの斜辺が形成されてい
る。
【0062】このとき,中央列電極307の下層電極3
31は,原型である略正方形状電極の電極中心から各辺
の距離と等しい長さの位置で斜辺が形成されているの
で,電極中心345は,ペレット辺と水平な各辺,垂直
な各辺,及び斜辺が接する内接円の中心となる。
31は,原型である略正方形状電極の電極中心から各辺
の距離と等しい長さの位置で斜辺が形成されているの
で,電極中心345は,ペレット辺と水平な各辺,垂直
な各辺,及び斜辺が接する内接円の中心となる。
【0063】このように,本実施形態においては,中央
列電極307の下層電極331は,原型である略正方形
状電極の全ての4角を所定位置で所定角に切除するよう
に形成された4つの斜辺を有する8角形状の電極とな
る。このとき,ペレット辺317に垂直な2辺344及
び水平な2辺346が原型である略正方形状電極の4辺
であり,全ての4角を切除するように形成された斜辺3
52が残りの4辺となる。
列電極307の下層電極331は,原型である略正方形
状電極の全ての4角を所定位置で所定角に切除するよう
に形成された4つの斜辺を有する8角形状の電極とな
る。このとき,ペレット辺317に垂直な2辺344及
び水平な2辺346が原型である略正方形状電極の4辺
であり,全ての4角を切除するように形成された斜辺3
52が残りの4辺となる。
【0064】また,本実施形態においては,図7に示す
ように,中央側電極307の8角形状の下層電極331
は,絶縁層333の貫通穴334に形成された金属柱3
35を介して正方形状の上層電極330と電気的に接続
されている。また,上層電極330には,電極を保護す
るための保護膜325が最小幅(F)342で電極の各
辺に平行に形成されている。
ように,中央側電極307の8角形状の下層電極331
は,絶縁層333の貫通穴334に形成された金属柱3
35を介して正方形状の上層電極330と電気的に接続
されている。また,上層電極330には,電極を保護す
るための保護膜325が最小幅(F)342で電極の各
辺に平行に形成されている。
【0065】一方,内側列電極308の下層電極351
の原型は略正方形状電極であり,その各辺はペレット辺
317と平行あるいは垂直に形成されている。また,原
型である略正方形状電極の各辺の長さは,電極中心31
5からワイヤボンディングに必要な最小電極半径(R)
311で表わされる。なお,下層電極351は,絶縁膜
で覆われておいるので保護膜は形成されない。
の原型は略正方形状電極であり,その各辺はペレット辺
317と平行あるいは垂直に形成されている。また,原
型である略正方形状電極の各辺の長さは,電極中心31
5からワイヤボンディングに必要な最小電極半径(R)
311で表わされる。なお,下層電極351は,絶縁膜
で覆われておいるので保護膜は形成されない。
【0066】本実施形態においては,内側列電極308
には,隣接する中央列電極307の下層電極331の電
極中心345と内側列電極307の下層電極351の電
極中心345とを結ぶ線分350(G)上の,ワイヤボ
ンディングに必要な最小電極半径(R)311の位置
(H)318において,線分Gの垂線方向319に略正
方形状電極を切除するように2つの斜辺が形成されてい
る。
には,隣接する中央列電極307の下層電極331の電
極中心345と内側列電極307の下層電極351の電
極中心345とを結ぶ線分350(G)上の,ワイヤボ
ンディングに必要な最小電極半径(R)311の位置
(H)318において,線分Gの垂線方向319に略正
方形状電極を切除するように2つの斜辺が形成されてい
る。
【0067】このとき,内側列電極308の下層電極3
51は,原型である略正方形状電極の電極中心から各辺
の距離と等しい長さの位置で斜辺が形成されているの
で,電極中心315は,ペレット辺と水平な各辺,垂直
な各辺,及び斜辺が接する内接円の中心となる。
51は,原型である略正方形状電極の電極中心から各辺
の距離と等しい長さの位置で斜辺が形成されているの
で,電極中心315は,ペレット辺と水平な各辺,垂直
な各辺,及び斜辺が接する内接円の中心となる。
【0068】このように,本実施形態においては,内側
列電極308の下層電極351は,原型である略正方形
状電極の全ての4角を所定位置で所定角に切除するよう
に形成された4つの斜辺を有する8角形状の電極とな
る。このとき,ペレット辺317に垂直な2辺314及
び水平な2辺316が原型である略正方形状電極の4辺
であり,全ての4角を切除するように形成された斜辺3
20が残りの4辺となる。
列電極308の下層電極351は,原型である略正方形
状電極の全ての4角を所定位置で所定角に切除するよう
に形成された4つの斜辺を有する8角形状の電極とな
る。このとき,ペレット辺317に垂直な2辺314及
び水平な2辺316が原型である略正方形状電極の4辺
であり,全ての4角を切除するように形成された斜辺3
20が残りの4辺となる。
【0069】また,本実施形態においては,中央側電極
307の場合と同様に,内側列電極308の8角形状の
下層電極351は,絶縁層の貫通穴に形成された金属柱
を介して正方形状の上層電極352と電気的に接続され
ている。また,上層電極352には,電極を保護するた
めの保護膜が最小幅(F)312で電極の各辺に平行に
形成されている。
307の場合と同様に,内側列電極308の8角形状の
下層電極351は,絶縁層の貫通穴に形成された金属柱
を介して正方形状の上層電極352と電気的に接続され
ている。また,上層電極352には,電極を保護するた
めの保護膜が最小幅(F)312で電極の各辺に平行に
形成されている。
【0070】このように,本実施形態においては,中央
列電極307の下層電極331及び内側列電極308の
下層電極331は,互に対向する斜辺が形成されるとと
もに,その反対方向の2角も切除されるように斜辺が形
成された8角形状の電極となる。さらに,絶縁層を介し
て下層電極と電気的に接続される上層電極は,略正方形
状を有する。
列電極307の下層電極331及び内側列電極308の
下層電極331は,互に対向する斜辺が形成されるとと
もに,その反対方向の2角も切除されるように斜辺が形
成された8角形状の電極となる。さらに,絶縁層を介し
て下層電極と電気的に接続される上層電極は,略正方形
状を有する。
【0071】上記のように構成された中央列電極307
の下層電極331と内側列電極308の下層電極351
との間には,半導体ペレット301の内部回路310と
外側列電極304を接続するための配線309が,中央
列電極307及び内側列電極308の斜辺と平行になる
ように形成されている。
の下層電極331と内側列電極308の下層電極351
との間には,半導体ペレット301の内部回路310と
外側列電極304を接続するための配線309が,中央
列電極307及び内側列電極308の斜辺と平行になる
ように形成されている。
【0072】このとき,中央列電極307の下層電極3
31及び内側列電極308の下層電極335の各斜辺3
20,358との間に平行に形成される外側電極用の配
線309の最大幅321は,中央列電極307の下層電
極331と内側列電極308の下層電極351の中心間
距離(これは,電極中心間の垂直方向距離(A)322
と電極中心間の水平方向距離(B)323から算出され
る),ワイヤボンディングに必要な最小電極長さ(R)
311,341と導体最小長さ(I)329より決定さ
れ,以下のようになる。 斜辺間の最大配線幅321=(A2+B2)1/2−
(R+I)×2
31及び内側列電極308の下層電極335の各斜辺3
20,358との間に平行に形成される外側電極用の配
線309の最大幅321は,中央列電極307の下層電
極331と内側列電極308の下層電極351の中心間
距離(これは,電極中心間の垂直方向距離(A)322
と電極中心間の水平方向距離(B)323から算出され
る),ワイヤボンディングに必要な最小電極長さ(R)
311,341と導体最小長さ(I)329より決定さ
れ,以下のようになる。 斜辺間の最大配線幅321=(A2+B2)1/2−
(R+I)×2
【0073】本実施形態では,8角形状の下層電極は絶
縁膜で覆われ保護膜が形成されないので,その分だけ下
部電極を小さく形成できるので,配線幅を広くすること
ができる。
縁膜で覆われ保護膜が形成されないので,その分だけ下
部電極を小さく形成できるので,配線幅を広くすること
ができる。
【0074】また,配線の厚さが略同一であると仮定す
ると,外側列電極304の最大電流は,斜辺の配線幅3
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極307と内側列電極308との間隔3
23,中央列電極307及び内側列電極308の位置及
び形状を決定することができる。
ると,外側列電極304の最大電流は,斜辺の配線幅3
21に比例する。したがって,必要な電流値から斜辺間
の配線幅が決定され,上記式を逆算することにより,隣
接する中央列電極307と内側列電極308との間隔3
23,中央列電極307及び内側列電極308の位置及
び形状を決定することができる。
【0075】本実施形態においては,下層電極には保護
膜が形成されないので,その分だけ下層電極間の幅を広
くすることができる。したがって,内部回路と接続する
外側列電極の配線幅をさらに広くすることができる。さ
らに,内側列電極は,ペレット辺側の2角を切除するよ
うに斜辺が形成されているので,外側列電極の配線の自
由度を増すことができる。さらに,中央列電極は,ペレ
ット対向側の2角を切除するように斜辺が形成されてい
るので,さらに,配線の自由度を増すことができる。
膜が形成されないので,その分だけ下層電極間の幅を広
くすることができる。したがって,内部回路と接続する
外側列電極の配線幅をさらに広くすることができる。さ
らに,内側列電極は,ペレット辺側の2角を切除するよ
うに斜辺が形成されているので,外側列電極の配線の自
由度を増すことができる。さらに,中央列電極は,ペレ
ット対向側の2角を切除するように斜辺が形成されてい
るので,さらに,配線の自由度を増すことができる。
【0076】また,中央列電極と内側列電極が従来のよ
うに直線的に配置されないので,ワイヤボンディングす
る際に,隣接する電極との誤認識が低減されると共に,
隣接するワイヤとのショートが低減される。さらに,全
ての電極表面形状が正方形状あるいは長方形状であるの
で,ワイヤボンディング工程で電極位置を短時間で容易
に認識することができる。
うに直線的に配置されないので,ワイヤボンディングす
る際に,隣接する電極との誤認識が低減されると共に,
隣接するワイヤとのショートが低減される。さらに,全
ての電極表面形状が正方形状あるいは長方形状であるの
で,ワイヤボンディング工程で電極位置を短時間で容易
に認識することができる。
【0077】以上のように第3の実施の形態によれば,
中央列電極及び内側列電極の下層電極部分には,絶縁層
が形成されるので電極に保護膜を形成する必要がない。
この結果,中央列電極及び内側列電極の下層電極間に配
線される,内部回路と接続する外側列電極の配線幅をさ
らに広くすることができる。この結果,電源などの大電
流用の電極として使用することができる。さらに,全て
の電極の表面形状が正方形状あるいは長方形状であるの
で,ワイヤボンディングの際の電極位置を短時間で容易
に認識することができ,半導体装置の生産性が向上す
る。
中央列電極及び内側列電極の下層電極部分には,絶縁層
が形成されるので電極に保護膜を形成する必要がない。
この結果,中央列電極及び内側列電極の下層電極間に配
線される,内部回路と接続する外側列電極の配線幅をさ
らに広くすることができる。この結果,電源などの大電
流用の電極として使用することができる。さらに,全て
の電極の表面形状が正方形状あるいは長方形状であるの
で,ワイヤボンディングの際の電極位置を短時間で容易
に認識することができ,半導体装置の生産性が向上す
る。
【0078】以上,本発明に係る好適な実施の形態につ
いて説明したが,本発明はかかる構成に限定されない。
当業者であれば,特許請求の範囲に記載された技術思想
の範囲内において,各種の修正例及び変更例を想定し得
るものであり,それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
いて説明したが,本発明はかかる構成に限定されない。
当業者であれば,特許請求の範囲に記載された技術思想
の範囲内において,各種の修正例及び変更例を想定し得
るものであり,それらの修正例及び変更例についても本
発明の技術範囲に包含されるものと了解される。
【0079】例えば第3の実施の形態では,中央列電極
及び内側列電極を上下2層構造の電極とした構成につい
て説明したが,最上層が略正方形状の電極であれば,下
層電極は2層以上の場合であっても実施することができ
る。
及び内側列電極を上下2層構造の電極とした構成につい
て説明したが,最上層が略正方形状の電極であれば,下
層電極は2層以上の場合であっても実施することができ
る。
【0080】また,上記実施形態においては,外側列電
極が隣接する中央列電極及び内側列電極の中心に位置す
る例を説明したが,中央列電極と内側列電極の間隔が一
定でない場合でも実施することができる。
極が隣接する中央列電極及び内側列電極の中心に位置す
る例を説明したが,中央列電極と内側列電極の間隔が一
定でない場合でも実施することができる。
【0081】また,第1の実施の形態あるいは第2の実
施の形態において,外側列電極は正方形状あるいは長方
形状である構成について説明したが,中央列電極あるい
は内側列電極と同一形状の場合であっても実施すること
ができる。
施の形態において,外側列電極は正方形状あるいは長方
形状である構成について説明したが,中央列電極あるい
は内側列電極と同一形状の場合であっても実施すること
ができる。
【0082】
【発明の効果】内部回路と接続する外側列電極の配線
は,従来よりも広い配線幅とすることができるので,電
源などの大電流用の電極として使用することができる。
さらに,内側列電極と中央列電極の電極が離れて配置さ
れるので,ワイヤボンディング工程で電極位置を認識す
る際に,隣接する電極を誤って認識することがない。
は,従来よりも広い配線幅とすることができるので,電
源などの大電流用の電極として使用することができる。
さらに,内側列電極と中央列電極の電極が離れて配置さ
れるので,ワイヤボンディング工程で電極位置を認識す
る際に,隣接する電極を誤って認識することがない。
【図1】第1の実施の形態にかかる半導体装置の上面図
である。
である。
【図2】第1の実施の形態にかかる半導体装置の電極配
置の部分拡大図である。
置の部分拡大図である。
【図3】第2の実施の形態にかかる半導体装置の上面図
である。
である。
【図4】第2の実施の形態にかかる半導体装置の電極配
置の部分拡大図である。
置の部分拡大図である。
【図5】第3の実施の形態にかかる半導体装置の上面図
である。
である。
【図6】第3の実施の形態にかかる半導体装置の電極配
置の部分拡大図である。
置の部分拡大図である。
【図7】第3の実施の形態にかかる半導体装置の電極部
分の断面図である。
分の断面図である。
【図8】従来における半導体装置の上面図である。
【図9】従来における半導体装置の電極配置の部分拡大
図である。
図である。
【符号の説明】 101 半導体ペレット 102 周辺部 103 外側列 104 外側列電極 105 中央列 106 内側列 107 中央列電極 108 内側列電極 109 配線 111 最小電極半径(R) 112 電極保護膜最小幅(F) 113 距離 114 ペレット辺に垂直な2辺 115 電極中心 116 ペレット辺に水平な2辺 117 ペレット辺 118 最小電極半径(R)と保護膜最小幅(F)の和
の距離位置(H) 119 垂直線分 120 内側列電極の斜辺 121 配線の最大幅 122 電極中心間の垂直方向距離(A) 123 電極中心間の水平方向距離(B) 129 導体最小長さ(I) 145 中央列電極の電極中心, 150 線分(G) 325 保護膜 329 導体最小長さ 330 中央列電極の上層電極 331 中央列電極の下層電極 333 絶縁層 334 貫通穴 335 金属柱 351 内側列電極の下層電極
の距離位置(H) 119 垂直線分 120 内側列電極の斜辺 121 配線の最大幅 122 電極中心間の垂直方向距離(A) 123 電極中心間の水平方向距離(B) 129 導体最小長さ(I) 145 中央列電極の電極中心, 150 線分(G) 325 保護膜 329 導体最小長さ 330 中央列電極の上層電極 331 中央列電極の下層電極 333 絶縁層 334 貫通穴 335 金属柱 351 内側列電極の下層電極
Claims (4)
- 【請求項1】 半導体ペレット表面周辺部に,内側列電
極と,中央列電極と,外側列電極とが3列に千鳥配置さ
れる半導体装置であって,前記内側列電極は,各辺がワ
イヤボンディングに必要な最小電極長さ(R)と電極保
護膜最小長さ(F)の和の長さからなる略正方形状電極
を,隣接する中央列電極との互いの電極中心を結ぶ直線
上の,電極中心からワイヤボンディングに必要な最小電
極長さ(R)と電極保護膜最小長さ(F)との和の距離
位置において,前記直線の垂直方向に切除するように形
成した中央列電極側斜辺を有する6角形状電極であり,
前記中央列電極は,各辺がワイヤボンディングに必要な
最小電極長さ(R)と電極保護膜最小長さ(F)の和の
長さからなる略正方形状電極を,隣接する内側列電極と
の互いの電極中心を結ぶ直線上の,電極中心からワイヤ
ボンディングに必要な最小電極長さ(R)と電極保護膜
最小長さ(F)の距離位置において,前記直線の垂直方
向に切除するように形成した内側列電極側斜辺を有する
6角形状電極であり,前記中央列電極と前記内側列電極
の斜辺間に平行して配線される前記外側列電極の最大配
線幅は,前記中央列電極及び前記内側列電極と間に必要
な最小導体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置。 - 【請求項2】 半導体ペレット表面周辺部に,内側列電
極と,中央列電極と,外側列電極とが3列に千鳥配置さ
れる半導体装置であって,前記内側列電極は,各辺がワ
イヤボンディングに必要な最小電極長さ(R)と電極保
護膜最小長さ(F)の和の長さからなる略正方形状電極
を,隣接する中央列電極との互いの電極中心を結ぶ直線
上の,電極中心からワイヤボンディングに必要な最小電
極長さ(R)と電極保護膜最小長さ(F)の距離位置に
おいて,前記直線の垂直方向に切除するように形成した
中央列電極側斜辺と,前記ペレット側方向において,前
記中央列電極側斜辺と対称位置にかつ前記中央列電極側
斜辺と平行に形成したペレット側斜辺とを有する8角形
状電極であり,前記中央列電極は,各辺がワイヤボンデ
ィングに必要な最小電極長さ(R)と電極保護膜最小長
さ(F)の和の長さからなる略正方形状電極を,隣接す
る内側列電極との互いの電極中心を結ぶ直線上の,電極
中心からワイヤボンディングに必要な最小電極長さ
(R)と電極保護膜最小長さ(F)の距離位置におい
て,前記直線の垂直方向に切除するように形成した内側
列電極側斜辺と,前記ペレット側の対向方向において,
前記内側列電極側斜辺と対称位置にかつ前記内側列電極
側斜辺と平行に形成した外側列電極側斜辺とを有する8
角形状電極であり,前記中央列電極と前記内側列電極の
斜辺に平行して配線される外側列電極の最大配線幅は,
前記中央列電極及び前記内側列電極と間に必要な最小導
体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+F+I)×
2 で算出されることを特徴とする半導体装置。 - 【請求項3】 半導体ペレット表面周辺部に,絶縁膜に
より分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
を有する6角形状電極が形成される下層電極と,前記絶
縁膜に形成された金属柱を介して前記下層電極と接続さ
れた略正方形状からなる上層電極とから構成され,前記
中央列電極は,各辺がワイヤボンディングに必要な最小
電極長さ(R)からなる略正方形状電極を,隣接する内
側列電極との互いの電極中心を結ぶ直線上の,電極中心
からワイヤボンディングに必要な最小電極長さ(R)の
距離位置において,前記直線の垂直方向に切除するよう
に形成した内側列電極側斜辺を有する6角形状電極が形
成される下層電極と,前記絶縁膜に形成された金属柱を
介して前記下層電極と接続された略正方形状からなる上
層電極とから構成され,前記中央列電極と前記内側列電
極の斜辺間に平行して配線される外側列電極の最大配線
幅は,前記中央列電極及び前記内側列電極と間に必要な
最小導体間隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置。 - 【請求項4】 半導体ペレット表面周辺部に,絶縁膜に
より分離された下層電極と上層電極からなる内側列電極
と,絶縁膜により分離された下層電極と上層電極からな
る中央列電極と,外側列電極とが3列に千鳥配置される
半導体装置であって,前記内側列電極は,各辺がワイヤ
ボンディングに必要な最小電極長さ(R)からなる略正
方形状電極を,隣接する中央列電極との互いの電極中心
を結ぶ直線上の,電極中心からワイヤボンディングに必
要な最小電極長さ(R)の距離位置において,前記直線
の垂直方向に切除するように形成した中央列電極側斜辺
と,前記ペレット側方向において,前記中央列電極側斜
辺と対称位置にかつ前記中央列電極側斜辺と平行に形成
した斜辺とを有する8角形状電極からなる下層電極と,
前記絶縁膜に形成された金属柱を介して前記下層電極と
接続された略正方形状からなる上層電極とから構成さ
れ,前記中央列電極は,各辺がワイヤボンディングに必
要な最小電極長さ(R)からなる略正方形状電極を,隣
接する内側列電極との互いの電極中心を結ぶ直線上の,
電極中心からワイヤボンディングに必要な最小電極長さ
(R)の距離位置において,前記直線の垂直方向に切除
するように形成した内側列電極側斜辺と,前記ペレット
側の対向方向において前記内側列電極側斜辺と対称位置
にかつ前記内側列電極側斜辺と平行に形成したペレット
側斜辺とを有する8角形状電極からなる下層電極と,前
記絶縁膜に形成された金属柱を介して前記下層電極と接
続された略正方形状からなる上層電極とから構成され,
前記中央列電極と前記内側列電極の下層電極の前記斜辺
に平行して配線される外側列電極の最大配線幅は,前記
中央列電極及び前記内側列電極と間に必要な最小導体間
隔(I)を考慮して, 最大配線幅=(A2+B2)1/2−(R+I)×2 で算出されることを特徴とする半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000368113A JP2002170844A (ja) | 2000-12-04 | 2000-12-04 | 半導体装置 |
US09/956,123 US6590296B2 (en) | 2000-12-04 | 2001-09-20 | Semiconductor device with staggered hexagonal electrodes and increased wiring width |
US10/440,271 US6798077B2 (en) | 2000-12-04 | 2003-05-19 | Semiconductor device with staggered octagonal electrodes and increased wiring width |
US10/947,447 US7049706B2 (en) | 2000-12-04 | 2004-09-23 | Semiconductor device with staggered electrodes and increased wiring width |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000368113A JP2002170844A (ja) | 2000-12-04 | 2000-12-04 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002170844A true JP2002170844A (ja) | 2002-06-14 |
Family
ID=18838422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000368113A Withdrawn JP2002170844A (ja) | 2000-12-04 | 2000-12-04 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (3) | US6590296B2 (ja) |
JP (1) | JP2002170844A (ja) |
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Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4776861B2 (ja) * | 2002-09-26 | 2011-09-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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-
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- 2003-05-19 US US10/440,271 patent/US6798077B2/en not_active Expired - Lifetime
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JP7441923B2 (ja) | 2020-03-13 | 2024-03-01 | ルネサスエレクトロニクス株式会社 | 半導体チップ |
Also Published As
Publication number | Publication date |
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US20030197251A1 (en) | 2003-10-23 |
US6590296B2 (en) | 2003-07-08 |
US6798077B2 (en) | 2004-09-28 |
US20020066964A1 (en) | 2002-06-06 |
US20050046043A1 (en) | 2005-03-03 |
US7049706B2 (en) | 2006-05-23 |
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Legal Events
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