[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100603868B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100603868B1
KR100603868B1 KR1019980027400A KR19980027400A KR100603868B1 KR 100603868 B1 KR100603868 B1 KR 100603868B1 KR 1019980027400 A KR1019980027400 A KR 1019980027400A KR 19980027400 A KR19980027400 A KR 19980027400A KR 100603868 B1 KR100603868 B1 KR 100603868B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
elastic body
disposed
main surface
csp
Prior art date
Application number
KR1019980027400A
Other languages
English (en)
Other versions
KR19990013673A (ko
Inventor
유키하루 아키야마
도모아키 구다이시
다케히로 오니시
노리오우 시마다
슈지 에구치
아사오 니시무라
이치로 안죠
구니히로 츠보사키
츄이치 미야자키
히로시 고야마
마사노리 시바모토
아키라 나가이
마사히코 오기노
Original Assignee
가부시키가이샤 아키타덴시시스테무즈
가부시기가이샤 히다치초엘에스아이시스템즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 아키타덴시시스테무즈, 가부시기가이샤 히다치초엘에스아이시스템즈 filed Critical 가부시키가이샤 아키타덴시시스테무즈
Publication of KR19990013673A publication Critical patent/KR19990013673A/ko
Priority to KR1020060018052A priority Critical patent/KR100603867B1/ko
Application granted granted Critical
Publication of KR100603868B1 publication Critical patent/KR100603868B1/ko

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26B—HAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B21/00—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor
    • B26B21/08—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor involving changeable blades
    • B26B21/14—Safety razors with one or more blades arranged transversely to the handle
    • B26B21/22—Safety razors with one or more blades arranged transversely to the handle involving several blades to be used simultaneously
    • B26B21/222—Safety razors with one or more blades arranged transversely to the handle involving several blades to be used simultaneously with the blades moulded into, or attached to, a changeable unit
    • B26B21/225—Safety razors with one or more blades arranged transversely to the handle involving several blades to be used simultaneously with the blades moulded into, or attached to, a changeable unit the changeable unit being resiliently mounted on the handle
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26B—HAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B21/00—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor
    • B26B21/40—Details or accessories
    • B26B21/4012—Housing details, e.g. for cartridges
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26B—HAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B21/00—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor
    • B26B21/40—Details or accessories
    • B26B21/4012—Housing details, e.g. for cartridges
    • B26B21/4031—Housing details, e.g. for cartridges characterised by special geometric shaving parameters, e.g. blade span or exposure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26B—HAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B21/00—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor
    • B26B21/40—Details or accessories
    • B26B21/52—Handles, e.g. tiltable, flexible
    • B26B21/521—Connection details, e.g. connection to razor heads
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B26—HAND CUTTING TOOLS; CUTTING; SEVERING
    • B26B—HAND-HELD CUTTING TOOLS NOT OTHERWISE PROVIDED FOR
    • B26B21/00—Razors of the open or knife type; Safety razors or other shaving implements of the planing type; Hair-trimming devices involving a razor-blade; Equipment therefor
    • B26B21/54—Razor-blades
    • B26B21/56—Razor-blades characterised by the shape
    • B26B21/565—Bent razor blades; Razor blades with bent carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1433—Application-specific integrated circuit [ASIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Forests & Forestry (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 저가격화 및 봉지성을 향상시키기 위해서, 그의 주면에 여러개의 반도체소자와 여러개의 접속단자를 갖고 여러개의 접속단자가 주변부에 배치된 사각형상의 반도체칩, 여러개의 접속단자를 노출시켜 반도체칩의 주면상에 배치된 탄성체, 탄성체상에 형성되고 접속단자가 배치된 영역에 있어서 개구를 갖는 절연성 테이프, 절연성테이프의 표면에 형성되고 그의 한쪽끝부가 접속단자에 접속되며 그의 다른쪽끝부가 탄성체상에 배치된 여러개의 리이드, 여러개의 리이드의 다른쪽끝부상에 형성된 여러개의 범프전극 및 반도체칩의 접속단자와 리이드의 한쪽끝부를 봉지하는 수지체를 포함하고, 절연성테이프가 여러개의 접속단자가 배치된 반도체칩의 주변부의 근방에 있어서 반도체칩보다 외측으로 돌출되어 있고, 탄성체가 통기성 재료로 이루어지고, 절연성 테이프와 거의 동일한 형상을 가지며 그의 한쪽면이 외부환경에 노출되도록 형성하였다.
이와 같이 하는 것에 의해서, 반도체장치의 제조비용의 저가격화, 봉지부에 있어서의 내습신뢰성의 향상, 내리플로성의 향상, 전기적 특성의 열화저감, 전기회로동작의 안정성 향상 등의 효과가 얻어진다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 반도체장치의 제조기술에 관한 것으로서, 특히 CSP(Chip Size Package)에 있어서 저가격화 및 봉지성의 향상을 도모하는 반도체장치 및 그 제조방법에 관한 것이다.
이하에 설명하는 기술은 본 발명을 연구 및 완성할 때에 본 발명자에 의해서 검토된 것으로서, 그 개요는 다음과 같다.
박형 및 소형화를 도모하는 반도체장치의 1예로서 칩사이즈의 반도체장치인 CSP가 알려져 있고, 이 CSP는 휴대용전자기기 등에 조립되는 프린트배선기판에 실장되는 경우가 많다.
여기에서, CSP의 일반적인 구조를 설명하면 외부단자인 범프전극을 답재하고 또한 반도체칩의 전극패드와 전기적으로 접속하는 리이드가 마련된 박막배선기판, 반도체칩과 박막배선기판사이에 배치되고 또한 박막배선기판과 거의 동일한 크기로 형성된 일래스토머(탄성구조체) 및 반도체칩의 전극패드와 이것에 접속된 박막배선기판의 리이드를 봉지수지에 의해서 봉지하는 봉지부를 포함한다.
또, 비교예로서 본 발명자에 의해서 검토된 CSP의 구조에 대해서는 예를 들면, 닛케이BP사, 1997년 4월 1일발행, 「닛케이마이크로디바이스1997년 4월 1일호의 NO. 142」, 44∼53페이지에 기재된 것이 있고, 특히 48페이지의 도 6에 차세대형CSP(비교예)가 소개되어 있다.
이 CSP는 주면에 전극패드가 형성된 반도체칩을 갖고, 또한 반도체칩의 내측에 외부단자인 범프전극이 배치된 구조의 것임과 동시에 반도체칩의 외측에 외형링이 마련되어 있는 것이다.
그런데, 상기한 기술에 있어서의 일반적인 구조의 CSP에서는 봉지수지가 반도체칩의 측면으로 흘러나오기 쉽고, 그 결과 CSP의 외형사이즈의 정밀도가 나빠 소켓(socket)에 들어가지 않는 경우가 있다.
즉, CSP의 외형형상이 안정되어 있지 않은 것이 문제로 된다.
또, 이러한 문제의 대책으로서 봉지시의 봉지수지의 양을 저감하면 박막배선기판의 리이드가 노출되는 경우가 있고, 이것에 의해 봉지부의 봉지성이 불충분하게 되기 때문에 내습신뢰성의 면에서 뒤떨어지는 것이 문제로 된다.
또, 상기 비교예의 CSP에 있어서는 외형링을 독립구조로 하면 제조비용이 고가로 되는 것이 문제로 된다.
또한, 일반적인 구조의 CSP에 있어서는 범프전극을 형성할 때의 땜납리플로(solder reflow)시에 일래스토머중의 수분 및 기체의 팽창에 의해서 내부압력이 커지고, 그 결과 봉지부등이 파괴되는 팝콘(popcorn)현상을 야기하는 것이 문제로 된다.
본 발명의 목적은 저가격화 및 봉지성의 향상을 도모하는 칩사이즈의 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 팝콘현상을 방지하는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
즉, 본 발명의 반도체장치는 주면의 외주부에 접속단자가 마련된 반도체칩을 갖는 칩사이즈의 것으로서, 상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치된 탄성구조체, 한쪽끝이 리이드를 거쳐서 상기 접속단자와 전기적으로 접속되고 또한 다른쪽끝이 외부단자인 범프전극과 전기적으로 접속되는 배선이 마련된 기판본체부를 구비함과 동시에 상기 접속단자를 노출시키는 개구부가 마련되고 또한 상기 개구부 및 상기 반도체칩의 외측으로 돌출하는 기판돌출부를 구비한 박막배선기판 및 상기 반도체칩의 상기 접속단자 및 상기 박막배선기판의 상기 리이드를 봉지하는 봉지부를 갖고, 상기 박막배선기판에 있어서의 상기 기판본체부와 상기 기판돌출부가 일체로 형성되어 있는 것이다.
이것에 의해, 기판돌출부를 기판본체부와 독립된 구조로 하지 않고 양자를 일체로 형성하고 있으므로, 기판돌출부를 고가의 재료에 의해서 형성하지 않아도 된다.
그 결과, 반도체장치의 제조비용의 저가격화를 도모할 수가 있다.
또, 본 발명의 반도체장치는 주면의 외주부에 접속단자가 마련된 반도체칩을 갖는 칩사이즈의 것으로서, 상기 반도체칩의 주면상에 배치됨과 동시에 상기 접속단자를 노출시키는 개구부가 마련되고 또한 상기 개구부 및 상기 반도체칩의 외측으로 돌출하는 탄성체 돌출부를 구비한 탄성구조체, 한쪽끝이 리이드를 거쳐서 상기 접속단자와 전기적으로 접속되고 또한 다른쪽끝이 외부단자인 범프전극과 전기적으로 접속되는 배선이 마련된 기판 본체부를 구비함과 동시에 상기 접속단자를 노출시키는 개구부가 마련되고, 또한 상기 개구부 및 상기 반도체칩의 외측으로 돌출하는 기판돌출부를 구비한 박막배선기판 및 상기 반도체칩의 상기 접속단자 및 상기 박막배선기판의 상기 리이드를 봉지하는 봉지부를 갖고, 상기 박막배선기판에 있어서의 상기 기판본체부와 상기 기판돌출부가 일체로 형성되고, 또한 상기 박막배선기판과 상기 탄성구조체의 외형형상이 거의 동일한 크기로 형성되어 있는 것이다.
또한, 본 발명의 반도체장치는 주면의 외주에 접속단자가 마련된 반도체칩을 갖는 칩사이즈의 것으로서, 상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치되고 또한 외측으로 노출되는 노출부를 구비한 탄성구조체, 한쪽끝이 리이드를 거쳐서 상기 접속단자와 전기적으로 접속되고 또한 다른쪽끝이 외부단자인 범프전극과 전기적으로 접속되는 배선이 마련된 기판본체부를 구비함과 동시에 상기 접속단자를 노출시키는 개구부가 마련된 박막배선기판 및 상기 반도체칩의 상기 접속단자 및 상기 박막배선기판의 상기 리이드를 봉지하는 봉지부를 갖는 것이다.
또, 본 발명의 반도체장치의 제조방법은 주면의 외주부에 접속단자가 마련된 반도체칩을 갖는 칩사이즈의 반도체장치의 것으로서 배선을 가진 기판본체부를 구비함과 동시에 상기 배선에 접속된 리이드를 배치하는 개구부의 외측으로 돌출해서 상기 기판본체부와 일체로 형성된 기판돌출부를 구비한 박막배선기판을 준비하는 공정, 상기 박막배선기판의 상기 기판본체부와 탄성구조체를 접합하는 공정, 상기 반도체칩의 상기 접속단자를 상기 박막배선기판의 상기 개구부로 돌출시켜 상기 반도체칩의 상기 주면과 상기 탄성구조체를 접합하는 공정, 상기 반도체칩의 상기 접속단자와 이것에 대응한 상기 박막배선기판의 상기 리이드를 전기적으로 접속하는 공정, 저실리카재로 이루어지는 봉지수지를 사용해서 상기 반도체칩의 상기 접속단자와 상기 박막배선기판의 상기 리이드를 봉지하여 봉지부를 형성하는 공정, 상기 기판본체부의 배선과 전기적으로 접속시켜 범프전극을 형성하는 공정 및 상기 기판돌출부와 이것에 형성된 상기 봉지부를 동시에 바라는 외형사이즈로 절단하는 공정을 갖는 것이다.
또, 본 발명의 반도체장치의 제조방법은 주면의 외주부에 접속단자가 마련된 반도체칩을 갖는 칩사이즈의 반도체장치의 것으로서 배선을 갖는 기판본체부에 접합된 탄성구조체를 구비함과 동시에 상기 배선에 접속된 리이드를 배치하는 개구부가 형성되고, 또한 상기 기판본체부가 상기 탄성구조체의 지지부에 의해 기판프레임부에 지지된 박막배선기판을 준비하는 공정, 상기 반도체칩의 상기 접속단자를 상기 박막배선기판의 상기 개구부로 노출시켜 상기 반도체칩의 상기 주면과 상기 탄성구조체를 접합하는 공정, 상기 반도체칩의 상기 접속단자와 이것에 대응한 상기 박막배선기판의 상기 리이드를 전기적으로 접속하는 공정, 상기 반도체칩의 상기 접속단자와 상기 박막배선기판의 상기 리이드를 수지봉지해서 봉지부를 형성하는 공정, 상기 기판본체부의 배선과 전기적으로 접속시켜 범프전극을 형성하는 공정 및 상기 탄성구조체의 지지부를 절단해서 상기 기판본체부를 상기 기판프레임부에서 분리함과 동시에 상기 탄성구조체의 노출부를 노출시키는 공정을 갖는 것이다.
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다.
(실시예1)
도 1은 본 발명의 실시예1에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도이고, 도 2는 도 1에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 2의 (a)는 도 1의 A-A단면을 도시한 단면도, 도 2의 (b)는 도 1의 B-B단면을 도시한 단면도, 도 2의 (c)는 도 1의 C-C단면을 도시한 단면도이고, 도 3은 도1에 도시한 반도체장치에 사용되는 각 부재의 사양의 1예를 도시한 사양설명도이고, 도 4는 도 1에 도시한 반도체장치의 제조 프로세스의 1예를 도시한 제조수순도이고, 도 5는 도 4에 도시한 제조 프로세스의 각 처리에 있어서의 처리조건의 1예 도시한 처리조건 설명도이고, 도 6, 도 7 및 도 8은 본 발명의 실시예1의 반도체장치(CSP)에 사용되는 박막배선기판의 제조방법의 1예를 도시한 부분평면도이고, 도 9는 본 발명의 실시예1에 있어서의 반도체장치(CSP)의 제조방법의 1예를 도시한 도면으로서, 도 9의 (a)는 일래스토머부착을 도시한 부분평면도, 도 9의 (b)는 반도체칩부착을 도시한 부분평면도이고, 도 10은 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 절단위치의 1예를 도시한 부분평면도이고, 도 11의 (a) 및 (b)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 리이드절단방법의 1예를 도시한 사시도이고, 도 12의 (a)∼(c)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 일래스토머의 부착상태의 1예를 도시한 사시도이고, 도 13의 (a) 및 (b)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 리이드의 본딩방법의 1예를 도시한 사시도이고, 도 27은 도 8에 도시한 박막배선기판의 상세구조를 도시한 확대부분 평면도이다.
도 1 및 도 2에 도시한 본 실시예1의 반도체장치(CSP(11))는 패키지사이즈가 칩사이즈에 근사한 소형의 것으로서, 여러개의 반도체소자가 형성된 주면(1a)및 그의 주면(1a)의 외주부에 전극패드(1b)(접속단자 또는 본딩패드라 한다)가 형성된 반도체칩(1)을 갖음과 동시에 반도체칩(1)의 내측에 외부단자인 범프전극(2)가 배치되어 있다. 칩의 주변에 패드가 형성되고 또한 칩의 내측에 범프전극이 배치되는 구조를 이하 주변패드의 팬인CSP(fan-in CSP)라 한다.
또, CSP(11)은 외부단자가 범프전극의 면실장형 패키지이므로, 볼그리드 어레이이기도 하다.
상기 CSP(11)의 구조에 대해서 설명하면, 전극패드(1b)를 노출시켜 반도체칩(1)의 주면(1a)상에 배치된 일래스토머(탄성구조체)(3), 한쪽끝이 리이드(4c)를 거쳐서 반도체칩(1)의 전극패드(1b)와 전기적으로 접속되고 또한 다른쪽끝이 범프전극(2)와 전기적으로 접속되는 배선(4b)가 마련된 기판본체부(4a)를 구비함과 동시에 전극패드(1b)를 노출시키는 개구부(4e)가 마련되고 또한 개구부(4e) 및 반도체칩(1)의 외측에 돌출하는 기판돌출부(4b)를 구비한 박막배선기판(4) 및 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 봉지하는 봉지부(5)를 포함하고, 박막배선기판(4)에 있어서의 기판본체부(4a)와 기판돌출부(4b)가 일체로 형성되어 있는 것이다.
또한, 도 1에 도시한 CSP(11)의 평면도는 반도체칩(1)의 전극패드(1b)나 박막배선기판(4)의 리이드(4c)를 나타내기 위해서 도 2에 도시한 봉지부(5)를 투과해서 도시한 것이다.
따라서, 도 1에 도시한 CSP(11)의 평면도에서는 상기 봉지부(5)의 기재가 생략되어 있지만, 도 1에 도시한 CSP(11)의 박막배선기판(4)의 개구부(4e)내에서는 본래 도 2에 도시한 바와 같은 봉지부(5)가 형성되어 있다(이 후, 실시예2∼실시예20에 대해서도 마찬가지이다).
여기에서, 본 실시예1은 장방형의 반도체칩(1)의 주면(1a)에 있어서 이 주면(1a)의 긴쪽방향과 직각인 방향(이 후, 짧은변방향이라고 한다)의 대향하는 2변의 외주부에만 각각 여러개(여기에서는, 한쪽측에 6개)의 전극패드(1b)가 마련되어 있는 경우으로서, 이것에 의해 반도체칩(1)의 내측에 12개의 외부단자인 범프전극(2)가 격자형상으로 배치되어 있다.
따라서, 박막배선기판(4)에 있어서, 반도체칩(1)의 주면(1a)의 상기 짧은변방향과 대응하는 외주단부에 대응한 개소에 1개씩 장방형의 개구부(4e)가 형성되어 있다.
이것에 의해, 반도체칩(1)을 일래스토머(3)에 부착하였을 때에는 반도체칩(1)의 상기 짧은변방향과 대향해서 설치된 다수의 전극패드(1b)가, 이것에 대응하는 위치에 마련된 박막배선기판(4)의 개구부(4e)에 의해 노출된다.
여기에서 본 실시예(1)의 CSP(11)에 있어서의 박막배선기판(4)는 배선(4 (d)를 가진 기판본체부(4a), 2개의 개구부(4e) 및 기판본체부(4a)와 2개의 개구부(4e)의 외측주위로 돌출해서(연장해서) 형성된 기판돌출부(4b)를 포함한다.
또한, 반도체칩(1)을 일래스토머(3)에 부착했을 때는 기판본체부(4a), 일래스토머(3) 및 반도체칩(1)이 적층배선되고, 박막배선기판(4)의 기판돌출부(4b)가 반도체칩(1)의 외측주위로 칼라형상(anvil)으로 돌출한 상태로 된다.
또, 기판본체부(4a)에는 배선(4d)와 전기적으로 접속되고 또한 범프전극(2)를 탑재하는 12개의 범프랜드(4f)(도 8의 (a)참조)가 마련되어 있다.
또, 일래스토머(3)은 반도체칩(1)를 지지하는 절연성의 탄성부재로서, 박막배선기판(4)와 반도체칩(1)사이에 배치된다. 또한, 본 실시예1에 있어서의 일래스토머(3)은 반도체칩(1)의 외측으로 돌출하는 일래스토머돌출부(탄성체돌출부)(3b)를 구비함과 동시에, CSP(11)의 조립후 일래스토머(3)의 소정의 측면(3a)(여기에서는, 반도체칩(1)의 긴쪽방향과 동일 방향의 대향하는 2개의 측면(3a)가 외부로 돌출되어 있다.
즉, 도 1 또는 도 2의 (c)에 도시한 바와 같이 박막배선기판(4)에 일래스토머(3)을 부착했을 때, 일래스토머(3)에 있어서 반도체칩(1)에서 외측으로 돌출한 일래스토머돌출부(3b)는 박막배선기판(4)의 기판돌출부(4b)와 중첩해서 배치된다.
또, 봉지부(5)는 반도체칩(1)의 전극패드(1b) 및 이것에 접속된 리이드(4c), 반도체칩(1)의 상기 짧은변방향의 대향하는 2개의 측면(1c) 전체 및 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c)에 있어서의 각각의 양끝부 부근을 봉지수지에 의해서 봉지해서 형성되는 것으로서, 반도체칩(1)의 외측 근방에 박막배선기판(4)의 기판돌출부(4b)가 배치되어 있으므로 기판돌출부(4b)와 반도체칩(1)사이에 봉지수지가 걸쳐 있는(브리지된) 상태로 봉지부(5)를 형성할 수 있다.
여기에서, 도 3을 사용해서 상기 CSP(11)에 사용되는 각 부재의 사양(재료, 크기 또는 두께등)에 대해서 설명한다. 단, 여기에서 예를 드는 각 부재의 사양은 1예로서, 반드시 이 사양에 한정되는 것은 아니다.
먼저, 박막배선기판(4)는 그의 기재(base material)로 되는 테이프가 폴리이미드수지에 의해서 형성되고, 그의 두께는 25∼75㎛정도이다. 또, 박막배선기판(4)에 마련된 배선(4d)(리이드(4c) 및 범프랜드(4f)를 포함한다)는 두께18∼25㎛정도의 동박(銅箔)이다. 또한, 이 배선(4d)를 피복하는 도금은 1.5㎛두께의 양면Au도금 또는 전극패드(1b)측과 범프전극(2)측에서 그의 두께를 변경시킨 Au/Ni 도금 등이다.
여기에서, 본 실시예1에서 사용하는 박막배선기판(4)는 도 2의 (a)에 도시한 바와 같이 배선(4d)가 1층인 것이고, 또한 그의 배선(4d)가 기재로 되는 테이프(도 6의 (a)에 도시한 테이프 기재(4g))의 이면에만 형성된 소위 1층이면배선의 것이다.
또, 일래스토머(3)은 표면 및 이면의 양면에 있어서 접착층(3e)를 갖은 베이스층(골격층(3d)로서 코어층이라도 한다)를 구비하는 3층구조(도 47참조)의 것으로서, 그의 적용예로서는 도 3에 도시한 사양예① 또는 사양예②등이 있다. 또한, 사양예①에 대해서는 일본국 특허출원 평성9-149106호에, 또 사양예②에 대해서는 일본국 특허출원 평성8-136159호에 각각 상세하게 기재되어 있다.
또, 본 실시예1에서 사용하는 일래스토머(3)은 무착색의 것이다. 따라서 본 실시예1의 일래스토머(3)은 광을 투과시키는 거의 투명한 것이다.
단, 일래스토머(3)은 그의 베이스층(골격층(3d)이 통기성이나 발수성(water repelling properties) 등의 면에서 다공질 불소수지에 의해서 형성되어 있는 것이 바람직하다. 즉, 상기 사양예①의 것을 사용하는 것이 바람직하다.
여기에서, 다공질 불소수지에 의해서 형성되는 일래스토머(3)은 3차원적 그물코구조체에 의해 구성된 골격층(3d)를 갖고 있는 것이다.
또한, 상기 3차원적 그물코구조체는 섬유형상 화합물이 3차원적으로 서로엉키는 것에 의해 형성된 부직포로 이루어지는 것이다.
또, 봉지부(5)를 형성하는 봉지재인 봉지수지에 대해서는 도 3에 도시한 사양예① 또는 사양예②등이 있다.
여기에서, 용제형액상수지는 봉지후의 큐어베이크(cure bake)시에 용제가 휘발할 때 보이드(공극)가 발생하기 쉽다. 따라서, 상기 사양예①의 것을 사용하는 것이 바람직하다.
또한, 본 실시예1의 CSP(11)에서 사용하는 봉지수지는 비교적 점도가 높은 것이지만, 도포시의 포팅노즐(potting nozzle)(도시하지 않음)의 이동시간을 길게 해서 도포하는데 시간을 소요하거나(예를 들면, 반도체칩(1)의 한쪽의 6개의 전극패드(1b)에 도포를 실행하는데 30초 정도), 봉지수지를 가열하는 것 등에 의해서 점도가 높은 봉지수지를 사용하는 것을 가능하게 하고 있으며, 이것에 의해 기판돌출부(4b)와 반도체칩(1)사이에서 상기 봉지수지를 브리지(bridge)상태로 할 수가 있다.
또, 상기 봉지수지로서는 봉지큐어시의 수축에 의한 잔류응력을 작게 하기 위해서 실리카를 함유한 수지를 사용하는 것이 바람직하고, 그 때 실리카를 50중량% 이상 함유한 것을 사용하는 것이 보다 바람직하다.
또, 범프전극(2)의 재료는 Sn/Pb의 공정땜납이나 그 밖의 고융점땜납 또는 Au도금된 Ni등이고, 그 직경은 0.3∼0.6㎜정도이다.
본 실시예1의 CSP(11)(반도체장치)에 의하면, 다음과 같은 작용효과가 얻어진다.
즉, 박막배선기판(4)에 있어서의 기판본체부(4a)와 기판돌출부(4b)가 일체로 형성되어 있는 것에 의해, 기판돌출부(4b)를 기판본체부(4a)와 독립한 구조로 하지 않으므로 기판돌출부(4b)를 고가인 재료로 형성하지 않아도 된다.
그 결과, CSP(11)(반도체장치)의 제조비용의 저가격화를 도모할 수가 있다.
또, 박막배선기판(4)에 있어서 그의 개구부(4e)의 외측에 기판돌출부(4b)가 마련되어 있는 것에 의해, 상기 봉지수지를 개구부(4e)를 거쳐서 도포했을 때 기판돌출부(4b)와 반도체칩(1)사이에서 브리지시킨 상태로 봉지부(5)를 형성할 수 있다.
이것에 의해, 안정된 봉지를 실행할 수 있으므로 봉지성을 향상시킬 수 있고, 그 결과 봉지부(5)에 있어서의 내습신뢰성의 향상을 도모할 수 있다.
또한, 상기 봉지수지로서 실리카를 50중량%이상 함유한 것을 사용하는 것에 의해, 봉지큐어시의 수축에 의한 잔류응력을 작게 할 수가 있다.
그 결과, 봉지부(5)의 신뢰성을 향상시킬 수 있다.
또, 탄성구조체인 일래스토머(3)의 베이스층이 다공질 불소수지에 의해서 형성되고 또한 일래스토머(3)에 있어서의 반도체칩(1)의 긴쪽방향과 동일 방향의 대향하는 2개의 측면(3a)가 외부로 노출되어 있으므로 상기 리플로시의 흡습성분의 발생증기를 외부로 방출할 수 있고, 그 결과 내리플로성을 향상시킬 수 있음과 동시에 다공질 불소수지의 불소가 갖는 발수성에 의해서 CSP(11)내로의 수분의 진입을 방지할 수가 있다.
그 결과, CSP(11)의 전기적 특성의 열화(劣化)를 저감할 수 있다.
다음에, 본 실시예1에 의한 CSP(11)(반도체장치)의 제조방법을 그의 제조시에 얻어지는 작용효과와 함께 설명한다.
그 때, 도 4에 도시한 제조수순에 따라서 도 5에 도시한 처리조건과 대조하면서 설명해 간다.
또, 도 9, 도 10, 도 12 및 도 13에 도시한 일래스토머(3)은 개구부(3c)을 갖는 것이고, 후술하는 실시예6 또는 7에 있어서의 CSP(16), (17)의 제조방법을 설명하는 도면이지만, 기본적인 제조방법에 대해서는 본 실시예1도 동일하므로 본 실시예1에 있어서도 도 9, 도 10, 도 12 및 도 13을 그대로 사용해서 설명한다.
먼저, 배선(4d)를 가진 기판본체(4a)를 구비함과 동시에 배선(4d)에 접속된 리이드(4c)를 배치하는 개구부(4e)의 외측으로 돌출하여 기판본체부(4a)와 일체로 형성된 기판돌출부(4b)를 구비한 박막배선기판(4)를 준비한다.
여기에서, 도 6∼도 8를 사용해서 박막배선기판(4)의 제조방법에 대해서 설명한다.
먼저, 도 6의 (a)에 도시한 폴리이미드수지로 이루어지는 테이프기재(4g)를 준비한다. 또한, 이 테이프기재(4g)의 표면 및 이면에는 도 7의 (b)에 도시한 동박(4h)를 부착하기 위한 접착제가 도포되어 있다.
계속해서, 도 6의 (b)에 도시한 바와 같이 테이프기재(4g)의 양측부에 테이프공급용 기준구멍(4i)를 거의 등간격으로 형성한다.
그 후, 도 7의 (a)에 도시한 바와 같이 펀칭가공에 의해서 12개의 범프용 개구부(4j) 및 그의 양측에 2개의 배선접합용의 개구부(4e)를 형성하고, 계속해서 도 7의 (b)에 도시한 바와 같이 테이프기재(4g)에 동박(4h)를 적층해서 부착한다.
또, 도 8의 (a)에 도시한 바와 같이 에칭가공에 의해서 동박(4h)를 바라는 형상으로 가공하고, 이것에 의해 배선패턴을 형성한다.
그 결과, 동박(4h)에 의한 범프랜드(4f)와 급전선(給電線)(4k)를 형성한다.
또한, 이 급전선(4k)는 동박(4h)에 금도금을 실시한 후 상기 금도금을 전기반응시키기 위해서, 인접하는 급전선(4k)끼리가 연결되어 있지 않으면 않된다.
또, 상기 동박(4h)를 에칭가공해서 배선패턴을 형성한 후, 동박(4h)에 금도금가공을 실행한다. 이 때의 금도금의 사양은 도 3에 도시한 배선도금의 사양이고, 두께 1.5㎛의 금도금(도 3에 도시한 배선도금①)이어도 좋고 금과 니켈의 차두께분만큼의 도금(도 3에 도시한 배선도금②)이어도 좋고, 또 그 이외의 도금이어도 좋다.
그 후, 도 11의 (a)에 도시한 절단형(6)의 펀치틀(punch die)(6a)를 사용해서 도 8(a)에 도시한 연결된 배선리이드를 절단가공하고, 이것에 의해 도 8의 (b)에 도시한 바와 같이 개개의 리이드(4c)로 분리한다.
그 때, 상기 펀치틀(6a)의 절단날의 폭이50∼200㎛, 바람직하게는 100∼150㎛정도의 소형의 상기 절단날을 사용하는 것에 의해, 절단후의 리이드(4c)의 형상을 도 11의 (b)에 도시한 바와 같은 빔형상(41)로 형성할 수 있다.
또, 125㎛정도의 소형의 상기 절단날을 사용하는 것에 의해 리이드(4c)를 절단가공한 개소의 치수를 125㎛정도로 형성할 수 있고, 그 결과 반도체칩(1)(도 1참고)를 탑재했을 때의 반도체칩(1)과 기판돌출부(4b)의 거리를 짧게 할 수가 있다.
이것에 의해 봉지부(5)를 형성할 때의 봉지영역을 좁게 할 수 있으므로, 봉지성을 향상시킬 수 있다.
또, 반도체칩(1)과 기판돌출부(4b)의 상기 거리를 짧게 할 수가 있으므로, CSP(11)의 외형의 소형화를 도모할 수가 있다.
상기 절단가공해서 각각의 리이드(4c)를 도 11의 (b)에 도시한 바와 같은 빔형상(41)로 형성한 것에 의해, 도 8의 (b)에 도시한 바와 같은 박막배선기판(4)를 준비할 수 있다.
여기에서, 본 실시예1에서 사용하는 박막배선기판(4)의 상세한 구조를 도 8 및 도 27를 사용해서 설명한다.
도 27에 도시한 바와 같이, 기판본체부(4a) 주위에는 그의 4변에 거의 대응해서 4개의 긴구멍(4q)가 형성되어 있다.
이 긴구멍(4q)는 기판본체부(4a)를 절단분리시킬 때의 절단면적을 적게해서 절단의 용이성을 향상시키기 위한 것임과 동시에 가늘고 긴 테이프형상의 박막배선기판(4)의 감기시나 절단시등에 발생하는 왜곡을 완화하기 위한 것이다.
또, 기판본체부(4a)의 상하의 긴구멍(4q)의 외측에는 절단시에 위치결정을 실행하는 위치결정구멍(4p)가 마련되어 있다(본 실시예1에서는 상측에 1개와 하측에 2개로 합계 3개가 마련되어 있지만, 이 위치결정구멍(4p)는 긴구멍(4q)의 상하양외측에 마련되어 있으면 좋고 그 수는 한정되는 것은 아니다).
또, 기판본체부(4a)의 상하의 긴구멍(4q)의 각각의 구멍끝부에는 배선패턴과 동일 동박(銅箔)에 의해서 형성된 인식 패턴(4n)이 마련되어 있다.
이 인식패턴(4n)은 절단시 등에 카메라에 의해서 박막배선기판(4)의 위치를 산출할 때에 인식되는 것으로서, 본딩시 등에 박막배선기판(4)의 반대측(상기 배선패턴이 형성되어 있지 않은 측)에서도 인식가능하도록, 즉 박막배선기판(4)의 표리 양면측에서 인식할 수 있도록 긴구멍(4q)내의 끝부에 있어서 브리지(bridge)시킨 상태로 마련되어 있다.
또한, 도 27에 도시한 박막배선기판(4)는 그의 공급방향에 대해서 기판본체부(4a)가 1열로 횡배치로 여러개 마련된 경우이지만, 기판본체부(4a)가 다열(예를 들면, 2열)로 횡배치 마련된 것이어도 좋다.
그 경우에는 CSP(11)의 제조의 효율을 향상시킬 수 있다.
그 후, 도 4에 도시한 박막배선기판공급(20)과 일래스토머공급(21)을 실행하고 일래스토머부착(22)를 실행한다.
또한, 일래스토머(3)의 부작은 도 5에 1예를 도시한 일래스토머부착 조건에 따라서, 도 9의 (a)에 도시한 바와 같이 박막배선기판(4)의 기판본체부(4a)와 일래스토머(3)을 접합한다.
이것에 의해, 일래스토머(3)을 부착한 박막배선기판(4)를 형성할 수 있다.
여기에서, 일래스토머(3)을 부착했을 때의 일래스토머(3)과 기판본체부(4a)의 양자의 끝부에서의 위치 관계는 도 12의 (a)∼(c)에 도시한 바와 같이 3가지가 고려된다.
먼저, 도 12의 (a)는 기판본체부(4a)의 끝부가 일래스토머(3)에서 돌출한 경우이고 그 돌출량을 P라 한다.
또, 도 12의 (b)는 기판본체부(4a)의 끝부와 일래스트머(3)의 끝부가 일치시킨 경우이고, 또 도 12의 (c)는 기판본체부(4a)의 끝부가 일래스토머(3)에서 인입된(안쪽으로 작게 형성된) 경우이고, 그 인입량을 Q라 한다.
일반적으로 봉지재(여기에서는 봉지수지)의 도포후, 가열경화시에는 상기 봉지재중의 휘발성분이 휘발가스로 되어 발생한다. 그 때, 상기 휘발가스의 비중은 상기 봉지재에 비해서 작기 때문에, 발생한 상기 휘발가스는 상기 봉지재의 상부에서 외부로 누출된다.
그러나, 후술하는 P값 소정범위를 초과해서 일래스토머(3)의 끝부가 기판본체부(4a)의 끝부보다 내측(P>300㎛)에 있으면, 이 기판본체부(4a)의 끝부보다 내측의 안쪽에서 발생한 상기 휘발가스는 이 상부가 기판본체부(4a)의 끝부에 의해서 막혀 있으므로, 상기 봉지재의 외부로 누출할 수 없어 상기 봉지재의 내부에 기포로서 남게 된다.
또, 이 기포의 내부의 상기 휘발가스의 성분의 일부는 봉지재의 가열경화후, 서서히 봉지재중의 미세한 간극(분자사이)을 통해서 외부로 누출하는 것에 의해 기포의 내압은 해방된다.
이 결과, 상기 기포가 존재하는 개소는 상기 봉지재의 내부에 빈구멍(보이드)로서 형성되게 된다.
이 봉지재의 내부의 상기 보이드는 본래 상기 봉지재에 의해서 충전되어 있어야 할 영역의 일부에 미충전공간을 형성하므로, 반도체장치의 내습신뢰성 및 온도사이클신뢰성에 대해서 악영향을 미친다.
따라서, 상기 P의 값을 예를 들면 0≤P≤300㎛, 바람직하게는 0≤P≤100㎛의 P값 소정범위로 하는 것에 의해 기판본체부(4a)에 의해서 휘발가스의 누출로가 막히는 일은 없고, 그 결과 발생한 상기 휘발가스는 효율좋게 상기 봉지재의 외부로 방출된다.
이것에 의해, 상기 봉지재의 내부에 보이드가 형성되는 일은 없다.
한편, 후술하는 Q값 소정범위를 초과해서 일래스토머(3)의 끝부가 기판본체부(4a)의 끝부보다 외측(Q>100㎛)에 있으면, 리이드(4c)의 일부가 일래스토머(3)에 의해서 고정되므로 리이드(4c)의 본딩시에 적정한 배선형상을 형성할 수 없다.
그 결과, 온도사이클신뢰성에 대해서 악영향을 미친다.
따라서, 기판본체부(4a)의 끝부에 대한 일래스토머(3)의 끝부의 위치를 예를 들면 0≤Q≤100㎛, 바람직하게는 0≤Q≤50㎛의 Q값 소정범위로 하는 것에 의해 적정한 리이드(4c)의 본딩을 실행할 수가 있다.
이것에 의해, 상기 P와 상기 Q의 값을 상기 소정범위로 하는 것에 의해, 봉지재 내에서의 보이드발생을 없애고 또한 리이드(4c)의 적정한 본딩을 실행한 신뢰성이 높은 CSP(11)의 구조를 얻을 수가 있다.
그 후, 도 2의 (a)에 도시한 바와 같은 주면(1a)의 외주부에 전극패드(1b)가 마련된 반도체칩(1)을 공급하는 칩공급(23)(도 4참조)을 실행하고, 이것에 의해 도 5에 도시한 칩부착조건에 따라서 도 4에 도시한 칩부착(24)를 실행한다.
여기에서, 칩부착(24)는 도 1에 도시한 바와 같이, 반도체칩(1)의 전극패드(1b)를 박막배선기판(4)의 개구부(4e)에 있어서 노출시키고, 도 2의 (a)에 도시한 바와 같이 반도체칩(1)의 주면(1a)와 일래스토머(3)을 접합한다.
즉, 도 9의 (b)에 도시한 바와 같이, 일래스토머(3)상에 반도체칩(1)을 부착한다.
그 후, 도 5에 도시한 바와 같은 칩부착 후의 큐어조건에 따라서 도 4에 도시한 일래스토머 큐어베이크(25)를 실행하고 일래스토머(3)과 반도체칩(1)의 접합강도를 높힌다.
계속해서, 도 5에 도시한 내부리이드 접속조건에 따라서 도 4에 도시한 내부리이드접속(26)을 실행한다. 또한, 도 5에 도시한 상기 내부리이드 접속조건으로서는 조건①의 경우와 조건②의 경우의 2가지를 소개하고 있지만, 상기 내부리이드접속조건은 이것에 한정되는 것은 아니다.
먼저, 도 13의 (a)에 도시한 바와 같이 본딩공구(7)를 소정 위치에서 하강시키고, 그 후 도 13의 (b)에 도시한 바와 같이, 반도체칩(1)의 전극패드(1b)와 이것에 대응한 박막배선기판(4)의 리이드(4c)에 본딩공구(7)을 압압해서(세게 눌러서) 리이드(4c)와 전극패드(1b)를 전기적으로 접속한다.
또한, 본 실시예1에 의한 본딩방법은 싱클포인트 본딩이다.
여기에서, 본딩후 본딩공구(7)에 의해서 리이드(4c)를 전극패드(1b) 바로위에서 밀러 올리는 동작을 실행했을 때에 리이드(4c)의 테이퍼형상의 선단부에서 발생하는 응력을 리이드(4c)의 기판본체부(4a)의 끝부에서 발생하는 응력에 의해서 나눈값을 구부림응력비α로 정의하면, 상기 구부림응력비α는 테이퍼형상을 특징으로 한 리이드(4c)의 치수에서 다음식에 의해 표시된다.
α=L×(K-J)/(M×K) (도 13의 (a)참조)
따라서, 상기 구부림응력비α가 1.0∼1.75로 되도록 리이드(4c)의 치수 및 형상을 설계하는 것이 바람직하다.
그 후, 도 4에 도시한 바와 같이 봉지재인 봉지수지의 공급 즉 봉지재공급(27)를 실행한다.
즉, 도 3의 봉지재사양에 도시한 바와 같은 봉지재(봉지수지)를 사용해서 도 4에 도시한 수지봉지(28)을 실행한다.
그 때, 도시하지 않는 포팅노즐(potting nozzle)을 사용한 포팅방법에 의해서 도 1에 도시한 박막배선기판(4)의 개구부(4e)에서 상기 봉지수지를 적하(drip)시키고, 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 봉지해서 봉지부(5)를 형성한다. 또한, 적하(滴下)시간은 한쪽의 개구부(4e)에 대해서 예를 들면 30초정도이다.
본 실시예1의 CSP(11)에 있어서는 기판돌출부(4b)와 반도체칩(1)사이에서 브리지시킨 상태로 봉지를 실행 할 수 있므로 안정한 수지봉지(28)을 실행할 수가 있고, 그 결과 봉지부(5)의 내습신뢰성을 향상시킬 수 있다.
계속해서, 도 5에 도시한 바와 같은 봉지후의 큐어조건에 따라서 도 4에 도시한 봉지재 큐어베이크(29)를 실행하여 봉지부(5)를 강고(强固)하게 한다.
또, 도 3의 범프용 볼사양에 도시한 범프용 볼재를 기판본체부(4a)의 범프용 개구부(4j)(도 7의 (a)참조)에 공급하는 볼공급(30)(도 4참조)을 실행한다.
그 후, 도 5에 도시한 바와 같은 범프형성시의 리플로조건에 따라서 도 4에 도시한 범프형성(31)을 실행한다.
이 때, 기판본체부(4a)의 범프용 개구부(4j)에 상기 볼재를 공급한 것을 도시하지 않은 리플로로(reflow furnace)을 통해서 범프형성(31)을 실행한다.
이것에 의해, 도 1 및 도 2에 도시한 바와 같이 기판본체부(4a)의 배선(4d)와 범프전극(2)가 전기적으로 접속된다.
또한, 본 실시예(1)에 있어서는 범프전극(2)를 형성 할 때에 흡습한 상태의 CSP(11)을 리플로해도 일래스토머(3)에 있어서의 소정 방향의 측면(3a)(여기에서는 반도체칩(1)의 긴쪽방향과 동일 방향의 대향하는 2개의 측면(3a))가 외부로 노출되어 있으므로, 리플로시의 발생증기를 일래스토머(3)을 통과시켜서 외부로 발산할 수 있다.
그 결과, 내리플로성(reflow tolerance)을 향상시킬 수 있다.
그 후, 제품(CSP(11)의 번호(型番) 등의 마크를 붙이는 마크(32)(도 4참조)를 실행한다.
계속해서 도 10에 도시한 절단위치(8)에서 도 4에 도시한 절단(33)을 실행해서 바라는 사이즈의 개개의 CSP(11)을 취득한다.
(실시예2)
도 14는 본 발명의 실시예2에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 15는 도 14에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 15의 (a)는 도 14의 A-A단면을 도시한 단면도, 도 15의 (b)는 도 14의 B-B단면을 도시한 단면도, 도 15의 (c)는 도 14의 C-C단면을 도시한 단면도이다.
본 실시예2의 CSP(12)(반도체장치)는 도 1에 도시한 실시예1의 CSP(11)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(11)과 거의 동일 구조를 갖는 것이지만, 실시예1의 CSP(11)에 대한 변경개소는 도 4에 도시한 범프형성(31) 후의 절단(33)의 공정으로서, 기판돌출부(4b)에 형성된 봉지부(5)의 영역에 있어서 기판돌출부(4b)와 이것에 형성된 봉지부(5)를 동시에 바라는 외형사이즈로 절단가공하는 것이며, 이것에 의해 CSP(12)는 도 1에 도시한 CSP(11)에 비해 더욱 소형화를 도모한 것이다.
이것을 실현하기 위해서는 도 4에 도시한 수지봉지(28)의 공정에 있어서 봉지수지로서 실리카의 비율이 적은 저실리카재로 이루어지는 봉지수지를 사용할 필요가 있다.
즉, 봉지수지중의 실리카(필러)의 함유율을 0∼50중량% 이하, 바람직하게는 0중량%로 한다.
여기에서, 상기 실리카는 매우 경질이지만, 도 4에 도시한 봉지재 큐어베이크(29)시에는 상기 봉지수지의 잔류응력(residual stress)을 저감할 수 있는 것이기도 하다.
또한, 본 실시예(2)의 CSP(12)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예1의 CSP(11)의 것과 마찬가지이므로 그의 중복설명은 생략한다.
본 실시예2의 CSP(12) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
먼저, 기판돌출부(4b)에 형성된 봉지부(5)의 영역에 있어서 기판돌출부(4b)와 봉지부(5)를 동시에 외형 사이즈로 절단가공하는 것에 의해, 기판돌출부(4b)에 있어서의 상기 봉지수지의 확대정도(기판돌출부(4b)에 형성된 봉지부(5)의 크기)에 관계없이 외형절단을 실행하므로 CSP(12)의 소형화를 실현할 수 있다.
또, 봉지수지중에 포함되는 상기 실리카의 비율이 적으므로 상기 봉지수지가 단단해진 후의 봉지부(5)의 경도를 완화시킬 수 있고, 그 결과 기판돌출부(4b)와 봉지부(5)를 절단가공 할 때 사용하는 절단금형의 수명을 연장시킬 수 있다.
또한, 본 실시예2의 CSP(12) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예1의 CSP(11)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예3)
도 16은 본 발명의 실시예3에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 17은 도 16에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 17의 (a)는 도 16의 A-A단면을 도시한 단면도, 도 17의 (b)는 도 16의 B-B단면을 도시한 단면도, 도 17의 (c)는 도 16의 C-C단면을 도시한 단면도이다.
본 실시예3의 CSP(13)(반도체장치)는 도 14 및 도 15에 도시한 실시예2의 CSP(12)와 마찬가지로 주변패드형태의 팬인CSP로서 CSP(12)와 거의 동일한 구조를 갖는 것이지만, 실시예2의 CSP(12)에 대한 변경개소는 도 4에 도시한 수지봉지(28)의 공정에 있어서 실시예1에서 실행한 수지봉지(28)과 마찬가지로 도 17의 (c)에 도시한 바와 같이 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c)에 대해서도 수지봉지(28)을 실행하는 것이다.
또한, 상기 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c)에 대해서 수지봉지(28)을 실행할 때에는 실시예1에 있어서의 봉지재 큐어베이크(29)를 사용한 후 일시적으로 CSP(13)을 표리 반전시킨다.
그 후, 반도체칩(1)의 이면(주면(1a)와는 반대측의 면)측에서 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c) 및 이것에 근접하는 기판돌출부(4b)에 대해서 봉지수지를 도포해서 수지봉지(28)을 다시 실행한다.
또, 도 4에 도시한 절단(33)의 공정에 있어서 기판돌출부(4b), 일래스토머(3)의 일래스토머돌출부(3b) 및 이것에 형성된 봉지부(5)를 동시에 바라는 외형사이즈로 절단가공한다.
그 결과, 도 17에 도시한 바와 같이 본 실시예3의 CSP(13)에 있어서는 반도체칩(1)의 4개의 측면(1c) 전부에 대해서 수지봉지(28)이 실행되고, 이것에 의해 반도체칩(1)의 4개의 모든 측면(1c)에 봉지부(5)가 형성되어 있다.
또한, 본 실시예3의 CSP(13)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예3의 CSP(13) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(13)에 의하면 반도체칩(1)의 4개의 모든 측면(1c)가 봉지수지에 의해서 피복되어 있으므로, 반도체칩(1)의 봉지성(여기에서는 내습신뢰성)을 향상시킬 수 있다.
그 결과, 소형이고 또한 신뢰성이 높은 CSP(13)을 실현할 수 있다.
또한, 본 실시예3의 CSP(13) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예4)
도 18은 본 발명의 실시예4에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 19는 도 18에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 19의 (a)는 도 18의 A-A단면을 도시한 단면도, 도 19의 (b)는 도 18의 B-B단면을 도시한 단면도, 도 19의 (c)는 도 18의 C-C단면을 도시한 단면도이다.
본 실시예4의 CSP(14)(반도체장치)는 도 16 및 도 17에 도시한 실시예3의 CSP(13)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(13)과 거의 동일한 구조를 갖는 것이지만, 실시예3의 CSP(13)에 대한 변경개소는 도 18에 도시한 바와 같이 일래스토머(3)이 박막배선기판(4)의 기판본체부(4a)와 거의 동일한 크기로 형성되어 있는 것이다.
즉, 본 실시예4의 CSP(14)에 있어서의 일래스토머(3)은 실시예1∼3에서 설명한 일래스토머 돌출부(3b)를 갖고 있지 않다.
따라서, 실시예3에서 설명한 수지봉지(28)의 방법과 마찬가지의 방법으로 수지봉지(28)을 실행했을 때, 반도체칩(1)의 4개의 모든 측면(1c)가 봉지수지에 의해서 피복될 뿐만 아니라 일래스토머(3)의 4개의 모든 측면(3a)도 상기 봉지수지에 의해서 피복된다.
이것에 의해, 반도체칩(1)과 일래스토머(3)의 외주의 모든 측면(1c), (3a)를 일체로 피복한 봉지부(5)를 형성할 수 있고, 또한 상기 외주의 모든 측면(1c), (3a)를 일체로 피복한 상기 봉지부(5)가 박막배선기판(4)의 기판돌출부(4b)에 대해서도 직접 접합되어 있다.
또, CSP(14)는 일래스토머(3)에 있어서의 모든 면이 봉지부(5)와 기판본체부(4a)와 반도체칩(1)에 의해서 피복된 구조로 되어 있다.
또한, 본 실시예4의 CSP(14)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예3의 CSP(13)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예4의 CSP(14) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(14)에 의하면 일래스토머(3)의 모든 면이 피복되어 있으므로 일래스토머(3)의 측면(3a)를 노출시켰을 때의 작용효과을 얻을 수는 없지만, 이것에 대해서 반도체칩(1)과 일래스토머(3)의 외주의 모든 측면(1c), (3a)을 일체로 피복해서 봉지부(5)를 형성할 수 있고, 또한 상기 외주의 모든 상기 봉지부(5)가 박막배선기판(4)의 기판돌출부(4b)에 대해서도 직접 접합되어 있으므로 반도체칩(1)의 봉지성(내습신뢰성)을 더욱 향상시킬 수 있다.
또한, 본 실시예4의 CSP(14) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예3의 CSP(13)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예5)
도 20은 본 발명의 실시예5에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 21은 도 20에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 21의 (a)는 도 20의 A-A단면을 도시한 단면도, 도 21의 (b)는 도 20의 B-B단면를 도시한 단면도, 도 21의 (c)는 도 20의 C-C단면을 도시한 단면도이다.
본 실시예5의 CSP(15)(반도체장치)는 도 18 및 도 19에 도시한 실시예4의 CSP(14)와 마찬가지로 주변패드형태의 팬인CSP로서 CSP(14)와 거의 동일 구조를 갖는 것이지만, 실시예4의 CSP(14)에 대한 변경개소는 도 20에 도시한 바와 같이 박막배선기판(4)의 기판돌출부(4b)에 있어서 전극패드(1b)를 노출시키는 개구부(4e)와는 별도로 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c)(도 21의 (c)참조)에 대응한 개소에 봉지용 개구부(4m)이 마련되어 있는 것이다.
즉, 본 실시예4의 CSP(14)에 있어서의 박막배선기판(4)에는 반도체칩(1)의 양측의 전극패드(1b)를 노출시키는 위치에 마련된 대향하는 2개의 개구부(4e) 및 이것과 직각을 이루는 방향에서 대향하는 위치에 마련된 2개의 봉지용 개구부(4m)이 마련되어 있다.
이것에 의해, 도 4에 도시한 수지봉지(28)을 실행할 때에는 박막배선기판(4)의 표면측에서 이 개구부(4e)와 봉지용 개구부(4m)을 거쳐서 봉지수지를 도포할 수 있다.
따라서, 이 포팅방법에서 반도체칩(1)의 4개의 측면(1c)을 봉지수지에 의해서 피복할 수가 있다.
또한, 본 실시예5의 CSP(15)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예4의 CSP(14)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예5의 CSP(15) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(15)에 의하면 박막배선기판(4)의 표면측(한쪽측)에서 이 개구부(4e)와 봉지용 개구부(4m)을 거쳐서 봉지수지를 도포하여 수지봉지(28)을 실행할 수 있으므로, 수지봉지(28)시에 CSP(15)를 반전시킬 필요가 없으므로 생산효율의 향상을 도모할 수가 있다.
또한, 본 실시예5의 CSP(15) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예4의 CSP(14)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예6)
도 22는 본 발명의 실시예6에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 23은 도 22에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 23의 (a)는 도 22의 A-A단면을 도시한 단면도, 도 23의 (b)는 도 22의 B-B단면을 도시한 단면도, 도 23의 (c)는 도 22의 C-C단면을 도시한 단면도이다.
본 실시예6의 CSP(16)(반도체장치)는 도 14 및 도 15에 도시한 실시예2의 CSP(12)와 마찬가지로 주변패드형태의 팬인CSP로서 CSP(12)와 거의 동일 구조를 갖는 것이지만, 실시예2의 CSP(12)에 대한 변경 개소는 도 22에 도시한 바와 같이 일래스토머(3)도 박막배선기판(4)와 마찬가지의 반도체칩(1)의 전극패드(1b)를 노출시키는 개구부(3c)을 갖고 있는 것이다.
즉, CSP(16)에 있어서의 일래스토머(3)은 전극패드(1b)를 노출시키는 2개의 개구부(3c) 및 이 개구부(3c)와 반도체칩(1)의 외측으로 돌출하는 일래스토머돌출부(3b)(탄성체 돌출부)을 구비하고 있는 것이다.
이것에 의해, 박막배선기판(4)에 일래스토머(3)을 부착할 때에는 각각의 부재의 2개의 개구부(4e)와 개구부(3c)를 위치맞춤해서 부작한다.
또한, 본 실시예6의 일래스토머돌출부(3b)는 일래스토머(3)의 외부 전체에 걸쳐서 마련되어 있다.
또, 본 실시예6의 CSP(16)에 있어서의 수지봉지(28)(도 4참조)는 실시예2에 있어서의 수지봉지(28)과 마찬가지이다.
그 때, 일래스토머(3)에 있어서도 그의 개구부(3c)의 외측으로 일래스토머 돌출부(3b)가 마련되어 있으므로, 도 23의 (b)에 도시한 바와 같이 개구부(3c)의 외측 주위의 일래스토머돌출부(3b)가 봉지수지의 흐름을 저지하는 댐의 기능도 겸비하고 있다.
따라서, 본 실시예6의 CSP(16)에 있어서는 도 4에 도시한 절단(33)을 실행할 때에 박막배선기판(4)의 기판돌출부(4b)와 이것에 적층된 일래스토머돌출부(3b)를 동시에 절단가공해서 소형화를 도모하는 것이다.
즉, 절단(33)에 의해서 박막배선기판(4)와 일래스토머(3)의 외형형상을 거의 동일 크기로 형성한다.
또, CSP(16)에 있어서는 수지봉지(28)에 의해서 형성된 봉지부(5)을 절단(33)시에 절단가공하지 않으므로, 봉지재인 봉지수지로서 실리카의 합유율이 50중량% 이상인 상기 봉지수지를 사용하는 것이 가능하게 된다.
또한, 본 실시예6의 CSP(16)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예6의 CSP(16) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(16)에 의하면, 일래스토머(3)에 마련된 일래스토머돌출부(3b)에 의해서 수지봉지(28)시의 봉지수지의 유출을 방지할 수 있다.
그 때, 일래스토머돌출부(3b)가 일래스토머(3)의 외주 전체에 결쳐서 마련되어 있으므로, 박막배선기판(4)의 기판돌출부(4b)의 전체에 결쳐서 상기 봉지수지의 유출을 방지할 수 있다.
이것에 의해, 절단(33)시에 상기 봉지수지을 절단가공하지 않고 CSP(16)의 외형의 소형화를 도모할 수가 있다.
또, 절단(33)시에 상기 봉지수지를 절단가공하는 일이 없으므로, 상기 봉지수지로서 실리카의 함유율이 50중량% 이상인 것을 사용하는 것이 가능하게 된다.
이것에 의해, 도 4에 도시한 봉지재 큐어베이크(29)시의 봉지수지의 수축율을 작게 하는 것이 가능하게 되어 상기 봉지수지가 갖는 잔류응력을 저감할 수 있다.
또한, 본 실시예6의 CSP(16) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명는 생략한다.
(실시예7)
도 24는 본 발명의 실시예7에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 25는 도 24에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 25의 (a)는 도 24의 A-A단면을 도시한 단면도, 도 25의 (b)는 도 24의 B-B단면을 도시한 단면도, 도 25의 (c)는 도 24의 C-C단면을 도시한 단면도, 도 25의 (d)는 도 24의 정면도, 도 25의 (e)는 도 24의 측면도이고, 도 26은 도 24에 도시한 반도체장치의 이면측의 구조를 도시한 저면도이다.
본 실시예7의 CSP(17)(반도체장치)는 도 22 및 도 23에 도시한 실시예6의 CSP(16)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(16)과 거의 동일 구조를 갖는 것이지만, 실시예6의 CSP(16)에 대한 변경개소는 도 25의 (a)∼(c)에 도시한 바와 같이, CSP(17)를 조립했을 때에 일래스토머(3)의 일래스토머돌출부(3b)에 의해서 반도체칩(1)의 4개의 측면(1c)가 둘러싸일 정도로 일래스토머(3)의 두께를 두껍게 하고 있는 것이다.
또한, CSP(17)에 있어서는 일래스토머(3)의 두께를 두껍게 형성하기 위해서 다공질 불소수지에 의해서 형성된 일래스토머(3)을 사용한다.
이것에 의해, 본 실시예7의 CSP(17)에 있어서는 도 25의 (c)에 도시한 바와 같이, 반도체칩(1)이 그의 외주의 측면(1c)가 일래스토머(3)의 일래스토머돌출부(3b)(탄성체돌출부)에 의해서 둘러싸여 부착되어 있다.
또, 도 26은 CSP(17)의 내부에 있어서 배선(4d)의 레이아웃(둘러침)을 도시한 것이다.
여기에서 도 25의 (c)에 도시한 반도체칩(1)의 부착(고정)방법에 대해서 설명한다.
도 4에 도시한 칩부착(24)를 실행할 때 일래스토머(3)이 다공질 불소수지인 것을 이용해서 일래스토머(3)에 대해서 반도체칩(1)을 밀어 넣도록 부착한다.
그 때, 일래스토머(3)은 다공질 불소수지이므로, 비교적 작은 하중으로 용이하게 움푹 들어가게 할 수 있다.
이것에 의해, 반도체칩(1)의 바로 아래의 일래스토머(3)의 두께를 반도체칩(1)의 외주의 두께보다 충분히 얇게 할 수가 있다.
그 결과, 반도체칩(1)을 그의 외주의 측면(1c)가 외주 전체의 일래스토머돌출부(3b)에 의해서 둘러싸인 상태로 부착된 구조로 할 수가 있다.
그 후, 박막배선기판(4)의 개구부(4e) 및 일래스토머(3)의 개구부(3c)를 거쳐서 봉지수지를 도포하고, 반도체칩(1)의 양단부에 있어서의 봉지부(5)를 형성한다.
여기에서, CSP(17)에 있어서는 반도체칩(1)의 긴쪽방향의 대향하는 측면(1c)의 중앙부 부근은 도 25의 (c)에 도시한 바와 같이, 상기 봉지수지에 의한 봉지가 실행되지 않고 반도체칩(1)을 일래스토머(3)에 밀어 넣어 부착한 것에 의해서 일래스토머(3)의 일래스토머돌출부(3b)만에 의해서 피복된 구조로 된다.
또한, 본 실시예7의 CSP(17)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예6의 CSP(16)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예7의 CSP(17) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(17)에 의하면 일래스토머(3)이 다공질 불소수지이고 또한 반도체칩(1)의 바로 아래의 일래스토머(3)의 두께를 반도체칩(1)의 외주의 두께보다 충분히 얇게 할 수가 있으므로, 반도체칩(1)의 외주의 측면(1c)를 일래스토머돌출부(3b)에 의해서 둘러싸인 상태로 부착할 수가 있다.
따라서, 도 4에 도시한 수지봉지(28)시에 이 일래스토머돌출부(3b)에 의해서 외측으로의 봉지수지의 유출을 방지할 수 있고, 그 결과 봉지수지를 절단가공할 필요가 없으므로 CSP(17)의 소형화를 도모할 수가 있다.
또한, 본 실시예7의 CSP(17) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예6의 CSP(16)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예8)
도 28은 본 발명의 실시예8에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 29는 도 28에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 29의 (a)는 도 28의 A-A단면을 도시한 단면도, 도 29의 (b)는 도 28의 B-B단면을 도시한 단면도, 도 29의 (c)는 도 28의 C-C단면을 도시한 단면도이다.
본 실시예8의 CSP(18)(반도체장치)는 도 14에 도시한 실시예2의 CSP(12)와 마찬가지로 주변패드형태의 팬인CSP로서 CSP(12)와 거의 동일 구조를 갖는 것이지만, 실시예2의 CSP(12)에 대한 변경개소는 박막배선기판(4)의 기판돌출부(4b)의 칩탑재측의 면에 있어서의 개구부(4e)의 주위에 수지봉지(28)(도 4참조)시의 봉지수지의 유출을 저지하는 “コ”형상의 댐부재(34)가 마련되어 있는 것이다.
또한, 이 댐부재(34)는 예를 들면 에폭시계의 도포수지 등을 강고하게 하여 형성한 것이다.
또, CSP(18)에 있어서는 수지봉지(28)에 의해서 형성된 봉지부(5)를 절단(33)(도 4참조)시에 절단가공하지 않는 것에 의해, 봉지재인 봉지수지로서 실리카의 함유율이 50중량% 이상인 상기 봉지수지를 사용하는 것이 가능하게 된다.
또한, 본 실시예8의 CSP(18)에 있어서는 반도체칩(1)의 긴쪽방향과 평행한 방향의 대향하는 2개의 측면(1c)는 봉지되지 않고 노출되어 있다.
여기에서, 본 실시예8의 CSP(18)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예8의 CSP(18) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
먼저, 박막배선기판(4)의 기판돌출부(4b)에 수지봉지(28)시의 상기 봉지수지의 유출을 저지하는 댐부재(34)가 마련되어 있는 것에 의해, 절단(33)시에 상기 봉지수지를 절단가공하지 않고 CSP(18)의 외형의 소형화를 도모할 수 있다.
또, 절단(33)시에 상기 봉지수지를 절단가공하지 않으므로, 상기 봉지수지로서 실리카의 함유율이 50중량% 이상인 것을 사용하는 것이 가능하게 된다.
이것에 의해, 도 4에 도시한 봉지재 큐어베이크(29)시의 봉지수지의 수축율을 작게하는 것이 가능하게 되어 상기 봉지수지가 갖는 잔류응력을 저감할 수 있다.
또한, 본 실시예8의 CSP(18) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예2의 CSP(12)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예9)
도 30은 본 발명의 실시예9에 의한 반도체장치(CSP)의 구조의 1예를 봉지부을 투과해서 도시한 평면도, 도 31은 도 30에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 31의 (a)는 도 30의 A-A단면을 도시한 단면도, 도 31의 (b)는 도 30의 B-B단면을 도시한 단면도, 도 31의 (c)는 도 30의 C-C단면을 도시한 단면도이다.
본 실시예9의 CSP(19)(반도체장치)는 도 28에 도시한 실시예8의 CSP(18)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(18)과 거의 동일 구조를 갖는 것이지만, 실시예8의 CSP(18)에 대한 변경개소는 박막배선기판(4)의 기판돌출부(4b)의 칩탑재측의 면에 마련된 댐부재(34)가 기판돌출부(4b)의 외주전체에 걸쳐서 프레임형상으로 형성되어 있는 것이다.
따라서, 본 실시예9의 CSP(19)에 있어서의 일래스토머(3)은 일래스토머돌출부(3b)(도 28참조)를 갖고 있지 않은 형상이다.
또한, 댐부재(34)가 기판돌출부(4b)의 외주전체에 걸쳐서 프레임형상으로 형성되어 있으므로, 본 실시예(9)의 CSP(19)에서는 반도체칩(1)의 4개의 측면(1c)전체에 걸쳐서 수지봉지(28)을 실행하고 있다.
여기에서, 본 실시예9의 CSP(19)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예8의 CSP(18)의 것과 마찬가지이므로 그 중복설명는 생략한다.
본 실시예(9)의 CSP(19) 및 그 제조방법에 대해서 얻어지는 작용효과에 대해서 설명한다.
CSP(19)에 의하면 일래스토머(3)의 모든 면이 피복되어 있으므로 일래스토머(3)의 측면(3a)를 노출시켰을 때의 작용효과를 얻을 수는 없지만, 이것에 대해서 반도체칩(1)과 일래스토머(3)의 외주의 모든 측면(1c), (3a)을 일체로 피복해서 봉지부(5)를 형성할 수 있고, 또한 상기 외주의 모든 봉지부(5)가 박막배선기판(4)의 기판돌출부(4b)에 대해서도 직접 접합되어 있으므로 반도체칩(1)의 봉지성(내습신뢰성)을 향상시킬 수 있다.
또한, 본 실시예9의 CSP(19) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예8의 CSP(18)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예10)
도 32는 본 발명의 실시예10에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 33은 도 32에 도시한 반도체장치의 구조를 도시한 도면으로서 도 33의 (a)는 도 32의 A-A단면을 도시한 단면도, 도 33의 (b)는 도 32의 B-B단면을 도시한 단면도, 도 33의 (c)는 도 32의 C-C단면을 도시한 단면도이다.
본 실시예10의 CSP(40)(반도체장치)는 도 22에 도시한 실시예6의 CSP(16)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(16)과 거의 동일 구조를 갖는 것이지만, 실시예6의 CSP(16)에 대한 변경개소는 도 32에 도시한 바와 같이 박막배선기판(4)의 기판돌출부(4b)와 일래스토머(3)의 일래스토머돌출부(3b)에 있어서 전극패드(1b)를 노출시키는 개구부(4e) 및 개구부(3c)와는 별도로 반도체칩(1)의 긴쪽방향의 대향하는 2개의 측면(1c)(도 33의 (c)참조)에 대응한 개소에 봉지용 개구부(4m) 및 (3f)가 마련되어 있는 것이다.
즉, 본 실시예10의 CSP(40)에 있어서의 박막배선기판(4)와 일래스토머(3)에는 반도체칩(1)의 양측의 전극패드(1b)를 노출시키는 위치에 마련된 대향하는 2개의 개구부(4e), (3c) 및 이것과 직각을 이루는 방향에서 대향하는 위치에 마련된 2개의 봉지용 개구부(4m), (3f)가 마련되어 있고, 박막배선기판(4)와 일래스토머(3)이 거의 동일한 형상인 것이다.
이것에 의해, 도 4에 도시한 수지봉지(28)을 실행할 때에서 박막배선기판(4)의 표면측에서 이 개구부(4e), 개구부(3c)와 봉지용 개구부(4m), 봉지용 개구부(3f)을 각각 거쳐서 봉지수지를 도포할 수 있다.
따라서, 이 포팅방법에서 반도체칩(1)의 4개의 측면(1c)를 봉지수지에 의해서 피복할 수가 있다.
또, 일래스토머(3)이 반도체칩(1)의 4변의 외측으로 돌출된 일래스토머돌출부(3b)를 갖고 있으므로, 반도체칩(1)의 4개의 측면(1c) 전체에 걸쳐서 수지봉지(28)을 실행하고 있다.
또한, 본 실시예10의 CSP(40)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예(6)의 CSP(16)의 것과 마찬가지이므로 그 중복설명는 생략한다.
본 실시예10의 CSP(40) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(40)에 의하면 반도체칩(1)의 4개의 측면(1c)가 봉지되어 있으므로, 반도체칩(1)의 봉지성(내습신뢰성)을 향상시킬 수 있다.
또, 일래스토머돌출부(3b)에 의해서 수지봉지(28)시의 상기 봉지수지의 유출을 방지할 수 있으므로, 절단(33)시에 상기 봉지수지를 절단가공하지 않고CSP(40)의 외형의 소형화를 도모할 수가 있다.
또, 개구부(3c), (4e), 봉지용 개구부(3f), 봉지용 개구부(4m)의 4개소 모두 동일 방향에서 봉지수지의 도포를 실행할 수 있으므로, 봉지공정의 작업성을 향상시킬 수 있음과 동시에 생산효율을 향상시킬 수 있다.
또한, 본 실시예10의 CSP(40) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예10의 CSP(40)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예11)
도 34는 본 발명의 실시예11에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 35는 도 34에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 35의 (a)는 도 34의 A-A단면을 도시한 단면도, 도 35의 (b)는 도 34의 B-B단면을 도시한 단면도, 도 35의 (c)는 도 34의 C-C단면을 도시한 단면도이다.
본 실시예11의 CSP(41)(반도체장치)는 도 32에 도시한 실시예10의 CSP(40)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(40)과 거의 동일 구조를 갖는 것이지만, 실시예10의 CSP(40)에 대한 변경개소는 도 35에 도시한 바와 같이, CSP(41)를 조립했을 때에 일래스토머(3)의 일래스토머돌출부(3b)에 의해서 반도체칩(1)의 4개의 측면(1c)가 봉지부(5)를 거쳐서 둘러싸일 정도로 일래스토머(3)의 두께를 CSP(40)의 일래스토머(3)의 두께보다 두껍게 하고 있는 것이다.
또한, CSP(41)에 있어서는 일래스토머(3)의 두께를 두껍게 형성하기 위해서, 다공질 불소수지에 의해서 형성된 일래스토머(3)을 사용한다.
이것에 의해, 본 실시예11의 CSP(41)에 있어서는 도 35의 (c)에 도시한 바와 같이, 반도체칩(1)이 그의 외주의 측변(1c)가 봉지부(5)를 거쳐서 일래스토머(3)의 일래스토머돌출부(3b)에 의해서 둘러싸여 부착되어 있다.
여기에서, 도 35의 (c)에 도시한 반도체칩(1)의 부착(고정)방법에 대해서 설명한다.
도 4에 도시한 칩부착(24)를 실행할 때 일래스토머(3)이 다공질 불소수지인 것을 이용해서 일래스토머(3)에 대해서 반도체칩(1)을 밀어 넣도록해서 부착한다.
그 때, 일래스토머(3)은 다공질 불소수지이므로, 비교적 작은 하중으로 용이하게 움푹 들어가게 할 수가 있다.
이것에 의해, 반도체칩(1)의 바로 아래의 일래스토머(3)의 두께를 반도체칩(1)의 외주의 두께보다 충분히 얇게 할 수가 있다.
그 결과, 반도체칩(1)을 그의 외주의 측면(1c)가 외주 전체의 일래스토머돌출부(3b)에 의해서 둘러싸인 상태로 부착한 구조로 할 수가 있다.
그 후, 박막배선기판(4)의 개구부(4e) 및 일래스토머(3)의 개구부(3c), 또, 박막배선기판(4)의 봉지용 개구부(4m) 및 일래스토머(3)의 봉지용 개구부(3f)를 거쳐서 봉지수지를 도포한다.
이것에 의해, 반도체칩(1)의 주면(1a)의 외주부와 4개의 측면(1c)를 기판돌출부(4b) 및 일래스토머돌출부(3b)와 반도체칩(1)사이에서 봉지부(5)를 브리지시킨 상태로 형성할 수 있다.
또한, 본 실시예11의 CSP(41)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예10의 CSP(40)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예11의 CSP(41) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(41)에 의하면 일래스토머(3)이 다공질 불소수지이고 또한 반도체칩(1)의 바로 아래의 일래스토머(3)의 두께를 반도체칩(1)의 외주의 일래스토머돌출부(3b)의 두께보다 충분히 얇게 할 수가 있으므로, 반도체칩(1)의 외주의 측면(1c)를 일래스토머돌출부(3b)에 의해서 둘러싸인 상태로 부착할 수 있다.
따라서, 도 4에 도시한 수지봉지(28)시에 이 일래스토머돌출부(3b)에 의해서 외측으로의 봉지수지의 유출을 방지할 수 있고, 그 결과 봉지수지를 절단가공할 필요가 없으므로 CSP(41)의 소형화를 도모할 수가 있다.
또한, 본 실시예11의 CSP(41) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예11의 CSP(41)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예12)
도 36은 본 발명의 실시예12에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 37은 도 36에 도시한 반도체장치의 구조를 도시한 도면으로서 도 37의 (a)는 도 36의 A-A단면을 도시한 단면도, 도 37의 (b)는 도 36의 B-B단면을 도시한 단면도, 도 37의 (c)는 도 36의 C-C단면을 도시한 단면도이다.
본 실시예12의 CSP(42)(반도체장치)는 도 32에 도시한 실시예10의 CSP(40)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(40)과 거의 동일 구조를 갖는 것이지만, 실시예10의 CSP(40)에 대한 변경개소는 도 36에 도시한 바와 같이 반도체칩(1)의 주면(1a)의 4변의 외주부에 전극패드(1b)가 마련되어 있는 것이다.
따라서, 박막배선기판(4)와 일래스토머(3)에 각각 4개의 개구부(4e) 및 개구부(3c)가 마련되고, 각각의 개구부(4e), (3c)가 대응해서 동일 개소에 형성된 것에 의해 각각 개구부(4e), (3c)에 있어서 반도체칩(1)의 4변의 전극패드(1b)를 노출시킬 수가 있다.
또, 이 4개의 개구부(4e), (3c)를 거쳐서 봉지수지를 도포하고, 이것에 의해 수지봉지(28)을 실행해서 상기 4개의 개구부(4e), (3c)에 봉지부(5)가 형성되어 있다.
또한, 본 실시예12의 CSP(42)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예10의 CSP(40)의 것과 마찬가지이므로 그 중복설명은 생략한다.
본 실시예12의 CSP(42) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(42)에 의하면 반도체칩(1)이 그의 주면(1a)의 4변의 외주부에 전극패드(1b)가 마련되어 있는 경우에 있어서도 박막배선기판(4)와 일래스토머(3)에 각각 4개의 개구부(4e), (3c)를 형성하고, 이 4개의 개구부(4e), (3c)를 거쳐서 수지봉지(28)을 실행하는 것에 의해 내습신뢰성을 향상시킨 소형의 CSP(42)를 실현할 수 있다.
또한, 본 실시예12의 CSP(42) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예10의 CSP(40)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예13)
도 38은 본 발명의 실시예13에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도, 도 39는 도 38에 도시한 반도체장치의 구조를 도시한 도면으로서 도 39의 (a)는 도 38의 A-A단면을 도시한 단면도, 도 39의 (b)는 도 38의 B-B단면을 도시한 단면도, 도 39의 (c)는 도 38의 C-C단면을 도시한 단면도이다.
본 실시예13의 CSP(43)(반도체장치)는 제24에 도시한 실시예7의 CSP(17)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(17)과 거의 동일 구조를 갖는 것이지만, 실시예7의 CSP(17)에 대한 변경개소는 실시예12의 CSP(42)와 마찬가지로 도 38도에 도시한 바와 같이 반도체칩(1)의 주면(1a)의 4변의 외주부에 전극패드(1b)가 마련되어 있는 것이다.
따라서, 박막배선기판(4)와 일래스토머(3)에 각각 4개의 개구부(4e) 및 개구부(3c)가 마련되고 각각의 개구부(4e), (3c)가 대응해서 동일한 개소에 형성된 것에 의해, 각각의 개구부(4e), (3c)에 있어서 반도체칩(1)의 4변의 전극패드(1b)를 노출시킬 수가 있다.
또, 이 4개의 개구부(4e), (3c)를 거쳐서 봉지수지를 도포하고, 이것에 의해 수지봉지(28)을 실행하여 상기 4개의 개구부(4e), (3c)에 봉지부(5)가 형성되어 있다.
또한, 본 실시예13의 CSP(43)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예7의 CSP(17)의 것과 마찬가지이므로 그 중복설명을 생략한다.
본 실시예13의 CSP(43) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(43)에 의하면 반도체칩(1)이 그의 주면(1a)의 4변의 외주부에 전극패드(1b)가 마련되어 있는 경우에 있어서도 박막배선기판(4)와 일래스토머(3)에 각각 4개의 개구부(4e), (3c)를 형성하는 것에 의해, 내습신뢰성을 향상시킨 소형의 CSP(43)을 실현할 수 있다.
또, 수지봉지(28)시에 4개의 개구부(4e), (3c)의 4개소 모두 동일 방향에서 봉지수지의 도포를 실행할 수 있으므로, 봉지공정의 작업성을 향상시킬 수 있음과 동시에 생산효율을 향상시킬 수 있다.
또, 반도체칩(1)의 4개의 측면(1c)가 일래스토머돌출부(3b) 또는 봉지부(5)에 의해서 봉지되어 있으므로, 반도체칩(1)의 봉지성(내습신뢰성)을 향상시킬 수 있다.
또한, 본 실시예13의 CSP(43) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예7의 CSP(17)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예14)
도 40은 본 발명의 실시예14에 있어서의 반도체장치의 비결선리이드의 구조의 1예를 도시한 도면으로서, 도 40의 (a)는 비결선리이드를 변형시키는 경우 단면도, 도 40의 (b) 및 (c)는 비결선리이드를 변형시키지 않는 경우의 단면도이다.
본 실시예14는 실시예1∼13에서 설명한 반도체장치(CSP)에 있어서 상기 반도체장치가 비결선리이드(35)(반도체칩(1)의 전극패드(1b)와 결선를 실행하지 않은 리이드(4c))를 갖는 경우를 설명하는 것으로서, 비결선리이드(35)의 사용 목적과 그 변형의 유무에 대해서 설명하는 것이다.
또한, 비결선리이드(35)라는 것은 CSP에 있어서 모드의 전환 즉 기능의 전환을 위해 실행하는 것이고, 동일한 배선패턴의 개개의 리이드(4c)의 결선 또는 비결선을 선택해서 목적에 부합한 배선(4d)를 형성하는 것이다.
따라서, 비결선을 선택한 리이드(4c) 즉 비결선리이드(35)에 대해서는 본딩공정에 있어서 본딩공구(7)(도 13참조)에 의한 접속처리를 일절 실행하지 않는다.
여기에서, 도 40에 도시한 비결선리이드(35)에 대해서 실시예7에서 설명한 CSP(17)을 그 대표예로서 사용해서 설명한다.
단, 실시예7 이외의 실시예1∼13에 대해서도 적용가능한 것은 물론이다.
도 40의 (a)에 도시한 CSP(17)에 있어서는 비결선리이드(35)가 반도체칩(1)의 전극패드(1b)에 접근하는 방향으로 변형되어 있다.
이것은 본딩공정에 있어서 본딩공구(7)에 의한 접속처리는 실행하지 않지만, 본딩공구(7)를 사용해서 전극패드(1b)와 접촉하지 않을 정도로 아래쪽(반도체칩(1)의 주면(1a)의 방향)으로 리이드(4c)를 밀러 내리는 것이다.
또한, 도 40의 (b) 및 (c)는 양자 모두 비결선리이드(35)를 변형시키지 않는 경우이다.
도 40의 (b)에 도시한 CSP(17)는 변형시키지 않은 비결선리이드(35)가 봉지부(5)내에 수용(enclose)된 상태을 도시한 것이다.
또, 도 40의 (c)에 도시한 CSP(17)은 변형시키지 않은 비결선리이드(35)의 선단이 봉지부(5)에서 돌출된 상태를 도시한 것으로서, 이것은 봉지수지가 단단해졌을 때 봉지부(5)의 표면이 다소 움푹 들어간(오목해진) 형상으로 되는 것에 의해 비결선리이드(35)가 돌출된 것이다.
또한, 반도체장치(CSP)가 비결선리이드(35)를 갖는 경우에는 봉지성을 고려해서 도 40의 (a)에 도시한 바와 같이 비결선리이드(35)를 반도체칩(1)의 주면(1a)의 방향으로 변형시키는 것이 바람직하지만, 반드시 변형시키는 것은 아니고 도 40의 (b) 및 (c)에 도시한 바와 같이 변형시키지 않아도 좋다.
본 실시예14의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼13에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또한, 본 실시예14에서 설명한 비결선리이드(35)는 CSP가 반드시 갖는 것은 아니고, CSP의 기능에 따라서 적용하는 것이다.
그 때, 실시예7 이외의 실시예1∼13에 대해서도 적용가능한 것은 몰론이다.
여기에서 본 실시예14의 반도체장(CSP)에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP에 있어서 제품마다에 개별로 배선패턴을 준비하지 않고 공통패턴을 사용해서 리이드(4c)의 결선/비결선을 선택하는 것에 의해, 바라는 회로를 구성할 수가 있다.
이것에 의해, 공통부재의 사용이 가능하게 되고, 그 결과 CSP의 제조비용을 저렴하게 할 수 있다.
또, 상기 CSP가 비결선리이드(35)를 갖고 그 때 이 비결선리이드(35)가 반도체칩(1)의 전극패드(1b)에 접근하는 방향으로 변형되어 있는 것에 의해, 수지봉지후 봉지부(5)의 외측으로 비결선리이드(35)가 노출되는 것을 방지하므로 내습신뢰성을 향상시킬 수 있다.
또, 비결선리이드(35)를 반도체칩(1)의 전극패드(1b)에 접근하는 방향으로 변형하는 것에 의해, 봉지부(5)의 표면이 다소 움푹 들어간 형상으로 되는 경우에있어서도 비결선리이드(35)를 봉지부(5)내에 확실하게 밀봉할 수가 있다.
이것에 의해 봉지수지의 제약을 저감할 수 있고, 사용가능한 봉지수지의 종류을 증가시킬 수가 있다.
(실시예15)
도 41의 (a)∼(c)는 본 발명의 실시예(15)의 반도체장치에 있어서 1층표면배선의 박막배선기판을 사용한 구조의 1예를 도시한 단면도, 도 42의 (a)∼(c)는 본 발명의 실시예15의 반도체장치에 있어서 2층배선의 박막배선기판을 사용한 구조의 1예를 도시한 단면도이다.
여기에서, 실시예1∼14에 설명한 반도체장치(CSP)에 있어서의 박막배선기판(4)의 배선(4d)가 1층인 것이고 또한 그 배선(4d)가 기재로 되는 테이프의 이면측(일래스토머측)에만 형성된 소위 1층이면배선인 것인데 비해, 본 실시예15에서는 박막배선기판(4)가 1층이고 배선(4d)가 테이프의 표면측(범프전극측)에만 형성된 소위 표면배선인 경우와 2층배선인 경우에 대해서 실시예1(CSP(11)), 실시예2(CSP(12)) 및 실시예7(CSP(17))에서 설명한 반도체장치를 그의 대표예로 사용해서 설명한다.
먼저, 도 41은 박막배선기판(4)가 1층표면배선인 경우를 도시한 도면으로서, 그 중 도 41의 (a)는 반도체장치의 외형구조가 테이프외형인 것(예를 들면, 실시예1의 CSP(11))이고, 또 도 41의 (b) 반도체장치의 외형구조가 봉지외형인 것(예를 들면, 실시예2의 CSP(12))이고, 또 도 41의 (c)는 반도체장치의 외형구조가 일래스토머외형인 것(예를 들면, 실시예7의 CSP(17))이다.
여기에서, 1층표면배선은 박막배선기판(4)의 테이프기재(4g)의 표면측에 배선(4d)가 형성되고, 또 테이프기재(4g)상의 범프랜드(4f)(도 27참조)를 제외한 개소에 두께10∼30㎛정도의 절연코팅인 땜납레지스트(4r)이 형성되어 있다.
이 1층표면배선을 사용하는 것에 의해 땜납레지스트(4r)의 두께가 10∼30㎛정도로 비교적 얇기 때문에 범프전극(2)의 범프랜드 접합부 부근의 땜납부식(solder corrosion)량을 억제할 수가 있고, 이것에 의해 범프전극(2)의 부착 높이 의 불균일을 저감할 수 있다.
또, 도 42는 박막배선기판(4)가 2층배선인 경우을 도시한 도면으로서, 그 중 도 42의 (a)는 반도체장의 외형구조가 테이퍼외형인 것(예를 들면, 실시예1의 CSP(11)이고, 또 도 42(b)는 반도체장치의 외형구조가 봉지외형인 것(예를 들면, 실시예2의 CSP(12))이고, 또 도 42(c)는 반도체장치의 외형구조가 일래스토머외형인 것(예를 들면, 실시예7의 CSP(17))이다.
여기서, 2층배선은 박막기판(4)의 테이프기재(4g)의 표리 양면에 배선(4d)가 형성되고, 또한 이 표리 양면의 배선(4d)가 관통구멍(4w)에 의해서 전기적으로 접속되고, 또 테이프기재(4g)의 표면측의 상기 범프랜드(4f)를 제외한 개소에 두께10∼30㎛정도의 절연코팅인 땜납레지스트(4r)이 형성되어 있다.
또한, 본 실시예15의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼14에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예15에서 설명한 1층표면배선과 2층배선은 CSP가 반드시 갖는 것은 아니고, 1층이면배선어여도 좋고, 또 실시예1, 2 및 7 이외의 실시예1∼14에 대해서도 적용가능한 것은 물론이다.
본 실시예15에 의하면 이 2층배선을 사용하는 것에 의해 범프전극(2)의 수가 증가하여 복잡한 배선(4d)의 레이아웃을 실행하지 않으면 안되는 경우에 있어서도 테이프기재(4g)의 표리 양면에 관통구멍(4w)를 거쳐서 배선(4d)를 형성할 수 있으므로 복잡한 배선(4d)의 레이아웃에도 대응할 수 있다.
그 결과, 범프전극(2)의 수가 증가해도 CSP를 실현할 수 있다.
(실시예16)
도 43은 본 발명의 실시예16의 반도체장치의 제조방법에 있어서의 리이드선단처리의 수순의 1예를 도시한 확대부분 단면도로서, 도 43의 (a)는 본딩전, 도 43의 (b)는 본딩시, 도 43의 (c)는 본딩후, 도 43의 (d)는 봉지후를 각각 도시한 도면이고, 도 44 및 도 45는 도 43에 도시한 리이드선단처리에 대한 비교예의 리이드선단처리의 수순을 도시한 확대부분단면도로서, 도 44의 (a)와 도 45의 (a)는 본딩전, 도 44의 (b)와 도 45의 (b)는 본딩시, 도 44의 (c)와 도 45의 (c)는 봉지후를 각각 도시한 도면이다.
본 실시예16은 실시예1∼15에서 설명한 반도체장치(CSP)에 있어서 본딩시의 리이드(4c)의 선단처리에 대해서 설명하는 것이다.
또한, 본 실시예16에서는 실시예7에서 설명한 CSP(17)를 그의 대표예로서 사용해서 설명한다.
먼저, 도 44에 도시한 비교예는 도 44의 (a)에 도시한 거리P가 비교적 길기 때문에 도 44의 (b)에 도시한 바와 같이 본딩공구(7)을 이동(하강)시켜서 본딩을 실행하고, 그 후 리이드(4c)의 선단처리를 실행하지 않고 도 44의 (c)에 도시한 바와 같이 수지봉지(28)(도 4참조)을 실행해서 봉지부(5)를 형성한 것이다.
이 경우, 도 44(a)에 도시한 거리P가 비교적 길기 때문에 본딩후의 리이드(4c)의 선단이 남지 않고, 도 44(c)에 도시한 바와 같이 봉지부(5)내에 수용된 상태로 된다.
또, 도 45에 도시한 비교예는 도 45(a)에 도시한 거리P가 비교적 짧고 또한 도 45(b)에 도시한 바와 같이 본딩(7)을 이동(하강)시켜서 본딩을 실행하고, 그후 리이드(4c)의 선단 처리를 실행하지 않고 도 45(c)에 도시한 바와 같이 상기 수지봉지(28)을 실행해서 봉지부(5)를 형성한 것이다.
이 경우, 도 45의 (a)에 도시한 거리P가 비교적 짧고 또한 도 45의 (b)에 도시한 바와 같이 본딩후의 리이드(4c)의 선단처리를 실행하고 있지 않으므로, 도 45의 (c)에 도시한 바와 같이 본딩후의 리이드(4c)의 선단이 봉지부(5)에서 돌출해서 노출된 상태로 되어 있다.
이것에 대해 도 43에 도시한 본 실시예16의 CSP(17)에서는 도 43의 (b)에 도시한 바와 같이 본딩공구(7)를 반도체칩(1)의 전극패드(1b)을 향해 수직으로 강하시키고, 그 후 본딩공구(7)의 가압동작을 실행해서 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 전기적으로 접속한다. 또, 그 후 도 43의 (c)에 도시한 바와 같이 본딩공구(7)를 반도체칩(1)의 주면(1a)에 대해서 실질적으로 평행하게 리이드(4c)의 선단방향으로 이동(수평이동)시킨다.
즉, 본딩후 본딩공구(7)의 가압을 제거하고 또한 본딩공구(7)를 리이드(4c)의 선단방향으로 소정량(예를 들면, 10∼300㎛, 바람직하게는 30∼200㎛)수평이동시켜고, 그 후 상기 수지봉지(28)를 실행해서 도 43의 (d)에 도시한 바와 같이 봉지부(5)를 형성한다.
이것에 의해, 리이드(4c)의 선단부근의 뛰어오름각도(splash angle)를 작게 할 수 있다.
또한, 리이드(4c)의 선단처리를 실행할 때에는 본딩공구(7)의 가압제거와 동시에 본딩공구(7)을 소정량(예를 들면, 5∼100㎛, 바람직하게는 10∼60㎛)상승시킨 후, 본딩공구(7)를 리이드(4c)의 선단방향으로 상기 소정량(예를 들면, 10∼300㎛, 바람직하게는 30∼200㎛)수평이동시켜도 좋다.
또, 리이드(4c)의 선단처리에 대해서는 도 43의 (a)에 도시한 거리P, 길이L, 두께E에 있어서 적어도 거리P가 돌출된 리이드(4c)의 길이L과 일래스토머(3)의 두께E에 대해서 상대적으로 짧은(예를 들면, P≤L-E, 바람직하게는 P≤L-E-100㎛)경우에만 본딩공구(7)를 리이드(4c)의 선단방향으로 상기 소정량(예를 들면, 10∼300㎛, 바람직하게는 30∼200㎛)수평이동시키면 좋고, 도 43의 (a)에 도시한 거리P, L, E에 있어서의 상기 조건이 만족시키지 않는 경우에는 리이드(4c)의 선단처리를 실행하지 않도록 해도 좋다.
또한, 리이드(4c)의 선단처리에 대해서는 도 43의 (a)에 도시한 거리P, 길이L, 두께E에 관계없이 특별히 실행하지 않아도 좋은 것은 물론이다.
여기에서, 본 실시예16의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼15에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예16에서 설명한 리이드(4c)의 선단처리는 CSP에 있어서 반드시 실행하는 것은 아니고 특별히 실행하지 않아도 좋다.
또, 실시예7 이외의 실시예1∼15에 대해서도 적용가능한 것은 물론이다.
본 실시예16에 의하면 반도체칩(1)상의 전극패드(1b)의 위치에 관계없이 본딩에 필요한 길이보다 긴 리이드(4c)의 본딩을 실행하는 경우에 있어서도 리이드(4c)의 접속형상에 관해 여분의 리이드(4c)의 선단이 반도체칩(1)의 표면(주면(1a))에서 위쪽으로 필요 이상 돌출하는 것을 방지할 수가 있다.
이것에 의해, 리이드(4c) 및 전극패드(1b)를 수지봉지(28)에 의해 봉지부(5)를 형성한 후에 있어서도 리이드(4c)의 선단이 봉지부(5)에서 외측으로 노출하는 것을 방지할 수 있고, 그 결과 반도체장치(CSP(17))의 내습신뢰성을 향상시킬 수 있다.
(실시예17)
도 46는 본 발명의 실시예17의 반도체(CSP)에 사용하는 일래스토머(탄성구조체)의 착색사양의 1예를 도시한 일래스토머사양도이다.
본 실시예17은 실시예1∼16에서 설명한 반도체장치(CSP)에 있어서 착색시킨 일래스토머(3)을 사용하는 경우에 대해서 설명하는 것이다.
즉, 실시예1∼16에 있어서의 CSP의 일래스토머(3)은 무착색의 것으로서, 광을 투과시키는 거의 투명한 것이다.
이것에 대해, 본 실시예17에 의한 일래스토머(3)(탄성구조체)은 도 46에 도시한 바와 같이, 골격층(3d)(후술하는 도 47참조)의 양면에 형성된 접착층(3e)에 착색재를 함유시킨 것이다.
또한, 착색시킨 일래스토머(3)의 사양의 구체예로서 나타낸 것이 도 46에 도시한 착색일래스토머 사양예① 또는 착색일래스토머 사양예②이고, 여기에서 사용하는 착색재는 탄소이다.
단, 도 46에 도시한 착색일래스토머의 사양예① 및 사양예②는 골격층(3d)의 양면의 접착층(3e)에 착색재를 함유시킨 것이지만, 이것에 한정되지 않고 어느한쪽측의 접착층(3e)에만 착색재가 함유되어 있어도 좋다.
또, 본 실시예17의 도 46에 도시한 사양예① 및 사양예②는 접착층(3e)에 착색재를 함유시킨 것이지만, 골격층(3d)인 중간층 재료에 착색재를 함유시켜도 좋고 또 접착층(3e)와 골격층(3d)의 양자에 착색재를 함유시켜도 좋다.
즉, 일래스토머(3)을 구성하는 부재중, 적어도 하나의 부재에 착색재가 함유되어 있으면 좋다.
또한, 도 46에 도시한 사양예① 및 사양예②에서는 착색재를 탄소의 입자로 했지만, 상기 착색재는 이것에 한정되지 않고, 다른 무기계 안료 또는 유기계염료 등이라도 좋다.
또, 도 46에 도시한 사양예① 및 사양예②에서는 착색재로서 흑색의 탄소를 사용한 경우를 설명하였지만, 이것에 한정되지 않고 적색, 청색, 녹색, 분홍색, 황색 또는 그 밖의 색 또는 이들의 중간색이어도 좋다.
또한, 본 실시예17의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼16에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예17에서 설명한 일래스토머(3)에 착색재를 함유시키는 것은 CSP에 있어서 반드시 실행하는 것은 아니고 특별히 실행하지 않아도 좋다.
본 실시예17에 의하면 일래스토머(3)에 소정량의 착색재를 함유시키는 것에 의해서, 일래스토머(3)의 탄성율, 열팽창계수, 난연성(難燃性) 및 흡습성 등의 기본물성에 영향을 미치지 않고 일래스토머(3)의 투과율을 저하시킬 수가 있다.
이것에 의해, 반도체칩(1)의 회로에 대한 차광성을 얻을 수가 있다.
그 결과, 반도체칩(1)의 오동작을 초래하게 되는 자외선 등을 차단할 수 있으므로, CSP의 전기회로동작의 안정성을 향상시킬 수 있다.
또, 착색재로서 탄소를 사용하는 것에 의해 적은 첨가량으로 바라는 차광성을 얻을 수 있으므로, 일래스토머(3)의 기본물성의 열화을 최소한으로 억제할 수가 있다.
또, 일래스토머(3)의 골격층(3d)가 아니라 적어도 한쪽의 접착층(3e)에 착색재를 함유시키는 것에 의해, 저가로 일래스토머(3)의 착색을 실현할 수가 있다.
(실시예18)
도 47의 (a)∼(h)는 본 발명의 실시예(18)의 반도체장치에 있어서의 일래스토머의 상세조성의 1예를 도시한 조성개념도, 도 48의 (a)∼(e)는 본 발명의 실시예18의 반도체에 있어서의 일래스토머의 상세조성의 1예를 도시한 개념도로서, 도 48의 (a)∼(d)는 3층구조의 조성개념도, 도 48의 (e)는 5층구조의 조성개념도이다.
본 실시예18는 실시예1∼17에서 설명한 반도체장치(CSP)에 있어서의 일래스토머(3)의 각 구성부재의 구체적재질에 대해서 설명한 것이다.
여기에서 도 47 및 도 48의 (a)∼(d)는 일래스토머(3)이 3층으로 이루어지는 경우를 도시한 것이고, 도 48의 (e)는 일래스토머(3)이 5층구조의 경우를 도시한 것이다.
또한, 5층구조는 골격층(3d)와 그의 양외측(최외측)의 접착층(3e) 사이의 각각의 계면에 다른 접착층(3e)를 얇게 형성한 것으로서, 본 실시예18에서는 도48(e)에 5층구조의 하나의 구체예를 도시했지만, 도 47 및 도 48에 있어서 골격층(3d)의 양면에 도포층이 아니라 필름층이 형성되어 있는 일래스토머(3)에 대해서는 상기 5층구조를 사용하는 것이 특히 유효하다.
외측의 상하층에 필름층을 형성하는 일래스토머(3)에 있어서 상기 5층구조를 사용하는 것에 의해, 상기 필름층(접착층(3e))의 강성을 더욱 작게 할 수가 있다.
그 결과, 일래스토머(3)으로서의 강성도 작아지므로, 리이드(4c)에 쉽게 따르게(molds) 되고, 이것에 의해 일래스토머(3)의 밀착성을 향상시킬 수 있다.
여기에서, 일래스토머(3)의 각 구성부재의 구체적재질에 대해서는 도 47 및 도 48에 도시한 본 실시예18의 것에 한정되는 것은 아니고, 또 층수에 대해서도 3층이나 5층 이외의 다층구조이여도 좋다.
단, 골격층(3d)에는 3차원적 그물코구조체에 의해 구성된 다공질부재(이 다공질부재의 상세구조에 대해서는 실시예1 참조)을 사용하는 것이 바람직하다.
또한, 본 실시예18의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼17에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
(실시예19)
도 49의 (a), (b)는 본 발명의 실시예19의 반도체장치에 있어서의 일래스토머의 골격층과 접착층의 두께의 1예를 도시한 개념도이다.
본 실시예19는 실시예1∼18에서 설명한 반도체장치(CSP)의 일래스토머(3)(탄성구조체)에 있어서, 접착층(3e)(도 47 및 도 48참조)와 골격층(3d)의 두께에 대해서 설명한 것이다.
여기에서, 도 49는 일래스토머(3)이 3층으로 이루어지는 경우를 도시한 것이다.
먼저, 일래스토머(3)에 있어서, 테이프측 접착층(3g)의 두께를 테이프기재(4g)상의 배선(4d)의 두께보다 두껍게 한다(예를 들면 1.2배 이상, 바람직하게는 1.5배 이상으로 한다).
구체적으로는, 예를 들면 배선(4d)의 두께가 18㎛인 경우에는 테이프측 접착층(3g)의 두께를 21.6㎛이상, 바람직하게는 27㎛이상으로 한다.
또, 예를 들면 배선(4d)의 두께가 25㎛인 경우에는 테이프측 접착층(3g)의 두께를 30㎛이상, 바람직하게는 37.5㎛이상으로 한다.
여기에서, 도 49의 (a)는 테이프측 접착층(3g)(박막기판측 접착층)와 칩측접착층(3h)가 동일 두께인 도시한 도면으로서, 그 1예로서 양자의 두께가 30㎛, 중간층인 골격층(3d)의 두께가 100㎛인 경우이다.
그 때, 예를 들면 배선(4d)의 두께를 18㎛로 하면 상하 접착층(3e)(여기에서는 테이프측 접착층(3g)와 칩측 접착층(3h))의 두께가 30㎛이고 또한 골격층(3d의 두께가 100㎛이고, 그 결과 일래스토머(3)의 전체의 두께가 160㎛로 된다.
또, 도 49의 (b)는 테이프측 접착층(3g)가 칩측 접착층(3h)보다 두껍게 형성되어 있는 경우를 도시한 도면으로서, 그 1예로서 테이프측 접착층(3g)의 두께가 75㎛, 칩측 접착층(3h)의 두께가 50㎛, 중간층인 골격층(3d)의 두께가 25㎛인경우이다.
그 때, 예를 들면 배선(4d)의 두께를 18㎛으로 하면 테이프측 접착층(3g)의 두께가 75㎛이고 또한 칩측 접착층(3h)의 두께가 50㎛이고 또 골격층(3d)의 두께가 25㎛이고, 그 결과 일래스토머(3)의 전체의 두께가 150㎛로 된다.
또한, 도 49에 기재된 각 층의 두께는 1예이고, 이것에 한정되는 것은 아니다.
여기에서, 본 실시예19의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼18에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또, 테이프측 접착층(3g)와 칩측 접착층(3h)의 두께는 동일해도 좋고 달라도 좋다.
본 실시예19에 의하면 테이프측 접착층(3g)의 두께를 배선(4d)의 두께보다 두껍게 하는(예를 들면 1.2배 이상, 바람직하게는 1.5배 이상으로 한다) 것에 의해 테이프기재(4g)의 접착면의 배선(4d)에 의한 오목 볼록을 매립할 수 있고, 그 결과 테이프측 접착층(3g)의 밀착성을 향상시킬 수가 있다.
이것에 의해, 신뢰성이 높은 CSP를 실현할 수 있다.
또, 테이프측 접착층(3g)와 칩측 접착층(3h)를 동일 두께로 하는 것에 의해, 테이프기재(4g) 및 반도체칩(1)의 접착성을 향상시킬 수 있음과 동시에 효율이 좋고 저렴한 일래스토머(3)의 제조가 가능하게 된다.
또, 테이프측 접착층(3g)의 두께를 칩측 접착층(3h)의 두께보다 두껍게 형성하는 것에 의해, 정해진 일래스토머 전체 두께의 조건중에서 배선(4d)에 의한 테이프측 접착층(3g)의 오목볼록에 대해서 더욱 최적인 밀착성을 확보할 수 있고, 그 결과 양호한 접착을 실행할 수 있으므로 신뢰성이 높은 CSP를 실현할 수 있다.
(실시예20)
도 50은 본 발명의 실시예20의 반도체장치의 이면측의 구조를 도시한 저면도이다.
본 실시예20은 실시예1∼19에서 설명한 반도체장치(CSP)에 있어서 박막배선기판(4)의 배선(4d)의 폭에 대해서 설명하는 것이다.
또한, 본 실시예20에서는 실시예7에서 설명한 CSP(17)을 그 대표예로서 사용해서 설명한다.
도 50에 도시한 CSP(17)은 박막배선기판(4)에 형성된 배선(4d)에 있어서 범프랜드(4f)의 접속부(4s)의 배선폭이 이 접속부(4s)에서 떨어져 있는(격리된) 개소의 배선(4d)의 배선폭보다 넓게 형성되고, 또한 접속부(4s)의 배선폭이 범프랜드(4f)에서 떨어짐에 따라서 서서히 좁게 되도록 형성되어 있다.
즉, 테이프기재(4g)(도 27참조)에 형성된 범프랜드(4f)에서 리이드(4c)에 도달하는 배선(4d)에 있어서 범프랜드(4f)와의 접속부(4s)의 배선폭이 이 접속부(4s)에서 떨어져 있는 개소의 배선(4d)의 배선폭보다 넓게 형성된 폭이 넓은 형상으로 되어 있고, 또 접속부(4s)의 배선폭이 범프랜드(4f)에서 떨어짐에 따라서 서서히 좁아지도록 테이퍼를 갖고 형성되어 있다.
또한, 도 20에 도시한 CSP(17)에 있어서는 12개의 모든 접속부(4s)의 배선폭이 넓은 형상으로 형성됨과 동시에, 이 폭이 넓은 접속부(4s)가 범프랜드(4f)에서 떨어짐에 따라서 서서히 좁아지도록 형성되어 있다.
여기에서, 본 실시예20의 반도체장치(CSP)에 있어서의 그 밖의 구조에 대해서는 실시예1∼19에서 설명한 CSP와 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예20에서 설명한 폭이 넓은 접속부(4s)는 CSP에 있어서 반드시 실행하는 것은 아니고, 특별히 실행하지 않아도 좋다.
또한, 상기 테이프기재(4g)상에 형성된 배선(4d)중 리이드(4c)측의 바로옆에 배치된 범프랜드(4f)에 접속하는 접속부(4s)에서 연장하는 배선(4d)는 리이드(4c)까지의 거리가 비교적 짧다.
이것에 의해, 리이드(4c) 및 배선(4d)에 하중이 가해졌을 때, 상기 리이드(4c)측의 바로옆에 배치된 범프랜드(4f)에 접속하는 접속부(4s)에 응력이 집중하기 쉽다.
따라서, 폭이 넓은 접속부(4s)를 형성할 때에 적어도 리이드(4c)측의 바로옆에 배치된 범프랜드(4f)에 접속하는 접속부(4s)에 대해서 폭이 넓은 접속부(4s)를 형성하는 것이 바람직하다.
또, 실시예8 이외의 실시예1∼19에 대해서도 적용 가능한 것은 몰론이다.
본 실시예20에 의하면, 배선(4d)와 범프랜드(4f)의 접속부(4s)가 폭이 넓은 형상으로 형성되어 있으므로, 이 접속부(4s)에 응력집중이 발생하기 어렵다.
이것에 의해, 온도사이클 환경하에 있어서 상기 테이프기재(4g)와 함께 배선(4d)가 열수축 및 팽창에 의해서 변형해도, 배선(4d)와 범프랜드(4f)의 접속부(4s)에서 단선하는 것을 방지할 수 있다.
(실시예21)
도 51은 본 발명의 실시예21에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 51의 (a)는 저면도, 도 51의 (b)는 측면도, 도 51의 (c)는 일부를 절단해서 도시한 평면도, 도 51의 (d)는 정면도이고, 도 52는 도 51에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 52의 (a)는 도 51의 A-A단면을 도시한 단면도, 도 52의 (b)는 도 51의 B-B단면을 도시한 단면도, 도 51의 (c)는 도 51의 C-C단면을 도시한 단면도이고, 도 53은 도 52에 도시한 반도체장치의 구조를 도시한 확대부분 단면도로서, 도 53의 (a)는 도 52(b)의 D부를 도시한 도면, 도 53의 (b)는 도 52의 (c)의 E부를 도시한 도면이고, 도 54는 본 발명의 실시예21의 반도체장치에 사용되는 박막배선기판의 제조방법의 1예를 도시한 도면으로서 도 54의 (a), (c), (e)는 부분평면도, 도 54의 (b), (d), (f)는 각각의 A-A단면을 도시한 단면도이고, 도 55는 본 발명의 실시예21의 반도체장치에 사용되는 박막배선기판의 제조방법의 1예를 도시한 도면으로서, 도 55의 (a), (c)는 부분평면도, 도 55의 (b), (d)는 각각의 A-A단면을 도시한 단면도이고 , 도 56은 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 56의 (a), (d)는 부분평면도, 도 56의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 56의 (c), (f)는 각각의 B-B단면을 도시한 단면도이고, 도 57은 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 57의 (a), (d)는 부분의 평면도, 도 57의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 57의 (c), (f)는 각각의 B-B단면을 도시한 단면도이고, 도 58은 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 58의 (a), (d)는 부분평면도, 도 58의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 58의 (c), (f)는 각각의 B-B단면을 도시한 단면도이다.
본 실시예21의 CSP(51)(반도체장치)는 도 24에 도시한 실시예7의 CSP(17)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(17)과 거의 동일 구조를 갖는 것이지만, 실시예7의 CSP(17)에 대한 변경 개소는 박막배선기판(4)가 도 24에 도시한 바와 같은 기판돌출부(4b)를 갖고 있지 않은 것 및 도 51의 (b)에 도시한 바와 같이 탄성구조체인 일래스토머(3)(도 51의 (a)참조)이 외측으로 노출하는 노출부(3i)를 갖고 있는 것이다.
즉, 실시예1∼20의 CSP는 적어도 박막배선기판(4)가 반도체칩(1)의 외측 주위로 돌출하는 기판돌출부(4b)를 가진 구조이었지만, 본 실시예21의 CSP(51)은 박막배선기판(4)가 기판돌출부(4b)를 갖고 있지 않은 구조의 것이다.
따라서, CSP(51)은 도 24에 도시한 CSP(17)의 일래스토머(3)에 마련된 일래스토머돌출부(3b)도 갖고 있지 않다.
여기에서 본 실시예21에 의한 CSP(51)의 상세구조에 대해서 설명한다.
CSP(51)은 전극패드(1b)(접속단자)를 노출시켜서 반도체칩(1)의 주면(1a)상에 배치되고 또한 외측으로 노출하는 노출부(3i)를 구비한 일래스토머(3)(탄성구조체), 한쪽끝이 리이드(4c)를 거쳐서 전극패드(1b)와 전기적으로 접속되고 또한 다른쪽끝이 범프전극(2)(외부단자)와 전기적으로 접속되는 배선(4d)가 마련된 기판본체부(4a)를 구비함과 동시에 전극패드(1b)를 노출시키는 개구부(4e)가 마련된 박막배선기판(4) 및 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 봉지하는 봉지부(5)로 이루어진다.
또한, 도 51에 도시한 CSP(51)은 20개의 범프전극(2)가 부착되어 있는 것이다.
또, CSP(51)은 도 51의 (b)에 도시한 바와 같이 긴변측의 2개의 측면(51a)로 노출하는 일래스토머(3)(도 51의 (a) 참조)의 노출부(3i)를 갖고 있고, CSP(51)의 2개의 측면(51a)에 있어서 각각 4개의 노출부(3i)가 노출되어 있다.
또한, 본 실시예21의 CSP(51)에 있어서의 그 밖의 구조에 대해서는 실시예7의 CSP(17)의 것과 마찬가지이므로 그 중복설명을 생략한다.
본 실시예21에 의한 CSP(51)의 제조방법에 대해서 설명한다.
먼저, 도 54, 도 55에 도시한 바와 같이 배선(4d)를 갖는 기판본체부(4a)에 접합한 일래스토머(3)를 구비함과 동시에 배선(4d)에 접속된 리이드(4c)를 배치하는 개구부(4e)가 형성되고, 또한 기판본체부(4a)가 일래스토머(3)의 지지부(3j)에 의해 기판프레임부(4t)에 지지된 박막배선기판(4)(도 55의 (c) 참조)를 준비한다.
여기에서, 도 54 및 도 55를 사용해서 박막배선기판(4)의 제조방법에 대해서 설명한다.
먼저, 도 54의 (a)에 도시한 폴리이미드수지로 이루어지는 테이프기재(4g)를 준비한다. 또한, 이 테이프기재(4g)의 표면 또는 이면 또는 표리 양면에는 도 54의 (c)에 도시한 동박(4h)를 부착하기 위한 접착제가 도포되어 있다.
계속해서, 테이프기재(4g)의 양측부에 테이프공급용 기준구멍(4i)를 거의 등간격으로 형성한다.
그 후, 펀칭가공에 의해서 도 54의 (a)에 도시한 바와 같이 20개의 범프용 개구부(4j)와 그의 양측에 2개의 배선접합용 개구부(4e)와 2개의 절단용의 긴구멍(4q)를 형성하고, 계속해서 도 54의 (c), (d)에 도시한 바와 같이, 테이프기재(4g)에 동박(4h)를 적층해서 부착한다.
또, 도 54의 (e)에 도시한 바와 같이 에칭가공에 의해서 동박(4h)를 바라는 형상으로 가공하고, 이것에 의해 배선패턴을 형성한다.
계속해서, 도 55의 (a), (b)에 도시한 바와 같이 테이프기재(4g)에 일래스토머(3)을 부착한다.
또한, 본 실시예21에서 사용하는 일래스토머(3)은 도 55의 (a)에 도시한 바와 같이 한쪽에 4개(양측에 합계8개)의 가늘고 긴 지지부(3j)를 갖고 있고, 이 지지부(3j)는 박막배선기판(4)의 긴구멍(4q)위에 걸쳐 배치되어 기판프레임부(4t)에 까지 도달하는 길이의 것이다.
단, 지지부(3j)의 수는 8개에 한정되는 것은 아니고 몇 개라도 좋다.
이 지지부(3j)의 수가 CSP(51)의 노출부(3i)의 수에 상당한다.
이것에 의해, 박막배선기판(4)에 일래스토머(3)를 부착할 때에는 박막배선기판(4)의 기판본체부(4a)에 일래스토머(3)의 본체부를 부착함과 동시에, 일래스토머(3)의 8개의 지지부(3j)를 박막배선기판(4)의 긴구멍(4q)위에 걸쳐 배치하여 기판프레임부(4t)에 부착한다.
그 후, 도 55의 (a)에 도시한 기판본체부(4a)를 지지하는 4개의 지지부(4u)를 절단해서 기판본체부(4a)가 일래스토머(3)의 지지부(3j)에 의해서 기판프레임부(4t)에 지지된 상태를 형성한다.
즉, 도 55의 (c)에 도시한 박막배선기판(4)는 그 기판본체부(4a)가 이것에 부착된 일래스토머(3)에 의해서 지지되어 있다.
그 결과, 도 55의 (c), (d) 및 도 56의 (a)∼(c)에 도시한 바와 같이 일래스토머(3)을 부착한 박막배선기판(4)를 제조할 수 있다.
그 후, 반도체칩(1)의 전극패드(1b)(도 51참조)를 박막배선기판(4)의 개구부(4e)에 있어서 노출시키고, 반도체칩(1)의 주면(1a)와 일래스토머(3)을 접합한다.
즉, 도 56의 (d)∼(f)에 도시한 바와 같이 일래스토머(3)에 반도체칩(1)를 부착한다.
그 후, 도 57의 (a)에 도시한 바와 같이 반도체칩(1)의 전극패드(1b)(도 51참조)와 이것에 대응한 박막배선기판(4)의 리이드(4c)를 전기적으로 접속한다.
계속해서, 도 57의 (d)∼(f)에 도시한 바와 같이 봉지수지를 사용한 포팅방법에 의해서 반도체칩(1)의 상기 전극패드(1b)와 박막배선기판(4)의 리이드(4c)의 수지봉지(28)(도 4참조)를 실행하고, 이것에 의해 봉지부(5)를 형성한다.
또한, 수지봉지(28)은 트랜스퍼 성형방법에 의해 실행해도 좋다.
그 후, 기판본체부(4a)의 범프용 개구부(4j)에 범프용의 볼재료를 공급하고, 또 도시하지 않은 리플로로를 통해서 도 58의 (a)∼(c)에 도시한 바와 같이 범프전극(2)를 형성한다.
이것에 의해, 기판본체부(4a)의 배선(4d)(도 51 또는 도 52참조)와 범프전극(2)가 전기적으로 접속된다.
그 후, 일래스토머(3)의 지지부(3j)를 절단해서 기판본체부(4a)를 기판프레임부(4t)에서 분리함과 동시에, 절단된 지지부(3j)에 의해서 형성된 일래스토머(3)의 노출부(3i)(도 58(e)참조)를 노출시킨다.
이것에 의해, 도 58의 (d)∼(f) 또는 도 51에 도시한 바와 같은 CSP(51)을 제조할 수 있다.
또한, CSP(51)의 그 밖의 제조방법에 대해서는 실시예7의 CSP(17)의 것과 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예21의 CSP(51)에 있어서도 상기 실시예14∼20에 기재된 기술을 적용할 수 있는 것은 물론이다.
본 실시예21의 CSP(51) 및 그 제조방법에 의하면, 다음과 같은 작용효과를 얻을 수 있다.
즉, 범프전극(2)를 형성할 때의 땜납리플로시 등에 일래스토머(3)중의 수분 및 기체의 팽창에 의해서 내부압력이 커진 경우에도 도 51의 (a)에 도시한 바와 같이 일래스토머(3)의 노출부(3i)에서 외측으로 가스배출경로(36)을 거쳐서 가스(기체)를 배출할 수가 있다(8개소의 노출부(3i)의 어디에서 부터라도 가스를 방출할 수가 있다).
결국, 일래스토머(3)의 노출부(3i)에 의해서 가스배출을 실행할 수가 있다.
이것에 의해, 봉지부(5)등이 파괴되는 팝콘현상의 발생을 방지할 수가 있다.
그 결과, CSP(51)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시예21의 CSP(51) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예7의 CSP(17)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예22)
도 59는 본 발명의 실시예22에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 59의 (a)는 측면도, 도 59의 (b)는 평면도, 도 59의 (c)는 정면도이다.
본 실시예22의 CSP(52)(반도체장치)는 도 51에 도시한 실시예21의 CSP(51)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(51)과 거의 동일 구조를 갖는 것이지만, 실시예21의 CSP(51)에 대한 변경개소는 도 59에 도시한 바와 같이 일래스토머(3)(도 51참조)의 측면 전체가 CSP(52)의 측면(52a)로 노출되어 있는 것이다.
즉, CSP(52)에 있어서는 제조완료후에 도 59의 (a)에 도시한 바와 같이 일래스토머(3)의 측면전체가 그대로 노출부(3i)로 된다.
또한, 본 실시예22의 CSP(52)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예22의 CSP(52)에 있어서도 상기 실시예14∼20에 기재된 기술를 적용할 수 있는 것은 물론이다.
본 실시예22의 CSP(52) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(52)에 의하면, 일래스토머(3)의 측면전체가 그대로 노출부(3i)로 되므로, 일래스토머(3)의 노출면적을 증대시킬 수가 있다.
이것에 의해, 일래스토머(3)의 노출부(3i)에 의한 가스배출 효과를 더욱 향상시킬 수 있다.
그 결과, CSP(52)의 신뢰성을 더욱 향상시킬 수 있다.
또한, 본 실시예22의 CSP(52) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예22의 CSP(52)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예23)
도 60은 본 발명의 실시예23에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 60의 (a)는 저면도, 도 60의 (b)는 측면도, 도 60의 (c)는 평면도, 도 60의 (d)는 정면도이고, 도 61은 본 발명의 실시예23의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 도면으로서, 도 61의 (a)는 평면도, 도 61의 (b)는 저면도이고, 도 62는 도 61의 (a)에 도시한 평면도의 각 단면을 도시한 도면으로서, 도 62의 (a)는 A-A단면을 도시하는 단면도, 도 62의 (b)는 B-B단면을 도시한 단면도, 도 62의 (c)는 C-C단면을 도시한 단면도이고, 도 63은 본 발명의 실시예23의 반도체장치의 제조방법에 있어서의 절단완료시의 상태의 1예를 도시한 도면으로서, 도 63의 (a)는 평면도, 도 63의 (b)는 측면도, 도 63의 (c)는 저면도이고, 도 64는 본 발명의 실시예23의 반도체장치에 있어서의 가스배출상태의 1예를 도시하 개념도이다.
본 실시예23의 CSP(53)(반도체장치)은 도 51에 도시한 실시예21의 CSP(51)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(51)과 거의 동일 구조를 갖는 것이지만, 실시예21의 CSP(51)에 대한 변경개소는 도 60의 (a)에 도시한 바와 같이 봉지부(5)가 반도체칩(1)의 양끝부 부근에만 형성되고, 이것에 의해 도 60의 (b), (c)에 도시한 바와 같이 일래스토머(3)의 측면전체에 상당하는 노출부(3i)과 그의 표면 및 이면의 외주부의 좌우중앙부근이 노출되어 형성된 노출부(3i)를 갖고 있는 것이다.
즉, CSP(53)에 있어서는 수지봉지(28)이 반도체칩(1)의 전체 측면(1c)에 실행되는 것이 아니라 전극패드(1b)(도 51참조)부근에만 실행되는 것이다.
여기에서, 도 61 및 도 62는 CSP(53)의 제조공정에 있어서 수지봉지(28)이 완료한 시점의 구조를 도시한 도면으로서, 도 61의 (a)는 평면도, 도 61의 (b)는 이면측에서 본 저면도이다.
도 61의 (b)에 도시한 바와 같이 봉지부(5)는 반도체칩(1)의 짧은변의 측면(1c)와 긴변의 측면(1c)의 양끝부에 형성되어 있고 측면(1c)의 중앙부근에는 형성되어 있지 않으므로, 일래스토머(3)의 표면 및 이면의 외주부의 좌우중앙부근이 노출된 구조로 된다.
또, 본 실시예23의 CSP(53)에서는 도 61에 도시한 바와 같이 일래스토머(3)의 형상을 테이프기재(4g)의 형상과 거의 동일하게 형성하고 있다.
즉, 박막배선기판(4)의 개구부(4e), 긴구멍(4q), 지지부(4u) 및 기판프레임부(4t)를 포함시켜 일래스토머(3)의 형상을 박막배선기판(4)의 형상과 거의 일치시킨 것으로 하고 있다.
또, 도 63은 수지봉지후에 도 61에 도시한 박막배선기판(4)의 지지부(4u)와 일래스토머(3)의 지지부(3k)에 있어서 절단해서 기판본체부(4a)를 기판프레임부(4t)에서 분리한 상태를 도시한 것이다.
또한, 본 실시예23의 CSP(53)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예23의 CSP(53)에 있어서도 상기 실시예14∼20에 기재된 기술를 적용할 수 있는 것은 물론이다.
본 실시예23의 CSP(53) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(53)에 의하면, 일래스토머(3)의 표면 및 이면의 외주부의 좌우중앙 부근을 노출시킨 구조로 하는 것에 의해 절단개소의 노출부(3i)와 함께 일래스토머(3)의 노출면적을 증가시키므로, 도 64에 도시한 가스배출경로(36)을 거쳐서 가스배출이 실행될 때 가스배출의 효과를 더욱 향상시킬 수 있다.
또, 일래스토머(3)의 형상을 테이프기재(4g)의 형상과 거의 동일하게 형성한 것에 의해 CSP(53)의 제조공정에 있어서 박막배선기판(4)의 강도를 향상시킬 수 있고, 그 결과 CSP(53)의 불량품을 저감함과 동시에 제조효율(양품률)의 향상을 도모할 수 있다.
또한, 본 실시예23의 CSP(53) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예24)
도 65는 본 발명의 실시예24에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 65의 (a)는 저면도, 도 65의 (b)는 측면도, 도 65의 (c)는 평면도, 도 65의 (d)는 정면도, 도 65의 (e)는 도 65의 (c)의 C-C단면을 도시한 단면도이다.
본 실시예24의 CSP(54)(반도체장치)는 도 51에 도시한 실시예21의 CSP(51)과 마찬가지로 주변패드형태의 팬인CSP로서 CSP(51)과 거의 동일 구조를 갖는 것이지만, 실시예21의 CSP(51)에 대한 변경개소는 도 65의 (c), (e)에 도시한 바와 같이 박막배선기판(4)에 일래스토머(3)을 노출시키는 열린구멍(openings)(4v)가 마련되어 있는 것이고, 또한 도 65에 도시한 바와 같이 열린구멍(4v) 이외에는 일래스토머(3)을 노출시키는 개소가 마련되어 있지 않은 것이다.
즉, 본 실시예24의 CSP(54)에 있어서는 박막배선기판(4)의 기판본체부(4a)의 내측에 2개의 열린구멍(4v)가 마련되어 있다.
이것에 의해, CSP(54)를 조립했을 때에는 그 열린구멍(4v)를 거쳐서 일래스토머(3)을 노출시킬 수가 있다.
따라서, 열린구멍(4v)에 의해 일래스토머(3)의 노출부(3i)를 형성할 수 있다.
또한, CSP(54)에 있어서는 열린구멍(4v) 이외에는 일래스토머(3)을 노출시키는 개소가 마련되어 있지 않다.
즉, 도 65의 (a)∼(d)에 도시한 바와 같이 반도체칩(1)의 측면(1c)를 노출시키지 않고 모든 측면(1c)에 걸쳐서 수지봉지(28)을 실행한 것이다.
또한, 본 실시예24의 CSP(54)에 있어서 열린구멍(4v)의 설치개소는 박막배선기판(4)의 기판본체부(4a)이고, 또한 CSP(54)의 조립후에 일래스토머(3)을 노출시킬 수 있는 개소이면 어디 형성해도 좋다.
또, 열린구멍(4v)의 설치수에 대해서도 특히 한정되는 것은 아니다.
또한, 본 실시예24의 CSP(54)에 있어서의 그 밖의 구조와 그 밖의 제조방법에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예24의 CSP(54)에 있어서도 상기 실시예14∼20에 기재된 기술를 적용할 수 있는 것은 물론이다.
본 실시예24의 CSP(54) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(54)에 의하면, 반도체칩(1)의 측면(1c)를 그 전체에 걸쳐서 수지봉지(28)를 실행한 것에 의해서 반도체칩(1)의 봉지성을 향상시킬 수 있다.
그 결과, 반도체칩(1)의 불량을 저감할 수 있음과 동시에 CSP(54)의 신뢰성을 향상시킬 수 있다.
또, 박막배선기판(4)에 열린구멍(4v)가 마련된 것에 의해, 반도체칩(1)의 측면(1c) 전체를 수지봉지(28)했을 때에도 이 열린구멍(4v)를 사용해서 가스배출을 실행할 수가 있다.
따라서, 반도체칩(1)의 봉지성을 향상시키고 또한 일래스토머(3)으로 부터의 가스배출효과도 향상시킬 수 있다.
또한, 본 실시예24의 CSP(54) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
(실시예25)
도 66은 본 발명의 실시예25에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 66의 (a)는 평면도, 도 66의 (b)는 측면도, 도 66의 (c)는 저면도이고, 도 67은 본 발명의 실시예25의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 부분평면도이고, 도 68은 도 67에 도시한 부분평면도의 각 단면을 도시한 도면으로서, 도 68의 (a)는 A-A단면을 도시한 단면도, 도 68의 (b)는 B-B단면을 도시한 단면도이고, 도 69는 본 발명의 실시예25의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 도면으로서, 도 69의 (a)는 저면도, 도 69의 (b)는 반도체칩을 분리한 상태의 저면도이고, 도 70은 본 발명의 실시예25의 반도체장치에 있어서의 가스배출의 상태의 1예를 도시한 개념도이다.
본 실시예25의 CSP(55)(반도체장치)는 도 66에 도시한 바와 같이 칩의 주변에 패드가 형성되고 범프전극이 칩의 내측과 외측의 양쪽에 배치된 구조를 갖는 것으로서, 이하 이와 같은 형태의 CSP를 팬인/팬아웃CSP라 한다. 따라서, 실시예21의 CSP(51)에 대한 변경개소는 반도체칩(1)의 주면(1a)의 4변의 외주부에 전극패드(1b)가 마련되어 있는 것과 박막배선기판(4)에 있어서 반도체칩(1)의 내측(기판본체부(4a)) 및 외측(기판돌출부(4b))에 외부단자인 범프전극(2)가 배치되어 있는 것이다.
여기에서, CSP(55)의 구성을 설명하면, 전극패드(1b)(접속단자)를 노출시키고 반도체칩(1)의 주면(1a)상에 배치되고 또한 외측으로 노출하는 노출부(3i)를 구비함과 동시에 반도체칩(1)의 주위 외측으로 돌출한 일래스토머돌출부(3b)(탄성체돌출부)를 구비한 일래스토머(3), 한쪽끝이 리이드(4c)(도 51참조)를 거쳐서 전극패드(1b)와 전기적으로 접속되고 또한 다른쪽끝이 범프전극(2)와 전기적으로 접속되는 배선(4d)가 마련된 기판본체부(4a)를 구비함과 동시에 전극패드(1b)(도 51참조)를 노출시키는 개구부(4e)가 마련되고 또한 개구부(4e) 및 반도체칩(1)의 외측으로 돌출하는 기판돌출부(4b)를 구비한 박막배선기판(4) 및 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 봉지하는 봉지부(5)로 이루어지고, 박막배선기판(4)와 일래스토머(3)의 외형형상이 거의 동일 크기로 형성되고, 또한 기판본체부(4a) 및 기판본체부(4a)에 범프전극(2)가 마련되어 있다.
따라서, CSP(55)에 있어서는 박막배선기판(4)가 기판본체부(4a)와 이것의 외측 주위에 일체로 형성된 기판돌출부(4b)를 갖고 있고, 이 기판돌출부(4b)에 반도체칩(1)의 외측에 마련되는 범프전극(2)가 배치된다.
여기에서, 도 67∼도 69는 CSP(55)의 제조공정에 있어서 수지봉지(28)이 완료한 시점의 구조를 도시한 것으로서, 도 67는 평면도, 도 68은 단면도, 도 69의 (a)는 이면측에서 본 저면도, 또 도 69의 (b)는 반도체칩(1)을 투과시켜서 테이프기재(4g)를 이면측에서 본 도면이다.
또한, 도 67에 도시한 바와 같이 박막배선기판(4)에 있어서 기판본체부(4a)와 기판돌출부(4b)는 기판본체부(4a)의 4개의 각 부의 지지부(4u)에 의해서 또한 기판본체부(4a)의 외측주위에 형성된 4개의 개구부(4e)(도 68의 (a)참조)를 거쳐서 연결지지되어 있다.
또, 기판돌출부(4b)의 외주주위에는 절단시에 사용하는 4개의 긴구멍(4q)가 형성되고, 기판돌출부(4b)도 그 4개의 각 부의 지지부(4u)에 의해서 기판프레임부(4t)에 지지되어 있다.
또한, 도 69의 (a)에 도시한 바와 같이 본 실시예25의 일래스토머(3)은 도 67에 도시한 박막배선기판(4)에 있어서의 기판본체부(4a)와 기판돌출부(4b)를 접합한 형상과 거의 동일한 형상이다.
따라서, 일래스토머(3)에는 지지부(3k)(도 69의 (b)참조)에 의해서 지지되고 또한 기판돌출부(4b)와 거의 동일 형상의 일래스토머돌출부(3b)가 마련되어 있고, 박막배선기판(4)의 4개의 개구부(4e)와 거의 동일한 크기의 4개의 개구부(3c)가 마련되어 있다.
또, 봉지부(5)는 도 68의 (a)에 도시한 바와 같이 박막배선기판(4)의 4개의 개구부(4e)에 대해서 즉 반도체칩(1)의 전극패드(1b) 부근에 대해서만 형성되어 있다.
따라서, CSP(55)는 팬인/팬아웃구조인 것도 포함해서 그 조립완료후에는 도 66의 (b), (c)에 도시한 바와 같이 일래스토머(3)의 이면의 반도체칩(1)에 피복한 개소(일래스토머돌출부(3b))를 제외한 개소와 모든 측면(3a)가 노출되어 노출부(3i)로 된 구조이다.
여기에서, 도 66은 수지봉지후에 도 67에 도시한 박막배선기판(4)의 기판돌출부(4b)의 각 부의 4개의 지지부(4u)에서 절단하고 기판본체부(4a)와 기판돌출부(4b)를 기판프레임부(4t)에서 분리한 상태를 도시한 것이다.
또한, 본 실시예25의 CSP(55)에 있어서의 그 밖의 구조에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명을 생략한다.
본 실시예25의 CSP(55)의 제조방법에 대해서 설명한다.
먼저, 배선(4d)(도 51참조)를 갖는 기판본체부(4a)와 이것의 외측 주위에 형성된 기판돌출부(4b)를 구비하고, 또한 기판돌출부(4b)와 기판본체부(4a)를 접합한 형상과 거의 동일 형상의 일래스토머(3)이 접합됨과 동시에 배선(4d)에 접속된 리이드(4c)를 배치하는 개구부(4e)가 형성된 박막배선기판(4)를 준비한다.
계속해서, 반도체칩(1)의 전극패드(1b)(도 51참조)를 박막배선기판(4)의 개구부(4e)에 있어서 노출시켜 반도체칩(1)의 주면(1a)와 일래스토머(3)을 접합한다.
또, 반도체칩(1)의 전극패드(1b)와 이것에 대응한 박막배선기판(4)의 리이드(4c)를 전기적으로 접속한다.
그 후, 반도체칩(1)의 전극패드(1b)와 박막배선기판(4)의 리이드(4c)를 수지봉지(28)해서 봉지부(5)를 형성한다.
또한, 봉지완료의 상태의 도면을 도 67, 도 68 및 도 69에 도시한다.
그 후, 배선(4d)와 전기적으로 접속시켜서 기판본체부(4a) 및 기판돌출부(4b)에 범프전극(2)를 형성한다.
또, 도 67에 도시한 기판돌출부(4b)의 외측 각 부의 4개소의 지지부(4u)를 절단해서 기판본체부(4a) 및 기판돌출부(4b)를 기판프레임부(4t)에서 분리한다.
여기에서, 절단완료상태의 도면을 도 66의 (a)∼ (c)에 도시한다.
또한, 본 실시예25의 CSP(55)에 있어서의 그 밖의 제조방법에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명은 생략한다.
또, 본 실시예21의 CSP(51)에 있어서도 상기 실시예14∼20에 기재된 기술를 적용할 수 있는 것은 물론이다.
본 실시예25의 CSP(55) 및 그 제조방법에 의해서 얻어지는 작용효과에 대해서 설명한다.
CSP(55)에 의하면, 팬인/팬아웃구조에 있어서도 도 70에 도시한 바와 같이 일래스토머(3)에 있어서 이것에 마련된 지지부(3k)(도 69의 (b)참조)를 거쳐서 이것에 의해 가스배출경로(36)를 통해 외측으로 가스(기체)를 배출할 수가 있다.
이것에 의해, 봉지부(5)등이 파괴되는 팝콘현상의 발생을 방지할 수 있고, 그 결과 CSP(55)의 신뢰성을 향상시킬 수 있다.
또한, 본 실시예25의 CSP(55) 및 그 제조방법에 의해서 얻어지는 그 밖의 작용효과에 대해서는 실시예21의 CSP(51)의 것과 마찬가지이므로 그 중복설명을 생략한다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예1∼25에 따라서 구체적으로 설명했지만, 본 발명은 상기 발명의 실시예1∼25에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를 들면, 상기 실시예1∼25에 있어서 도 3에 도시한 각 부재의 사양과 도 5에 도시한 각 처리조건은 최적인 것의 1예로서, 반드시 도 3 및 도 5에 도시한 것에 한정되는 것은 아니다.
또, 상기 실시예1∼25에 있어서는 반도체칩(1)이 장방형인 경우에 대해서 설명했지만, 반도체칩(1)은 정방향이어도 좋다.
또, 반도체칩(1)에 마련되는 전극패드(1b)의 설치개소에 대해서도 반도체칩(1)의 주면(1a)의 외주부이면 양끝부에 한정되지 않고, 예를 들면 외주 전체에 마련되어 있어도 좋다.
또한, 그 때의 전극패드(1b)의 수 및 범프전극(2)의 수에 대해서도 12개 또는 20개에 한정되는 것은 아니고, 12개 이하, 13∼19개 또는 20개 이상이어도 좋다.
또, 박막배선기판(4)의 개구부(4e) 및 일래스토머(3)의 개구부(3c)의 형상에 대해서도 장방형에 한정되는 것은 아니고, 반도체칩(1)의 전극패드(1b)를 노출시킬 수 있는 형상이면 장방형 이외의 형상이어도 좋다.
또한, 상기 실시예1∼25에서 설명한 반도체장치(CSP)는 예를 들면 DRAM(Dynamic Random Access Momory), S(Syncronous) DRAM, S(Static) RAM, RAMBUS(램버스), 플래시메모리, ASIC(Application Specific IC), CPU(Central Processing Unit), 게이트어레이 등에 사용할 수 있고, 그 응용제품으로서는 예를 들면 모듈이나 카드 등이다.
단, 상기 모듈이나 카드 이외의 제품에 사용해도 좋은 것은 물론이다.
본 원에 있어서 개시되는 설명중 대표적인 것에 의해서 얻어지는 효과를 간단하게 설명하면 다음과 같다.
〔1〕반도체장치(CSP)의 박막배선기판에 있어서의 기판본체부와 기판돌출부가 일체로 형성되어 있는 것에 의해 기판돌출부를 독립구조로 하지 않으므로, 기판돌출부를 고가의 재료에 의해서 형성하지 않아도 좋다. 그 결과 반도체장치의 제조비용의 저가격화를 도모할 수가 있다.
〔2〕박막배선기판에 있어서 그의 개구부의 외측에 기판돌출부가 마련되어 있는 것에 의해, 봉지수지를 상기 개구부를 거쳐서 도포했을 때 기판돌출부와 반도체칩사이에서 브리지시킨 상태로 봉지부를 형성할 수 있다. 이것에 의해, 안정한 봉지를 실행할 수 있으므로 봉지성을 향상시킬 수 있고, 그 결과 봉지부에 있어서의 내습신뢰성의 향상을 도모할 수가 있다.
〔2〕범프전극을 형성할 때 흡습한 상태의 반도체장치를 리플로하더라도탄성구조체에 있어서의 소정 방향의 측면이 외부로 노출하고 있으므로, 리플로시의 발생증기를 탄성구조체를 통과시켜 외부로 발산시킬 수 있다. 그 결과, 내리플로성을 향상시킬 수 있다.
〔4〕탄성구조체가 다공질 불소수지에 의해서 형성되어 있는 것에 의해서, 상기 리플로시의 발생증기를 외부로 배출할 수 있음과 동시에 또한 불소가 갖는 발수성에 의해서 반도체장치내로의 수분의 진입을 방지할 수가 있다. 그 결과, 반도체장치의 전기적특성의 열화를 저감할 수 있다
〔5〕탄성구조체에 착색재를 함유시키는 것에 의해서, 탄성구조체의 기본물성에 영향을 미치지 않고 탄성구조체의 광의 투과율을 저감할 수가 있다. 이것에 의해, 반도체칩의 회로에 대한 차광성을 얻을 수가 있고, 그 결과 반도체칩규소의 오동작을 초래하게 되는 자외선을 차단할 수 있으므로 반도체장치의 전기회로동작의 안정성을 향상시킬 수 있다.
〔6〕박막배선기판에 있어서, 배선과 범프랜드의 접속부를 폭넓게 형성하는 것에 의해, 이 접속부에 대한 응력집중을 발생하기 어렵게 할 수 있다. 이것에 의해 온도사이클 환경하에 있어서 테이프기재와 함께 배선이 열수축 및 팽창에 의해서 변형하더라도, 배선과 범프랜드의 접속부(4s)에서 단선하는 것을 방지할 수 있다.
〔7〕탄성구조체에 노출부가 형성된 것에 의해, 리플로시 등에 탄성구조체의 내부압력이 커진 경우에도 탄성구조체의 노출부에서 외측으로 가스를 배출할 수 있다. 이것에 의해, 봉지부 등이 파괴되는 팝콘현상의 발생을 방지할 수 있고, 그 결과 반도체장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예1에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 2는 도 1에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 2의 (a)는 도 1의 A-A단면을 도시한 단면도, 도 2의 (b)는 도 1의 B-B단면을 도시한 단면도, 도 2의 (c)는 도 1의 C-C단면을 도시한 단면도,
도 3은 도 1에 도시한 반도체장치에 사용되는 각 부재의 사양의 1예를 도시한 사양설명도,
도 4는 도 1에 도시한 반도체장치의 제조 프로세스의 1예를 도시한 제조수순도,
도 5는 도 4에 도시한 제조 프로세스의 각 처리에 있어서의 처리조건의 1예를 도시한 처리조건 설명도,
도 6의 (a) 및 도 6의 (b)는 본 발명의 실시예1의 반도체장치(CSP)에 사용되는 박막배선기판의 제조방법의 1예를 도시한 부분 평면도,
도 7의 (a) 및 도 7의 (b)는 본 발명의 실시예1의 반도체장치(CSP)에 사용되는 박막배선기판의 제조방법의 1예을 도시한 부분 평면도,
도 8의 (a) 및 도 8의 (b)는 본 발명의 실시예1의 반도체장치(CSP)에 사용되는 박막배선기판의 제조방법의 1예을 도시한 부분 평면도,
도 9는 본 발명의 실시예1에 있어서의 반도체장치(CSP)의 제조방법의 1예를 도시한 도면으로서, 도 9의 (a)는 일래스토머부착을 도시한 부분평면도, 도 9의 (b)는 반도체칩부착을 도시한 부분평면도,
도 10는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 절단위치의 1예를 도시한 부분평면도,
도 11의 (a) 및 도 11의 (b)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 리이드절단방법의 1예를 도시한 사시도,
도 12의 (a), 도 12의 (b) 및 도 12의 (c)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 일래스토머 부착상태의 1예를 도시한 사시도,
도 13의 (a) 및 도 13의 (b)는 본 발명의 실시예1의 반도체장치(CSP)의 제조방법에 있어서의 리이드의 본딩방법의 1예를 도시한 사시도,
도 14는 본 발명의 실시예2에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 15는 도 14에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 15의 (a)는 도 14의 A-A단면을 도시한 단면도, 도 15의 (b)는 도 14의 B-B단면을 도시한 단면도, 도 15의 (c)는 도 14의 C-C단면을 도시한 단면도,
도 16은 본 발명의 실시예3에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 17은 도 16에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 17의 (a)는 도 16의 A-A단면을 도시한 단면도, 도 17의 (b)는 도 16의 B-B단면을 도시한 단면도, 도 17의 (c)는 도 16의 C-C단면을 도시한 단면도,
도 18는 본 발명의 실시예4에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 19는 도 18에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 19의 (a)는 도 18의 A-A단면을 도시한 단면도, 도 19의 (b)는 도 18의 B-B단면을 도시한 단면도, 도 19의 (c)는 도 18의 C-C단면을 도시한 단면도,
도 20은 본 발명의 실시예5에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 21은 도 20에 도시한 반도체장의 구조를 도시한 도면으로서, 도 21의 (a)는 도 20의 A-A단면을 도시한 단면도, 도 21의 (b)는 도 20의 B-B단면을 도시한 단면도, 도 21의 (c)는 도 20의 C-C단면을 도시한 단면도,
도 22는 본 발명의 실시예6에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 23은 도 22도에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 23의 (a)는 도 22의 A-A단면을 도시한 단면도, 도 23의 (b)는 도 22의 B-B단면을 도시한 단면도, 도 23의 (c)는 도 22의 C-C단면을 도시한 단면도,
도 24는 본 발명의 실시예7에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 25는 도 24에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 25의 (a)는 도 24의 A-A단면을 도시한 단면도, 도 25의 (b)는 도 24의 B-B단면을 도시한 단면도, 도 25의 (c)는 도 24의 C-C단면을 도시한 단면도, 도 25의 (d)는 도 24의 정면도, 도 25의 (e)는 도 24의 측면도,
도 26는 도 24에 도시한 반도체장치의 이면측의 구조를 도시한 저면도,
도 27는 도 8에 도시한 박막배선기판의 상세구조를 도시한 확대부분 평면도,
도 28은 본 발명의 실시예8에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 29는 도 28에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 29의 (a)는 도 28의 A-A단면을 도시한 단면도, 도 29의 (b)는 도 28의 B-B단면을 도시한 단면도, 도 29의 (c)는 도 28의 C-C단면을 도시한 단면도,
도 30은 본 발명의 실시예9에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 31은 도 30에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 31의 (a)는 도 30의 A-A단면을 도시한 단면도, 도 31의 (b)는 도 30의 B-B단면을 도시한 단면도, 도 31의 (c)는 도 30의 C-C단면을 도시한 단면도,
도 32는 본 발명의 실시예10에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 33은 도 32에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 33의 (a)는 도 32의 A-A단면을 도시한 단면도, 도 33의 (b)는 도 32의 B-B단면을 도시한 단면도, 도 33의 (c)는 도 32의 C-C단면을 도시한 단면도,
도 34는 본 발명의 실시예11에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 35는 도 34에 도시한 반도체장치의 구조를 도시한 도면으로서, 도35의 (a)는 도 34의 A-A단면을 도시한 단면도, 도 35의 (b)는 도 34의 B-B단면을 도시한 단면도, 도 35의 (c)는 도 34의 C-C단면을 도시한 단면도,
도 36은 본 발명의 실시예12에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 37은 도 36에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 37의 (a)는 도 36의 A-A단면을 도시한 단면도, 도 37의 (b)는 도 36의 B-B단면을 도시한 단면도, 도 37의 (c)는 도 36의 C-C단면을 도시한 단면도,
도 38은 본 발명의 실시예13에 의한 반도체장치(CSP)의 구조의 1예를 봉지부를 투과해서 도시한 평면도,
도 39은 도 38에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 39의 (a)는 도 38의 A-A단면을 도시한 단면도, 도 39의 (b)는 도 38의 B-B단면을 도시한 단면도, 도 39의 (c)는 도 38의 C-C단면을 도시한 단면도,
도 40은 본 발명의 실시예14에 있어서의 반도체장치의 비결선리이드의 구조의 1예를 도시한 도면으로서, 도 40의 (a)는 비결선 리이드를 변형시키는 경우의 단면도, 도 40의 (b) 및 도 40의 (c)는 비결선 리이드를 변형시키지 않는 경우의 단면도,
도 41의 (a), 도 41의 (b) 및 도 41의 (c)는 본 발명의 실시예15의 반도체장치에 있어서 1층배선의 박막배선기판을 사용한 구조의 1예를 도시한 단면도,
도 42의 (a), 도 42의 (b) 및 도 42의 (c)는 본 발명의 실시예15의 반도체장치에 있어서 2층배선의 박막배선기판을 사용한 구조의 1예를 도시한 단면도,
도 43은 본 발명의 실시예16의 반도체장치의 제조방법에 있어서의 리이드 선단처리의 수순의 1예를 도시한 확대부분 단면도로서, 도 43의 (a)는 본딩전, 도 43의 (b)는 본딩시, 도 43의 (c)는 본딩후, 도 43의 (d)는 봉지후를 각각 도시한 도면,
도 44는 도 43에 도시한 리이드선단처리에 대한 비교예의 리이드선단처리의 수순을 도시한 확대부분 단면도로서, 도 44의 (a)는 본딩전, 도 44의 (b)는 본딩시, 도 44의 (c)는 봉지후를 각각 도시한 도면,
도 45는 도 43에 도시한 리이드선단처리에 대한 비교예의 리이드선단처리의 수순을 도시한 확대부분 단면도로서, 도 45의 (a)는 본딩전, 도 45의 (b)는 본딩시, 도 45의 (c)는 봉지후를 각각 도시한 도면,
도 46은 본 발명의 실시예17의 반도체장치(CSP)에 사용하는 일래스토머(탄성구조체)의 착색사양의 1예를 도시한 일래스토머사양도,
도 47의 (a)∼(h)는 본 발명의 실시예18의 반도체장치에 있어서의 일래스토머의 상세조성의 1예를 도시한 조성개념도,
도 48은 본 발명의 실시예18의 반도체장치에 있어서의 일래스토머의 상세조성의 1예를 도시한 개념도로서, 도 48의 (a)∼(d)는 3층구조의 조성개념도, 도 48의 (e)는 5층구조의 조성개념도,
도 49의 (a) 및 (b)는 본 발명의 실시예19의 반도체장치에 있어서 일래스토머의 골격층과 접착층의 두께의 1예를 도시한 개념도,
도 50은 본 발명의 실시예20의 반도체장치의 이면측의 구조를 도시한 저면도,
도 51은 본 발명의 실시예21에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 51의 (a)는 저면도, 도 51의 (b)는 측면도, 도 51의 (c)는 일부를 절단해서 도시한 평면도, 도 51의 (d)는 정면도,
도 52는 도 51에 도시한 반도체장치의 구조를 도시한 도면으로서, 도 52의 (a)는 도 51의 A-A단면을 도시한 단면도, 도 52의 (b)는 도 51의 B-B단면을 도시한 단면도, 도 52의 (c)는 도 51의 C-C단면을 도시한 단면도,
도 53은 도 52에 도시한 반도체장치의 구조를 도시한 확대부분 단면도로서, 도 53의 (a)는 도 52의 (b)의 D부를 도시한 도면, 도 53의 (b)는 도 52의 (c)의 E부를 도시한 도면,
도 54는 본 발명의 실시예21의 반도체장치에 사용되는 박막배선기판의 제조방법의 1예를 도시한 도면으로서, 도 54의 (a), (c), (e)는 부분평면도, 도 54의 (b), (d), (f)는 각각의 A-A단면을 도시한 단면도,
도 55는 본 발명의 실시예21의 반도체장치에 사용되는 박막배선기판의 제조방법의 1예를 도시한 도면으로서, 도 55의 (a), (c)는 부분평면도, 도 55의 (b) ,(d)는 각각의 A-A단면을 도시한 단면도,
도 56는 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 56의 (a), (d)는 부분평면도, 도 56의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 56의 (c), (f)는 각각의 B-B단면을 도시한 단면도,
도 57는 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 57의 (a), (d)는 부분평면도, 도 57의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 57의 (c), (f)는 각각의 B-B단면을 도시한 단면도,
도 58는 본 발명의 실시예21에 의한 반도체장치의 제조방법의 1예를 도시한 도면으로서, 도 58의 (a), (d)는 부분평면도, 도 58의 (b), (e)는 각각의 A-A단면을 도시한 단면도, 도 58의 (c), (f)는 각각의 B-B단면을 도시한 단면도,
도 59는 본 발명의 실시예22에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 59의 (a)는 측면도, 도 59의 (b)는 평면도, 도 59의 (c)는 정면도,
도 60은 본 발명의 실시예23에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 60의 (a)는 저면도, 도 60의 (b)는 측면도, 도 60의 (c)는 평면도, 도 60의 (d)는 정면도,
도 61는 본 발명의 실시예23의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 도면으로서, 도 61의 (a)는 평면도, 도 61의 (b)는 저면도,
도 62는 도 61의 (a)에 도시한 평면도의 각 단면을 도시한 도면으로서, 도 62의 (a)는 A-A단면을 도시한 단면도, 도 62의 (b)는 B-B단면을 도시한 단면도, 도 62의 (c)는 C-C단면을 도시한 단면도,
도 63는 본 발명의 실시예23에 의한 반도체장치의 제조방법에 있어서의 절단완료시의 상태의 1예를 도시한 도면으로서, 도 63의 (a)는 평면도, 도 63의 (b)는 측면도, 도 63의 (c)는 저면도,
도 64는 본 발명의 실시예23의 반도체장치에 있어서의 가스배출의 상태의 1예를 도시한 개념도,
도 65는 본 발명의 실시예24에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 65의 (a)는 저면도, 도 65의 (b)는 측면도, 도 65의 (c)는 평면도, 도 65의 (d)는 정면도, 도 65의 (e)는 도 65의 (c)의 C-C단면을 도시한 단면도,
도 66은 본 발명의 실시예25에 의한 반도체장치의 구조의 1예를 도시한 도면으로서, 도 66의 (a)는 평면도, 도 66의 (b)는 측면도, 도 66의 (c)는 저면도,
도 67은 본 발명의 실시예25의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 부분평면도,
도 68은 도 67에 도시한 부분평면도의 각 단면을 도시한 도면으로서, 도 68의 (a)는 A-A단면을 도시한 단면도, 도 68의 (b)는 B-B단면을 도시한 단면도,
도 69는 본 발명의 실시예25의 반도체장치의 제조방법에 있어서의 봉지완료시의 상태의 1예를 도시한 도면으로서, 도 69의 (a)는 저면도, 도 69의 (b)는 반도체칩을 제거한 상태의 저면도,
도 70은 본 발명의 실시예25의 반도체장치에 있어서의 가스배출의 상태의 1예를 도시한 개념도.

Claims (59)

  1. 그의 주면상에 여러개의 반도체소자와 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치되는 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 그의 한쪽끝이 상기 단자에 전기적으로 접속되고 그의 다른쪽끝이 상기 탄성체상에 배치되는 여러개의 리이드;
    상기 여러개의 리이드의 상기 다른쪽끝에 형성되는 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 한쪽끝을 봉지하는 수지체를 포함하고,
    상기 절연성 테이프는 상기 반도체칩의 상기 주면상에 배치되는 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 갖고,
    상기 수지체는 상기 반도체칩과 상기 절연성 테이프 제2 부분 사이에 걸쳐 있는 것을 특징으로 하는 반도체장치.
  2. 그의 주면상에 여러개의 반도체소자와 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치되는 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 그의 한쪽끝이 상기 단자에 전기적으로 접속되고 그의 다른쪽끝이 상기 탄성체상에 배치되는 여러개의 리이드;
    상기 여러개의 리이드의 상기 다른쪽끝에 형성된 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 한쪽끝을 봉지하는 수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 주변부상에 배치되고,
    상기 절연성 테이프는 상기 반도체칩의 상기 주면상에 배치된 제1 부분 및 상기 여러개의 접속단자가 배치된 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 갖고,
    상기 절연성 테이프의 상기 제2 부분에 있어서 상기 절연성 테이프와는 별체로 형성된 댐부재를 더 포함하는 것을 특징으로 하는 반도체장치.
  3. 그의 주면의 외주부상에 마련된 접속단자를 갖는 반도체칩을 구비하는 반도체장치로서,
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치된 탄성체;
    그의 한쪽끝이 리이드를 거쳐서 상기 접속단자에 전기적으로 접속되고 그의 다른쪽끝이 외부단자인 범프전극에 전기적으로 접속되는 배선을 갖는 기판본체부 및 상기 접속단자를 노출시키는 개구부를 갖고 또한 상기 개구부와 상기 반도체칩의 외측으로 돌출하는 기판돌출부를 구비하는 박막 배선기판 및;
    상기 반도체칩의 상기 접속단자와 상기 박막 배선기판의 상기 리이드를 봉지하는 봉지부를 포함하고;
    상기 기판 본체부와 상기 박막 배선기판의 상기 기판돌출부는 일체구조로 형성되고,
    상기 박막 배선기판의 상기 개구부 주위에서 수지봉지가 실행될 때, 수지봉지의 유출을 저지하기 위해 댐부재가 마련되어 있는 것을 특징으로 하는 반도체장치.
  4. 그의 주면의 외주부상에 마련된 접속단자를 갖는 반도체칩을 구비하는 반도체장치로서,
    상기 반도체칩의 상기 주면상에 배치되고 상기 접속단자를 노출시키는 개구부를 갖고 또한 상기 개구부와 상기 반도체칩의 외측으로 돌출하는 탄성체 돌출부를 갖는 탄성체;
    그의 한쪽끝이 리이드를 거쳐서 상기 접속단자에 전기적으로 접속되고 그의 다른쪽끝이 외부단자인 범프전극에 전기적으로 접속되는 배선을 갖는 기판 본체부 및 상기 접속단자를 노출시키는 개구부를 갖고 또한 상기 개구부와 상기 반도체칩의 외측으로 돌출하는 기판돌출부를 구비하는 박막 배선기판 및;
    상기 반도체칩의 상기 접속단자와 상기 박막 배선기판의 상기 리이드를 봉지하는 봉지부를 포함하고,
    상기 기판 본체부와 상기 박막 배선기판의 상기 기판돌출부는 일체 구조로 형성되고, 상기 박막 배선기판과 상기 탄성체는 대략 동일 크기로 형성되고, 그의 측면이 상기 탄성체의 상기 탄성체 돌출부에 의해 둘러싸이도록 상기 반도체칩이 부착되어 있는 것을 특징으로 하는 반도체장치.
  5. 그의 주면상에 여러개의 반도체소자와 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치된 탄성체,
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 그의 한쪽끝이 상기 단자에 전기적으로 접속되고 그의 다른쪽끝이 상기 탄성체상에 배치된 여러개의 리이드;
    상기 여러개의 리이드의 상기 다른쪽끝에 형성된 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 한쪽끝을 봉지하는 수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 주변상에 배치되고,
    상기 절연성 테이프는 상기 반도체칩의 상기 주면상에 배치된 제1 부분 및 상기 여러개의 접속단자가 배치된 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 갖고,
    상기 반도체칩의 상기 접속단자에 접속되지 않는 비접속 리이드를 더 포함하고, 상기 비접속 리이드는 상기 접속단자를 향해 구부려지는 것을 특징으로 하는 반도체장치.
  6. 그의 주면상에 여러개의 반도체소자와 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치되는 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 그의 한쪽끝이 상기 단자에 전기적으로 접속되고 그의 다른쪽끝이 상기 탄성체상에 배치된 여러개의 리이드;
    상기 여러개의 리이드의 상기 다른쪽끝에 형성된 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 한쪽끝을 봉지하는 수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 주변부상에 배치되고,
    상기 절연성 테이프는 상기 반도체칩의 상기 주면상에 배치되는 제1 부분 및 상기 여러개의 접속단자가 배치된 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 갖고,
    상기 탄성체는 그의 상면과 하면상에 접착제층을 갖는 다공질 불소 수지로 형성되는 것을 특징으로 하는 반도체장치.
  7. 제6항에 있어서,
    상기 탄성체는 3차원적그물코구조체로 형성되는 골격층을 포함하는 것을 특징으로 하는 반도체장치.
  8. 그의 주면의 외주부상에 마련된 접속단자를 갖는 반도체칩을 포함하는 반도체장치로서,
    상기 반도체칩의 상기 주면상에 배치되고, 상기 접속단자를 노출시키는 개구부를 갖고 상기 개구부와 상기 반도체칩의 외측으로 돌출하는 탄성체 돌출부를 갖는 탄성체;
    그의 한쪽끝이 리이드를 거쳐서 상기 접속단자에 전기적으로 접속되고 그의 다른쪽끝이 외부단자인 범프전극에 전기적으로 접속되는 배선을 갖는 기판 본체부 및 상기 접속단자를 노출시키는 개구부를 갖고 또한 상기 개구부와 상기 반도체칩의 외측으로 돌출하는 기판돌출부를 구비하는 박막 배선기판 및;
    상기 반도체칩의 상기 접속단자를 봉지하고 상기 박막 배선기판의 상기 리이드를 봉지하는 봉지부를 포함하고,
    상기 기판본체부와 상기 박막 배선기판의 상기 기판돌출부는 일체구조로 형성되고, 상기 박막 배선기판과 상기 탄성체는 대략 동일 크기로 형성되고, 상기 탄성체에 있어서의 한쪽의 접착제층 또는 양쪽의 접착제층은 착색제를 함유하는 것을 특징으로 하는 반도체장치.
  9. 사변형의 주면, 상기 주면의 제1끝변, 상기 주면의 끝변과 대향하는 제2 끝변, 상기 주면상에 상기 제1 끝변과 평행하고 또한 근접하여 배치되는 접속단자의 제1열, 상기 주면상에 상기 제2 끝변과 평행하고 또한 근접하여 배치되는 접속단자의 제2 열 및 상기 주면상의 상기 접속단자의 제1 열과 상기 접속단자의 제2열 사이에 형성된 여러개의 반도체소자를 갖는 반도체칩;
    배선기판의 이면이 상기 반도체칩의 상기 주면을 향해 있도록 상기 반도체칩의 상기 주면상에 배치되는 제1 부분, 상기 반도체칩의 상기 주면의 상기 제1 끝변으로부터 돌출하는 제2 부분 및 상기 반도체칩의 상기 주면의 상기 제2 끝변으로부터 돌출하는 제3 부분을 갖고, 상기 접속단자의 제1 열상에 위치하는 제1 개구부와 상기 접속단자의 제2 열상에 위치하는 제2 개구부를 갖는 배선기판;
    상기 배선기판의 상기 제1 부분상에 형성되는여러개의 배선;
    상기 배선기판의 상기 제1 부분상에 각각 배치되고, 그의 각각이 상기 배선중의 하나를 거쳐서 상기 접속단자의 제1 및 제2 열중의 대응하는 하나에서의 접속 단자에 전기적으로 접속되는 여러개의 범프전극 및;
    상기 접속단자의 제1 열과 상기 제1 개구부를 봉지하는 제1 부분 및 상기 접속단자의 제2 열과 상기 제2 개구부를 봉지하는 제2 부분을 갖는 수지체를 포함하고,
    그의 주면과 대향하는 상기 반도체칩의 이면이 노출되어 남겨지고, 상기 수지체의 제1 부분은 상기 배선기판의 상기 제1 개구부에 브리지로서 형성되고 또한 상기 제1 끝변과 인접하여 상기 반도체칩의 측면과 상기 배선기판의 상기 제2 부분의 이면 사이에 브리지로서 형성되고, 상기 수지체의 상기 제2 부분은 상기 배선기판의 상기 제2 개구부에 브리지로서 형성되고 또한 상기 제2 끝변과 인접하여 상기 반도체칩의 측면과 상기 배선기판의 상기 제3 부분의 이면 사이에 브리지로서 형성되는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 수지체의 상기 제1 및 제2 부분의 상기 브리지면은 노출되어 남겨지는 것을 특징으로 하는 반도체장치.
  11. 제9항에 있어서,
    상기 배선기판의 상기 제2 부분과 제3 부분은 상기 수지체의 흐름을 저지하는 댐으로서 기능하는 것을 특징으로 하는 반도체장치.
  12. 제9항에 있어서,
    상기 제1 개구부의 폭은 상기 배선기판의 상기 제2 부분과 상기 제1 끝변과 인접하는 상기 반도체칩의 측면 사이의 거리보다 크고,
    상기 제2 개구부의 폭은 상기 배선기판의 상기 제3 부분과 상기 제2 끝변과 인접하는 상기 반도체칩의 측면 사이의 거리보다 큰 것을 특징으로 하는 반도체장치.
  13. 제11항에 있어서,
    상기 수지체의 제1 부분은 상기 제1 개구부를 통해서 포팅법으로 이루어지는 봉지부이고,
    상기 수지체의 제2 부분은 상기 제2 개구부를 통해서 포팅법으로 이루어지는 봉지부인 것을 특징으로 하는 반도체장치.
  14. 제9항에 있어서,
    상기 범프전극은 상기 배선기판의 상기 제2 부분과 상기 제3 부분상에는 마련되지 않는 것을 특징으로 하는 반도체장치.
  15. 사변형의 주면, 상기 주면의 제1 끝변, 상기 주면의 끝변과 대향하는 제2 끝변, 상기 주면상에 상기 제1 끝변과 평행하고 또한 근접하여 배치되는 접속단자의 제1 열, 상기 주면상의 상기 제2 끝변과 평행하고 또한 근접하여 배치되는 접속단자의 제2 열 및 상기 주면상의 상기 접속단자의 제1 열과 상기 접속단자의 제2열 사이에 형성된 여러개의 반도체소자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 접속단자의 제1 열과 상기 접속단자의 제2열 사이의 상기 반도체칩의 주면상에 배치되는 탄성체;
    절연성 테이프의 이면이 상기 반도체칩의 주면을 향하도록 상기 탄성체를 거쳐서 상기 반도체칩의 주면상에 배치되는 제1 부분, 상기 반도체칩의 주면의 상기 제1 끝변으로부터 돌출하는 제2 부분, 상기 반도체칩의 주면의 상기 제2 끝변으로부터 돌출하는 제3 부분, 상기 제1 부분과 상기 제2 부분 사이의 상기 접속단자의 제1 열상에 형성되는 제1 개구부 및 상기 제1 부분과 상기 제3 부분 사이의 상기 접속 단자의 제2 열상에 형성되는 제2 개구부를 갖는 절연성 테이프;
    상기 접속단자의 제1 및 제2 열에 각각 접속되고 상기 탄성체상으로 연장되는 여러개의 리이드;
    상기 리이드를 거쳐서 상기 접속단자의 제1 및 제2 열에 전기적으로 접속되고 상기 절연성 테이프의 상기 제1 부분상에 각각 배치되는 여러개의 범프전극 및;
    제1 부분과 제2 부분을 갖는 수지체를 포함하고,
    상기 수지체의 제1 부분은 상기 접속단자의 제1 열, 상기 제1 개구부, 상기 접속단자의 제1 열에 접속되는 리이드 및 상기 반도체칩의 상기 제1 변과 인접하는 측면을 봉지하고, 상기 수지체의 제2 부분은 상기 접속단자의 제2 열, 상기 제2 개구부, 상기 접속단자의 제2 열에 접속되는 리이드 및 상기 반도체칩의 상기 제2 끝변과 인접하는 측면을 봉지하고,
    상기 접속단자에 전기적으로 상기 범프전극은 상기 절연성 테이프의 상기 제1 부분상에 배치되고, 상기 절연성 테이프의 상기 제2 및 제3 부분상에는 배치되지 않는 것을 특징으로 하는 반도체장치.
  16. 제15항에 있어서,
    상기 수지체의 상기 제1 부분은 상기 절연성 테이프의 상기 제1 개구부에 브리지로서 형성되고,
    상기 수지체의 상기 제2 부분은 상기 절연성 테이프의 상기 제2 개구부에 브리지로서 형성되는 것을 특징으로 하는 반도체장치.
  17. 제16항에 있어서,
    상기 수지체의 상기 제1 부분은 상기 반도체칩의 상기 제1 끝변과 인접하는 측면과 상기 절연성 테이프의 상기 제2 부분의 이면 사이에 브리지로서 형성되고,
    상기 수지체의 상기 제2 부분은 상기 반도체칩의 상기 제2 끝변과 인접하는 측면과 상기 절연성 테이프의 상기 제3 부분의 이면 사이에 브리지로서 형성되는 것을 특징으로 하는 반도체장치.
  18. 제17항에 있어서,
    그의 상기 주면과 대향하는 상기 반도체칩의 이면은 노출되어 남겨지는 것을 특징으로 하는 반도체장치.
  19. 제17항에 있어서,
    상기 제1 개구부의 폭은 상기 절연성 테이프의 상기 제2 부분과 상기 제1 끝변과 인접하는 상기 반도체칩의 측면 사이의 거리보다 크고,
    상기 제2 개구부의 폭은 상기 절연성 테이프의 상기 제3 부분과 상기 제2 끝변과 인접하는 상기 반도체칩의 상기 측면 사이의 거리보다 큰 것을 특징으로 하는 반도체장치.
  20. 제9항에 있어서,
    상기 수지체의 상기 제1 부분은 상기 제1 개구부를 통해서 포팅법으로 이루어지는 봉지부이고,
    상기 수지체의 상기 제2 부분은 상기 제2 개구부를 통해서 포팅법으로 이루어지는 봉지부인 것을 특징으로 하는 반도체장치.
  21. 제15항에 있어서,
    그의 주면에 대향하는 상기 반도체칩의 이면은 노출되어 남겨지는 것을 특징으로 하는 반도체장치.
  22. 제15항에 있어서,
    상기 절연성 테이프의 상기 제2 및 제3 부분은 각각 상기 수지체의 흐름을 저지하는 댐으로서 기능하는 것을 특징으로 하는 반도체장치.
  23. 제15항에 있어서,
    상기 탄성체는 다공질재로 형성되는 것을 특징으로 하는 반도체장치.
  24. 제15항에 있어서,
    상기 수지체는 봉지부를 마련하고 포팅법으로 이루어지는 것을 특징으로 하는 반도체장치.
  25. 그의 주면상에 반도체소자 및 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치되는 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 각각 그의 제1 끝부가 상기 접속단자에 전기적으로 접속되고 그의 제2 끝부가 상기 탄성체상에 배치되는 여러개의 리이드;
    상기 여러개의 리이드의 상기 제2 끝부에 형성되는 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 제1 끝부를 봉지하는 수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 주변부상에 배치되고,
    상기 탄성체는 다공질재로 이루어지고, 상기 탄성체의 측면의 일부는 노출되는 것을 특징으로 하는 반도체장치.
  26. 제25항에 있어서,
    상기 절연성 테이프는 상기 반도체칩의 주면상에 배치되는 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하는 것을 특징으로 하는 반도체장치.
  27. 제26항에 있어서,
    상기 탄성체는 상기 반도체칩의 상기 주면상에 배치되는 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하고,
    상기 탄성체의 상기 제2 부분은 상기 절연성 테이프의 상기 제2 부분상에 배치되는 것을 특징으로 하는 반도체장치.
  28. 제25항에 있어서,
    상기 탄성체의 상기 노출된 측면에서 수분 등의 기포가 누출되는 것을 특징으로 하는 반도체장치.
  29. 제25항에 있어서,
    상기 탄성체는 4각 부재를 갖고, 상기 탄성체는 상기 4각 부재의 근방에서 노출되는 것을 특징으로 하는 반도체장치.
  30. 제27항에 있어서,
    상기 탄성체의 상기 제1 부분의 두께는 상기 탄성체의 상기 제2 부분의 두께보다 작은 것을 특징으로 하는 반도체장치.
  31. 제27항에 있어서,
    상기 탄성체의 상기 제2 부분은 상기 수지체의 흐름을 저지하는 댐으로서 작용하는 것을 특징으로 하는 반도체장치.
  32. 제25항에 있어서,
    상기 수지체는 50%이하의 실리카를 함유하는 것을 특징으로 하는 반도체장치.
  33. 제27항에 있어서,
    상기 절연성 테이프의 외형형상과 상기 탄성체의 외형형상은 동일한 것을 특징으로 하는 반도체장치.
  34. 그의 주면상에 반도체소자와 여러개의 접속단자를 갖는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치된 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 각각 그의 제1 끝부가 상기 접속단자의 대응하는 하나에 전기적으로 접속되고 그의 제2 끝부가 상기 탄성체상에 배치되는 여러개의 리이드;
    상기 여러개의 리이드의 상기 제2 끝부에 형성되는 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 한쪽끝을 봉지하는수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 한쌍의 대향하는 측을 따라서 배치되고,
    상기 탄성체는 다공질재로 이루어지고, 상기 탄성체의 측면의 일부가 노출되는 것을 특징으로 하는 반도체장치.
  35. 제34항에 있어서,
    상기 탄성체는 상기 여러개의 접속단자가 배치되는 그의 한쌍의 측과는 달리 상기 반도체칩의 다른 한쌍의 대향하는 측으로부터 노출되는 것을 특징으로 하는 반도체장치.
  36. 제34항에 있어서,
    상기 절연성 테이프는 상기 반도체칩의 주면상에 배치되는 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하는 것을 특징으로 하는 반도체장치.
  37. 제36항에 있어서,
    상기 탄성체는 상기 반도체칩의 주면상에 배치된 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하고,
    상기 탄성체의 상기 제2 부분은 상기 절연성 테이프의 상기 제2 부분상에 배치되는 것을 특징으로 하는 반도체장치.
  38. 제34항에 있어서,
    상기 탄성체의 상기 노출된 측면에서 수분 등의 기포가 누출되는 것을 특징으로 하는 반도체장치.
  39. 제34항에 있어서,
    상기 탄성체는 4각 부재를 갖고, 상기 탄성체는 상기 4각 부재의 근방에서 노출되는 것을 특징으로 하는 반도체장치.
  40. 제37항에 있어서,
    상기 탄성체의 상기 제1 부분의 두께는 상기 탄성체의 상기 제2 부분의 두께보다 작은 것을 특징으로 하는 반도체장치.
  41. 제37항에 있어서,
    상기 탄성체의 상기 제2 부분은 상기 수지체의 흐름을 저지하는 댐으로서 작용하는 것을 특징으로 하는 반도체장치
  42. 제34항에 있어서,
    상기 수지체는 50%이하의 실리카를 함유하는 것을 특징으로 하는 반도체장치.
  43. 제37항에 있어서,
    상기 절연성 테이프의 외형형상과 상기 탄성체의 외형형상은 거의 동일한 것을 특징으로 하는 반도체장치.
  44. 그의 주면상에 반도체소자와 여러개의 접속단자를 구비하는 반도체칩;
    상기 접속단자를 노출시켜 상기 반도체칩의 주면상에 배치된 탄성체;
    상기 탄성체상에 형성되고 또한 상기 접속단자가 배치된 영역에 있어서 개구부를 갖는 절연성 테이프;
    상기 절연성 테이프의 표면상에 형성된 여러개의 리이드로서, 각각 그의 제1 끝부가 상기 접속단자의 대응하는 하나에 전기적으로 접속되고 그의 제2 끝부가 상기 탄성체상에 배치되는 여러개의 리이드;
    상기 여러개의 리이드의 상기 제2 끝부에 형성되는 여러개의 범프전극 및;
    상기 반도체칩의 상기 접속단자와 상기 여러개의 리이드 제1 끝부를 봉지하는 수지체를 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 한쌍의 대향하는 측을 따라서 배치되고,
    상기 탄성체는 3차원 그물코구조로 형성되는 골격층을 포함하고, 상기 탄성체의 측면의 일부는 노출되는 것을 특징으로 하는 반도체장치.
  45. 제44항에 있어서,
    상기 절연성 테이프는 상기 반도체칩 내측에 배치된 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하는 것을 특징으로 하는 반도체장치.
  46. 제45항에 있어서,
    상기 탄성체는 상기 반도체칩의 주면상에 배치된 제1 부분 및 상기 여러개의 접속단자가 배치되는 상기 반도체칩의 주변부의 근방에 있어서 상기 반도체칩의 외측으로 돌출하는 제2 부분을 포함하고,
    상기 탄성체의 상기 제2 부분은 상기 절연성 테이프의 상기 제2 부분에 배치되는 것을 특징으로 하는 반도체장치.
  47. 제44항에 있어서,
    상기 탄성체의 상기 노출된 측면에서 수분 등의 기포가 누출되는 것을 특징으로 하는 반도체장치.
  48. 제44항에 있어서,
    상기 탄성체는 상기 여러개의 접속단자가 배치되는 그의 한쌍의 측과는 달리 상기 반도체칩의 다른 한쌍의 대향하는 측으로부터 노출되는 것을 특징으로 하는 반도체장치.
  49. 제46항에 있어서,
    상기 탄성체의 상기 제1 부분의 두께는 상기 탄성체의 상기 제2 부분의 두께보다 작은 것을 특징으로 하는 반도체장치.
  50. 제46항에 있어서,
    상기 탄성체의 상기 제2 부분은 상기 수지체의 흐름을 저지하는 댐으로서 기능하는 것을 특징으로 하는 반도체장치.
  51. 제44항에 있어서,
    상기 수지체는 50%이하의 실리카를 함유하는 것을 특징으로 하는 반도체장치.
  52. 제46항에 있어서,
    상기 절연성 테이프의 외형형상과 상기 탄성체의 외형형상은 동일한 것을 특징으로 하는 반도체장치.
  53. 제44항에 있어서,
    상기 탄성체는 4각 부재이고, 상기 탄성체는 상기 4각 부재의 근방에서 노출되는 것을 특징으로 하는 반도체장치.
  54. 그의 주면상에 반도체소자와 여러개의 접속단자를 갖는 반도체칩을 준비하는 공정;
    절연성 테이프, 개구부및 여러개의 리이드로 이루어지는 기판본체를 구비하는 박막 기판을 준비하는 공정;
    다공질재로 이루어지는 탄성체를 준비하고, 상기 탄성체와 상기 박막 배선기판을 접합하는 공정;
    상기 반도체칩의 상기 접속단자를 상기 박막 배선기판의 상기 개구부로부터 노출시켜 상기 반도체칩의 주면과 상기 탄성체를 접합하는 공정;
    상기 반도체칩의 상기 접속단자와 상기 리이드의 대응하는 한쪽 끝을 전기적으로 접속하는 공정;
    상기 탄성체의 상기 주면의 일부를 노출시켜 상기 반도체칩의 상기 접속단자와 상기 리이드의 상기 한쪽끝을 봉지수지에 의하여 봉지하는 공정 및;
    상기 리이드의 다른쪽끝상에 여러개의 범프전극을 각각 형성하는 공정을 포함하고,
    상기 여러개의 접속단자는 상기 반도체칩의 주변부상에 배치되는 것을 특징으로 하는 반도체장치의 제조방법.
  55. 제54항에 있어서,
    상기 졀연성 테이프와 상기 탄성체의 각각은 상기 반도체칩의 내측에 배치된 제1 부분 및 상기 개구부의 외측으로 돌출하는 제2 부분을 구비하고,
    상기 제2 부분은 상기 봉지공정에 있어서 상기 봉지수지의 흐름을 저지하는 것을 특징으로 하는 반도체장치의 제조방법.
  56. 제55항에 있어서,
    상기 탄성체와 상기 반도체칩을 접합하는 공정에 있어서 상기 반도체칩이 상기 탄성체로 눌려지는 것에 의해 상기 탄성체의 상기 제1 부분의 두께가 상기 탄성체의 상기 제2 부분의 두께보다 작은 것을 특징으로 하는 반도체장치의 제조방법.
  57. 제54항에 있어서,
    상기 탄성체를 준비하는 공정 이후에, 상기 탄성체는 지지부재를 갖고, 상기 지지부재를 절단하는 것에 의해 상기 탄성체의 노출된 부분을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  58. 제54항에 있어서,
    상기 봉지 공정 이후에 상기 절연성 테이프와 상기 탄성체를 동시에 절단하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  59. 제54항에 있어서,
    상기 봉지 공정에 있어서 50% 이하의 실리카를 함유하는 저실리카재를 갖는 상기 봉지수지를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
KR1019980027400A 1997-07-11 1998-07-08 반도체장치및그제조방법 KR100603868B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060018052A KR100603867B1 (ko) 1997-07-11 2006-02-24 반도체장치

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP18562197 1997-07-11
JP1997-185621 1997-07-11
JP1997-230906 1997-08-27
JP9230906A JP2843315B1 (ja) 1997-07-11 1997-08-27 半導体装置およびその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020060018052A Division KR100603867B1 (ko) 1997-07-11 2006-02-24 반도체장치

Publications (2)

Publication Number Publication Date
KR19990013673A KR19990013673A (ko) 1999-02-25
KR100603868B1 true KR100603868B1 (ko) 2006-10-24

Family

ID=26503225

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019980027400A KR100603868B1 (ko) 1997-07-11 1998-07-08 반도체장치및그제조방법
KR1020060018052A KR100603867B1 (ko) 1997-07-11 2006-02-24 반도체장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020060018052A KR100603867B1 (ko) 1997-07-11 2006-02-24 반도체장치

Country Status (6)

Country Link
US (4) US6307269B1 (ko)
JP (1) JP2843315B1 (ko)
KR (2) KR100603868B1 (ko)
CN (2) CN1208252A (ko)
SG (1) SG67516A1 (ko)
TW (1) TW395032B (ko)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3661444B2 (ja) * 1998-10-28 2005-06-15 株式会社ルネサステクノロジ 半導体装置、半導体ウエハ、半導体モジュールおよび半導体装置の製造方法
JP3512655B2 (ja) * 1998-12-01 2004-03-31 シャープ株式会社 半導体装置およびその製造方法並びに該半導体装置の製造に使用される補強用テープ
US6352881B1 (en) 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
WO2001015230A1 (en) * 1999-08-25 2001-03-01 Hitachi, Ltd. Electronic device
TW469552B (en) 1999-12-10 2001-12-21 Toshiba Corp TAB type semiconductor device
US7019410B1 (en) * 1999-12-21 2006-03-28 Micron Technology, Inc. Die attach material for TBGA or flexible circuitry
JP4018375B2 (ja) 2000-11-30 2007-12-05 株式会社東芝 半導体装置
JP4103342B2 (ja) * 2001-05-22 2008-06-18 日立電線株式会社 半導体装置の製造方法
KR100439233B1 (ko) * 2001-09-04 2004-07-05 엘지전자 주식회사 무선가입자망 단말기의 모니터링 메시지 전송장치 및 그방법
KR100478780B1 (ko) * 2001-11-16 2005-03-23 가부시키가이샤 히타치세이사쿠쇼 멀티칩 모듈
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
US7423337B1 (en) 2002-08-19 2008-09-09 National Semiconductor Corporation Integrated circuit device package having a support coating for improved reliability during temperature cycling
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
JP2004327527A (ja) * 2003-04-22 2004-11-18 Seiko Epson Corp 電子装置及びその製造方法並びに電子機器
JP3877717B2 (ja) * 2003-09-30 2007-02-07 三洋電機株式会社 半導体装置およびその製造方法
JP4010298B2 (ja) * 2003-12-17 2007-11-21 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7282375B1 (en) 2004-04-14 2007-10-16 National Semiconductor Corporation Wafer level package design that facilitates trimming and testing
KR101109419B1 (ko) 2005-05-23 2012-01-31 엘지디스플레이 주식회사 테이프케리어패키지 펀칭장치
JP4137929B2 (ja) 2005-09-30 2008-08-20 シャープ株式会社 半導体装置
DE102006032073B4 (de) * 2006-07-11 2016-07-07 Intel Deutschland Gmbh Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte
US20080308935A1 (en) * 2007-06-18 2008-12-18 Samsung Electronics Co., Ltd. Semiconductor chip package, semiconductor package including semiconductor chip package, and method of fabricating semiconductor package
JP5064158B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置とその製造方法
US8208226B2 (en) * 2008-10-29 2012-06-26 Dai Nippon Printing Co., Ltd. Suspension substrate, suspension, head suspension and hard disk drive
JP5590814B2 (ja) 2009-03-30 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2010245337A (ja) * 2009-04-07 2010-10-28 Elpida Memory Inc 半導体装置及びその製造方法
JP2012134270A (ja) * 2010-12-21 2012-07-12 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
CN102569234A (zh) * 2010-12-21 2012-07-11 中芯国际集成电路制造(北京)有限公司 球栅阵列封装结构及封装方法
JP6054017B2 (ja) 2011-07-13 2016-12-27 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
JP1581768S (ko) * 2016-08-02 2017-07-24
USD887998S1 (en) * 2017-02-17 2020-06-23 Stat Peel Ag Chip
JP1664282S (ko) * 2019-07-24 2020-07-27
USD934820S1 (en) 2019-10-24 2021-11-02 Nuvoton Technology Corporation Japan Semiconductor device
USD938925S1 (en) * 2019-10-24 2021-12-21 Nuvoton Technology Corporation Japan Semiconductor device
USD951212S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951214S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951215S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device
USD951213S1 (en) * 2019-12-11 2022-05-10 Panasonic Semiconductor Solutions Co., Ltd. Semiconductor device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831869A (ja) * 1994-05-09 1996-02-02 Nec Corp 半導体装置及びその製造方法及びその実装検査方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229329A (en) * 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
US5659952A (en) * 1994-09-20 1997-08-26 Tessera, Inc. Method of fabricating compliant interface for semiconductor chip
JP2586344B2 (ja) * 1994-09-30 1997-02-26 日本電気株式会社 キャリアフィルム
JPH08306745A (ja) 1995-04-27 1996-11-22 Nitto Denko Corp 半導体装置及びその製造方法
JP3670371B2 (ja) 1995-12-20 2005-07-13 株式会社日立製作所 半導体装置およびその製造方法
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0831869A (ja) * 1994-05-09 1996-02-02 Nec Corp 半導体装置及びその製造方法及びその実装検査方法

Also Published As

Publication number Publication date
JP2843315B1 (ja) 1999-01-06
TW395032B (en) 2000-06-21
CN1295346A (zh) 2001-05-16
US20020050636A1 (en) 2002-05-02
CN1208252A (zh) 1999-02-17
US6515371B2 (en) 2003-02-04
US6639323B2 (en) 2003-10-28
SG67516A1 (en) 1999-09-21
KR100603867B1 (ko) 2006-07-24
US6307269B1 (en) 2001-10-23
US20030207557A1 (en) 2003-11-06
US20020047215A1 (en) 2002-04-25
KR19990013673A (ko) 1999-02-25
JPH1187414A (ja) 1999-03-30

Similar Documents

Publication Publication Date Title
KR100603868B1 (ko) 반도체장치및그제조방법
US7420284B2 (en) Semiconductor device and manufacturing method thereof
US6144102A (en) Semiconductor device package
US5900676A (en) Semiconductor device package structure having column leads and a method for production thereof
US7399694B2 (en) Semiconductor device and a manufacturing method of the same
US7514802B2 (en) Wiring board
KR20090017447A (ko) 볼 그리드 어레이 패키지를 탑재할 수 있는 인쇄 회로 기판상의 편장형 주변부 솔더 볼 패드
KR970703618A (ko) 다층 리드 프레임(multi-layer lead frame)
JP4919103B2 (ja) ランドグリッドアレイ半導体装置パッケージ、同パッケージを含む組み立て体、および製造方法
JP2000216281A (ja) 樹脂封止型半導体装置
KR100405248B1 (ko) 캐리어필름 및 그것을 사용한 집적회로장치
KR100275319B1 (ko) 회로기판및그의제조방법
KR20000002908A (ko) 칩 스케일 패키지의 제조 방법
US20180090429A1 (en) Semiconductor device
JP2002043464A (ja) 半導体装置及びその製造方法
KR20010070081A (ko) 반도체 장치 및 그 제조 방법
US20050098869A1 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
JP3749790B2 (ja) 半導体装置およびその製造方法
KR100248203B1 (ko) 마이크로-볼 그리드 어레이 패키지
JP2970595B2 (ja) Ｂｇａ型半導体装置
KR100247641B1 (ko) 적층형 볼 그리드 어레이 패키지 및 그의 제조방법
KR20030002627A (ko) 에어 컬럼을 갖는 반도체 패키지
KR20060075124A (ko) 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법
JPS6196753A (ja) ハイブリツド集積回路用セラミツク基板
JP2004241791A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130621

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140626

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150703

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160705

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170707

Year of fee payment: 12

EXPY Expiration of term