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KR20060075124A - 솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법 - Google Patents

솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법 Download PDF

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KR20060075124A
KR20060075124A KR1020040113688A KR20040113688A KR20060075124A KR 20060075124 A KR20060075124 A KR 20060075124A KR 1020040113688 A KR1020040113688 A KR 1020040113688A KR 20040113688 A KR20040113688 A KR 20040113688A KR 20060075124 A KR20060075124 A KR 20060075124A
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KR
South Korea
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bond pad
substrate
semiconductor package
module
wire
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Application number
KR1020040113688A
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KR100771860B1 (ko
Inventor
백승덕
강선원
이동호
이종주
박상욱
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US11/305,282 priority patent/US7652383B2/en
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Abstract

솔더볼을 사용하지 않는 반도체 패키지 모듈 그 제조방법에 관해 개시한다. 이를 위해 본 발명은, 복수개의 반도체 소자가 탑재될 수 있는 모듈 보오드와, 모듈 보오드에 접착수단을 통해 탑재되고, 모듈 보오드와 와이어 본딩이 가능한 구조이고, 전기적 최종 검사가 완료된 반도체 패키지와, 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 전기적으로 연결하는 제2 와이어와, 상기 제2 와이어 및 상기 반도체 패키지를 밀봉하는 제3 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 및 그 제조방법을 제공한다. 이러한 반도체 패키지 모듈은 솔더볼을 사용하지 않기 때문에 신뢰성이 저하되는 문제를 극복할 수 있고, 전기적 검사가 끝난 반도체 패키지를 사용하기 때문에 모듈의 수율이 저하되는 문제를 개선할 수 있다.
반도체 패키지 모듈, 솔더 접합 신뢰도, 수율, COB.

Description

솔더볼을 사용하지 않는 반도체 패키지 모듈 및 그 제조방법{Semiconductor package module without a solder ball and manufacturing method the same}
도 1은 일반적인 반도체 패키지 모듈의 구조를 설명하기 위해 도시한 평면도 및 단면도이다.
도 2는 도 1의 반도체 패키지 모듈에서 반도체 패키지에 솔더볼이 부착된 경우의 단면도이다.
도 3은 도 1의 반도체 패키지 모듈에서 반도체 패키지가 COB(Chip On Board)의 구조를 갖는 경우의 단면도이다.
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
도 10 내지 도 12는 본 발명의 제2 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
도 13 내지 도 15는 본 발명의 제3 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
본 발명은 반도체 패키지 모듈 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 패키지에 솔더볼을 포함하지 않는 반도체 패키지 모듈 및 그 제조방법에 관한 것이다.
반도체 패키지 모듈(module)이란, 규칙성과 분리성을 가진 몇 개의 부품(component) 또는 소자(device)가 모듈 보오드라 불리는 한 개의 인쇄회로기판(PCB: Printed Circuit Board, 이하 'PCB'로 칭함)에 탑재(mounting)되어 어떤 정해진 기능을 수행하는 반도체 소자를 가리킨다. 이러한 반도체 패키지 모듈은 일반적으로 단일 부품 단위로 간주된다. 따라서 회로의 구성요소의 단위를 1개의 반도체 소자나 부품이 아닌 표준화된 부품의 뭉치로 하면, 개인 컴퓨터(personal computer)와 같은 전자 장치의 조립이 좀더 간소화된다. 또한 반도체 패키지 모듈을 제조할 때에 제조공정을 자동화하는 것도 용이하게 된다. 이렇게 모듈화 된 반도체 패키지 모듈은 조립이 완료된 후, 최종적으로 전기적인 검사를 수행하여 그 기능을 검사하게 된다. 이러한 반도체 패키지 모듈에서 모듈보오드에 탑재되는 부품이 DRAM과 SRAM과 같은 메모리 소자인 경우엔 이를 반도체 메모리 모듈(Memory Module)이라고 한다.
도 1a는 일반적인 반도체 패키지 모듈의 구조를 설명하기 위해 도시한 평면도이고 도1b는 단면도이다.
일반적인 반도체 패키지 모듈(50)은 다층기판 구조로서 내부에 인쇄회로패턴이 형성되어 있는 모듈 보오드(10)에 다수개의 반도체 소자, 예컨대 반도체 패키지(12)가 탑재되어 만들어진다. 상기 모듈 보오드(10)에는 반도체 패키지 모듈의 기 능을 마더 보오드(mother board)로 연결하기 위한 연결단자(14)가 일 측에 만들어져 있다.
도 2는 도 1의 반도체 패키지 모듈에서 반도체 패키지에 솔더볼이 부착된 경우의 단면도이다. 상세히 설명하면, 상기 도 1의 II 부분에 대한 단면의 일 예로서 반도체 패키지(12A)는 일반적인 BGA(Ball Grid Array) 형태를 띠고 있으며 반도체 패키지 하부에 부착된 솔더볼(16)에 의해 반도체 패키지(12A)가 모듈 보오드(10)에 결합된다.
그러나 솔더볼(16)을 사용하여 반도체 패키지(12A)가 모듈 보오드(10)에 결합되는 반도체 패키지 모듈은 절연막과 구리 재질의 인쇄회로패턴으로 이루어진 모듈보오드(10)와 반도체 패키지(12A) 사이의 열팽창 계수의 차이로 인하여 모듈보오드(10)에 부착된 솔더볼(16)의 부착력이 약화되는 솔더 결합 신뢰도(SJR: Solder Joint Reliability) 문제를 발생시킨다. 또한 상기 반도체 패키지(12A)에 부착된 솔더볼(16)을 모듈 보오드(10)에 부착시키는 고온의 리플로우(reflow) 공정에서 반도체 패키지의 특성이 열화되는 문제가 일어날 수 있다.
도 3은 도 1의 반도체 패키지 모듈에서 반도체 패키지가 COB(Chip On Board)의 구조를 갖는 경우의 단면도이다.
도 3을 참조하면, 상술한 솔더 접합 신뢰도(SJR) 문제를 개선하기 위하여 반도체 칩(20)을 모듈보오드(10) 위에 접착수단을 사용하여 바로 부착한 후, 와이어(22)로 반도체 칩(20)의 패드와 모듈보오드의 연결 접점을 직접 연결하고, 봉지수지(24)를 사용하여 밀봉시키는 반도체 패키지(12B)가 이미 소개된 바 있다. 이러 한 구조를 COB(Chip On Board)라 하며 미국등록특허 US 6,312,962호(Date of Patent: Nov.6, 2001)로 "Method For COB mounting of electronic chips on a circuit board"란 제목으로 공개된 바 있다.
그러나 COB 구조를 갖는 반도체 패키지 모듈 역시 전기적으로 그 기능이 완전히 검사되지 않는 반도체 칩(bare chip, 20)이 곧바로 모듈보오드(10)에 실장되기 때문에 반도체 패키지 모듈의 제조가 완료된 후, 불량이 발생할 확률이 높다.
이러한 문제를 회피하기 위해서는 전기적으로 그 기능이 완전히 검증된 반도체 칩(Known good die)을 사용해야 하는데, 이러한 전기적으로 그 기능이 완전히 검증된 반도체 칩을 개발하고 확보하는 데에는 아직까지 많은 어려움이 따른다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록, 전기적으로 그 기능이 완전히 검증된 반도체 패키지를 모듈보오드에 사용하면서 상기 반도체 패키지가 솔더볼을 포함하지 않기 때문에 솔더 접합 신뢰도(SJR) 문제를 해결할 수 있는 반도체 패키지 모듈을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상술한 문제점들을 해결할 수 있도록, 전기적으로 그 기능이 완전히 검증된 반도체 패키지를 모듈보오드에 사용하면서 상기 반도체 패키지가 솔더볼을 포함하지 않기 때문에 솔더 접합 신뢰도(SJR) 문제를 해결할 수 있는 반도체 패키지 모듈의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 반도체 패키지 모듈의 구 성은, 복수개의 반도체 소자가 탑재될 수 있는 모듈 보오드와, 상기 모듈 보오드에 접착수단을 통해 탑재되고, 상기 모듈 보오드와 와이어 본딩이 가능한 구조이고, 전기적 최종 검사가 완료된 반도체 패키지와, 상기 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 전기적으로 연결하는 제2 와이어와, 상기 제2 와이어 및 상기 반도체 패키지를 밀봉하는 제3 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈을 제공한다.
상기 반도체 패키지는 전기적 기능 검사를 위해 솔더볼 패드가 외부로 노출되고, 와이어 본딩을 위하여 제2 본드패드가 외부로 노출된 형태인 것이 바람직하다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지의 구조는 제1 실시예를 통하여 아래와 같은 구조로 구현될 수 있다.
상기 반도체 패키지는, 일면에 형성된 제1 본드패드와 연결된 솔더볼 패드와, 상기 솔더볼 패드와 연결된 제2 본드패드가 있고 중앙에는 와이어 본딩용 슬릿이 형성된 기판과, 상기 기판과 회로면을 마주하며 접착수단에 의해 부착되고 중앙에 본드 패드가 형성된 반도체 칩과, 상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 기판의 슬릿을 통해 연결하는 제1 와이어와, 상기 기판 위의 반도체 칩의 측면을 감싸는 제1 봉지수지와, 상기 기판의 슬릿을 통해 노출된 와이어 및 기판의 일부를 밀봉하는 제2 봉지수지를 구비하는 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지의 구조는 제2 실시예를 통하여 아래와 같은 구조로 구현될 수 있다.
상기 반도체 패키지는, 일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 반대면에 형성된 제2 본드패드와, 상기 제2 본드패드와 동일면에서 서로 연결된 솔더볼 패드를 갖는 기판과, 상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩과, 상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어와, 상기 기판 위의 반도체 칩 및 제1 와이어 및 제1 본드패드 전체를 감싸는 제1 봉지수지를 구비하는 것이 적합하다.
본 발명의 바람직한 실시예에 의하면, 상기 반도체 패키지의 구조는 제3 실시예를 통하여 아래와 같은 구조로 구현될 수 있다.
상기 반도체 패키지는, 일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 다른 영역에 형성된 제2 본드패드와, 상기 제1 본드패드 및 제2 본드패드와 연결되어 반대면에 형성된 솔더볼 패드를 갖는 기판과, 상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩과, 상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어와, 상기 기판 위의 반도체 칩, 제1 와이어 및 제1 본드패드를 감싸고 제2 본드패드를 외부로 노출하는 제1 봉지수지를 구비하는 것이 적합하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 반도체 모듈을 만들기 위한 모듈 보오드를 준비하는 단계와, 상기 모듈 보오드에 특정구조의 반도체 패키지를 부착하되, 상기 반도체 패키지의 특정구조는 전기적 최종검사를 완료하기 위 해 솔더볼 단자가 외부로 노출되고, 와이어 본딩을 위한 제2 본드패드가 외부로 노출된 반도체 패키지를 부착하는 단계와, 상기 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 제2 와이어로 연결하는 단계와, 상기 반도체 패키지 및 상기 제2 와이어를 제3 봉지수지로 밀봉하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 모듈 보오드는 수동 소자(passive device)가 미리 탑재된 것이 적합하고, 상기 반도체 패키지를 상기 모듈 보오드에 부착시키는 방법은, 접착수단을 이용하여 200℃ 이하의 온도에서 부착하는 것이 적합하다.
바람직하게는, 상기 반도체 패키지 및 상기 제2 와이어를 제3 봉지수지로 밀봉하는 방법은, 제2 와이어가 형성된 영역만을 부분 밀봉하거나, 제2 와이어가 형성된 부분 및 반도체 패키지 전체를 밀봉할 수 있다.
본 발명에 따르면, 반도체 패키지 모듈에서 솔더볼을 사용하지 않기 때문에 솔더 접합 신뢰도가 저하되는 문제점을 개선하고, 전기적 특성검사가 완료된 반도체 패키지를 사용하기 때문에 반도체 패키지 모듈을 제조한 후, 수율이 떨어지는 문제점을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제 공되는 것이다.
제1 실시예
도 4 내지 도 9는 본 발명의 제1 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
먼저 도 9를 참조하여 본 발명의 제1 실시예에 의한 반도체 패키지 모듈의 구조를 설명한다. 본 발명에 의한 반도체 패키지 모듈은, 복수개의 반도체 소자가 탑재될 수 있는 모듈 보오드(100)를 포함한다. 상기 모듈 보오드(100)는 다층구조의 인쇄회로기판으로서 상부면에는 와이어 본딩을 위한 본드패드(도4의 116)와, 반도체 패키지(도5의 200)가 탑재될 수 있는 공간(도4의 114)을 구비한다.
또한 본 발명에 의한 반도체 패키지 모듈은, 상기 모듈 보오드(100)에 접착수단(250)을 통해 탑재되고, 상기 모듈 보오드(100)와 와이어 본딩이 가능한 구조를 갖고, 전기적 최종 검사가 완료된 반도체 패키지(200)를 포함한다.
그리고 상기 반도체 패키지(200)의 제2 본드패드(도5의 216)와 상기 모듈 보오드의 본드 패드(도4의 116)를 전기적으로 연결하는 제2 와이어(260)를 포함하고, 상기 제2 와이어(260) 및 상기 반도체 패키지(200)를 밀봉하는 제3 봉지수지(270)를 구비하는 것을 특징으로 한다.
이 때, 상기 반도체 패키지(200)의 구조에 대하여 도 5를 참조하여 설명한다. 상기 반도체 패키지(200)는 도 6에 도시된 기판(substrate, 210)을 사용하여 만들어진다. 상기 기판(210)은 일면에 형성된 제1 본드패드(212)와, 상기 제1 본드패드(212)와 동일면에 연결된 솔더볼 패드(214)와, 상기 솔더볼 패드(214)와 동 일면에서 연결된 제2 본드패드(216)가 있고, 중앙에는 와이어 본딩용 슬릿(215)이 형성되어 있다.
이때, 상기 기판(210) 위에 상기 솔더볼 패드(214) 및 제2 본드패드(216)가 형성된 위치는 JEDEC(Joint Electron Device Engineering Council)에 의해 규정된 국제규격에 의한 지점이다. 따라서 솔더볼 패드(214) 및 제2 본드패드(216)의 위치는 기존의 솔더볼을 갖는 BGA 패키지나, 와이어 본딩을 수행하는 COB 패키지의 위치와 일치하기 때문에, 본 발명에 의한 반도체 패키지 모듈은 설계상의 변동없이 적용이 가능하다.
상기 기판(210)의 바닥면에는 반도체 칩(220)이 부착된다. 상기 반도체 칩(220)은 회로부가 형성된 회로면이 기판(210)의 바닥면과 마주하며 접착수단(미도시)을 사용하여 상기 기판(210)에 부착되고 본드 패드가 중앙에 형성되어 있는 구조이다.
따라서 상기 반도체 칩(220)의 중앙부에 형성된 본드 패드와 상기 기판(210)의 제1 본드패드(212)를 기판(210)의 슬릿(도6의 215)을 통해 제1 와이어(230)가 연결한다. 그리고 상기 기판(210) 위의 반도체 칩(220)의 측면은 제1 봉지수지(240)에 의해 감싸져서 밀봉된다. 이때 반도체 칩(220)의 회로면에 대향하는 바닥면은 제1 봉지수지(240)가 밀봉된 후에 효과적인 열방출을 위하여 외부로 노출되는 것이 적합하다.
그리고 상기 기판(210) 위 부분의 슬릿을 통해 노출된 제1 와이어(230) 및 그 주변에 있는 기판(210)의 일부는 다시 제2 봉지수지(245)에 의해 밀봉된다. 도 면에서 참조부호 218은 기판(210) 위에 형성된 솔더레지스트(solder resist)와 같은 절연물질을 가리킨다.
따라서, 제조가 완료된 반도체 패키지(200)는 전기적 검사를 위한 솔더볼 패드(214)와, 상기 반도체 패키지(200)를 상기 모듈보오드(100)에 연결하기 위한 제2 본드패드(216)가 외부로 노출된 특징을 갖고, 열방출 효과를 높이기 위해 반도체 칩(220)의 바닥면이 외부로 노출된 형태가 된다.
이어서, 도4 내지 도 9를 참조하여, 본 발명의 제1 실시예에 의한 반도체 패키지 모듈의 제조방법을 설명한다.
먼저 모듈 보오드(100)를 준비한다. 상기 모듈 보오드(100)는 일반적인 DRAM 모듈에 사용되는 수동소자가 미리 탑재된 것을 사용하는 것이 적합하다. 이어서 도 5에 도시된 것과 같은 반도체 패키지(200)를 준비하되 상기 반도체 패키지(200)는 상기 외부로 노출된 솔더볼 패드(214)를 통해 전기적 최종검사가 완료된 반도체 패키지(200)를 준비한다. 이어서 도7에 도시된 바와 같이 상기 반도체 패키지(200)를 상기 모듈보오드(100)에 접착수단(250)을 이용하여 200℃ 이하의 온도에서 부착시킨다. 상기 접착수단(250)은 접착 테이프 혹은 에폭시(epoxy)와 같은 액상 접착제를 사용할 수 있다. 상기 반도체 패키지(200)가 상기 모듈보오드(100)에 부착되는 방향은 기판(210)이 위에 위치하고 반도체 칩(220)이 아래에 위치하도록 부착한다.
계속해서 도8과 같이 상기 반도체 패키지(200)의 제2 본드패드(216)와 모듈보오드(100)의 본드패드(116)를 와이어 본딩 공정을 통하여 제2 와이어(260)로 연 결하고, 마지막으로 상기 반도체 패키지(200) 및 제2 와이어(260)를 제3 봉지수지(270)로 몰딩(molding)하여 모듈 보오드(100) 위에서 솔더볼을 갖지 않는 형태의 반도체 패키지(201)를 만든다.
도면에서는 상기 제3 봉지수지(270)가 상기 제2 와이어(260) 및 반도체 패키지(200) 전체를 밀봉하는 형태이지만, 이를 변형하여 상기 제2 와이어(260)가 형성된 영역만을 부분적으로 밀봉하는 형태로 만들 수도 있다.
제2 실시예
도 10 내지 도 12는 본 발명의 제2 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
본 실시예는 상술한 제1 실시예와 유사하다. 단지 반도체 패키지(301)의 구조에서만 차이가 발생하기 때문에 상술한 제1실시예와 동일한 부분은 중복을 피하여 설명을 생략하고, 차이점을 위주로 설명하기로 한다.
본 발명의 제2 실시예에 의한 반도체 패키지(300)는, 도 11에 도시된 것과 같은 기판(310)을 사용한다. 도 11에 도시된 기판(310)의 평면도를 참조하여 기판(310)의 구조를 설명한다. 먼저 기판(310)의 일면에는 반도체 칩의 본드패드와 와이어 본딩을 위한 제1 본드패드(도10의 312)가 형성되어 있다. 상기 제1 본드패드(312)는 관통홀(315)을 통하여 상기 기판(310)의 반대면으로 연장되고, 상기 제1 본드패드(312)는 상기 기판(310)의 반대면에서 솔더볼 패드(314) 및 제2 본드패드(316)와 각각 전기적으로 연결된다. 제2 실시예에서 사용되는 반도체 패키지(300)는 중앙부에서 와이어 본딩을 하지 않고 가장자리에서 와이어 본딩을 하기 때문에 기판(310)에 와이어 본딩을 위한 슬릿(slit)을 포함하지 않는다. 도면의 참조부호 318은 솔더 레지스트(solder resist)를 가리킨다.
이어서 도 10을 참조하여 본 발명의 제2 실시예에서 사용되는 반도체 패키지의 구조에 관해 상세히 설명한다.
본 발명의 제2 실시예에 의한 반도체 패키지는 도 11에 도시된 기판(310)과, 상기 기판(310)에서 제1 본드패드(312)가 형성된 기판면에 회로면이 위로 향하도록 접착수단(미도시)에 의해 부착되고 가장자리에 본드패드가 형성된 형태의 반도체 칩(320)을 포함한다. 또한 상기 반도체 칩의 가장자리 본드패드는 제1와이어(330)에 의해 기판(310)의 제1 본드패드(312)와 각각 연결된다. 그리고 상기 반도체 칩(320) 및 제1 와이어(330)는 제1 봉지수지(340)에 의해 밀봉된다.
따라서 제2 실시예에서 사용되는 반도체 패키지(300) 역시, 외부로 솔더볼 패드(314)가 노출되기 때문에 반도체 패키지(300)를 모듈 보오드(100)에 부착하기 전에 전기적 최종검사를 완료할 수 있고, 제2 본드패드(316)가 외부로 노출되어 있기 때문에 도 12에 도시된 바와 같이 모듈 보오드(100)의 본드패드(도4의 116)와 제2 와이어(360)로 와이어 본딩된다. 상기 반도체 패키지(300)가 상기 모듈보오드(100)에 부착되는 방향은 제1 실시예와 동일하게 기판(310)이 위에 위치하고 반도체 칩(320)이 아래에 위치하도록 부착된다.
제3 실시예
도 13 내지 도 15는 본 발명의 제3 실시예에 의한 반도체 패키지 모듈을 설명하기 위해 도시한 단면도 및 평면도들이다.
본 실시예는 상술한 제1 실시예와 유사하다. 단지 반도체 패키지(301)의 구조에서만 차이가 발생하기 때문에 동일한 부분은 중복을 피하여 설명을 생략하고, 차이점을 위주로 설명하기로 한다.
본 발명의 제3 실시예에 의한 반도체 패키지(400)에 사용되는 기판(410)은, 도 14에 도시된 것과 같다. 상기 기판(410)의 구조는 기판의 일면에 형성된 제1 본드패드(412)와, 상기 제1 본드패드(412)와 연결되고 상기 동일면의 다른 영역에 형성된 제2 본드패드(416)와, 상기 제1 본드패드(412) 및 제2 본드패드(416)와 연결되어 관통홀(415)을 통하여 연결되어 기판의 반대면에 형성된 솔더볼 패드(414)를 포함한다. 참조부호 418은 솔더 레지스트를 가리킨다.
이어서 도 13을 참조하여 본 발명의 제3 실시예에 의한 반도체 패키지(400)의 구조에 관해 설명한다. 상기 반도체 패키지(400)는 도 14에 도시된 것과 같은 기판(410)을 포함한다. 그리고 상기 기판(410)에서 제1 본드패드(412)가 형성된 면에 반도체 칩(420)의 회로면이 위로 향하도록 접착수단(미도시)을 통하여 반도체 칩(420)이 부착된다. 상기 반도체 칩(420)은 가장자리에 본드패드가 형성된 형태인 것이 적합하다. 그리고 상기 반도체 칩(420)의 가장자리에 있는 본드 패드와 상기 기판(410)의 제1 본드패드(412)가 제1 와이어(430)에 의해 연결된다. 마지막으로 상기 기판(410) 위의 반도체 칩(420) 및 제1 와이어(430) 및 제1 본드패드(412)는 밀봉하고 제2 본드패드(416)는 외부로 노출하는 제1 봉지수지(440)를 구비하는 것을 특징으로 한다. 따라서 제3 실시예에 의한 반도체 패키지(400)는 기판(410) 위에서 제2 본드패드를 노출하고, 기판(410) 아래에서 솔더볼 패드(414)를 노출하는 형태가 된다.
본 발명의 제3 실시예에 의한 반도체 패키지의 모듈의 제조방법은, 먼저 모듈 보오드(100)를 준비하고, 전기적 최종검사가 완료된 도 13에 도시된 것과 같은 반도체 패키지(400)를 준비한다. 그 후 상기 반도체 패키지(400)를 상기 모듈 보오드(100)에 부착시킨다. 여기서 상기 반도체 패키지(400)를 상기 모듈 보오드(100)에 부착하는 방식은 제1 및 제2 실시예와는 반대로 기판(410)이 아래에 위치하고 반도체 칩(420)이 위에 위치하도록 부착하는 것이 적합하다. 그 후 기판의 일면에 노출된 제2 본드패드(도13의 416)와 상기 모듈보오드의 본드패드(도4의 116 참조)를 제2 와이어(460)로 연결한다. 마지막으로 제2 와이어(460) 및 반도체 패키지(400)를 제3 봉지수지(470)로 몰딩한다. 이때에도 도면에는 제3 봉지수지(470)가 제2와이어(460) 및 반도체 패키지(400) 전체를 몰딩하였으나, 제2 와이어(460)가 형성된 영역만을 부분적으로 몰딩하는 방식으로 변형해도 무방하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째 반도체 패키지 모듈에서 솔더볼을 사용하지 않기 때문에 솔더 접합 신뢰도가 저하되는 문제점을 개선할 수 있다. 둘째, 전기적 특성검사가 완료된 반도체 패키지를 사용하기 때문에 반도체 패키지 모듈을 제조한 후, 수율이 떨어지는 문제점을 개선할 수 있다.

Claims (26)

  1. 복수개의 반도체 소자가 탑재될 수 있는 모듈 보오드;
    상기 모듈 보오드에 접착수단을 통해 탑재되고, 상기 모듈 보오드와 와이어 본딩이 가능한 구조이고, 전기적 최종 검사가 완료된 반도체 패키지;
    상기 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 전기적으로 연결하는 제2 와이어; 및
    상기 제2 와이어 및 상기 반도체 패키지를 밀봉하는 제3 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈.
  2. 제1항에 있어서,
    상기 반도체 패키지는,
    일면에 형성된 제1 본드패드와 연결된 솔더볼 패드와, 상기 솔더볼 패드와 연결된 제2 본드패드가 있고 중앙에는 와이어 본딩용 슬릿이 형성된 기판;
    상기 기판과 회로면을 마주하며 접착수단에 의해 부착되고 중앙에 본드 패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 기판의 슬릿을 통해 연결하는 제1 와이어;
    상기 기판 위의 반도체 칩의 측면을 감싸는 제1 봉지수지; 및
    상기 기판의 슬릿을 통해 노출된 와이어 및 기판의 일부를 밀봉하는 제2 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈.
  3. 제2항에 있어서,
    상기 반도체 패키지는 기판이 위에 위치하고 반도체 칩이 아래에 위치하도록 상기 모듈 보오드에 부착된 것을 특징으로 반도체 패키지 모듈.
  4. 제3항에 있어서,
    상기 반도체 패키지는 반도체 칩의 바닥면이 외부로 노출된 것을 특징으로 하는 반도체 패키지 모듈.
  5. 제2항에 있어서,
    상기 기판의 솔더볼 패드가 형성된 지점을 JEDEC 국제규격에 의해 정해진 지점에 형성된 것을 특징으로 하는 반도체 패키지 모듈.
  6. 제1항에 있어서,
    상기 반도체 패키지는,
    일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 반대면에 형성된 제2 본드패드와, 상기 제2 본드패드와 동일면에서 서로 연결된 솔더볼 패드를 갖는 기판;
    상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어; 및
    상기 기판 위의 반도체 칩 및 제1 와이어 및 제1 본드패드 전체를 감싸는 제1 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈.
  7. 제6항에 있어서,
    상기 반도체 패키지는 상기 기판이 위에 위치하고 상기 반도체 칩이 아래에 위치하도록 상기 모듈 보오드에 기판이 부착된 것을 특징으로 하는 반도체 패키지 모듈.
  8. 제6항에 있어서,
    상기 기판의 솔더볼 패드가 형성된 지점을 JEDEC 국제규격에 의해 정해진 지점에 형성된 것을 특징으로 하는 반도체 패키지 모듈.
  9. 제1항에 있어서,
    상기 반도체 패키지는,
    일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 다른 영역에 형성된 제2 본드패드와, 상기 제1 본드패드 및 제2 본드패드와 연결되어 반대면에 형성된 솔더볼 패드를 갖는 기판;
    상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어; 및
    상기 기판 위의 반도체 칩, 제1 와이어 및 제1 본드패드를 감싸고 제2 본드패드를 외부로 노출하는 제1 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈.
  10. 제9항에 있어서,
    상기 반도체 패키지는 상기 기판이 아래에 위치하고 상기 반도체 칩이 위에 위치하도록 상기 모듈 보오드에 부착된 것을 특징으로 하는 반도체 패키지 모듈.
  11. 제9항에 있어서,
    상기 기판의 솔더볼 패드가 형성된 지점을 JEDEC 국제규격에 의해 정해진 지점에 형성된 것을 특징으로 하는 반도체 패키지 모듈.
  12. 제1항에 있어서,
    상기 반도체 패키지는 DRAM 소자인 것을 특징으로 하는 반도체 패키지 모듈.
  13. 제1항에 있어서,
    상기 반도체 패키지는 전기적 기능 검사를 위하여 솔더볼 패드가 외부로 노 출된 형태인 것을 특징으로 하는 반도체 패키지 모듈.
  14. 제1항에 있어서,
    상기 반도체 패키지는 와이어 본딩을 위하여 제2 본드패드가 외부로 노출된 형태인 것을 특징으로 하는 반도체 패키지 모듈.
  15. 제14항에 있어서,
    상기 제2 본드패드는 JEDEC 국제표준에 의해 정해진 위치에 형성된 위치에 형성된 것을 특징으로 하는 반도체 패키지 모듈.
  16. 반도체 모듈을 만들기 위한 모듈 보오드를 준비하는 단계;
    상기 모듈 보오드에 특정구조의 반도체 패키지를 부착하되,
    상기 반도체 패키지의 특정구조는 전기적 최종검사를 완료하기 위해 솔더볼 단자가 외부로 노출되고, 와이어 본딩을 위한 제2 본드패드가 외부로 노출된 반도체 패키지를 부착하는 단계;
    상기 반도체 패키지의 제2 본드패드와 상기 모듈 보오드의 본드 패드를 제2 와이어로 연결하는 단계; 및
    상기 반도체 패키지 및 상기 제2 와이어를 제3 봉지수지로 밀봉하는 단계를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  17. 제16항에 있어서,
    상기 모듈 보오드는 수동 소자(passive device)가 미리 탑재된 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  18. 제16항에 있어서,
    상기 반도체 패키지를 상기 모듈 보오드에 부착시키는 방법은, 접착수단을 이용하여 200℃ 이하의 온도에서 부착하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  19. 제16항에 있어서,
    상기 반도체 패키지 및 상기 제2 와이어를 제3 봉지수지로 밀봉하는 방법은, 제2 와이어가 형성된 영역만을 부분 밀봉하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  20. 제16항에 있어서,
    상기 반도체 패키지 및 상기 제2 와이어를 제3 봉지수지로 밀봉하는 방법은, 제2 와이어가 형성된 부분 및 반도체 패키지 전체를 밀봉하는 것을 특징으로 하는 반도체 패키지 모듈의 제조방법.
  21. 제16항에 있어서,
    상기 특정 구조의 반도체 패키지는,
    일면에 형성된 제1 본드패드와 연결된 솔더볼 패드와, 상기 솔더볼 패드와 연결된 제2 본드패드가 있고 중앙에는 와이어 본딩용 슬릿이 형성된 기판;
    상기 기판과 회로면을 마주하며 접착수단에 의해 부착되고 중앙에 본드 패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 기판의 슬릿을 통해 연결하는 제1 와이어;
    상기 기판 위의 반도체 칩의 측면을 감싸는 제1 봉지수지; 및
    상기 기판의 슬릿을 통해 노출된 와이어 및 기판의 일부를 밀봉하는 제2 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  22. 제21항에 있어서,
    상기 특정구조의 반도체 패키지를 상기 모듈 보오드에 부착하는 방법은,
    상기 기판이 위에 위치하고 상기 반도체 칩이 아래에 위치하도록 부착하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  23. 제16항에 있어서,
    상기 특정 구조의 반도체 패키지는,
    일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 반대면에 형성된 제2 본드패드와, 상기 제2 본드패드와 동일면에서 서로 연결된 솔 더볼 패드를 갖는 기판;
    상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어; 및
    상기 기판 위의 반도체 칩 및 제1 와이어 및 제1 본드패드를 감싸는 제1 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  24. 제23항에 있어서,
    상기 특정구조의 반도체 패키지를 상기 모듈 보오드에 부착하는 방법은,
    상기 기판이 위에 위치하고 상기 반도체 칩이 아래에 위치하도록 부착하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  25. 제16항에 있어서,
    상기 특정 구조의 반도체 패키지는,
    일면에 형성된 제1 본드패드와, 상기 제1 본드패드와 연결되고 상기 일면의 다른 영역에 형성된 제2 본드패드와, 상기 제1 본드패드 및 제2 본드패드와 연결되어 반대면에 형성된 솔더볼 패드를 갖는 기판;
    상기 제1 본드패드가 형성된 기판 위에 회로면이 위로 향하도록 접착수단에 의해 부착되고 가장자리에 본드패드가 형성된 반도체 칩;
    상기 반도체 칩의 본드 패드와 상기 기판의 제1 본드패드를 연결하는 제1 와이어; 및
    상기 기판 위의 반도체 칩, 제1 와이어 및 제1 본드패드를 감싸고 제2 본드패드를 외부로 노출하는 제1 봉지수지를 구비하는 것을 특징으로 하는 반도체 패키지 모듈 제조방법.
  26. 제25항에 있어서,
    상기 특정구조의 반도체 패키지를 상기 모듈 보오드에 부착하는 방법은,
    상기 기판이 아래에 위치하고 상기 반도체 칩이 위에 위치하도록 부착하는 것을 특징으로 하는 반도체 패키지 모듈.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8456021B2 (en) 2010-11-24 2013-06-04 Texas Instruments Incorporated Integrated circuit device having die bonded to the polymer side of a polymer substrate
JP2022140950A (ja) * 2021-03-15 2022-09-29 山洋電気株式会社 電磁ソレノイド及び電磁ソレノイドの製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100206894B1 (ko) * 1996-03-11 1999-07-01 구본준 바지에이 패키지
JPH09307024A (ja) 1996-05-17 1997-11-28 Matsushita Electron Corp チップキャリア
DE19921113C2 (de) 1999-05-07 2001-11-22 Infineon Technologies Ag Verfahren zur COB-Montage von elektronischen Chips auf einer Schaltungsplatine
JP3701542B2 (ja) 2000-05-10 2005-09-28 シャープ株式会社 半導体装置およびその製造方法
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
US6576495B1 (en) * 2000-08-30 2003-06-10 Micron Technology, Inc. Microelectronic assembly with pre-disposed fill material and associated method of manufacture
KR100375168B1 (ko) * 2000-11-02 2003-03-08 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
KR100385225B1 (ko) 2001-03-23 2003-05-27 삼성전자주식회사 탐침 패드 및 범프 패드를 갖는 플립 칩형 반도체소자 및 그 제조방법
KR100567225B1 (ko) * 2001-07-10 2006-04-04 삼성전자주식회사 칩 패드가 셀 영역 위에 형성된 집적회로 칩과 그 제조방법 및 멀티 칩 패키지
KR100480909B1 (ko) * 2001-12-29 2005-04-07 주식회사 하이닉스반도체 적층 칩 패키지의 제조 방법
US7045887B2 (en) * 2002-10-08 2006-05-16 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
DE10332009B4 (de) * 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung

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