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DE102006032073B4 - Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte - Google Patents

Elektrisch leitfähiger Verbund aus einem Bauelement und einer Trägerplatte Download PDF

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DE102006032073B4
DE102006032073B4 DE102006032073.5A DE102006032073A DE102006032073B4 DE 102006032073 B4 DE102006032073 B4 DE 102006032073B4 DE 102006032073 A DE102006032073 A DE 102006032073A DE 102006032073 B4 DE102006032073 B4 DE 102006032073B4
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Dr. Brunnbauer Markus
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Intel Deutschland GmbH
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Abstract

Elektrisch leitfähiger Verbund aus einem Bauelement (10) und einer Trägerplatte (25), wobei das Bauelement umfasst: einen integrierten Schaltkreis (12), einen Gehäusekörper (14), eine Verdrahtungsanordnung (16), die den integrierten Schaltkreis und den Gehäusekörper überlappt und die eine Vielzahl von Leitstrukturen enthält, eine Vielzahl von Kontaktvorrichtungen (18 bis 24) an der Verdrahtungsanordnung (16), wobei die Verdrahtungsanordnung (16) eine Dicke kleiner als 50 Mikrometer hat, wobei äußere Kontaktvorrichtungen (22, 24) näher am Rand des Bauelements (10) liegen als innere Kontaktvorrichtungen (18, 20), wobei zwischen den äußeren Kontaktvorrichtungen (22, 24) und den inneren Kontaktvorrichtungen (18, 20) ein Zwischengebiet (31) liegt, das frei von Kontaktvorrichtungen ist, und wobei das Zwischengebiet (31) zwischen äußeren Kontaktvorrichtungen (22, 24) und inneren Kontaktvorrichtungen (18, 20) einen Abstand festlegt, der größer ist, als der Abstand zwischen einander benachbarten äußeren Kontaktvorrichtungen (22, 24) oder inneren Kontaktvorrichtungen (22, 24), wobei die Abstände von Mittelpunkt zu Mittelpunkt der Kontaktvorrichtungen (18, 20) definiert sind, und wobei das Zwischengebiet (31) mit dem Gehäusekörper (14) und mit dem Schaltkreis (12) überlappt, wobei die Überlappung jeweils größer als 500 Mikrometer ist, und wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) im Bereich von +50 Prozent bis –50 Prozent des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) liegt, wobei die Differenz des thermischen Ausdehnungskoeffizienten des Schaltkreises (12) und des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) auf der einen Seite und die Differenz des thermischen Ausdehnungskoeffizienten des Gehäusekörpers (14) und des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) auf der anderen Seite betragsmäßig gleich sind oder um weniger als 20 Prozent oder um weniger als 10 Prozent voneinander abweichen.

Description

  • Das Bauelement enthält beispielsweise eine integrierte Schaltung, beispielsweise mit mehreren voneinander verschiedenen Schaltungsteilen oder mit einer Vielzahl parallel geschalteter Halbleiterbauelemente, z. B. Transistoren. Solche integrierten Bauelemente werden z. B. in Kraftfahrzeugelektronikschaltungen, Mobilfunkgeräten, Kameras usw. eingesetzt. Um das integrierte Bauelement mit einer Leiterplatte zu verbinden, werden Kontaktvorrichtungen benötigt.
  • Aus der Entgegenhaltung EP 0 835 600 B1 ist ein BGA bekannt, das Lotkügelchen in einem zentralen Bereich und in einem Umfangsbereich hat. Das BGA enthält ein Substrat, das konstruiert sein kann mit herkömmlichen gedruckten Leiterplatten oder Keramik, sowie bekannten Paketierprozessen. Die US 6 825 108 B2 offenbart ein BGA mit IC-Rohchip (die) Unterstützungsstrukturen. Die DE 198 21 395 C2 bezieht sich auf Feinstdraht aus einer nickelhaltigen Gold-Legierung.
  • Die US 2006/0091561 A1 betrifft eine elektronische Komponente enthaltend externe Oberflächenkontakte. Verdrahtungsvorrichtungen sind zwischen 5 und 50 Mikrometer dick. Die DE 103 24 615 A1 betrifft ein elektronisches Bauteil mit Umverdrahtungslage und wärmeleitender Platte. Die US 2001/0027922 A1 betrifft eine Kupferfolienzusammensetzung enthaltend eine Ablöseschicht. Eine Kupferfolie für eine Leiterplatte soll ein Dicke unter 10 Mikrometer haben. Die US 6 114 005 A betrifft ein Laminat und eine mehrschichtige Leiterplatte.
  • Die US 6 271 469 B1 beschreibt ein mikroelektronisches Package, bei welchem ein integrierter Schaltkreis (IC) in einen Gehäusekörper mit einem vom IC unterschiedlichen thermischen Ausdehnungskoeffizienten eingebettet ist.
  • Physikalische Kenngrößen von Package-Materialien sind angegeben in Intel Corporation: Physical Constants of IC Package Materials, in: 2000 Packaging Databook. Santa Clara, CA, 2000. S. 5-1–5-4.
  • Es besteht ein Bedürfnis nach einem einfach aufgebauten Verbund aus einem Bauelement und einer Leiterplatte, der eine hohe Zuverlässigkeit hat und/oder eine Vielzahl von Kontaktvorrichtungen ermöglicht.
  • Die Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst. Weiterbildungen und Ausführungsbeispiele sind Gegenstand der abhängigen Ansprüche.
  • Beispiele zur Erläuterung von Teilaspekten der Erfindung betreffen ein Bauelement bzw. eine Gehäuseanordnung eines integrierten Schaltkreises bzw. Chips. Die Gehäuseanordnung enthält einen integrierten Schaltkreis und einen Gehäusekörper, die bspw. beide in einer Ebene angeordnet sind. Außerdem enthält die Gehäuseanordnung eine sich bspw. parallel zu der Ebene erstreckende Verdrahtungsvorrichtung mit einer Vielzahl von Leitstrukturen. Eine Vielzahl von Kontaktvorrichtungen sind an der Verdrahtungsvorrichtung angeordnet.
  • Die Gehäuseanordnung kann insbesondere ein so genanntes Ball Grid Array (BGA) sein. Der integrierte Schaltkreis bzw. Chip kann eine Vielzahl elektronischer Halbleiterbauelement enthalten, wie Transistoren, z. B. Bipolartransistoren oder CMOS-Transistoren (Complementary Metal Oxide Transistor), bzw. Speichertransistoren. Als Substrat des Schaltkreises kann bspw. ein SOI-Substrat (Silicon On Insulator), ein Keramiksubstrat, ein Halbleitersubstrat, insbesondere ein Siliziumsubstrat, oder ein Verbindungshalbleitersubstrat verwendet werden.
  • Als Gehäusekörper kann bspw. Kunststoff verwendet, mit dem der Schaltkreis bspw. vergossen wird. Jedoch lässt sich bspw. auch ein Rahmen aus festem Material mit dem Schaltkreis verbinden, bspw. durch Kleben oder Presssitz. Der Gehäusekörper ist gewöhnlich ein elektrisch isolierendes Material, z. B. ein Polymer. Er kann dazu dienen den Schaltkreis vor Umwelteinflüssen zu schützen, insbesondere vor Feuchtigkeit und mechanischer Beanspruchung. Der CTE (Coefficient of Thermal Expansion) bzw. thermische Längenausdehnungskoeffizient wird bspw. so gewählt, dass er mit dem CTE einer Trägerplatte übereinstimmt, auf die das Bauelement montiert wird.
  • Die Leitstrukturen der Verdrahtungsanordnung können z. B. Leitbahnen und Durchkontaktierungen sein. Die Leitstrukturen können elektrisch leitende Verbindungen von einer dem Schaltkreis zugewandten Fläche der Verdrahtungsvorrichtung zu einer dieser Fläche abgewandten Kontaktfläche der Verdrahtungsvorrichtung bilden. Die Verdrahtungsanordnung kann dazu dienen, eine elektrisch leitende Verbindung zwischen den eng zueinander angeordneten Kontakten des integrierten Schaltkreises und den graßflächiger angeordneten Kontaktvorrichtungen des Bauelements herzustellen. Die Verdrahtungsanordnung kann in Schichten aufgebracht sein, z. B. einschichtige Metallisierungslage, mehrschichtige Metallisierung, mit elektrische isolierenden Schichten dazwischen, insbesondere aus Polymermaterial.
  • Die Kontaktvorrichtungen können an der Kontaktfläche angeordnet sein und sind bspw. Lotkügelchen bzw. sogenannte Solder-Balls. Jedoch werden als Kontaktvorrichtungen bspw. auch ggf. beschichtete Kupfervorsprünge verwendet, die dann bspw. mit einer Träger-Leiterplatte unter Verwendung eines Leitklebers verklebt werden. Die Kontaktvorrichtungen können dazu dienen, elektrisch leitende Kontakte zwischen der Verdrahtungsanordnung und einer Trägerplatte herzustellen.
  • Die oben erwähnte Überlappung liegt bspw. in einer Richtung gesehen, die in der Normalenrichtung einer Ebene liegt, in der sich die Breite der Verdrahtungsanordnung erstreckt.
  • Oft treten Einschränkungen der Zuverlässigkeit bspw. aufgrund der geringen Temperaturwechsel-Zuverlässigkeit großer Packages auf der so genannten zweiten Ebene auf, d. h. bei der Verbindung der Gehäuseanordnung mit der Trägerplatte, die mehrere Gehäuseanordnungen bzw. eine Vielzahl anderer elektronischer Bauelemente tragen kann, z. B. Einzelbauelement wie Widerstände, Kondensatoren oder Spulen. Die geringe Zuverlässigkeit wird insbesondere aufgrund von Fehlanpassungen der thermischen Ausdehungskoeffizienten zwischen Chip und Board bzw. Trägerplatte verursacht. Somit sollen diese Fehlanpassungen reduziert werden. Die thermomechanischen Belastungen sind bei Leistungsbauelementen besonders groß, d. h. bei Bauelementen mit Schaltströmen größer als 0,5 Ampere oder größer als 1 Ampere, z. B. DMOS Schaltkreisen mit mehre als 100 000 parallel geschalteten Transistoren, wie sie insbesondere in der Fahrzeugtechnik verwendet werden.
  • In einer Ausführungsform sind die Kontaktvorrichtungen in mindestens einer Reihe angeordnet, wobei mindestens einmal der Abstand benachbarter Kontaktelemente der Reihe mehr als 1,5-fach so groß ist wie die übrigen Abstände benachbarter Kontaktelemente dieser Reihe. Durch selektiv größer gewählte Abstände in Bauelementregionen mit besonders großer mechanischer Spannung aufgrund fehlangepasster thermischer Ausdehnungskoeffizienten können mechanische Spannungen zwischen Bauelement und Trägerplatte reduziert werden. So kann vermieden werden, dass Kontaktelemente auch bei sehr großen Bauelementabmessungen temperaturschwankungsbedingt vom Bauelement oder von der Trägerplatine abreißen. Die angesprochene Reihe erstreckt sich bspw. entlang einer Geraden oder entlang eines Bogens.
  • Insbesondere liegen äußere Kontaktvorrichtungen näher am Rand der Gehäuseanordnung als innere Kontaktvorrichtungen und zwischen den äußeren Kontaktvorrichtungen und den inneren Kontaktvorrichtungen liegt ein Zwischengebiet, das frei von Kontaktvorrichtungen ist. Die äußeren Kontaktvorrichtungen können bspw. gemäß einer Matrix in einer Vielzahl Spalten und einer Vielzahl Zeilen angeordnet sein. In dem von Kontaktvorrichtungen freien Zwischengebiet können an allen Kreuzungspunkten einer Zeile und einer Spalte der Matrix keine Kontaktvorrichtungen angeordnet sein. Das Zwischengebiet liegt zwischen den äußeren Kontaktvorrichtungen und den inneren Kontaktvorrichtungen. Die inneren Kontaktvorrichtungen können bspw. ebenfalls gemäß der Matrix oder auf andere Art angeordnet sein, bspw. gemäß einer anderen Matrix, insbesondere mit anderem Rastermaß. Das Verwenden einer Matrix ermöglicht eine einfache Übereinstimmung von Positionen der Kontaktvorrichtungen an der Gehäuseanordnung mit entsprechenden Positionen an einer Trägerplatte, bspw. mit der Position von Lötaugen auf einer Träger-Leiterplatte.
  • Dabei überlappt das Zwischengebiet mit dem Füllmaterial und mit dem Schaltkreis. Die Überlappung ist jeweils größer als 500 Mikrometer, d. h. es ist sowohl die Gehäusekörperüberlappung größer als 500 Mikrometer als auch die Schaltkreisüberlappung größer als 500 Mikrometer. Die Überlappung gewährleistet, dass sich der abrupte Materialübergang zwischen Schaltkreis und Gehäusekörper nicht oder nur in hinnehmbarem Maße auf die thermo-mechanische Zuverlässigkeit der auf die Träger-Leiterplatte montierten Gehäuseanordnung auswirkt. Die Überlappung tritt dabei in Normalenrichtung derjenigen Fläche des Schaltkreises bzw. des Gehäusekörpers gesehen auf, die den Kontaktvorrichtungen zugewandt ist.
  • Der Zwischenbereich (auch als Zwischengebiet bezeichnet) ist frei von weiteren Kontaktvorrichtungen.
  • Das Bauelement kann bei Kontaktvorrichtungen mit einem Durchmesser von 450 Mikrometern bis 550 Mikrometern eine Abmessung größer als 9 Millimeter haben, wobei ein Rastermaß zwischen den Kontaktvorrichtungen vorzugsweise im Bereich von 750 Mikrometern bis 850 Mikrometern liegt.
  • Der Durchmesser ist bei kugelförmigen Kontaktvorrichtungen der Kugeldurchmesser, bei zylinderförmigen Kontaktvorrichtungen der Zylinderdurchmesser und bei anderen Formen, z. B. Tonnenform oder Quaderform, der Durchmesser oder die laterale Ausdehnung der Kontaktvorrichtung in einer Ebene, die die Kontaktvorrichtungen schneidet und die parallel zu der Verdrahtungsvorrichtung angeordnet ist und die bspw. zu der Verdrahtungsanordnung den gleichen Abstand hat wie zu einer Trägerplatte, auf der das Bauelement montiert ist bzw. montiert wird.
  • Das Rastermaß betrifft den Abstand der Kontaktvorrichtungen, wobei vorzugsweise auf Mittelpunkte der Kontaktvorrichtungen Bezug genommen wird, d. h. z. B. auf einen Kugelmittelpunkt oder auf eine Mittelachse, z. B. Zylinderachse. Insbesondere ist bei einer Matrix das Rastermaß gleich dem Abstand benachbarter Reihen, d. h. Zeilen bzw. Spalten.
  • Die genannten Abmessungen betreffen bspw. die Breite, d. h. die kleinste laterale Abmessung. Bei einem quadratischen Bauteil berechnet sich die genannte Abmessung insbesondere aus der DNP (Distance from Neutral Point) durch Division mit dem Wert 1,41 und Multiplikation mit dem Wert 2. Dies resultiert daraus, dass die DNP in Diagonalenrichtung am größten ist.
  • Alternativ kann die Ball-Matrix des Bauelements bei Kontaktvorrichtungen mit einem Durchmesser im Bereich von 270 Mikrometern bis 330 Mikrometern eine Abmessung größer als 7 Millimeter haben (größter DNP größer als 5 mm), wobei das Rastermaß zwischen den Kontaktvorrichtungen vorzugsweise größer als 400 Mikrometer ist.
  • Weiterhin alternativ kann die Ball-Matrix des Bauelements bei Kontaktvorrichtungen mit einem Durchmesser von 220 Mikrometern bis 280 Mikrometern eine Abmessung größer als 5 Millimeter haben (größter DNP größer als 3,5 mm) wobei das Rastermaß zwischen den Kontaktvorrichtungen vorzugsweise größer als 300 Mikrometer ist.
  • Weiterhin alternativ kann die Ball-Matrix des Bauelements bei Kontaktvorrichtungen mit einem Durchmesser von 180 Mikrometern bis 220 Mikrometern eine Abmessung größer als 4 Millimeter haben (größter DNP größer als 2,8 mm) wobei das Rastermaß zwischen den Kontaktvorrichtungen größer als 250 Mikrometer ist.
  • Die Verwendung dieser Abmessungen ist bspw. möglich durch Vorsehen des Zwischenbereiches und einer sehr dünnen Verdrahtungsanordnung, insbesondere einer in Dünnfilmtechnik hergestellten Verdrahtungsanordnung. Alternativ kann jedoch auch eine vorgefertigt Verdrahtungsanordnung verwendet werden, die bspw. angelötet oder mit einem Leitkleber angeklebt wird.
  • Insbesondere können die genannten Grenzen auch um bis zu 10 Prozent zu größeren Werten hin verschoben werden. Insbesondere sind weiterhin bis an den Rand des Bauteils Kontaktvorrichtungen angeordnet. Sollte dies nicht der Fall sein, d. h. es gibt einen Randstreifen ohne Kontaktvorrichtungen, so beziehen sich die genannten Abmessungen auf die Breite unter Abzug des Randstreifens auf jeder Seite, d. h. bspw. die Breite verringert um das zweifache der Breite des Randstreifens.
  • Bei dem erfindungsgemäßen Verbund ist die Gehäuseanordnung mit einer Trägerplatte, insbesondere einer Träger-Leiterplatte bzw. einem Board, elektrisch leitfähig verbunden. Dabei liegt der thermische Längen-Ausdehnungskoeffizient, bzw. kurz der Ausdehnungskoeffizient, des Gehäusekörpers im Bereich von +50 Prozent bis –50 Prozent oder von +30 Prozent bis –30 Prozent des thermische Ausdehnungskoeffizienten der Trägerplatte.
  • Der thermische Ausdehnungskoeffizient ist ein Maß für die Längenänderung eines Materials abhängig von der Temperatur. Hier und im Folgenden beziehen sich die Angaben des thermischen Ausdehungskoeffizienten auf einen typischen Betriebsbereich von bspw. –40°C bis +120°C oder 15°C bis 100°C. Innerhalb dieses Bereiches kann der thermische Ausdehnungskoeffizient als etwa konstant angesehen werden.
  • Durch das Einhalten der genannten Bereiche des thermischen Ausdehnungskoeffizienten kann eine gute Materialanpassung gewährleistet werden, die Freiheitsgrade für weitere Optimierungen schafft, bspw.:
    • – hinsichtlich eines im Füllmaterial enthaltenen Füllstoffes, dessen Anteil den thermischen Ausdehnungskoeffizienten des Füllmaterials bestimmt, oder
    • – hinsichtlich der Lage und Ausdehnung (Breite) des Zwischengebiets,
    • – oder hinsichtlich der Abmessungen des Bauelements bzw. des mit Kontaktvorrichtungen versehenen Bereichs.
  • Jedoch ist der thermische Ausdehnungskoeffizient des Füllmaterials bei einer Weiterbildung bspw. größer als +5 Prozent bzw. kleiner als –5 Prozent bezogen auf den thermischen Ausdehnungskoeffizienten der Trägerplatte, so dass sich auch hier Freiheitsgrade für die Materialwahl ergeben. Aber auch Materialien mit gleichem thermischen Ausdehnungskoeffizienten werden für Trägerplatte und Füllmaterial verwendet.
  • Insbesondere kann der Schaltkreis ein Substrat enthalten, dessen thermischer Ausdehnungskoeffizient kleiner als der thermische Ausdehnungskoeffizient des Gehäusekörpers ist. So liegt der thermische Ausdehnungskoeffizient des Schaltkreises bzw. eines Schaltkreissubstrates bspw. im Bereich von 0,5 ppm/°C (parts per million bzw. Teile pro Million/Grad Celsius) bis 5 ppm/°C, insbesondere bei etwa 2,5 ppm/°C. Der thermische Ausdehnungskoeffizient des Gehäusekörpers ist bspw. größer als der thermische Ausdehnungskoeffizient des Schaltkreissubstrats, z. B. größer als 5 ppm/°C.
  • Der thermische Ausdehnungskoeffizient des Gehäusekörpers liegt vorteilhaft im Bereich von 20 ppm/°C bis 40 ppm/°C oder im engeren Bereich von 25 ppm/°C bis 35 ppm/°C. Damit hat der Gehäusekörper einen vergleichsweise hohen Anteil eines Füllstoffes. Als Gehäusekörper wird bspw. Kunststoff verwendet, z. B. ein organisches Polymer. Der Füllstoff ist z. B. anorganisches Material, wie SiO2. Der thermische Längen-Ausdehnungskoeffizient des Gehäusekörpers ist damit bspw. größer als der thermische Längen-Ausdehnungskoeffizient einer Trägerleiterplatte bzw. eines Boards, mit der das Bauelement bzw. die Gehäuseanordnung elektrisch leitfähig über die Kontaktvorrichtungen verbunden ist.
  • Die Differenz des thermischen Ausdehnungskoeffizienten des Schaltkreises und des thermischen Ausdehnungskoeffizienten der Trägerplatte auf der einen Seite und die Differenz des thermischen Ausdehnungskoeffizienten des Gehäusekörpers und des thermischen Ausdehnungskoeffizienten der Trägerplatte auf der anderen Seite sind betragsmäßig gleich oder weichen um weniger als 20 Prozent oder um weniger als 10 Prozent voneinander ab, bspw. bezogen auf die betragsmäßig größere Differenz. Dadurch ergeben sich optimale Bedingungen für die Anordnung der Kontaktvorrichtungen, insbesondere mit Zwischenbereich aber auch ohne Zwischenbereich. Bspw. hat die Trägerplatte einen thermischen Ausdehnungskoeffizienten von 17 ppm/°C.
  • Alternativ kann der thermische Ausdehnungskoeffizient des Füllmaterials im Bereich von 6 ppm/°C bis 12 ppm/°C oder im Bereich von 8 ppm/°C bis 10 ppm/°C liegen. Damit ist der Wert des thermischen Ausdehnungskoeffizienten des Gehäusekörpers bspw. kleiner als der thermische Ausdehnungskoeffizient der Trägerplatte, jedoch vorzugsweise größer als der thermische Ausdehnungskoeffizient des Schaltkreissubstrates. Diese Ausführungsform wird insbesondere bei Gehäuseanordnungen mit Zwischenbereich verwendet. Die mechanische Zuverlässigkeit der Kontaktvorrichtungen bei Temperaturwechseln lässt sich durch diese Maßnahme erhöhen. Dies wird durch Simulationen und hergestellte Testschaltungen bestätigt.
  • Vorteilhaft hat die Gehäuseanordnung mindestens eine laterale Abmessung kleiner als 30 Millimeter oder kleiner als 20 Millimeter. Bspw. hat die Gehäuseanordnung eine quadratische Grundfläche, bspw. mit einer Breite kleiner als eine der genannten Abmessungen. Jedoch werden auch Gehäuseanordnungen mit rechteckiger Grundfläche eingesetzt, wobei die Länge des Rechtecks bspw. kleiner als eine der genannten Abmessungen ist.
  • Insbesondere ist die Verdrahtungsanordnung frei von einem so genannten Interposer-Leiterplattenmaterial, insbesondere frei von einem laminierten oder verpressten Material oder auch keramischem Material. Häufig eingesetzte Interposermaterialien enthalten Kuststoff- oder Glasfasern, bspw. FR4 oder FR5. Auch wird bspw. kein ET-Material eingesetzt (BismaleimidTriazin). Solche Interposer haben selbst mit nur zwei Metallisierungslagen bspw. eine Dicke größer als 150 Mikrometer. An Stelle des Interposers kann eine in Dünnfilmtechnik hergestellte Verdrahtungsanordnung verwendet werden, wobei insbesondere mehr als 50 Volumenprozent oder mehr als 90 Volumenprozent in Dünnfilmtechnik hergestellt sind, damit die aufgrund der verschiedenen thermischen Ausdehnungskoeffizienten entstehenden Kräfte von der Gehäuseanordnung bis zur Leiterplatte gelangen und sich kompensieren können, um die Zuverlässigkeit zu erhöhen. Die in Dünnfilmtechnik hergestellte Verdrahtungsanordnung hat bei Ausgestaltungen eine Dicke kleiner als 50 Mikrometern oder sogar kleiner als 10 Mikrometer. Der letztere Wert gilt insbesondere bei nur einer Metallisierung in der Verdrahtungsanordnung.
  • Die Verdrahtungsanordnung kann als Isoliermaterial ein Polymer enthalten, bspw. PI (Polyimid), BCB (BisbenzoCycloButen) oder PBO (PolyBenzOxazol) usw. Insbesondere werden Materialien verwendet, die sich bspw. durch Aufschleudern einfach aufbringen lassen. Jedoch werden auch Materialien mit ähnlichen Eigenschaften wie die genannten Materialien verwendet.
  • Bspw. liegt der Gehäusekörper an dem Schaltkreis oder an einer Zwischenschicht an, die ihrerseits an dem Schaltkreis anliegt, oder an einem Zwischenschichtstapel, der seinerseits an dem Schaltkreis anliegt. Die Zwischenschicht oder der Zwischenschichtstapel enthalten bspw. ein gut wärmeleitendes Material. Durch das Anliegen des Gehäusekörpers können sich die aufgrund der verschiedenen thermischen Ausdehungskoeffizienten entstehenden Kräfte besser kompensieren.
  • Zum Entwerfen einer Gehäuseanordnung für einen erfindungsgemäßen Verbund können folgende Schritte Berücksichtigung finden:
    • – Ermitteln eines Füllmaterials, das den Gehäusekörper bildet, für eine Gehäuseanordnung eines integrierten Schaltkreises abhängig von simulierten Zuverlässigkeitstests für mindestens zwei Füllmaterialien oder abhängig von mit hergestellten Gehäuseanordnungen durchgeführten Zuverlässigkeitstests für mindestens zwei Füllmaterialien,
    • – wobei die Zuverlässigkeitstests die Zuverlässigkeit von Kontaktvorrichtungen betreffen, die zwischen der Gehäuseanordnung und einer Anordnung liegen, an der die Gehäuseanordnung angeordnet ist.
  • Das Verfahren dient insbesondere der Vorbereitung der Herstellung einer oben erläuterten Gehäuseanordnung, so dass auch die dort genannten technischen Wirkungen für das Verfahren gelten.
  • Das Verfahren dient insbesondere der Wahl des Füllstoffgehalts des Gehäusekörpers. Alternativ oder zusätzlich werden jedoch auch andere Parameter gewählt, z. B. das Grundmaterial des Gehäusekörpers oder Verarbeitungsbedingungen des Gehäusekörpers, die dessen thermischen Ausdehnungskoeffizienten beeinflussen, z. B. Verarbeitungstemperatur oder Verarbeitungsdruck.
  • Insbesondere können die Schritte ausgeführt:
    • – Herstellen mindestens zweier oder mindestens dreier Gehäuseanordnungen mit voneinander verschiedenen Gehäusekörpermaterialien, insbesondere mit Materialien, die sich im Füllstoffgehalt unterscheiden,
    • – Durchführen von Temperaturwechseltests für die Gehäuseanordnungen.
  • Das Anfertigen spezieller Materialien für Gehäusekörper ist teuer, so dass meist nur das Anfertigen von drei bis fünf Mischungen wirtschaftlich vertretbar ist. So muss bspw. eine Verteilung der Korngrößen des Füllstoffes des Füllmaterials vorgegeben werden. Danach müssen in speziellen Verfahren genau diese Korngrößenverteilungen des Füllstoffes erzeugt werden. Dennoch ist der Aufwand gerechtfertigt, wenn ein Anteil eines Füllstoffes gefunden wird, der die Zuverlässigkeit der montierten Gehäuseanordnungen erheblich erhöht.
  • Die Temperaturwechseltest werden bspw. im Bereich von –40°C bis 120°C bspw. mindestens 500 oder mindestens 1000 Mal durchgeführt, insbesondere durch zyklischen Wechsel der Temperatur zwischen zwei Temperaturwerten. Meist werden aber z. B. weniger als 5000 Temperaturwechselzyklen durchgeführt. Durch solche Tests werden die späteren Einsatzbedingungen, insbesondere bei Leistungsbauelementen, gut modelliert, so dass sichere Aussagen über die Zuverlässigkeit getroffen werden können.
  • Insbesondere wird abhängig vom Testergebnis einer einzigen Versuchsserie ein Material für den Gehäusekörper festgelegt, d. h. ohne Durchführen weiterer Tests zum Festlegen des Füllmaterials, insbesondere des Füllstoffgehalts des Füllmaterials. So wird ein Material des Gehäusekörpers wie im Test verwendet oder es wird ein anderes Material verwendet, das sich aus einer Abschätzung eines Maximums für die Zuverlässigkeit ergibt. Das andere Material hat dann jedoch ähnliche Eigenschaften wie die getesteten Materialien.
  • Alternativ kann abhängig vom Testergebnis mindestens eine weitere Gehäuseanordnung mit einem Gehäusekörper hergestellt werden, dessen Material von den getesteten Materialien verschieden ist. Danach werden weitere Temperaturwechseltests für die weitere Gehäuseanordnung durchgeführt. Bspw. wird geklärt ob der Kurvenverlauf für die erste Testserie zwischen zwei Messpunkten ein Maximum hat oder dort nur moderat ansteigt, d. h. dass dort kein Maximum liegt. Die zweite Testserie wird dann in die Wahl des Materials einbezogen, das später für die Massenproduktion der Gehäusekörper verwendet wird.
  • Insbesondere können bei den Tests und auch bei der Massenproduktion eine Vielzahl von Gehäuseanordnungen gleichzeitig in einem Arbeitsgang eingehäust werden, z. B. mehr als 50 oder mehr als 100, so dass ein wirtschaftliches Verfahren entsteht. Bspw. wird eine Siebdruckverfahren, ein Formpressverfahren (compression molding) oder ein anderes geeignetes Verfahren verwendet. Der Durchmesser einer die Gehäuseanordnungen enthaltenden Scheibe ist nach dem Einbringen des Materials für den Gehäusekörper bspw. gleich dem Durchmesser eines Halbleiterwerfers, z. B. 200 Millimeter oder 300 Millimeter, so dass Halbleiterwerfer und diese Scheiben kostengünstig mit den gleichen Maschinen und Anlagen bearbeitet werden können.
  • Vorteilhaft wird eine bereits vor Beginn des Einbringens in eine Vorrichtung, z. B. eine Formpresse, flüssige oder breiige Formmasse für den Gehäusekörper verwendet. So lässt sich der Füllstoffstoffanteil in der Formmasse einfach und kostengünstig einstellen, insbesondere im Vergleich zu einer Formmasse, die vor dem Verpressen in Tablettenform vorliegt. Der Druck am Ende des Formpressens liegt bspw. bei größer 20 Bar und ist bspw. kleiner als 100 Bar. Das Formpressen ist bspw. möglich ohne und mit am Schaltkreis angeordneten Bonddrähten, um die die Formmasse dann fließt.
  • Alternativ wird ein beim Einbringen in die Vorrichtung festes Material für den Gehäusekörper verwendet, bspw. ein Granulat oder eine Tablette. Materialien in diesen Formen gibt es in großer Anzahl, so dass die Auswahl eines Materials mit einem bestimmten thermischen Längen-Ausdehnungskoeffizienten erleichtert ist.
  • Insbesondere kann die Verdrahtungsanordnung erst nach dem Einbringen des Gehäusekörpers in Dünnfilmtechnik an der teilweise fertig gestellten Gehäuseanordnung hergestellt werden. Im Vergleich zum Verwenden einer Leiterplatte in der Gehäuseanordnung werden die Kräfte auf Grund der verschiedenen Ausdehungskoeffizienten durch die in Dünnfilmtechnik hergestellte Verdrahtungsanordnung direkt an die Träger-Leiterplatte weitergegeben, so dass es zum Kräfteausgleich kommen kann. Der Gehäusekörper, insbesondere dessen Material, wurde ja gerade hinsichtlich dieses Kräfteausgleichs ausgewählt.
  • Abgesehen von den zu erzeugenden minimalen Abmessungen Verwenden die Verfahren zur Integration und die Dünnfilmtechnik gleiche Verfahren, z. B. Schichtabscheidungen, Lithografie, Ätzen usw. Die minimalen Abmessungen bei der Dünnfilmtechnik sind bspw. größer als 100 Mikrometer, während die minimalen Abmessungen bei integrierten Schaltkreisen insbesondere in unteren Schichten kleiner als 1 Mikrometer sind.
  • Bspw. kann die Gehäuseanordnung auf einer Trägerplatte angeordnet werden, bspw. auf eine Leiterplatte gelötet oder mit Leitkleber geklebt. Der thermische Ausdehnungskoeffizient der Trägerplatte wird bei den Zuverlässigkeitstests berücksichtigt, um die mechanische Zuverlässigkeit der Kontaktvorrichtungen erfassen zu können.
  • Auch wird ein Verfahren zum Entwerfen einer Gehäuseanordnung bzw. eines Bauelementes angegeben, bei dem für eine Gehäuseanordnung die Lage und insbesondere die Ausdehnung, d. h. z. B. die Breite und Länge, eines Zwischenbereiches bestimmt wird, der frei von Kontaktvorrichtungen ist. Dies wird abhängig von Zuverlässigkeitstests durchgeführt, welche die Zuverlässigkeit von Kontaktvorrichtungen betreffen, die zwischen der Gehäuseanordnung und einer Trägeranordnung liegen, an der die Gehäuseanordnung angeordnet ist. Die Trägeranordnung ist z. B. eine Träger-Leiterplatte.
  • Dieser Aspekt geht von der Überlegung aus, dass die Lage des Zwischenbereiches insbesondere ausgehend von Simulationen oder ausgehend von Temperaturwechseltestreihen an gefertigten Gehäuseanordnungen auf einfache Art festgelegt werden kann. So können in Absprache mit Abnehmern der Gehäuseanordnungen Vorgaben beeinflusst werden, die die Anordnung der Kontaktvorrichtungen und damit des Zwischenbereiches vorgeben, um die Zuverlässigkeit der Kontaktvorrichtungen auf diese Weise zu erhöhen.
  • Insbesondere wird die Lage der Grenze des Zwischenbereiches zu dem Gebiet mit den äußeren Kontaktvorrichtungen hin bestimmt. Aber auch die Lage der Grenze des Zwischenbereiches zu den inneren Kontaktvorrichtungen hin wird alternativ oder zusätzlich bestimmt.
  • Beim Entwerfen werden die Kontaktvorrichtungspositionen für zuverlässige Gehäuseanordnungen bestimmt, insbesondere für Gehäuseanordnungen mit großen Auffächerungsflächen (Fan-Out), wobei die Gehäuseanordnungen insbesondere auf Waferniveau als eingebettete Pakete (embedded Packages) gefertigt werden.
  • Vorteilhaft wird bei den Zuverlässigkeitstests die thermische Längen-Ausdehnung des Materials des Gehäusekörpers berücksichtigt, der in der Gehäuseanordnung in einer Ebene mit einem Schaltkreis der Gehäuseanordnung angeordnet werden kann. Somit gelten die oben genannten technischen Wirkungen auch für diesen Aspekt.
  • Die erläuterten Bauelemente bzw. Gehäuseanordnungen können mit oder ohne Unterfüllung montiert werden. Bei einigen Ausführungsformen wird der Chip mit der integrierten Schaltung bspw. mit Hilfe eines Formpressverfahrens durch einen umlaufenden Rahmen oder Ring erweitert, der den Gehäusekörper bildet und bspw. aus Epoxymaterial gebildet sein kann. Dieser Ring dient als sogenannte Fan-Out-Fläche bzw. Auffächerungsfläche und kann für das Aufbringen einer Verdrahtungsvorrichtung sowie von Interconnect-Elemente bzw. Kontaktvorrichtungen verwendet werden, z. B. von Lotkügelchen bzw. Solder-Balls. Für Werfer-Level-Packages bspw. auf Siliziumwafern gibt es von einem Chip-Mittelpunkt (neutraler Punkt) einen maximalen Abstand, bei dem ein auf das Board bzw. die Träger-Leiterplatte, z. B. durch Löten oder mittels Leitkleber, aufgebrachtes Package bzw. Gehäuseanordnung noch die Temperaturwechsel-Zuverlässigkeitsanforderungen erfüllt. Außerhalb dieses Radius um den neutralen Punkt können daher keine Lotkügelchen angeordnet werden. Dies gilt im Prinzip auch für formgepresste Wafer.
  • Durch geeignete Wahl des Materials des Gehäusekörpers, insbesondere seines Füllstoffes, kann erreicht werden, dass auch Packages bzw. Gehäuseanordnungen mit Interconnect-Elementen in großem Abstand vom neutralen Punkt (Distance from Neutral Point – DNP) eine hohe Zuverlässigkeit erreichen. Dabei sollte der thermische Längen-Ausdehnungskoeffizient (Coefficient of Thermal Expansion – CTE) des Füllmaterials so gewählt werden, dass er einen Wert in der Nähe des Wertes des Ausdehnungskoeffizienten des Boards hat oder aber einen größeren Wert. Dadurch steigt der Stress bzw. die Belastung, insbesondere die sogenannte äquivalente plastische Kriechdehnung, im jeweiligen Solder-Ball der Ball-Matrix vom Mittelpunkt des Chips zu seinem Rand hin an. Der letzte Solder-Ball auf dem Chip ist bspw. der höchsten Belastung ausgesetzt.
  • Wird der thermische Ausdehnungskoeffizient des Materials des Gehäusekörpers, z. B. Mold-Compound, größer als der thermische Ausdehnungskoeffizient des Boards bzw. der Trägerplatte gewählt, so hat bspw. nach dem Übergang auf den Mold-Compound bzw. das Füllmaterial-Gemisch nun das Board den geringeren Ausdehnungskoeffizienten als das Package. Damit fällt der Stress in den Kontaktelementen nun mit zunehmendem Abstand vom neutralen Punkt erst einmal wieder auf Null ab, um erst dann wieder anzusteigen (umgekehrtes Vorzeichen). Damit sind auch unflexible Interconnect-Elemente wie z. B. Solder-Balls in großem Abstand vom Chip-Mittelpunkt noch zuverlässig, was für Standard-Wafer-Level-Packages nicht zu erreichen ist, d. h. für Packages, bei denen eine Ausführungsform der Erfindung nicht verwirklicht ist.
  • Dieser Erläuterung liegt bspw. ein einfaches Modell zu Grunde, das mit den Simulationsergebnissen übereinstimmt. Jedoch lassen sich die Simulationsergebnisse ggf. auch unter Annahme anderer Modelle erklären, die insbesondere auch gelten, wenn der thermische Ausdehnungskoeffizient des Füllmaterials kleiner als der thermische Ausdehnungskoeffizient des Boards ist. Bspw. sollte berücksichtigt werden, dass an einer Kontaktvorrichtung auf Grund der starren Verbindung von Board und Gehäuseanordnung auch Stress aufgenommen wird, so dass die Annahme eines linearen Anstiegs des Stresses eine erhebliche Vereinfachung ist. Somit ist diese Theorie nicht einschränkend für die allgemeine technische Lehre.
  • Die Wahl eines thermischen Ausdehnungskoeffizientens des Mold-Compounds kann somit den Chip- bzw. Gehäuseanordnungs-Größen-Bedürfnissen angepasst werden, so dass sich auch größere Packagegrößen zuverlässig realisieren lassen. In anderen Fällen kann wegen einer geringen Verwölbung auch ein thermischer Ausdehnungskoeffizient der Modulmasse bzw. Formmasse gleich, kleiner oder unwesentlich kleiner als der thermische Ausdehnungskoeffizient des Board gewählt werden.
  • Für die Packages gilt, dass Solder-Balls von der Mitte des Chips, z. B. Masseschwerpunkt, bis zu einem ersten maximalen Abstand vom neutralen Punkt (DNP) angeordnet werden können, wobei der Wert des maximalen Abstands bspw. abhängt von:
    • – der Solder-Ball-Größe,
    • – dem thermischen Ausdehnungskoeffizienten des Boards,
    • – dem thermischen Ausdehnungskoeffizienten des Chips,
    • – dem Solder-Ball-Material, bzw.
    • – der erforderlichen TC-Belastung (Temperature Cycling).
  • Von dem ersten maximalen Abstand vom neutralen Punkt bis zu einem weiteren Abstand vom neutralen Punkt, bei dem der Stress auf dem Mold-Compound wieder unter eine kritische Größe gesunken ist, werden bspw. keine Solder-Balls untergebracht.
  • Bspw. gilt angenähert im Bereich von Ballhöhen von 0,2 mm bis 0,3 mm für den maximal zulässigen Abstand vom neutralen Punkt auf Silizium DNPmax ≈ 160·(Ball-Höhe)·(Ball-Höhe) – 58·(Ball-Höhe) + 8
  • Außerhalb dieses Bereichs werden wegen geringer Solder-Ball-Zuverlässigkeit auf dem Silizium oder anderem Halbleitermaterial keine Eingangs-/Ausgangsanschlüsse angeordnet. Die nächste Solder-Ball-Reihe wird dann erst wieder auf der Auffächerungsfläche untergebracht. Der Abstand vom Chiprand zum ersten Solder-Ball auf der Auffächerungsfläche wird bspw. bestimmt durch:
    • – den thermischen Ausdehnungskoeffizienten (CTE) des Mould-Compound,
    • – die Anzahl der ”depopulated ball rows” bzw. der Anzahl der freigelassenen bzw. nicht aufgebrachten Solder-Ball-Reihen,
    • – Solder-Ball-Größe,
    • – den thermischen Ausdehnungskoeffizienten des Boards,
    • – den thermischen Ausdehnungskoeffizienten des Chips,
    • – das Solder-Ball-Material, bzw.
    • – der gewünschten TC-Belastung.
  • Im Weiteren gibt es einen zweiten maximalen Abstand vom neutralen Punkt, ab dem Solder-Balls auf dem Mold-Compound zuverlässig, insbesondere hinsichtlich des thermomechanischen Stresses, nicht mehr untergebracht werden können. Dieser dritte Abstand wird bspw. bestimmt durch:
    • – die Chipgröße,
    • – die Solder-Ball-Größe,
    • – den thermischen Ausdehnungskoeffizienten des Boards,
    • – den thermischen Ausdehnungskoeffizienten des Chips,
    • – den thermischen Ausdehnungskoeffizienten des Mold-Compounds, bzw.
    • – der erforderlichen TC-Belastung.
  • So können zuverlässige Packages mit Solder-Balls oder anderen Kontaktvorrichtungen hergestellt werden, die einen großen Abstand vom neutralen Punkt haben. Die Herstellung erfolgt vorzugsweise auf Waferebene, was eine hohe zeitliche und räumliche Parallelität und damit niedrige Kosten garantiert. Aufgrund der Einbettung in den Gehäusekörper bzw. die Formmasse ergibt sich eine geringe Package-Höhe. Zusätzlich ist durch die Anpassung der thermischen Ausdehnungskoeffizienten CTE bspw. der Einsatz hoher Solder-Balls, mit einer Höhe von bspw. größer 500 Mikrometer, zur Unterstützung thermomechanischer Zuverlässigkeit nicht erforderlich.
  • Somit wird ein Universal-Package-Wafer-Mold-Konzept angegeben, bei dem ein Gehäusekörper, z. B. ein Mold-Compound eingesetzt wird, dessen thermischer Ausdehnungskoeffizient bspw. in der Nähe des thermischen Ausdehnungskoeffizienten des PCB (Printed Circuit Board) liegt, z. B. im Bereich von +30 Prozent bis –30 Prozent des thermischen Ausdehnungskoeffizienten des Boards, oder auch darüber. Bei Anordnung der Interconnect-Elemente erst ab einem bestimmten Abstand vom neutralen Punkt auf der gemoldeten Fan-Out-Fläche kann ein hochzuverlässiges und sehr großes WLP (Wafer Level Package) hergestellt werden.
  • Mit zunehmender Größe der Gehäuseanordnungen treten jedoch zahlreiche Probleme auf, bspw. wenn bei Lotkügelchen mit 300 Mikrometern Durchmesser und 500 Mikrometer Rastermaß Abmessungen größer als 7 Millimeter gewählt werden sollen. Insbesondere sind Einschränkungen der Package-Größe bzw. Gehäuseanordnungsgröße für sogenannte Wafer-Level-Packages zu beseitigen, d. h. für Packages, bei denen mit Gehäusekörpern versehene Gehäuseanordnungen zunächst eine Scheibe bilden, die die Abmessungen eines Wafers hat. Es könnten bspw. flexible Kontaktvorrichtungen verwendet werden, welche die bei Temperaturwechsel auftretenden Fehlanpassungen zwischen der Gehäuseanordnung und der Träger-Leiterplatte ausgleichen, insbesondere die Scherkräfte. Allerdings wäre die Belastbarkeit dieser Packages sehr gering, so dass zusätzliche Maßnahmen zur Stabilisierung notwendig wären. Diese Maßnahmen wären allerdings aufwändig, teuer und kontraproduktiv hinsichtlich einer Erhöhung der Zuverlässigkeit. Andere Lösungen könnten sich auf das Unterfüllen des Zwischenraums zwischen der Verdrahtungsanordnung und der Träger-Leiterplatte fokussieren, um eine feste Kopplung zur Trägerleiterplatte zu erreichen und so an Stelle der Scherkräfte Biegekräfte zu erzeugen. Dieser Prozess wäre ebenfalls teuer und funktioniert bspw. bei einer doppelseitigen Bestückung der Träger-Leiterplatte nicht. Weiterhin könnte die Unterfüllung auf andere Zuverlässigkeitstests nachteilig wirken, z. B. hinsichtlich einer Feuchtlagerung.
  • Im Folgenden werden Ausführungsbeispiele und Beispiele zur Erläuterung von Teilaspekten der Erfindung mit Bezug auf die beiliegenden Zeichnungen näher erläutert. Darin zeigen:
  • 1 eine Schnittansicht einer BGA-Gehäuseanordnung, die auf eine Leiterplatte aufgelötet ist,
  • 2 eine Unteransicht der Gehäuseanordnung
  • 3A bis 3E Herstellungsstufen bei der gleichzeitigen Herstellung einer Vielzahl von Gehäuseanordnungen,
  • 4 eine Tabelle mit Simulationsergebnissen für die Zuverlässigkeit von Kontaktvorrichtungen der Gehäuseanordnung, und
  • 5 Verfahrensschritte zum Festlegen des Füllstoffanteils eines Vergussmaterials für die Gehäuseanordnung.
  • Im Folgenden werden einige Ausführungsformen der Erfindung anhand von Figuren dargestellt, die lediglich der Illustration dienen und den Umfang der Erfindung nicht beschränken sollen.
  • 1 zeigt eine Schnittansicht einer BGA-Gehäuseanordnung 10, die auf eine Leiterplatte 25 aufgelötet ist. Die Gehäuseanordnung 10 enthält in einer in die Blattoberfläche hinein zeigenden Ebene einen Chip bzw. ein Halbleiterplättchen 12 sowie eine Formmasse 14, die einen Gehäusekörper 14 bildet, dessen Ausdehnung in horizontaler Richtung erheblich größer als in vertikaler Richtung ist, z. B. mehr als 10 Mal so groß. Im Ausführungsbeispiel ist das Halbleiterplättchen 12 ein Siliziumchip. Bezüglich der Abmessungen von Chip 12 und Kontaktvorrichtungen wird wieder auf die in der Einleitung erwähnten Alternativen verwiesen.
  • Parallel zu der genannten Chip-Ebene erstreckt sich eine Verdrahtungsanordnung 16, die bspw. eine oder mehrere Leitbahnlagen enthält. Eine nach oben gewandte Fläche, d. h. die zum Halbleiterplättchen 12 und zu der Formmasse 14 hin zeigende Fläche 15, der Verdrahtungsanordnung liegt im Ausführungsbeispiel direkt an dem Halbleiterplättchen 12 und an der Formmasse 14 an. Eine Kontaktfläche 17 der Verdrahtungsanordnung 16 zeigt nach unten bzw. zur Leiterplatte 25. Die Verdrahtungsanordnung 16 hat insbesondere die in der Einleitung genannte Dicke, die im Ausführungsbeispiel 10 Mikrometer beträgt.
  • An der Kontaktfläche 17 sind eine Vielzahl von Kontaktvorrichtungen angeordnet, z. B. Lotkügelchen oder anders geformte Lötverbindungen. In 1 sind zwei innere Lotkügelchen 18 und 20 sowie zwei äußere Lotkügelchen 22 und 24 dargestellt. Ein Zwischenbereich 31 der Kontaktfläche 17 enthält dagegen keine Kontaktvorrichtungen, d. h. hier sind die Kontaktvorrichtungen bzw. Lotkügelchen weggelassen worden. Somit ist der Abstand der beiden benachbarten Lotkügelchen 20 und 22 mehr als 1,5-fach so groß wie die Abstände der anderen benachbarten Lotkügelchen 22 und 24, bzw. 20 und 18.
  • An dem Bereich für die äußeren Kontaktvorrichtungen 22, 24 schließt sich ein optionaler Randbereich 34 an, in dem ebenfalls keine Kontaktvorrichtungen angeordnet sind.
  • Die Elemente eines Gehäuseverbunds aus Gehäuseanordnung 10 und Leiterplatte 25 haben im folgenden, erläuternden Beispiel die folgenden thermischen Ausdehnungskoeffizienten:
    • – 2,5 ppm/°C für Halbleiterplättchen 12,
    • – 31 ppm/°C für die Formmasse 14,
    • – 17 ppm/°C für die Leiterplatte 25.
  • Aufgrund dieser thermischen Ausdehnungskoeffizienten könnten sich unter Annahme eines Modells mit linearem Verlauf des Stresses mit zunehmendem Abstand von einem neutralen Punkt die in einem Koordinatensystem KS1 gezeigten Stressverhältnisse ausbilden. Das Koordinatensystem KS1 gibt auf seiner x-Achse 26 die Position bezüglich eines neutralen Punktes P0 an, an dem die äquivalente plastische Kriechdehnung den Wert Null hat. Eine y-Achse 28 des Koordinatensystems KS1 zeigt die äquivalente plastische Kriechdehnung im Lotmaterial.
  • Ein Wert W der äquivalenten plastischen Kriechdehnung ist der Wert, der in dem Verbund aus Gehäuseanordnung 10 und Leiterplatte 25 nicht überschritten werden darf. Die äquivalente plastische Kriechdehnung (creep strain) steigt im Beispiel von dem neutralen Punkt P0 des Chips 12 zu der Kante des Chips 12 an einer Position P2, siehe Abschnitt 30 des Kurvenverlaufs. Ein zumindest lokales Maximum der Kriechdehnung würde in einem Lotkügelchen an der Chipkante P2 zu finden sein. Aufgrund des höheren thermischen Ausdehnungskoeffizienten des den Chip 12 umgebenden Mold-Compounds bzw. der Formmasse 14 sinkt der Stress bzw. die Kriechdehnung nun mit steigenden Abstand wieder auf Null, siehe Abschnitt 32 und Position P4. Danach steigt der Betrag der Kriechdehnung wieder an, siehe Abschnitt 33.
  • Der Zwischenbereich 31 liegt zwischen Positionen P1 und P3, an denen die Kriechdehnung den Wert W hat bzw. überschreitet. Somit liegt die Position P2 mit einer lokalen maximalen Kriechdehnung ebenfalls im Zwischenbereich 31.
  • Durch geeignete Wahl der Materialien, insbesondere des Füllmaterials 14 lässt sich erreichen, dass die Winkel α1, α2 und α3 der Abschnitte 30, 32 und 33 mit der x-Achse 26 etwa gleich groß sind, wodurch sich ein optimales Verhältnis zwischen der Breite des Zwischenbereiches 31 und der Breite eines äußeren Bereiches zwischen den Positionen P3 und P5 ergibt, d. h. des Bereiches für die äußeren Lotkügelchen 22, 24, usw. Insbesondere ist die Breite des Zwischenbereiches 31 dann nicht zu groß und die Breite des äußeren Bereiches für die äußeren Lotkügelchen 22, 24 ist nicht zu klein.
  • Wenn W die maximal erlaubte Kriechdehnung in einem Lotkügelchen ist, um eine vorgegebene Zuverlässigkeit beim Testen des zweiten Levels zu erreichen, werden also Positionen nicht verwendet, an denen der Stress diesen Wert W übersteigen würde. Auf diese Weise kann ein großes und sehr zuverlässiges Package auf Wafer-Level hergestellt werden.
  • 2 zeigt eine Unteransicht der Gehäuseanordnung 10. Die Lotkügelchen 18 bis 24 sowie die weiteren dargestellten Lotkügelchen sind gemäß einer Matrix an Kreuzungspunkten von dreizehn Spalten S1 bis S4 usw. der Matrix und dreizehn Zeilen A bis E usw. der Matrix angeordnet. Im Ausführungsbeispiel gibt es in fünf Spalten mal fünf Zeilen angeordnete, d. h. 25, innere Lotkügelchen 18, 20 usw. in einem inneren Bereich IB. Der innere Bereich IB ist umgeben vom Zwischenbereich 31, in dem an jedem Abschnitt zwei Zeilen bzw. Spalten von Kontaktvorrichtungen weggelassen sind. Die Chipkante des Chips 12 liegt genau zwischen den beiden weggelassenen Reihen. Somit überlappt der Zwischenbereich 31 sowohl den Chip 12 als auch den Gehäusekörper 14. An den Zwischenbereich 31 schließt sich der äußere Bereich AB mit den äußeren Lotkügelchen 22, 24 usw. an. Der äußere Bereich AB enthält zwei Reihen, die jeweils entlang des Umrisses eines Quadrats liegen. Dann folgt der optionale Bereich 34. Ohne Bereich 34 endet die Gehäuseanordnung bspw. an einem Umriss 50.
  • Ein Pfeil 60 zeigt von dem neutralen Punkt P0 nach außen und verdeutlicht denjenigen relevanten Abstand vom neutralen Punkt P0, der auch in der Einleitung mehrfach erwähnt worden ist.
  • Bei anderen Ausführungsbeispielen enthält die Gehäuseanordnung 10 eine Matrix mit mehr oder weniger als 13 Spalten bzw. Zeilen. Auch die Anordnung des Zwischenbereiches 31 ist bei anderen Ausführungsbeispielen anders. So werden mehr als zwei Reihen Kontaktvorrichtungen weggelassen oder es wird nur eine Reihe Kontaktvorrichtungen weggelassen. An Stelle der gezeigten quadratischen Anordnung der Kontaktvorrichtungen lassen sich auch andere Anordnungen wählen, bspw. recheckige oder sechseckige. die Einhaltung einer hohen Symmetrie bei der Anordnung der Kontaktvorrichtungen erhöht jedoch die Zuverlässigkeit ist aber nicht zwingend erforderlich.
  • 3A bis 3E zeigen Herstellungsstufen bei der gleichzeitigen Herstellung einer Vielzahl von Gehäuseanordnungen, insbesondere auch der Gehäuseanordnung 10. Wie in 3A dargestellt ist, wird eine Trägerplatte 70 verwendet, die einen Umriss hat, der einen Halbleiterwafer allseitig überragen würde. Die Trägerplatte 70 besteht bspw. aus einem Metall, Silizium, einem Polymer oder einem anderen geeigneten Material.
  • Wie in 3B gezeigt ist, wird auf die Trägerplatte 70 bspw. eine doppelseitig klebende Klebefolie 72 auflaminiert bzw. aufgeklebt. Die Folie 72 ist leicht ablösbar, bspw. durch Abziehen, ggf. unter Verwendung eines Lösungsmittels. Alternativ wird bspw. nur eine Klebstoffschicht aufgebracht.
  • Wie in 3C gezeigt ist, werden danach eine Vielzahl Halbleiterplättchen 76 bis 80 und auch 12 (nicht dargestellt) auf die Klebefolie 72 aufgeklebt, bspw. automatisch in einem so genannten Pick-and-Place Verfahren. Die Halbleiterplättchen 76 bis 80 und auch 12 enthalten bereits vorgetestete oder ungetestete integrierte Schaltkreise mit jeweils einer Vielzahl von aktiven Bauelementen, siehe bspw. Bauelement 82 in Halbleiterplättchen 76. Im Ausführungsbeispiel zeigt die Normalenrichtung der Fläche mit den aktiven Bauelementen der Halbleiterplättchen 76 bis 80 zu der Folie 74, wobei zwischen der aktiven Fläche und der Folie 72 mindestens eine integrierte Metallisierungslage angeordnet ist. Alternativ zeigen jedoch die nicht aktiven Seiten der Halbleiterplättchen 76 bis 80 und auch 12 zur Folie 72, bspw. wenn die Halbleiterplättchen 76 bis 80 Durchkontaktierungen von der aktiven Seite zu ihrer Rückseite oder ähnliche Anschlussmöglichkeiten haben.
  • Wie in 3D dargestellt ist, wird dann eine noch flüssige oder breiige Formmasse 90 auf die Halbleiterplättchen 76 bis 80 gegossen, formgepresst und gehärtet, wobei die Formmasse vorzugsweise zusätzlich erhitzt wird, so dass sie einen Gehäusekörper bildet. Dieses Verfahren wird als Formpressen bzw. als compression molding bezeichnet. Dabei wird eine Form verwendet, die die Herstellung einer Scheibe ermöglicht, die den Durchmesser und die Dicke eines Wafers hat. Wenn die Formmasse die Rückseite der Halbleiterplättchen 76 bis 80 bedeckt, bietet sie einen zusätzlichen Schutz. Jedoch kann die Formmasse 90 auch auf der Höhe der Rückseite der Halbleiterplättchen 76 bis 80 und auch 12 oder unterhalb dieser Höhe bei anderen Ausführungsbeispielen enden. Die Schritte zur Auswahl der Formmasse 90 werden unten an Hand der 5 näher erläutert.
  • Wie in 3E gezeigt ist, wird nach dem Aushärten der Formmasse 90 die Trägerplatte 70 entfernt. Anschließend oder gleichzeitig wird die Folie 72 entfernt, bspw. unter Nutzung von UV-Licht (Ultraviolett). Auch eine optionale Schutzschicht wird entfernt oder es erfolgt ein Reinigungsschritt zum Reinigen der freigelegten Fläche der entstandenen Formmassen-Scheibe.
  • Wie in 3F gezeigt ist, wird dann bspw. in Dünnfilmtechnik, eine Seedlayer bzw. Wachstumskeimbildungsschicht 100 aufgebracht, z. B. aus Kupfer. Danach wird ein Fotoresist 102 aufgebracht und in einem Lithografieverfahren strukturiert, siehe bspw. Öffnungen 104 bis 108. Danach wird bspw. Galvanisieren mit Außenstrom durchgeführt, um u. a. Kupferleitbahnen 110 bis 114 zu erzeugen. Der Fotoresist 102 wird entfernt und die Wachstumskeimbildungsschicht 100 wird in den freiliegenden Bereichen entfernt. Danach wird eine elektrisch isolierende Schicht aufgebracht, z. B. aufgeschleudert.
  • Die isolierende Schicht wird mit einem Lithografieverfahren zum öffnen der Kontaktbereiche strukturiert. Danach wird z. B. Lot aufgebracht, um die Kontaktvorrichtungen bzw. Lotkügelchen zu erzeugen, insbesondere die Lotkügelchen 18 bis 24 der Gehäuseanordnung 10. Weiterhin werden die Gehäuseanordnungen voneinander getrennt und getestet. Später werden die Gehäuseanordnungen auf Leiterplatten aufgelötet.
  • 4 zeigt eine Tabelle 120 mit Simulationsergebnissen für die Zuverlässigkeit von Kontaktvorrichtungen einer weiteren Gehäuseanordnung, die ein Mold-Compound bzw. eine Formmasse mit einem thermischen Ausdehnungskoeffizienten von 31 ppm/°C (parts per million/Grad Celsius) hat. Es sind Spalten S1 bis S18 und Zeilen A bis U dargestellt, an deren Schnittpunkten jeweils das Simulationsergebnis für die betreffende Position angegeben ist.
  • Eine Symmetrielinie 122 verläuft durch Positionen, die auf einer Diagonale liegen. Auf Grund der Symmetrie sind nur die oberhalb der Symmetrielinie 122 gezeigten Positionen berechnet worden. Für die unter der Symmetrielinie 122 liegenden Positionen liegen die werte spiegelbildlich zur Symmetrielinie 122. Die Symmetrielinie verläuft von der linken oberen Ecke 124 bis zum Mittelpunkt der Matrix aus Lotkügelchen. An einer Grenze 126 treffen in der der Simulation zu Grunde liegenden Anordnung die Formmasse und die seitliche Fläche des Schaltkreises aufeinander.
  • Eine Finite-Elemente-Simulation bestätigt die grundlegenden Überlegungen für die Ausführungsformen der Erfindung. Wie ersichtlich ist, sinkt die vorherberechnete Haltbarkeit in den Lotkügelchen vom Chipzentrum, siehe Tabelle 120, rechte untere Ecke, entlang der Symmetrielinie 122 zu der Trennkante bzw. Grenze 126 hin. Nach dem Überschreiten des Mold-Compound Auffächerungsgebietes, steigt die Haltbarkeit bis zu einem bestimmten Abstand vom neutralen Punkt wieder an. Danach sinkt die Haltbarkeit der Lötverbindungen bzw. Lotkügelchen wieder.
  • Liegt ein kritischer Wert W für die Haltbarkeit bspw. bei 3500, so sollten an einem Zwischenbereich 130 und an einem Randbereich 128 keine Kontaktvorrichtungen bzw. Lotkügelchen angeordnet werden. Die Lage dieser Bereiche 128, 130 würde sich verändern, wenn ein Mold-Compound bzw. eine Formmasse mit einem anderen thermischen Ausdehnungskoeffizienten in die Simulation einbezogen wird.
  • 5 zeigt Verfahrensschritte zum Festlegen des Füllstoffanteils eines Füllmaterials bzw. einer Formmasse für den Gehäusekörper einer Gehäuseanordnung, bspw. in Vorbereitung der Produktion der Gehäuseanordnung 10. Das Verfahren beginnt in einem Verfahrensschritt 150. In einem dem Verfahrensschritt 150 zeitlich folgenden Verfahrensschritt 152 wird die Anordnung der Lotkügelchen 18 bis 24 usw. vorgegeben, bspw. von einem Hersteller oder einem Abnehmer der Gehäuseanordnung 10. Ggf. werden dabei schon die Ergebnisse vorangegangener Simulationen genutzt, bspw. die Ergebnisse der Tabelle 120.
  • In einem Verfahrensschritt 154 werden die Parameter für mehrere Formmassen vorgegeben, bspw. für drei Formmassen, die bspw. einen kleineren thermischen Ausdehnungskoeffizienten, einen gleichen Ausdehnungskoeffizienten bzw. einen größeren thermischen Ausdehnungskoeffizienten im Vergleich zu dem thermischen Ausdehnungskoeffizienten der Leiterplatte 25 haben, der im Beispiel bei 17 ppm/°C liegt. Somit könnten die drei Formmassen bspw. einen thermischen Ausdehnungskoeffizienten von 8 ppm/°C, 17 ppm/°C und 31 ppm/°C haben. Jedoch sind auch andere Werte möglich, bspw. drei oder mehr als drei Werte, die größer bzw. alternativ kleiner als der thermische Ausdehnungskoeffizient der Leiterplatte 25 ist. Auch könnten Tests mit verschiedenen Leiterplattenmaterialien durchgeführt werden, die dann andere thermische Längen-Ausdehnungskoeffizienten haben.
  • Aus den vorgegebenen Parametern für den thermischen Ausdehnungskoeffizienten der Formmasse werden dann mit Hilfe von aus der Kunststoffherstellung bekannten Zusammenhängen bspw. Füllstoffanteile und Verteilungen für die Korngröße des Füllstoffes vorgeben. Dabei sollte bereits eng mit dem Hersteller der Formmassen zusammengearbeitet werden.
  • In einem Verfahrensschritt 156, werden dann mit den drei vom Formmassenhersteller gelieferten Formmassen bspw. drei oder typischerweise mehr als drei Testgehäuseanordnungen hergestellt, insbesondere durch Formpressen um integrierte Schaltkreise herum. Bspw. wird das an Hand der 3A bis 3F erläuterte Herstellungsverfahren dabei genutzt. Danach werden die Gehäuseanordnungen auf Leiterplatten aufgelötet.
  • Nach der Herstellung und dem Auflöten der Test-Gehäuseanordnungen werden in einem Verfahrensschritt 158 Temperaturwechseltests durchgeführt, bspw. gemäß den in der Einleitung genannten Temperaturen und der genannten Zyklusanzahl. Bspw. während der Testszyklen oder zwischen Testzyklen werden Funktionstests der Gehäuseverbundanordnungen durchgeführt, insbesondere hinsichtlich der elektrischen Leitfähigkeit der Verbindung an den Kontaktvorrichtungen bzw. Lotkügelchen, d. h. der elektrisch leitfähigen Verbindung zwischen Gehäuseanordnung und Leiterplatte. Fehlerhafte Verbindungen werden für die Auswertung vermerkt, bspw. gemeinsam mit der Zyklusnummer in der der Ausfall auftrat.
  • In einem Verfahrensschritt 160 wird nach Abschluss der Temperaturwechseltests der Test ausgewertet. Am Ende der Auswertung wird bspw. die Formmasse ausgewählt, die zu Gehäuseverbundanordnungen mit der höchsten Lebenszeit geführt hat. Dabei werden bspw. auch statistische Bewertungen einbezogen, wenn mehr als eine Gehäuseanordnung je Formmasse hergestellt worden ist.
  • Optional werden jedoch nach der ersten Testserie Parameter für eine weitere Testserie vorgegeben, um die Gehäuseverbundanordnungen weiter bzgl. ihrer Lebenszeit zu optimieren.
  • Steht dann die zu verwendende Formmasse fest, so wird in einem Verfahrensschritt 162 die Gehäuseanordnung 10 mit dieser Formmasse gefertigt, insbesondere in Massenproduktion, d. h. z. B. mit mehr als 1000 Stück. Das Verfahren wird dann in einem Verfahrensschritt 164 beendet.
  • Bei anderen Ausführungsbeispielen werden alternativ oder zusätzlich auch andere Parameter berücksichtigt und variiert, die den Ausdehnungskoeffizienten bestimmen, z. B.:
    • – das Grundmaterial der Formmasse,
    • – Temperatur zum Aushärten der Farmmasse,
    • – Druck beim Formpressen,
    • – der Anteil von Zusatzstoffen zusätzlich zum Grundstoff und zum Füllstoff in der Formmasse, z. B. Härter oder Weichmacher.

Claims (17)

  1. Elektrisch leitfähiger Verbund aus einem Bauelement (10) und einer Trägerplatte (25), wobei das Bauelement umfasst: einen integrierten Schaltkreis (12), einen Gehäusekörper (14), eine Verdrahtungsanordnung (16), die den integrierten Schaltkreis und den Gehäusekörper überlappt und die eine Vielzahl von Leitstrukturen enthält, eine Vielzahl von Kontaktvorrichtungen (18 bis 24) an der Verdrahtungsanordnung (16), wobei die Verdrahtungsanordnung (16) eine Dicke kleiner als 50 Mikrometer hat, wobei äußere Kontaktvorrichtungen (22, 24) näher am Rand des Bauelements (10) liegen als innere Kontaktvorrichtungen (18, 20), wobei zwischen den äußeren Kontaktvorrichtungen (22, 24) und den inneren Kontaktvorrichtungen (18, 20) ein Zwischengebiet (31) liegt, das frei von Kontaktvorrichtungen ist, und wobei das Zwischengebiet (31) zwischen äußeren Kontaktvorrichtungen (22, 24) und inneren Kontaktvorrichtungen (18, 20) einen Abstand festlegt, der größer ist, als der Abstand zwischen einander benachbarten äußeren Kontaktvorrichtungen (22, 24) oder inneren Kontaktvorrichtungen (22, 24), wobei die Abstände von Mittelpunkt zu Mittelpunkt der Kontaktvorrichtungen (18, 20) definiert sind, und wobei das Zwischengebiet (31) mit dem Gehäusekörper (14) und mit dem Schaltkreis (12) überlappt, wobei die Überlappung jeweils größer als 500 Mikrometer ist, und wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) im Bereich von +50 Prozent bis –50 Prozent des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) liegt, wobei die Differenz des thermischen Ausdehnungskoeffizienten des Schaltkreises (12) und des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) auf der einen Seite und die Differenz des thermischen Ausdehnungskoeffizienten des Gehäusekörpers (14) und des thermischen Ausdehnungskoeffizienten der Trägerplatte (25) auf der anderen Seite betragsmäßig gleich sind oder um weniger als 20 Prozent oder um weniger als 10 Prozent voneinander abweichen.
  2. Verbund nach Anspruch 1, wobei das Zwischengebiet (31) zwischen äußeren Kontaktvorrichtungen (22, 24) und inneren Kontaktvorrichtungen (18, 20) einen Abstand festlegt, der mindestens doppelt so groß ist, wie der Abstand zwischen einander benachbarten äußeren Kontaktvorrichtungen (22, 24) oder inneren Kontaktvorrichtungen (22, 24).
  3. Verbund nach Anspruch 1 oder 2, wobei die Kontaktvorrichtungen in mindestens einer Reihe angeordnet sind, wobei mindestens einmal der Abstand benachbarter Kontaktvorrichtungen der Reihe mehr als 1,5-fach so groß ist wie die übrigen Abstände dieser Reihe.
  4. Verbund nach Anspruch 1 oder 2, wobei die äußeren Kontaktvorrichtungen (22, 24) gemäß einer Matrix in einer Vielzahl Spalten (S1 bis S4) und einer Vielzahl Zeilen (A bis E) angeordnet sind, wobei das von Kontaktvorrichtungen (18 bis 22) freie Zwischengebiet (31) vorhanden ist, in dem an Kreuzungspunkten einer Zeile (A bis E) und einer Spalte (S1 bis S4) der Matrix keine Kontaktvorrichtungen (18 bis 22) angeordnet sind.
  5. Verbund nach einem der vorhergehenden Ansprüche, wobei das Bauelement (10) Kontaktvorrichtungen mit einem Durchmesser von 450 Mikrometern bis 550 Mikrometern und eine Abmessung größer als 9 Millimeter hat.
  6. Verbund nach Anspruch 5, wobei ein Rastermaß zwischen den Kontaktvorrichtungen im Bereich von 750 Mikrometern bis 850 Mikrometern liegt.
  7. Verbund nach einem der Ansprüche 1 bis 4, wobei das Bauelement (10) Kontaktvorrichtungen mit einem Durchmesser von 270 Mikrometern bis 330 Mikrometern und eine Abmessung größer als 7 Millimeter hat oder der größte DNP größer als 5 Millimeter ist und wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 400 Mikrometer ist.
  8. Verbund nach einem der Ansprüche 1 bis 4, wobei das Bauelement (10) Kontaktvorrichtungen mit einem Durchmesser im Bereich von 220 Mikrometern bis 280 Mikrometern und eine Abmessung größer als 5 Millimeter hat oder der größte DNP größer als 3,5 Millimeter ist, wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 300 Mikrometer ist, oder wobei bei einer weiteren Alternative das Bauelement (10) oder der mit Kontaktvorrichtungen versehene Bereich bei Kontaktvorrichtungen mit einem Durchmesser von 180 Mikrometern bis 220 Mikrometern eine Abmessung größer als 4 Millimeter hat oder der größte DNP größer als 2,8 Millimeter ist, wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 250 Mikrometer ist.
  9. Verbund nach einem der vorhergehenden Ansprüche, wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) größer als der thermische Ausdehnungskoeffizient der Trägerplatte (25) ist, insbesondere um höchstens 50 Prozent größer oder um höchstens 30 Prozent größer.
  10. Verbund nach einem der vorhergehenden Ansprüche, wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) im Bereich von 15 ppm/°C bis 40 ppm/°C oder im Bereich von 25 ppm/°C bis 35 ppm/°C liegt.
  11. Verbund nach einem der vorhergehenden Ansprüche, wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) kleiner als der thermische Ausdehnungskoeffizient der Trägerplatte (25) ist, insbesondere um höchstens 50 Prozent kleiner oder um höchstens 30 Prozent kleiner.
  12. Verbund nach einem der vorhergehenden Ansprüche, wobei der thermische Ausdehnungskoeffizient des Gehäusekörpers (14) im Bereich von 6 ppm/°C bis 12 ppm/°C oder im Bereich von 8 ppm/°C bis 10 ppm/°C liegt.
  13. Verbund nach einem der vorhergehenden Ansprüche, wobei das Bauelement (10) eine Breite oder Länge kleiner als 30 Millimeter oder kleiner als 20 Millimeter hat.
  14. Verbund nach einem der vorhergehenden Ansprüche, wobei die Verdrahtungsanordnung (16) eine in Dünnfilmtechnik hergestellte Verdrahtungsanordnung ist.
  15. Verbund nach einem der vorhergehenden Ansprüche, wobei der Gehäusekörper (14) an dem Schaltkreis (12) oder an einer Zwischenschicht anliegt, die ihrerseits an dem Schaltkreis (12) anliegt, oder an einem Zwischenschichtstapel, der seinerseits an dem Schaltkreis (12) anliegt.
  16. Verbund nach einem der vorhergehenden Ansprüche, wobei die Kontaktvorrichtungen (18 bis 24) gemäß einem Rastermaß rasterförmig an der Verdrahtungsanordnung (16) angeordnet sind, wobei das Bauelement eine Abmessung hat, die größer als das 10-fache oder größer als das 15-fache des Rastermaßes ist, wobei die Verdrahtungsanordnung (16) eine Dicke kleiner als 50 Mikrometer oder kleiner als 15 Mikrometer hat.
  17. Verbund nach einem der vorhergehenden Ansprüche, wobei das Bauelement (10) Kontaktvorrichtungen mit einem Durchmesser von 450 Mikrometern bis 550 Mikrometern und eine Abmessung größer als 9 Millimeter hat, und wobei vorzugsweise ein Rastermaß zwischen den Kontaktvorrichtungen im Bereich von 750 Mikrometern bis 850 Mikrometern liegt, wobei alternativ das Bauelement (10) oder der mit Kontaktvorrichtungen versehene Bereich Kontaktvorrichtungen mit einem Durchmesser von 270 Mikrometern bis 330 Mikrometern eine Abmessung größer als 7 Millimeter hat oder der größte DNP größer als 5 Millimeter ist, und wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 400 Mikrometer ist, insbesondere im Bereich von 450 Mikrometer bis 550 Mikrometer, wobei alternativ das Bauelement (10) oder der mit Kontaktvorrichtungen versehene Bereich Kontaktvorrichtungen mit einem Durchmesser im Bereich von 220 Mikrometern bis 280 Mikrometern eine Abmessung größer als 5 Millimeter hat oder der größte DNP größer als 3,5 Millimeter ist, wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 300 Mikrometer ist, insbesondere im Bereich von 350 Mikrometer bis 450 Mikrometer liegt, oder wobei bei einer weiteren Alternative das Bauelement (10) oder der mit Kontaktvorrichtungen versehene Bereich Kontaktvorrichtungen mit einem Durchmesser von 180 Mikrometern bis 220 Mikrometern eine Abmessung größer als 4 Millimeter hat oder der größte DNP größer als 2,8 Millimeter ist, wobei vorzugsweise das Rastermaß zwischen den Kontaktvorrichtungen größer als 250 Mikrometer ist, insbesondere im Bereich von 250 Mikrometer bis 350 Mikrometer.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211125A (ja) * 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
US20080211080A1 (en) * 2007-03-01 2008-09-04 Advanced Chip Engineering Technology Inc. Package structure to improve the reliability for WLP
JP2010056162A (ja) * 2008-08-26 2010-03-11 Fujitsu Ltd 半導体装置および回路基板組立体
US8415684B2 (en) 2010-11-12 2013-04-09 Tsmc Solid State Lighting Ltd. LED device with improved thermal performance
US9013017B2 (en) 2012-10-15 2015-04-21 Stmicroelectronics Pte Ltd Method for making image sensors using wafer-level processing and associated devices
US9059058B2 (en) 2012-10-22 2015-06-16 Stmicroelectronics Pte Ltd Image sensor device with IR filter and related methods
TW201417195A (zh) * 2012-10-23 2014-05-01 Wecon Automation Corp 圓形式晶粒置放方法
DE102013217892A1 (de) * 2012-12-20 2014-06-26 Continental Teves Ag & Co. Ohg Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung
US9209046B2 (en) * 2013-10-02 2015-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
DK3124947T3 (en) * 2015-07-31 2019-04-01 Kistler Holding Ag PRESSURE SENSOR
JP2018056228A (ja) * 2016-09-27 2018-04-05 ルネサスエレクトロニクス株式会社 半導体装置、システムインパッケージ、及び車載用システムインパッケージ
US11721643B2 (en) 2021-06-17 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19821395C2 (de) * 1998-05-13 2000-06-29 Heraeus Gmbh W C Verwendung eines Feinstdrahtes aus einer nickelhaltigen Gold-Legierung
US6114005A (en) * 1993-09-14 2000-09-05 Hitachi, Ltd. Laminate and multilayer printed circuit board
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US20010027922A1 (en) * 2000-03-10 2001-10-11 Szuchain Chen Copper foil composite including a release layer
DE10324615A1 (de) * 2003-05-28 2004-09-02 Infineon Technologies Ag Elektronisches Bauteil und Verfahren, sowie Vorrichtung zur Herstellung des elektronischen Bauteils
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
EP0835600B1 (de) * 1996-03-28 2005-01-05 Intel Corporation In der mitte bestückte lötballgitter-packung
US20060091561A1 (en) * 2002-05-29 2006-05-04 Jochen Dangelmaier Electronic component comprising external surface contacts and a method for producing the same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4800487A (en) * 1983-09-20 1989-01-24 Mensch Jr William D Topography of integrated circuit including a microprocessor
US5586307A (en) * 1993-06-30 1996-12-17 Intel Corporation Method and apparatus supplying synchronous clock signals to circuit components
US5632631A (en) * 1994-06-07 1997-05-27 Tessera, Inc. Microelectronic contacts with asperities and methods of making same
JP2843315B1 (ja) * 1997-07-11 1999-01-06 株式会社日立製作所 半導体装置およびその製造方法
US6174377B1 (en) * 1997-03-03 2001-01-16 Genus, Inc. Processing chamber for atomic layer deposition processes
US5926371A (en) * 1997-04-25 1999-07-20 Advanced Micro Devices, Inc. Heat transfer apparatus which accommodates elevational disparity across an upper surface of a surface-mounted semiconductor device
US6000603A (en) * 1997-05-23 1999-12-14 3M Innovative Properties Company Patterned array of metal balls and methods of making
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
US6002165A (en) * 1998-02-23 1999-12-14 Micron Technology, Inc. Multilayered lead frame for semiconductor packages
SG111958A1 (en) * 1998-03-18 2005-06-29 Hitachi Cable Semiconductor device
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6399178B1 (en) * 1998-07-20 2002-06-04 Amerasia International Technology, Inc. Rigid adhesive underfill preform, as for a flip-chip device
US6399426B1 (en) * 1998-07-21 2002-06-04 Miguel Albert Capote Semiconductor flip-chip package and method for the fabrication thereof
JP2974022B1 (ja) * 1998-10-01 1999-11-08 ヤマハ株式会社 半導体装置のボンディングパッド構造
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6376769B1 (en) * 1999-05-18 2002-04-23 Amerasia International Technology, Inc. High-density electronic package, and method for making same
JP2001185585A (ja) * 1999-12-24 2001-07-06 Hitachi Ltd 半導体装置およびその製造方法
US6406991B2 (en) * 1999-12-27 2002-06-18 Hoya Corporation Method of manufacturing a contact element and a multi-layered wiring substrate, and wafer batch contact board
US6975030B1 (en) * 2000-01-10 2005-12-13 Micron Technology, Inc. Silicon carbide contact for semiconductor components
US6518089B2 (en) * 2001-02-02 2003-02-11 Texas Instruments Incorporated Flip chip semiconductor device in a molded chip scale package (CSP) and method of assembly
US6737750B1 (en) * 2001-12-07 2004-05-18 Amkor Technology, Inc. Structures for improving heat dissipation in stacked semiconductor packages
DE10213296B9 (de) * 2002-03-25 2007-04-19 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens
DE10215654A1 (de) * 2002-04-09 2003-11-06 Infineon Technologies Ag Elektronisches Bauteil mit mindestens einem Halbleiterchip und Flip-Chip-Kontakten sowie Verfahren zu seiner Herstellung
US6885102B2 (en) * 2002-08-26 2005-04-26 Intel Corporation Electronic assembly having a more dense arrangement of contacts that allows for routing of traces to the contacts
JP4437014B2 (ja) * 2003-04-25 2010-03-24 パナソニック株式会社 電子回路装置
DE602005009344D1 (de) * 2004-03-31 2008-10-09 Applied Materials Inc Verfahren und vorrichtung zur übertragung von leitenden teilen bei der herstellung von halbleiterbauelementen
US20050224967A1 (en) * 2004-04-01 2005-10-13 Brandenburg Scott D Microelectronic assembly with underchip optical window, and method for forming same
JP4502690B2 (ja) * 2004-04-13 2010-07-14 富士通株式会社 実装基板
JP2006134912A (ja) * 2004-11-02 2006-05-25 Matsushita Electric Ind Co Ltd 半導体モジュールおよびその製造方法、ならびにフィルムインターポーザ
US7427809B2 (en) * 2004-12-16 2008-09-23 Salmon Technologies, Llc Repairable three-dimensional semiconductor subsystem
US7656042B2 (en) * 2006-03-29 2010-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stratified underfill in an IC package

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114005A (en) * 1993-09-14 2000-09-05 Hitachi, Ltd. Laminate and multilayer printed circuit board
EP0835600B1 (de) * 1996-03-28 2005-01-05 Intel Corporation In der mitte bestückte lötballgitter-packung
DE19821395C2 (de) * 1998-05-13 2000-06-29 Heraeus Gmbh W C Verwendung eines Feinstdrahtes aus einer nickelhaltigen Gold-Legierung
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US20010027922A1 (en) * 2000-03-10 2001-10-11 Szuchain Chen Copper foil composite including a release layer
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US20060091561A1 (en) * 2002-05-29 2006-05-04 Jochen Dangelmaier Electronic component comprising external surface contacts and a method for producing the same
DE10324615A1 (de) * 2003-05-28 2004-09-02 Infineon Technologies Ag Elektronisches Bauteil und Verfahren, sowie Vorrichtung zur Herstellung des elektronischen Bauteils

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Santa Clara: Intel's Packaging Databook. Chapter 5: Physical Constants of IC Package Materials. CA, 2000. S. 5-1 - 5-4. - Firmenschrift. http://www.intel.de/content/www/de/de/processors/packaging-chapter-05-databook.html *

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