[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2012134270A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012134270A
JP2012134270A JP2010284110A JP2010284110A JP2012134270A JP 2012134270 A JP2012134270 A JP 2012134270A JP 2010284110 A JP2010284110 A JP 2010284110A JP 2010284110 A JP2010284110 A JP 2010284110A JP 2012134270 A JP2012134270 A JP 2012134270A
Authority
JP
Japan
Prior art keywords
insulating layer
connection terminal
internal connection
semiconductor device
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010284110A
Other languages
English (en)
Inventor
Shota Miki
翔太 三木
Koji Yamano
孝治 山野
Toshio Kobayashi
敏男 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2010284110A priority Critical patent/JP2012134270A/ja
Priority to US13/331,121 priority patent/US20120153507A1/en
Publication of JP2012134270A publication Critical patent/JP2012134270A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】配線パターンに亀裂や断線が生じ難い半導体装置及びその製造方法を提供すること。
【解決手段】本半導体装置の製造方法は、回路形成面側に電極パッドが形成された半導体チップを、前記電極パッドが支持体の一方の面と接するように、前記支持体の一方の面に配置する第１工程と、前記半導体チップの側面及び背面を覆うように、前記支持体の一方の面に第１絶縁層を形成する第２工程と、前記支持体を除去し、前記電極パッド上に内部接続端子を形成する第３工程と、前記半導体チップの前記回路形成面上及び前記第１絶縁層上に、前記内部接続端子を覆うように第２絶縁層を形成する第４工程と、前記内部接続端子の端部を前記第２絶縁層の上面に露出させる第５工程と、前記第２絶縁層の上面に、前記内部接続端子の端部と電気的に接続する配線パターンを形成する第６工程と、を有する。
【選択図】図１４

Description

本発明は、半導体チップを内蔵した半導体装置及びその製造方法に関する。
近年、半導体応用製品はデジタルカメラや携帯電話などの各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。それに伴い、それらの機器に搭載される半導体装置にも小型化、高密度化が要求され、半導体チップを内蔵した半導体装置（例えば、図１参照）が提案されている。
以下、図面を参照しながら、従来から提案されている半導体装置及びその製造方法について説明する。図１は、従来の半導体装置を例示する断面図である。図１を参照するに、従来の半導体装置１００は、半導体チップ１０１と、内部接続端子１０２と、第１絶縁層１０３と、第２絶縁層１０４と、配線パターン１０５と、ソルダーレジスト１０６と、外部接続端子１０７とを有する。
半導体チップ１０１は、薄板化された半導体基板１０９と、半導体集積回路１１１と、複数の電極パッド１１２と、保護膜１１３とを有する。半導体基板１０９は、例えば、薄板化されたＳｉウエハが個片化されたものである。
半導体集積回路１１１は、半導体基板１０９の表面側に設けられている。半導体集積回路１１１は、拡散層、絶縁層、ビア、及び配線等（図示せず）から構成されている。複数の電極パッド１１２は、半導体集積回路１１１上に設けられている。複数の電極パッド１１２は、半導体集積回路１１１に設けられた配線（図示せず）と電気的に接続されている。保護膜１１３は、半導体集積回路１１１上に設けられている。保護膜１１３は、半導体集積回路１１１を保護するための膜である。
内部接続端子１０２は、電極パッド１１２上に設けられている。内部接続端子１０２の上面は、第１絶縁層１０３から露出しており、配線パターン１０５と電気的に接続されている。第１絶縁層１０３は、内部接続端子１０２が設けられた側の半導体チップ１０１を覆うように設けられている。第１絶縁層１０３としては、例えば、粘着性を有するシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film）等）を用いることができる。
第２絶縁層１０４は、半導体チップ１０１の側面及び背面、並びに第１絶縁層１０３の側面を覆うように設けられている。第２絶縁層１０４としては、例えば、モールド樹脂等を用いることができる。なお、第１絶縁層１０３と第２絶縁層１０４との界面には、数μｍ程度の段差が生じている（図１の破線Ａの第１絶縁層１０３と第２絶縁層１０４とが配線パターン１０５と接している部分）。
配線パターン１０５は、第１絶縁層１０３上及び第２絶縁層１０４上に設けられている。配線パターン１０５は、内部接続端子１０２と電気的に接続されており、更に、内部接続端子１０２を介して、電極パッド１１２と電気的に接続されている。ソルダーレジスト１０６は、配線パターン１０５を覆うように第１絶縁層１０３上及び第２絶縁層１０４上に設けられている。ソルダーレジスト１０６は、開口部１０６ｘを有し、開口部１０６ｘ内には配線パターン１０５の一部が露出している。
外部接続端子１０７は、開口部１０６ｘ内に露出する配線パターン１０５上に設けられている。外部接続端子１０７は、配線パターン１０５と電気的に接続されている。
図２〜図４は、従来の半導体装置の製造工程を例示する図である。図２〜図４において、図１に示す従来の半導体装置１００と同一構成部分には同一符号を付し、その説明は省略する場合がある。
まず、図２に示す工程では、周知の方法により、半導体基板１０９の表面側に半導体集積回路１１１、複数の電極パッド１１２、及び保護膜１１３を有する半導体チップ１０１を形成する。そして、電極パッド１１２上に内部接続端子１０２を形成し、更に、内部接続端子１０２及び保護膜１１３を覆うように、樹脂から構成される第１絶縁層１０３を形成し、内部接続端子１０２の上面を第１絶縁層１０３から露出させる。第１絶縁層１０３としては、例えば、粘着性を有するシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film）等）を用いることができる。
次に、図３に示す工程では、支持体２００を準備し、第１絶縁層１０３が支持体２００の一方の面と接するように、図２に示す構造体を支持体２００の一方の面に載置する。
次に、図４に示す工程では、図２に示す構造体を覆うように、支持体２００の一方の面にモールド樹脂等を塗布し、その後、加熱して硬化させ、第２絶縁層１０４を形成する。
その後、支持体２００を除去して、内部接続端子１０２が露出している側に配線パターン１０５、ソルダーレジスト１０６、及び外部接続端子１０７を形成することにより、図１に示す半導体装置１００が製造される。
特開２０１０−１０９１８１号公報 特開２００４−３２７７２４号公報 特開２００８−３１１５９２号公報
ところで、図１の破線Ａで示す第１絶縁層１０３と第２絶縁層１０４との界面の段差は、第１絶縁層１０３と第２絶縁層１０４との熱収縮率の違いに起因して生じる。すなわち、第１絶縁層１０３と第２絶縁層１０４には互いに異なる材料を用いているため、図４に示す工程で第１絶縁層１０３及び第２絶縁層１０４が加熱され、その後常温に戻ったときに、両者の熱収縮率の違いに起因して、第１絶縁層１０３と第２絶縁層１０４との界面に段差が生じる。
第１絶縁層１０３と第２絶縁層１０４との界面に段差が生じると、第１絶縁層１０３の上面から第２絶縁層１０４の上面に延在する配線パターン１０５に亀裂や断線が生じる問題があった。なお、半導体装置１００の製造当初には配線パターン１０５に断線が生じていなくても、わずかな亀裂が生じていると、半導体装置１００の使用環境温度の変化等に起因する熱的ストレスにより、事後的に配線パターン１０５に断線が生じる場合もある。
本発明は、上記の点に鑑みてなされたものであり、配線パターンに亀裂や断線が生じ難い半導体装置及びその製造方法を提供することを課題とする。
本半導体装置は、回路形成面上に電極パッドが形成された半導体チップと、前記電極パッド上に形成された内部接続端子と、前記半導体チップの側面及び背面を覆うように形成された第１絶縁層と、前記半導体チップの前記回路形成面上及び前記第１絶縁層上に、前記内部接続端子の端部を露出し他部を覆うように形成された第２絶縁層と、前記第２絶縁層の上面に形成された、前記内部接続端子の端部と電気的に接続する配線パターンと、を有することを要件とする。
本半導体装置の製造方法は、回路形成面側に電極パッドが形成された半導体チップを、前記電極パッドが支持体の一方の面と接するように、前記支持体の一方の面に配置する第１工程と、前記半導体チップの側面及び背面を覆うように、前記支持体の一方の面に第１絶縁層を形成する第２工程と、前記支持体を除去し、前記電極パッド上に内部接続端子を形成する第３工程と、前記半導体チップの前記回路形成面上及び前記第１絶縁層上に、前記内部接続端子を覆うように第２絶縁層を形成する第４工程と、前記内部接続端子の端部を前記第２絶縁層の上面に露出させる第５工程と、前記第２絶縁層の上面に、前記内部接続端子の端部と電気的に接続する配線パターンを形成する第６工程と、を有することを要件とする。
開示の技術によれば、配線パターンに亀裂や断線が生じ難い半導体装置及びその製造方法を提供できる。
従来の半導体装置を例示する断面図である。 従来の半導体装置の製造工程を例示する図（その１）である。 従来の半導体装置の製造工程を例示する図（その２）である。 従来の半導体装置の製造工程を例示する図（その３）である。 本実施の形態に係る半導体装置を例示する断面図である。 本実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その９）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その１０）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その１１）である。
以下、図面を参照して、本発明を実施するための形態の説明を行う。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
図５は、本実施の形態に係る半導体装置を例示する断面図である。図５を参照するに、半導体装置１０は、半導体チップ１１と、内部接続端子１２と、第１絶縁層１３と、第２絶縁層１４と、配線パターン１５と、ソルダーレジスト１６と、外部接続端子１７とを有する。半導体装置１０は、例えば、矩形状であり、その寸法は、例えば、幅７〜１５ｍｍ×奥行き７〜１５ｍｍ×厚さ０．６ｍｍ程度とすることができる。
半導体チップ１１は、半導体基板２１と、半導体集積回路２２と、複数の電極パッド２３と、保護膜２４とを有する。半導体チップ１１は、例えば、矩形状であり、その寸法は、例えば、幅５〜１０ｍｍ×奥行き５〜１０ｍｍ×厚さ０．４〜０．５ｍｍ程度とすることができる。
半導体基板２１は、半導体集積回路２２を形成するための基板である。半導体基板２１は薄板化されており、その厚さＴ１（半導体集積回路２２の厚さも含む）は、例えば、３００〜４００μｍ程度とすることができる。半導体基板２１は、例えば、薄板化されたＳｉウエハが個片化されたものである。
半導体集積回路２２は、半導体基板２１の上面側に設けられている。半導体集積回路２２は、半導体基板２１に形成された拡散層（図示せず）、半導体基板２１上に積層された絶縁層（図示せず）、及び積層された絶縁層に設けられたビア（図示せず）及び配線等（図示せず）から構成されている。以降、半導体チップ１１の半導体集積回路２２が形成されている側の面を回路形成面と称する場合がある。又、半導体チップ１１において、回路形成面と反対側に位置する回路形成面と略平行な面を背面と称する場合がある。又、半導体チップ１１において、回路形成面及び背面と略垂直な面を側面と称する場合がある。
電極パッド２３は、半導体集積回路２２上に複数設けられている。電極パッド２３は、半導体集積回路２２に設けられた配線（図示せず）と電気的に接続されている。電極パッド２３の材料としては、例えば、Ａｌ等を用いることができる。電極パッド２３の材料として、Ｃｕ層の上にＡｌ層を形成したもの、Ｃｕ層の上にＳｉ層を形成し、その上に更にＡｌ層を形成したもの等を用いても構わない。電極パッド２３のピッチは、例えば、６０〜１００μｍ程度とすることができる。
保護膜２４は、半導体基板２１の上面及び半導体集積回路２２上に設けられている。保護膜２４は、半導体集積回路２２を保護するための膜であり、パッシベーション膜と呼ばれる場合もある。保護膜２４としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
内部接続端子１２は、半導体チップ１１の電極パッド２３上に設けられている。内部接続端子１２は、半導体チップ１１の半導体集積回路２２と配線パターン１５とを電気的に接続するためのものである。内部接続端子１２の高さは、例えば、２０〜６０μｍ程度とすることができる。内部接続端子１２としては、例えば、Ａｕバンプ、Ｃｕバンプ、Ａｕめっき膜、無電解めっき法により形成されたＮｉ膜とそれを覆うＡｕ膜から構成される金属膜等を用いることができる。
第１絶縁層１３は、半導体チップ１１の側面及び背面を覆うように設けられている。第１絶縁層１３は、第２絶縁層１４を形成する際の基体の一部となる部分である。第１絶縁層１３の一方の面１３ａは、電極パッド２３の上面（内部接続端子１２と接する面）及び保護膜２４の上面（第２絶縁層１４と接する面）と略面一とされている。第１絶縁層１３の厚さＴ２は、例えば４００〜５００μｍ程度とすることができる。
第１絶縁層１３の材料としては、例えば、粘着性を有するＢ−ステージ状態（半硬化状態）のシート状の絶縁樹脂（例えば、ＮＣＦ（Non Conductive Film））、ペースト状の絶縁樹脂（例えば、ＮＣＰ（Non Conductive Paste））、粘着性を有するシート状の異方性導電樹脂（例えば、ＡＣＦ（Anisotropic Conductive Film））、ペースト状の異方性導電樹脂（例えば、ＡＣＰ（Anisotropic Conductive Paste））、ビルドアップ樹脂（フィラー入りのエポキシ樹脂又はフィラーなしのエポキシ樹脂）、液晶ポリマー（liquid crystal polymer）、モールド樹脂等を挙げることができる。ＡＣＰ及びＡＣＦは、エポキシ系樹脂をベースとする絶縁樹脂にＮｉ／Ａｕに被膜された小径球状の樹脂が分散されたものであり、鉛直方向に対しては導電性を有し、水平方向には絶縁性を有する樹脂である。
第２絶縁層１４は、内部接続端子１２を覆うように、第１絶縁層１３の一方の面１３ａ、電極パッド２３の上面（内部接続端子１２と接する面）、及び保護膜２４の上面（第２絶縁層１４と接する面）上に設けられている。但し、内部接続端子１２の端部は、第２絶縁層１４の上面から露出している。第２絶縁層１４の上面は、内部接続端子１２の端部（平坦な面）と略面一とされている。第２絶縁層１４は、半導体チップ１１の回路形成面を封止保護すると共に、配線パターン１５を形成する際の基体となる部分である。第２絶縁層１４の厚さＴ３は、内部接続端子１２の高さと同等であり、例えば、２０〜６０μｍ程度とすることができる。
第２絶縁層１４の材料としては、前述の第１絶縁層１３の材料として例示したものと同様の材料を用いることができる。但し、第１絶縁層１３と第２絶縁層１４とは同一材料を用いることが好ましい。第１絶縁層１３と第２絶縁層１４との物性（熱膨張率等）が同一となるため、第１絶縁層１３や第２絶縁層１４に生じる熱応力を低減することが可能となり、第１絶縁層１３と第２絶縁層１４との界面の剥離や、半導体装置１０全体の反りを防止できるからである。
配線パターン１５は、第２絶縁層１４の上面に設けられ、内部接続端子１２の端部と電気的に接続されている。つまり、配線パターン１５は、内部接続端子１２を介して、半導体集積回路２２と電気的に接続されている。配線パターン１５の厚さは、例えば、５〜２０μｍ程度とすることができる。配線パターン１５の材料としては、例えば、Ｃｕ等を用いることができる。配線パターン１５を、例えば、Ｔｉ層とＣｕ層との積層構造や、Ｃｒ層とＣｕ層との積層構造等としても構わない。配線パターン１５は、いわゆる再配線と呼ばれる場合があり、電極パッド２３の位置と、外部接続端子１７の位置とを異ならせるため（ファンアウト及び任意の位置へ端子配置をするため、所謂ピッチ変換のため）に設けられている。
ソルダーレジスト１６は、配線パターン１５を覆うように第２絶縁層１４の上面に設けられている。ソルダーレジスト１６は、開口部１６ｘを有し、開口部１６ｘ内には配線パターン１５の一部が露出している。ソルダーレジスト１６の材料としては、例えば、エポキシ系樹脂等を用いることができる。
外部接続端子１７は、開口部１６ｘ内に露出する配線パターン１５上に設けられている。本実施の形態では、半導体装置１０はファンアウト構造を有するため、外部接続端子１７は、第１絶縁層１３と平面視で重複する部分にも形成されている。半導体装置１０の回路形成面の外側に形成される第１絶縁層１３の面積を増やすことにより、より多くの外部接続端子１７を形成できる。
外部接続端子１７は、マザーボード等の実装基板（図示せず）に設けられたパッドと電気的に接続される端子である。外部接続端子１７としては、例えば、はんだバンプ等を用いることができる。外部接続端子１７がはんだバンプである場合の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。又、樹脂（例えばジビニルベンゼン等）をコアとするはんだボール（Ｓｎ−３．５Ａｇ）等を用いても構わない。
図６〜図１６は、本実施の形態に係る半導体装置の製造工程を例示する図である。まず、図６に示す工程では、複数の半導体チップ１１が形成されたＳｉウエハを準備する。そして、必要に応じて半導体チップ１１を構成する半導体基板２１の背面側を研削して薄型化し、更に、個片化して複数の半導体チップ１１を作製する。半導体基板２１の厚さＴ１（半導体集積回路２２の厚さも含む）は、例えば、３００〜４００μｍ程度とすることができる。
次に、図７に示す工程では、支持体４０を準備する。そして、電極パッド２３及び保護膜２４が支持体４０の一方の面４０ａと接するように、複数の半導体チップ１１を支持体４０の一方の面４０ａに所定の間隔で配置する。支持体４０の一方の面４０ａは、例えば粘着性を有しており、配置された半導体チップ１１は固定される。支持体４０の一方の面４０ａが粘着性を有していない場合には、例えば接着用テープ等により半導体チップ１１を固定する。支持体４０としては、例えばＰＥＴフィルム、ポリイミドフィルム、金属板、ガラス板等を用いることができる。なお、支持体４０の平面形状は、矩形状や円形状等の任意の形状として構わない。
次に、図８に示す工程では、複数の半導体チップ１１の側面及び背面を覆うように、支持体４０の一方の面４０ａに第１絶縁層１３を形成する。第１絶縁層１３の厚さＴ２は、例えば４００〜５００μｍ程度とすることができる。第１絶縁層１３の材料は前述の通りである。第１絶縁層１３は、例えば、支持体４０の一方の面４０ａに粘着性を有するＢ−ステージ状態（半硬化状態）のシート状の絶縁樹脂（例えば、ＮＣＦ等）をラミネートし、ラミネートしたシート状の絶縁樹脂をプレス（押圧）し、その後、所定の温度で熱処理して硬化させることにより形成できる。又、支持体４０の一方の面４０ａにペースト状の絶縁樹脂（例えば、ＮＣＰ等）を塗布し、塗布したペースト状の絶縁樹脂を所定の温度で熱処理して硬化させることにより形成してもよい。
なお、図８に示す工程において、第１絶縁層１３は、支持体４０の一方の面４０ａに配置された半導体チップ１１の少なくとも側面を覆うように形成すればよく、必ずしも半導体チップ１１の背面を覆うように形成する必要はない。半導体チップ１１の背面を露出させることにより、半導体チップ１１の放熱性を向上できる。
次に、図９に示す工程では、図８に示す支持体４０を除去する。支持体４０は、例えば、機械的に剥離することにより除去できる。又、支持体４０が金属板である場合には、エッチングにより除去しても構わない。支持体４０を除去した後、第１絶縁層１３の表面改質（濡れ性の向上）及び電極パッド２３の表面清浄化のため、プラズマクリーニング処理を行う。プラズマクリーニング処理としては、例えば、Ｏ２プラズマアッシング等を用いることができる。Ｏ２プラズマアッシングは、真空雰囲気中において、対象物を酸素ガスがプラズマ励起された酸素ラジカル及び酸素イオンにより酸化させ、ＣＯやＣＯ２等の気体状反応生成物として除去するものである。
供給される酸素ガスには必要に応じて種々の不活性ガスを添加しても構わない。不活性ガスとしては、例えば、アルゴン系ガス、水素系ガス、窒素系ガス、ＣＦ４やＣ２Ｆ６等のＣＦ系ガス等を用いることができる。プラズマクリーニング処理により、第１絶縁層１３の上面は粗化され、微小な凹凸が形成される。第１絶縁層１３の上面を粗化することにより、後述する図１１に示す工程において、第１絶縁層１３の上面と、第２絶縁層１４の下面との密着性を向上することができる。なお、図９は、図８等とは、上下が反転した状態で図示されている。
次に、図１０に示す工程では、各半導体チップ１１に設けられた電極パッド２３上に、それぞれ内部接続端子１２を形成する。内部接続端子１２としては、例えば、Ａｕバンプ、Ｃｕバンプ、Ａｕめっき膜、無電解めっき法やＡｌジンケート法により形成されたＮｉ膜とＮｉ膜上に積層されるＡｕ膜から構成される金属膜等を用いることができる。Ａｕバンプ或いはＣｕバンプは、例えば、ワイヤボンディング装置を用いて、ボンディングワイヤにより形成することができる。又、めっき法により形成することもできる。なお、図１０に示す工程で形成された各内部接続端子１２には、高さばらつきが存在している。
次に、図１１に示す工程では、半導体チップ１１上（電極パッド２３の一部及び保護膜２４上）及び第１絶縁層１３の一方の面１３ａに、内部接続端子１２を覆うように第２絶縁層１４を形成する。第２絶縁層１４の材料は前述の通りである。但し、前述の理由により、第１絶縁層１３と第２絶縁層１４とは同一材料を用いることが好ましい。第２絶縁層１４は、第１絶縁層１３と同様の方法により形成できる。
なお、前述の図９に示す工程により、第１絶縁層１３の上面は粗化され微小な凹凸が形成されている。そのため、第２絶縁層１４は、第１絶縁層１３の上面に形成された微小な凹凸に食い込んだ状態となり、所謂アンカー効果が発生して、第１絶縁層１３と第２絶縁層１４との密着性を向上できる。
次に、図１２に示す工程では、図１１に示す構造体を加熱した状態で、第２絶縁層１４を第２絶縁層１４の上面側から押圧する（図１２の矢印方向に押圧する）。これにより、第２絶縁層１４の上面及び内部接続端子１２の端部は平坦な面となり、内部接続端子１２の端部は第２絶縁層１４の上面から露出する。このように、この工程では、第２絶縁層１４の上面及び内部接続端子１２の端部の平坦化処理を一括で同時に行うことができる。ただし、この状態では、第２絶縁層１４の上面から露出している内部接続端子１２の端部には、第２絶縁層１４を構成する材料の一部が付着している。続いて、第２絶縁層１４を押圧時よりも高い温度で（第２絶縁層１４の硬化温度で）加熱することにより、第２絶縁層１４は硬化する。押圧後の内部接続端子１２の高さ（≒第２絶縁層１４の厚さ）Ｔ３は、例えば２０〜６０μｍ程度とすることができる。
次に、図１３に示す工程では、第２絶縁層１４の上面にアッシング処理を施すことにより、内部接続端子１２の端部に付着している第２絶縁層１４を構成する材料を除去して内部接続端子１２の端部を第２絶縁層１４から完全に露出させると共に第２絶縁層１４の上面を粗化する。これにより、第２絶縁層１４の上面及び内部接続端子１２の端部（平坦な面）は、略面一になる。アッシング処理としては、例えば、図９の工程と同様にＯ２プラズマアッシング等を用いることができる。
アッシング処理を施された面は、粗化され微小な凹凸が形成される。図１３に示す工程により、第２絶縁層１４の上面を粗化することにより、第２絶縁層１４の上面と、後述する図１４に示す工程において形成される配線パターン１５との密着性を向上できる。又、第２絶縁層１４の上面と、後述する図１５に示す工程で形成されるソルダーレジスト１６との密着性を向上できる。
次に、図１４に示す工程では、第２絶縁層１４の上面に、内部接続端子１２の端部と電気的に接続する配線パターン１５を形成する。配線パターン１５は、内部接続端子１２を介して、半導体集積回路２２と電気的に接続される。配線パターン１５の厚さは、例えば、５〜２０μｍ程度とすることができる。配線パターン１５の材料としては、例えば、Ｃｕ等を用いることができる。配線パターン１５は、セミアディティブ法やサブトラクティブ法等の各種の配線形成方法を用いて形成することができるが、一例としてセミアディティブ法を用いて配線パターン１５を形成する方法を以下に示す。
まず、スパッタ法等により、第２絶縁層１４の上面に、例えば、Ｔｉ層とＣｕ層がこの順番で積層されたシード層（図示せず）を形成する。更に、シード層上にレジスト層（図示せず）を形成し、形成したレジスト層（図示せず）を露光及び現像することで配線パターン１５に対応する開口部を形成する。そして、シード層を給電層に利用した電解めっき法により、レジスト層の開口部に、例えば、Ｃｕ層（図示せず）を形成する。続いて、レジスト層を除去した後に、Ｃｕ層をマスクにして、Ｃｕ層に覆われていない部分のシード層をエッチングにより除去する。これにより、第２絶縁層１４の上面に、Ｔｉ層とＣｕ層が積層された配線パターン１５が形成される。
なお、前述の図１３に示す工程により、第２絶縁層１４の上面は粗化され微小な凹凸が形成されている。そのため、配線パターン１５は、第２絶縁層１４の上面に形成された微小な凹凸に食い込んだ状態となり、所謂アンカー効果が発生して、第２絶縁層１４と配線パターン１５との密着性を向上できる。
次に、図１５に示す工程では、配線パターン１５と第２絶縁層１４とを覆うように、レジストを塗布し、次いで、フォトリソグラフィ法によりレジストを露光及び現像し、開口部１６ｘを有するソルダーレジスト１６を形成する。ソルダーレジスト１６の材料としては、例えば、感光性のエポキシ系樹脂等を用いることができる。
次に、図１６に示す工程では、開口部１６ｘ内に露出する配線パターン１５上に外部接続端子１７を形成する。外部接続端子１７としては、例えば、はんだバンプ等を用いることができる。外部接続端子１７がはんだバンプである場合の材料としては、例えば、Ｐｂを含む合金、ＳｎとＣｕの合金、ＳｎとＡｇの合金、ＳｎとＡｇとＣｕの合金等を用いることができる。又、樹脂（例えばジビニルベンゼン等）をコアとするはんだボール（Ｓｎ−３．５Ａｇ）等を用いても構わない。
次に、図１６に示す構造体を所定の位置で切断して個片化することで、複数の半導体装置１０（図５参照）が製造される。図１６に示す構造体の切断は、例えば、ダイシングブレードを用いたダイシング等によって行うことができる。
以上のように、本実施の形態では、内部接続端子１２、保護膜２４、及び第１絶縁層１３の一方の面１３ａを覆うように第２絶縁層１４を形成し、第２絶縁層１４の上面に配線パターン１５を形成する。すなわち、配線パターン１５は平坦な第２絶縁層１４の上面のみに形成され、従来の半導体装置のように２つの絶縁層の界面の段差部分に形成されることはない。その結果、配線パターン１５に亀裂や断線が生じることを防止できる。なお、半導体装置１０の製造当初から配線パターン１５に亀裂が生じていないため、半導体装置１０の使用環境温度の変化等に起因する熱的ストレスが繰り返し加えられた場合にも、断線が生じる虞を低減できる。
又、本実施の形態では、第１絶縁層１３の一方の面１３ａの面積を広く設計することにより、ファンアウト構造を有する多数の外部接続端子を容易に配置できる。
以上、好ましい実施の形態について詳説したが、上述した実施の形態に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
例えば、図１５や図１６に示す工程において、第１絶縁層１３の裏側を研磨し、半導体チップ１１の背面を露出させてもよい。これにより、半導体チップ１１の放熱性を向上できる。更に、半導体チップ１１の背面に、ヒートスプレッダ等の放熱部品を接合してもよい。これにより、半導体チップ１１の放熱性を一層向上できる。又、第１絶縁層１３の裏側を研磨する際に、半導体チップ１１の背面側も研磨し、半導体チップ１１を薄型化してもよい。
１０ 半導体装置
１１ 半導体チップ
１２ 内部接続端子
１３ 第１絶縁層
１３ａ 第１絶縁層１３の一方の面
１４ 第２絶縁層
１５ 配線パターン
１６ ソルダーレジスト
１６ｘ 開口部
１７ 外部接続端子
２１ 半導体基板
２２ 半導体集積回路
２３ 電極パッド
２４ 保護膜
４０ 支持体
４０ａ 支持体４０の一方の面
Ｔ１、Ｔ２、Ｔ３ 厚さ

Claims (8)

  1. 回路形成面側に電極パッドが形成された半導体チップを、前記電極パッドが支持体の一方の面と接するように、前記支持体の一方の面に配置する第１工程と、
    前記半導体チップの側面及び背面を覆うように、前記支持体の一方の面に第１絶縁層を形成する第２工程と、
    前記支持体を除去し、前記電極パッド上に内部接続端子を形成する第３工程と、
    前記半導体チップの前記回路形成面上及び前記第１絶縁層上に、前記内部接続端子を覆うように第２絶縁層を形成する第４工程と、
    前記内部接続端子の端部を前記第２絶縁層の上面に露出させる第５工程と、
    前記第２絶縁層の上面に、前記内部接続端子の端部と電気的に接続する配線パターンを形成する第６工程と、を有する半導体装置の製造方法。
  2. 前記第３工程において、前記支持体を除去後、前記内部接続端子形成前に前記第１絶縁層の上面を粗化する第７工程を有する半導体装置の製造方法。
  3. 前記第５工程と前記第６工程との間に、前記第２絶縁層の上面を粗化する第８工程を有する半導体装置の製造方法。
  4. 前記第５工程では、前記第２絶縁層を前記第２絶縁層の上面側から押圧し、前記第２絶縁層の上面を平坦化すると共に、前記内部接続端子の端部を平坦化して前記第２絶縁層の上面に露出させる請求項１乃至３の何れか一項記載の半導体装置の製造方法。
  5. 前記第１絶縁層と前記第２絶縁層とは同一材料である請求項１乃至４の何れか一項記載の半導体装置の製造方法。
  6. 回路形成面上に電極パッドが形成された半導体チップと、
    前記電極パッド上に形成された内部接続端子と、
    前記半導体チップの側面及び背面を覆うように形成された第１絶縁層と、
    前記半導体チップの前記回路形成面上及び前記第１絶縁層上に、前記内部接続端子の端部を露出し他部を覆うように形成された第２絶縁層と、
    前記第２絶縁層の上面に形成された、前記内部接続端子の端部と電気的に接続する配線パターンと、を有する半導体装置。
  7. 前記配線パターン上に形成された外部接続端子を更に有し、
    前記外部接続端子は、前記第１絶縁層と平面視で重複する部分にも形成されている請求項６記載の半導体装置。
  8. 前記第１絶縁層と前記第２絶縁層とは同一材料である請求項６又は７記載の半導体装置。
JP2010284110A 2010-12-21 2010-12-21 半導体装置及びその製造方法 Pending JP2012134270A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010284110A JP2012134270A (ja) 2010-12-21 2010-12-21 半導体装置及びその製造方法
US13/331,121 US20120153507A1 (en) 2010-12-21 2011-12-20 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010284110A JP2012134270A (ja) 2010-12-21 2010-12-21 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2012134270A true JP2012134270A (ja) 2012-07-12

Family

ID=46233342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010284110A Pending JP2012134270A (ja) 2010-12-21 2010-12-21 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20120153507A1 (ja)
JP (1) JP2012134270A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373762B2 (en) 2014-06-17 2016-06-21 Panasonic Intellectual Property Management Co., Ltd. Electronic part package

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8922005B2 (en) * 2012-04-11 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package on package devices with reversed stud bump through via interconnections
US20140151095A1 (en) * 2012-12-05 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method for manufacturing the same
US20150001736A1 (en) * 2013-06-29 2015-01-01 Hualiang Shi Die connections using different underfill types for different regions
CN105428327B (zh) * 2014-08-28 2018-03-23 联华电子股份有限公司 扇出型晶片级封装结构

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2843315B1 (ja) * 1997-07-11 1999-01-06 株式会社日立製作所 半導体装置およびその製造方法
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6423570B1 (en) * 2000-10-18 2002-07-23 Intel Corporation Method to protect an encapsulated die package during back grinding with a solder metallization layer and devices formed thereby
US6696910B2 (en) * 2001-07-12 2004-02-24 Custom One Design, Inc. Planar inductors and method of manufacturing thereof
JP3617647B2 (ja) * 2002-11-08 2005-02-09 沖電気工業株式会社 半導体装置及びその製造方法
JP2004193497A (ja) * 2002-12-13 2004-07-08 Nec Electronics Corp チップサイズパッケージおよびその製造方法
JP3844467B2 (ja) * 2003-01-08 2006-11-15 沖電気工業株式会社 半導体装置及びその製造方法
TWI253155B (en) * 2003-05-28 2006-04-11 Siliconware Precision Industries Co Ltd Thermally enhanced semiconductor package and fabrication method thereof
US7489032B2 (en) * 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JP3925503B2 (ja) * 2004-03-15 2007-06-06 カシオ計算機株式会社 半導体装置
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2006120943A (ja) * 2004-10-22 2006-05-11 Shinko Electric Ind Co Ltd チップ内蔵基板及びその製造方法
TWI260060B (en) * 2005-01-21 2006-08-11 Phoenix Prec Technology Corp Chip electrical connection structure and fabrication method thereof
JP2006203079A (ja) * 2005-01-21 2006-08-03 Sharp Corp 半導体装置および半導体装置の製造方法
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
TWI275149B (en) * 2005-05-09 2007-03-01 Phoenix Prec Technology Corp Surface roughing method for embedded semiconductor chip structure
JP4395775B2 (ja) * 2005-10-05 2010-01-13 ソニー株式会社 半導体装置及びその製造方法
JP4105202B2 (ja) * 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
TWI335643B (en) * 2006-11-21 2011-01-01 Unimicron Technology Crop Circuit board structure having embedded semiconductor chip and fabrication method thereof
US8043953B2 (en) * 2007-01-29 2011-10-25 Renesas Electronics Corporation Semiconductor device including an LSI chip and a method for manufacturing the same
JP4121542B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置の製造方法
JP4121543B1 (ja) * 2007-06-18 2008-07-23 新光電気工業株式会社 電子装置
JP4708399B2 (ja) * 2007-06-21 2011-06-22 新光電気工業株式会社 電子装置の製造方法及び電子装置
JP5064157B2 (ja) * 2007-09-18 2012-10-31 新光電気工業株式会社 半導体装置の製造方法
JP5139039B2 (ja) * 2007-11-20 2013-02-06 新光電気工業株式会社 半導体装置及びその製造方法
US7935893B2 (en) * 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
JP5539624B2 (ja) * 2008-04-28 2014-07-02 ラピスセミコンダクタ株式会社 薄膜抵抗素子、及び薄膜抵抗素子の製造方法
JP4431628B1 (ja) * 2008-06-05 2010-03-17 新光電気工業株式会社 半導体装置及びその製造方法
TW200952142A (en) * 2008-06-13 2009-12-16 Phoenix Prec Technology Corp Package substrate having embedded semiconductor chip and fabrication method thereof
JP2010010249A (ja) * 2008-06-25 2010-01-14 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
TWI413223B (zh) * 2008-09-02 2013-10-21 Unimicron Technology Corp 嵌埋有半導體元件之封裝基板及其製法
JP4420965B1 (ja) * 2008-10-30 2010-02-24 新光電気工業株式会社 半導体装置内蔵基板の製造方法
JP5280945B2 (ja) * 2009-06-19 2013-09-04 新光電気工業株式会社 半導体装置及びその製造方法
JP5295928B2 (ja) * 2009-10-23 2013-09-18 新光電気工業株式会社 半導体装置及びその製造方法
JP5355363B2 (ja) * 2009-11-30 2013-11-27 新光電気工業株式会社 半導体装置内蔵基板及びその製造方法
JP5584011B2 (ja) * 2010-05-10 2014-09-03 新光電気工業株式会社 半導体パッケージの製造方法
US8759691B2 (en) * 2010-07-09 2014-06-24 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5606243B2 (ja) * 2010-09-24 2014-10-15 株式会社ジェイデバイス 半導体装置の製造方法
TWI508245B (zh) * 2010-10-06 2015-11-11 矽品精密工業股份有限公司 嵌埋晶片之封裝件及其製法
TWI451549B (zh) * 2010-11-12 2014-09-01 Unimicron Technology Corp 嵌埋半導體元件之封裝結構及其製法
TWI420634B (zh) * 2011-02-24 2013-12-21 Unimicron Technology Corp 封裝結構及其製法
TWI418003B (zh) * 2011-04-28 2013-12-01 Unimicron Technology Corp 嵌埋電子元件之封裝結構及其製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9373762B2 (en) 2014-06-17 2016-06-21 Panasonic Intellectual Property Management Co., Ltd. Electronic part package

Also Published As

Publication number Publication date
US20120153507A1 (en) 2012-06-21

Similar Documents

Publication Publication Date Title
JP5563814B2 (ja) 半導体装置及びその製造方法
JP5647492B2 (ja) 半導体パッケージの製造方法
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
US9949372B2 (en) Printed wiring board and method for manufacturing the same
JP2004349361A (ja) 半導体装置およびその製造方法
TW200832649A (en) Semiconductor device and method of manufacturing the same
WO2020090601A1 (ja) 半導体パッケージ用配線基板及び半導体パッケージ用配線基板の製造方法
JP2008210912A (ja) 半導体装置及びその製造方法
JP2012134270A (ja) 半導体装置及びその製造方法
JP5734624B2 (ja) 半導体パッケージの製造方法
US7964493B2 (en) Method of manufacturing semiconductor device
JP2009129982A (ja) 半導体装置及びその製造方法
US8232639B2 (en) Semiconductor-device mounted board and method of manufacturing the same
JP2010109181A (ja) 半導体装置内蔵基板の製造方法
JP4465891B2 (ja) 半導体装置
JP2008288481A (ja) 半導体装置およびその製造方法
JP5880036B2 (ja) 電子部品内蔵基板及びその製造方法と積層型電子部品内蔵基板
JP4131256B2 (ja) 半導体装置及びその製造方法
JP5175823B2 (ja) 半導体パッケージの製造方法
JP2006173234A (ja) 半導体装置およびその製造方法
JP3618331B2 (ja) 半導体装置及びその製造方法
JP3500378B2 (ja) 半導体装置およびその製造方法
JP5436836B2 (ja) 半導体装置内蔵基板の製造方法
JP2006310532A (ja) 半導体装置およびその製造方法
JP2004063808A (ja) 半導体装置のパッケージ構造とその製造方法