[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP4667708B2 - 半導体メモリ装置及びコンピュータシステム - Google Patents

半導体メモリ装置及びコンピュータシステム Download PDF

Info

Publication number
JP4667708B2
JP4667708B2 JP2002375804A JP2002375804A JP4667708B2 JP 4667708 B2 JP4667708 B2 JP 4667708B2 JP 2002375804 A JP2002375804 A JP 2002375804A JP 2002375804 A JP2002375804 A JP 2002375804A JP 4667708 B2 JP4667708 B2 JP 4667708B2
Authority
JP
Japan
Prior art keywords
command
bank
memory
interval
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002375804A
Other languages
English (en)
Other versions
JP2003223785A (ja
Inventor
靖 永島
ドミニク マクリ ジョセフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of JP2003223785A publication Critical patent/JP2003223785A/ja
Application granted granted Critical
Publication of JP4667708B2 publication Critical patent/JP4667708B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置の使用及び設計方法に関する。
【０００２】
【従来の技術】
周知のように、ＤＲＡＭ装置は主要なメモリ装置のうちの一つであり、密度が高く製造コストが低いことから、現在、大半のメモリアプリケーションに用いられている。ＤＲＡＭ装置は例えばコンピュータシステムのメインメモリ、グラフィックカードのグラフィックメモリ、ネットワークカードのバッファメモリ等として用いられている。
【０００３】
１ＧＨｚ以上で動作する最近のマイクロプロセッサにおいては、さらに、ＤＲＡＭ装置がより高速で動作することが要求される。高速動作を達成するため、特に、ＤＲＡＭ装置内でのコマンドインターバルを短縮するために、本発明者らの知る関連技術のひとつによれば、メモリセルアレイの分割に従ってコモンＩ／Ｏ線をより多くのコモンＩ／Ｏ線に分割している。この関連技術では、各コモンＩ／Ｏ線に関して時定数ＣＲの「Ｒ」成分を減らすことにより高速動作を達成している。
【０００４】
【発明が解決しようとする課題】
しかし、上述の関連技術では、ＤＲＡＭ装置のチップサイズが大きくなる。この関連技術によれば、各コモンＩ／Ｏ線の長さが短くなり「Ｒ」成分は小さくなるが、コモンＩ／Ｏ線の数は増加する。コモンＩ／Ｏ線は、ライトアンプ、リードアンプ、プリチャージ回路などの、各コラム系回路と結合されているため、この関連技術では、コモンＩ／Ｏ線の数が増加すると、より多くのコラム系回路が必要となる。このため、コラム系回路の数も増加し、より大きな物理的空間が必要となる。
【０００５】
さらに、上述の関連技術では、各「メモリアプリケーション」の特性について考慮していない。データの読出し／書込み動作は各メモリアプリケーションにおいて同一ではなく、データシーケンスは様々な方法で処理される。にも拘わらず、上述の関連技術は、アプリケーションに応じた技術ではなく、全てのメモリアプリケーションに共通の技術である。従って、この関連技術は、いくつかのメモリアプリケーションには適していない。
【０００６】
そこで、より高速で、特にチップサイズの小さなＤＲＡＭ装置を提供することが望ましい。
【０００７】
本発明の目的は、少なくともいくつかのメモリアプリケーションに適し、高速動作を達成できるＤＲＡＭ装置を提供することである。
【０００８】
【課題を解決するための手段】
グラフィックカードのグラフィックメモリやネットワークカードのバッファメモリなどのいくつかのメモリアプリケーションにおいて、データは順次メモリ装置に書き込まれ、また、メモリ装置から順次読み出される。この場合、メモリ装置のメモリコントローラは、予め定められた各データ長について、メモリ装置に含まれる異なるメモリバンクを意識的に選択することができ、これにより、データを書き込むべきまたはデータを読み出すべきメモリバンクを容易に予測することができる。
【０００９】
本発明の発明者らは、いくつかのメモリアプリケーションにおけるデータ読出し／書込み動作の特性に注目し、２種類のコマンドインターバルスペックを規定している。本発明の一態様によれば、コマンドインターバルスペックの一方は、同一バンクに対して発せられる先行コマンドと後続コマンドの間の関係として規定され、他方のコマンドインターバルスペックは、異なるバンクに対してそれぞれ発せられる先行コマンドと後続コマンドの間の関係として規定される。前者は第一のコマンドインターバルスペックと呼ばれ、後者は第二のコマンドインターバルスペックと呼ばれる。第一及び第二のコマンドインターバルスペックは互いに異なる。第二のコマンドインターバルスペックにおいては、先行コマンドと後続コマンドとは対象となるバンクが異なるため、先行コマンドの後のコラム回路プリチャージ（たとえば、コモンＩ／Ｏ線のプリチャージ）中に、後続コマンドを実行することができる。従って、コラム回路プリチャージを伴うコマンド等いくつかのコマンドによれば、第二のコマンドインターバルスペックで規定されるタイムインターバルは、第一のコマンドインターバルスペックで規定されるタイムインターバルよりも短くなり得る。
【００１０】
本発明の一態様によれば、さらに、対をなすバンクをバンクペアとして規定し、さらに、第一及び第二のコマンドインターバルスペックをバンクペアに適用している。すなわち、バンクペアの場合には、第一のコマンドインターバルスペックは、同一のバンクペアに対して発せられる先行コマンドと後続コマンドの間の関係として規定され、第二のコマンドインターバルスペックは、異なるバンクペアに対してそれぞれ発せられる先行コマンドと後続コマンドの間の関係として規定される。
【００１１】
さらに、メモリコントローラがいくつかのアプリケーションによるデータ割当を容易に制御できるため、メモリコントローラは、第一のコマンドインターバルが使用される確率を容易に低くできる。これにより、同一バンクペアに属するバンクがそれぞれのコラム系回路を共有することが可能となり、第二のコマンドインターバルスペックを使用する確率がより高くなるため、メモリ速度が速くなる。このように、本発明の一態様は、コラム系回路を共有するためにチップサイズが小さく、且つ、いくつかのメモリアプリケーションにおいてはより高速なＤＲＡＭを提供する。
【００１２】
ここで、前述の説明及び後述の詳細な説明は例示かつ説明のためにすぎず、請求項にある発明を限定するものではない。
【００１３】
【発明の実施の形態】
（概念的態様）
本発明の具体的な実施例に先立ち、まず、本発明の概念的態様について説明する。
【００１４】
最近のＤＲＡＭ設計案では、ＤＲＡＭ装置は複数個のバンクを有する。それぞれのバンクは同一構成を持ち、多数の格納セルすなわちメモリセルが行と列に配列されている。バンクを持つＤＲＡＭ装置はバンク間のデータインターリーブを可能とし、これにより、アクセス時間を減少させ、メモリの速度を高める。一般に、コマンドインターバルスペックはＤＲＡＭ装置に対して規定され、メモリコントローラは、ＤＲＡＭ装置に対するバンクアクセスおよび読出し／書込み動作をコマンドインターバルスペックに応じて実行する。
【００１５】
この概念的態様によれば、２種類のコマンドインターバルスペック：第一及び第二のコマンドインターバルスペックが規定される。第一及び第二のコマンドインターバルスペックはメモリコントローラ内に保持され、ＤＲＡＭ装置に対するメモリ動作が、メモリコントローラの制御のもとで、第一及び第二のコマンドインターバルスペックに従って実行される。第一のコマンドインターバルスペックは同一バンクに対して発せられる先行コマンドと後続コマンドの間の関係に関し、一方、第二のコマンドインターバルスペックは異なるバンクに対してそれぞれ発せられる先行コマンドと後続コマンドの間の関係に関する。第一と第二のコマンドインターバルスペックは互いに異なる。例えば、コラム回路プリチャージ（たとえばコモンＩ／Ｏ線のプリチャージ）を伴う先行コマンドと後続コマンドとのいくつかの組み合わせについては、第二のコマンドインターバルスペックで規定されるタイムインターバルは、第一のコマンドインターバルスペックで規定されるタイムインターバルより短くなり得る。
【００１６】
すなわち、この概念的態様による第一と第二のコマンドインターバルスペックは、次の表１及び表２のように規定される。
【００１７】
【表１】
表１：第一のコマンドインターバルスペック
（同一バンク（あるいは同一バンクペア）に対して）
Figure 0004667708
【００１８】
【表２】
表２：第二のコマンドインターバルスペック）
（異なるバンク（あるいは異なるバンクペア）に対して）
Figure 0004667708
【００１９】
ここで、ｔＣＫは「クロック」、ｔＣＣＤは「コラムコマンドからコラムコマンドまでの遅延時間」、ｔＷＲＤは「書込みコマンドから読出しコマンドまでの遅延時間」である。その他の記号は従来技術と同様に用いられる。
【００２０】
表１および表２を参照すると、第一および第二のコマンドスペックは、先行コマンドの書込みコマンドから後続コマンドの読出しコマンドまでのインターバルにおいて、および、先行コマンドの読出しコマンドから後続コマンドの書込みコマンドまでのインターバルにおいて、互いに異なる。第一のコマンドインターバルスペックに含まれるこれらのインターバルは第二のコマンドインターバルスペックに含まれるこれらのインターバルより「１」だけ長い。ここで、「１」はコラム回路プリチャージ時間をあらわしている。読出しコマンドから書込みコマンドへのインターバルは、メモリ装置の使い方やメモリ装置の構造などのメモリ環境により、第一と第二のコマンドインターバルスペックの間で同一インターバルであることもある。
【００２１】
第二のコマンドインターバルスペックにおいて、対象のバンクは先行コマンドと後続コマンドの間で異なる。従って、動作が第二のコマンドインターバルスペックで規定されている場合には、先行コマンドの後の後続コマンドはコラム回路プリチャージ（例えばコモンＩ／Ｏ線のプリチャージ）中に実行することができるため、第二のコマンドインターバルスペックにおけるインターバルが短縮される。その結果、ＤＲＡＭ装置は、第二のコマンドインターバルスペックが適用されるイベントが発生した場合、より高速で動作する。
【００２２】
さらに、別の概念的態様によれば、対をなすバンクがバンクペアとして規定され、上述の第一と第二のコマンドインターバルスペックがバンクペアに適用される。すなわち、この概念的態様においては、第一のコマンドインターバルスペックは、同一のバンクペアに対して発せられる先行コマンドと後続コマンドの間の関係として規定され、第二のコマンドインターバルスペックは、異なるバンクペアに対してそれぞれ発せられる先行コマンドと後続コマンドの間の関係として規定される。この場合、ＤＲＡＭ装置内に第二のコマンドインターバルスペックで規定されるイベントが発生した場合には、コマンドインターバルは実質的に短縮される。
【００２３】
本態様では、メモリコントローラが、グラフィックカードのグラフィックメモリやネットワークカードに用いられるバッファメモリなどのいくつかのメモリアプリケーションのためのデータ割当を容易に制御できるため、第一のコマンドインターバルスペックが用いられる確率を、より低くなるように容易に制御できる。このことにより、同一バンクペアに属するバンクが、リードアンプ、ライトアンプ、プリチャージ回路などの各コラム系回路を共有することが可能となる。そこで、本実施例によるＤＲＡＭ装置は小型化が可能である。
【００２４】
（具体的実施例）
ここで、上述の概念的態様にもとづく本発明の具体的な実施例について説明する。
【００２５】
（構成）
図１を参照すると、本実施例に係るシステムは、ＣＰＵ１００と、グラフィックチップ２００と、メモリチップ３００と、表示装置４００と、メモリコントローラ５００と、メインメモリ６００とを有する。この具体的な実施例において、メモリコントローラ５００及びメインメモリ６００は、従来技術と同様に動作する。従ってこれらに関する説明は本実施例では省略したが、本発明はこの具体的実施例に限定されるものではない。
【００２６】
ＣＰＵ１００はグラフィックチップ２００にプリミティブ命令を送る。グラフィックチップ２００はプリミティブ命令を解釈して、プリミティブ命令に対応するコマンドとデータビットをメモリチップ３００に対して発行する。また、グラフィックチップ２００は表示装置４００をＤＡＣ（Ｄ／Ａコンバータ）（図示せず）を介して制御し、メモリチップ３００から読出したデータを表示装置４００上に表示させる。例えば、ＣＰＵ１００がグラフィックチップ２００に対し、始点と終点の指定を含む描線指示を送ると、グラフィックチップ２００は始点と終点を結ぶ直線を計算し、メモリチップ３００に対して、この直線のデータビットをメモリチップ３００に書込むための書込みコマンドを発行する。また、グラフィックチップ２００は、メモリチップ３００に対して、メモリチップ３００から直線のデータビットを読み出すための読出しコマンドを発行し、表示装置４００を制御して表示装置４００上に直線を表示させる。
【００２７】
図１を用いた上述の説明から明らかなように、本実施例においては、メモリアプリケーションはメモリチップ３００におけるフレームバッファ又はビデオメモリとして実現される。このメモリアプリケーションでは、メモリチップ３００は半導体メモリ装置として機能し、グラフィックチップ２００はメモリチップ３００のためのメモリコントローラとして機能する。すなわち、グラフィックチップ２００は、メモリチップ３００に対して、上述の第一及び第二のコマンドインターバルスペックに従うコマンドを発行し、メモリチップ３００はこれらのスペックによる制御のもとで制御される。
【００２８】
図２を参照すると、グラフィックチップ２００は、グラフィックエンジン２０１と、コマンド発生器２０２と、ラッチ２０３と、バンクペア検出器２０４と、タイミング発生器２０５とを有する。
【００２９】
グラフィックチップ２００がプリミティブ命令を受信すると、グラフィックエンジン２０１が、例えばドット指定及び色指定を含むグラフィックデータを生成する。これに応答して、コマンド発生器２０２は、グラフィックデータに従ってメモリチップ３００にデータを書き込むためのコマンドを発生させる。発生コマンドは、ラッチ２０３と、バンクペア検出器２０４と、タイミング発生器２０５に送られる。ラッチ２０３は、バンクペア検出器２０４とタイミング発生器２０５の制御のもとに、発生コマンドを予め定められた時間のあいだ保持する。現コマンドとしての発生コマンドに応答して、バンクペア検出器２０４は、現コマンドが、現コマンドに先行するコマンドと同じバンクペアに対して発行されたかどうかを検出する。現コマンドのバンクペアが先行コマンドのバンクペアと一致する場合、バンクペア検出器２０４は一致信号を発生する。一方、現コマンドのバンクペアが先行コマンドのバンクペアと一致しない場合、バンクペア検出器２０４は不一致信号を発生する。タイミング発生器２０５は、上記第一及び第二のコマンドインターバルスペックを保持し、バンクペア検出器２０４によって発生された一致信号または不一致信号に応じてそれらのうちの一方を選択する。詳述すると、タイミング発生器２０５は、一致信号に応答して第一のコマンドインターバルスペックを選択し、現コマンド及び先行コマンド、すなわち後続コマンド及び先行コマンドに応じて発行タイミングを決定する。一方、タイミング発生器２０５は、不一致信号に応答して第二のコマンドインターバルスペックを選択し、現コマンド及び先行コマンド、すなわち後続コマンド及び先行コマンドに応じて発行タイミングを決定する。発行タイミングを決定する際、タイミング発生器２０４は、ラッチ２０３にトリガパルス信号を送ることにより発行タイミングを通知し、この発行タイミングにおいてラッチ２０３はメモリチップ３００に対して現コマンドを発行する。
【００３０】
図２に示すメモリチップ３００は、Ｘデコーダ３０１と、タイミング発生器３０２と、メモリセルアレイ３０３と、Ｙデコーダ３０４とを備えたＤＲＡＭ装置を有する。各メモリセルアレイ３０３は、ビット線及びワード線に接続された複数個の格納セルを有する。Ｘデコーダ３０１はワード線に接続され、Ｙデコーダ３０４はビット線に接続される。Ｘデコーダ３０１は、ラッチ２０３が発行した現コマンドを復号化して各ワード線を活性化させる。Ｙデコーダ３０４も、現コマンドを復号化して各ビット線を活性化させる。タイミング発生器３０２は、現コマンドに対応するバンクペアを特定し、図２には示さない、図４を用いて後述する２つのスイッチのうちの対応する１つに対して、第一のタイミング発生信号ＴＧ１または第二のタイミング発生信号ＴＧ２を発行する。本実施例においては、Ｘデコーダ３０１はメモリバンクに対応するように配置され、Ｙデコーダ３０４はバンクペアに対応するように配置されているため、同一のバンクペアに属する２つのメモリバンクが１つのＹデコーダを共有することになる。このように、本実施例では、Ｙデコーダ３０４の数はＸデコーダ３０１の数の半分になる。
【００３１】
図３に、メモリチップ３００のＤＲＡＭレイアウトを概略的に示す。
【００３２】
図示のＤＲＡＭ装置は、メモリセルアレイ１０１〜１０４及び１３１〜１３４と、センスアンプ２１１〜２１４及び２２１〜２２４と、コモンＩ／Ｏ線３１１〜３１４及び３２１〜３２４と、コラム系回路ブロック４０１〜４０４と、Ｉ／Ｏ回路５０とを有する。これらのうち、メモリセルアレイ１０１及び１３１と、センスアンプ２１１及び２２１と、コモンＩ／Ｏ線３１１及び３２１と、及びコラム系回路ブロック４０１は、概念的に、Ｉ／Ｏ能力が３２ビットすなわちｘ３２であるひとつのメモリコンポネントを構成する。残りのメモリコンポネントは、メモリセルアレイ１０１及び１３１と、センスアンプ２１１及び２２１と、コモンＩ／Ｏ線３１１及び３２１と、コラム系回路ブロック４０１とを有する前述のメモリコンポネントと同様に、繰り返し、パターン化されている。図示のＤＲＡＭ装置は４フェッチタイプであり、総Ｉ／Ｏ能力は１２８ビットすなわちｘ１２８である。以降、説明の便宜上、メモリセルアレイ１０１及び１３１と、センスアンプ２１１及び２２１と、コモンＩ／Ｏ線３１１及び３２１と、コラム系回路ブロック４０１とを有するメモリコンポネントについてのみ説明する。
【００３３】
図示のＤＲＡＭ装置において、メモリセルアレイ１０１は一対のメモリプレーン１１１及び１２１を有し、メモリセルアレイ１３１は一対のメモリプレーン１４１及び１５１を有する。一対のメモリプレーン１１１及び１２１は一対のバンク（Ｂａｎｋ０、Ｂａｎｋ１）で構成されるバンクペアＡに対応し、メモリプレーン１４１及び１５１は一対のバンク（Ｂａｎｋ２、Ｂａｎｋ３）で構成されるバンクペアＢに対応する。すなわち、メモリセルアレイ１０１とメモリセルアレイ１３１は概念的に、それぞれ一対のメモリプレーン１１１及び１２１と、一対のメモリプレーン１４１及び１５１にそれぞれ分割される。さらに、センスアンプ２１１及び２２１がメモリセルアレイ１０１及び１３１に設けられ、コモンＩ／Ｏ線３１１及び３１２がセンスアンプ２１１及び２２１に結合されている。このように、図３の実施例においては、一対のメモリプレーン１１１及び１２１並びに１４１及び１５１は、それぞれ対応するコモンＩ／Ｏ線３１１及び３２１を共有している。
【００３４】
図４を参照すると、図３に示されるメモリプレーン１１１、１２１、１４１、１５１及びコラム系回路ブロック４０１が詳細に示されている。図４においては、各メモリバンク（Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３）において、ひとつのメモリセルすなわち格納セル（ＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１）と、これらのセルにそれぞれ接続された一本のワード線（Ｗ０１、Ｗ１１、Ｗ２１、Ｗ３１）及び２本のビット線、即ちビット線対（Ｂ０１、Ｂ１１、Ｂ２１、Ｂ３１）のみが図示されているが、実際には、複数個のメモリセルがマトリックス状に配置され、複数個のワード線及びビット線がこれらのメモリセルに接続されている。ビット線Ｂ０１及びＢ１１はさらに、センスアンプとトランスファゲートトランジスタを介してコモンＩ／Ｏ線３１１に接続されている。同様に、ビット線Ｂ２１及びＢ３１はさらに、センスアンプとトランスファゲートトランジスタを介してコモンＩ／Ｏ線３２１に接続されている。
【００３５】
コモンＩ／Ｏ線３１１は、コラム系回路ブロック４０１内でプリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１に結合されている。プリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１の活性化／非活性化は、図示しないプリチャージ制御信号、リードアンプ制御信号、及びライトアンプ制御信号によりそれぞれ制御される。これらの信号は、例えば、読出しまたは書込みコマンドによって活性化される。同様に、コモンＩ／Ｏ線３２１は、プリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１と同じように、コラム系回路ブロック４０１内でプリチャージ回路４１２と、リードアンプ４２２と、ライトアンプ４３２に結合されている。さらに、リードアンプ４２１及び４２２並びにライトアンプ４３１及び４３２は、それぞれ、第一及び第二のスイッチ（ＳＷ１、ＳＷ２）４４１及び４４２を介してグローバルＩ／Ｏ線４５に接続されている。第一のスイッチ４４１は、タイミング発生器３０２が発行した第一のタイミング発生信号ＴＧ１に応答してオンになり、第二のスイッチ４４２は、第二のタイミング発生信号ＴＧ２に応答してオンになる。
【００３６】
図から明らかなように、一対のメモリプレーン１１１及び１２１はプリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１の組合せを共有している。また、一対のメモリプレーン１４１及び１５１も同様に、プリチャージ回路４１２と、リードアンプ４２２と、ライトアンプ４３２の組合せを共有している。一対のメモリプレーン１１１及び１２１は２つのバンク（Ｂａｎｋ０、Ｂａｎｋ１）で構成されるバンクペアＡに対応しているため、バンクペアＡはプリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１の組合せを共有している。同様に、一対のメモリプレーン１４１及び１５１は、２つのバンク（Ｂａｎｋ２、Ｂａｎｋ３）で構成されるバンクペアＢに対応しているため、バンクペアＢはプリチャージ回路４１２と、リードアンプ４２２と、ライトアンプ４３２の組合せを共有している。さらに、バンクペアＡ及びバンクペアＢはグローバルＩ／Ｏ線４５及びＩ／Ｏバッファ４６を互いに共有している。スイッチ４４１及び４４２の状態のもとで、バンクペアＡまたはバンクペアＢのいずれか一方がグローバルＩ／Ｏ線４５及びＩ／Ｏバッファ４６を使用する。
【００３７】
このように、バンクペアが規定されたＤＲＡＭ装置は、いくつかの要素を共有することにより、小型化される。
【００３８】
（動作）
この構造の動作について、図５〜図１３を参照して説明する。
【００３９】
（書込み−読出し動作）
図５は同一バンクペアの場合の書込み−読出し動作のコマンドシーケンスを示し、図６は異なるバンクペアの場合の書込み−読出し動作のコマンドシーケンスを示す。コマンドシーケンスは、図７及び８に示すように、グラフィックチップ２００によって第一および第二のコマンドインターバルスペックに応じて発行され、メモリチップ３００のタイミング発生器３０２に送られる（図２参照）。これに応答して、タイミング発生器３０２は、図７及び８に示すように、第一および第二のタイミング発生信号ＴＧ１及びＴＧ２を発生する。これらの図において、記号「ＷｒｉｔｅＢａｎｋ０」は、例えば、Ｘ及びＹデコーダによって書込みコマンドに応答して復号化と書込みがおこなわれる期間を示し、同様に、他の記号も復号化、読出し、書込みプロセスを示す。
【００４０】
図７において、コマンドＡ及びＢはバンクペアＡに対して発行されるため、第一のタイミング発生信号ＴＧ１のみがコマンドＡ及びＢに応答して立ち上がる。一方、図８において、コマンドＡ及びＢはそれぞれ、バンクペアＡ及びＢに対して発行される。従って、第一のタイミング発生信号ＴＧ１はコマンドＡに応答して立ちあがり、第二のタイミング発生信号ＴＧ２はコマンドＢに応答して立ち上がる。図７を図８と比較すると、図７に示されるコマンドインターバルは、図８に示されるコマンドインターバルよりも１クロック分長い。
【００４１】
図９及び１０はそれぞれ図５及び６に示すコマンドシーケンスに対応する内部動作を示す。すなわち、図９は同一バンクペアの場合の内部動作を示し、図１０は異なるバンクペアの場合の内部動作を示す。図９及び１０において、データはグローバルＩ／Ｏ線４５上を、「ｘ４バースト転送」方式で転送される。しかしながら、本発明はｘ４バースト転送方式には限定されず、例えばｘ８やｘ６４バースト転送などのその他の転送方式を採用してもよい。
【００４２】
図９において、コマンド「ＷＲＴ０ａ」はメモリプレーン１１１、すなわちＢａｎｋ０に対する書込みコマンドであり、コマンド「ＲＤ０ｂ」はメモリプレーン１２１、すなわちＢａｎｋ１に対する読出しコマンドである。書込み動作及び書込み動作に続く読出し動作にはコモンＩ／Ｏ線３１１が用いられる。書込み動作において、コモンＩ／Ｏ線３１１の振幅は大きくなる。これは、ライトアンプ４３１の駆動能力が高く、書込みデータを選択されたメモリセルに確実に記録することができるためである。本実施例では、書込み動作による振幅はＶＤＤとＧＮＤの間の電圧差、例えば１．８Ｖに等しい。対照的に、センスアンプＳＡの駆動能力は低く、したがって、読み出し時におけるコモンＩ／Ｏ線３１１の振幅は小さく、例えば３００ｍＶ程度であり、結果的に選択されたメモリセルから読出しデータを迅速に読み出す。図９の「コモンＩ／Ｏ線３１１」の列を参照。従って、読出し動作に先立って、書込み動作の後でコモンＩ／Ｏ線３１１をプリチャージすることが必要となる。本実施例において、プリチャージ時間は１クロック分である。すなわち、グラフィックチップ２００は、第一のコマンドインターバルスペックに応じ、書込みコマンドＷＲＴ０ａの発行後、時間「ｔＷＲＤ＋１ｃｋ」が経過したときに読出しコマンドＲＤ０ｂを発行する（表１参照）。
【００４３】
図１０において、コマンド「ＷＲＴ０ａ」はメモリプレーン１１１、すなわちＢａｎｋ０に対する書込みコマンドであり、コマンド「ＲＤ１ｂ」はメモリプレーン１５１、すなわちＢａｎｋ３に対する読出しコマンドである。書込み動作にはコモンＩ／Ｏ線３１１が用いられ、書込み動作に続く読出し動作にはコモンＩ／Ｏ線３２１が用いられる。従って、コモンＩ／Ｏ線３２１を用いた読出し動作は、コモンＩ／Ｏ線３１１を用いた書込み動作の後、コモンＩ／Ｏ線３１１のプリチャージ中に実行される。すなわち、グラフィックチップ２００は、第二のコマンドインターバルスペックに応じ、書込みコマンドＷＲＴ０ａの発行後、時間「ｔＷＲＤ」が経過したときに読出しコマンドＲＤ１ｂを発行する（表２参照）。このように、ＤＲＡＭ装置内に第二のコマンドインターバルスペックに応じたイベントが発生した場合に、コマンドインターバルは実質的に短縮される。
【００４４】
（読出し−読出し動作）
図１１は、読出し−読出しコマンドシーケンスにおける内部動作を示す。図１１において、コマンド「ＲＤ０ａ」、「ＲＤ０ｂ」、「ＲＤ１ａ」、「ＲＤ１ｂ」はそれぞれ、メモリプレーン１１１、１２１、１４１、１５１に対する読出しコマンドを示す。コマンド「ＲＤ０ａ」及び「ＲＤ０ｂ」の読出し動作にはコモンＩ／Ｏ線３１１を用い、コマンド「ＲＤ１ａ」及び「ＲＤ１ｂ」の読出し動作にはコモンＩ／Ｏ線３２１を用いる。同一バンクペアの場合のコマンドインターバルは、異なるバンクペアの場合のコマンドインターバルと等しく、したがって、データの競合がグローバルＩ／Ｏ線４５において発生せず、同一バンクペアの場合においてもプリチャージ時間が必要とならない。この理由は次のとおりである。先行読出しコマンドは、コモンＩ／Ｏ線３１１及び３２１上に読み出されたデータに対応する振幅を発生させ、先行読出し動作の後も、この振幅は、コモンＩ／Ｏ線３１１及び３２１上に残る。しかし、先行する振幅は小さく、後続の読出しコマンドによって読み出された他データの新たな振幅によって上書きし得る。したがって、後続の読出しコマンドはプリチャージ時間を必要とせず、そこで、読出し−読出しコマンドインターバルは同一バンクペアの場合も異なるバンクペアの場合も同じである。さらに、図示の実施例におけるレーテンシーは７クロックであり、これは同一バンクペアの場合も異なるバンクペアの場合も同じである（表１及び表２を参照）。
【００４５】
（書込み−書込み動作）
図１２は書込み−書込みコマンドシーケンスにおける内部動作を示す。図１２において、コマンド「ＷＲＴ０ａ」、「ＷＲＴ０ｂ」、「ＷＲＴ１ａ」、「ＷＲＴ１ｂ」はそれぞれ、メモリプレーン１１１、１２１、１４１及び１５１に対する書込みコマンドを示す。図１２には示されていないが、コマンド「ＷＲＴ０ａ」及び「ＷＲＴ０ｂ」の書込み動作には、コモンＩ／Ｏ線３１１を用い、コマンド「ＷＲＴ１ａ」及び「ＷＲＴ１ｂ」の書込み動作には、コモンＩ／Ｏ線３２１を用いる。同一バンクペアの場合のコマンドインターバルは、異なるバンクペアの場合のコマンドインターバルと等しく、書込み−書込み動作におけるコマンドインターバルはグローバルＩ／Ｏ線４５上のデータ転送を考慮して決定され、先行コマンドの後のプリチャージ時間は考慮されない。これは、先行書込みコマンドに対応する大振幅がコモンＩ／Ｏ線３１１及び３２１上に残っているが、ライトアンプ４３１及び４３２が後続のコマンドに応答して新たな大振幅を発生させ、この新たな大振幅で先行する大振幅を越えることができるためである。表１及び表２を参照。
【００４６】
（読出し−書込み動作）
図１３は、異なるバンクペアの場合の読出し−書込みコマンドシーケンスにおける内部動作を示す。図１３において、コマンド「ＲＤ１ｂ」はメモリプレーン１５１、すなわちＢａｎｋ３に対する読出しコマンドであり、コマンド「ＷＲＴ０ａ」はメモリプレーン１１１すなわちＢａｎｋ０に対する書込みコマンドである。書込み動作に続く読出し動作にはコモンＩ／Ｏ線３２１を用い、書込み動作にはコモンＩ／Ｏ線３１１を用いる。
【００４７】
表１及び表２において、同一バンクペアの場合のコマンドインターバルは、異なるバンクペアの場合のコマンドインターバルとは異なる。この具体的な実施例において、ライトアンプの駆動能力が高く、ライトアンプがコモンＩ／Ｏ線の小振幅を超越するため、読出しコマンドの後のコモンＩ／Ｏ線のプリチャージを省略することができる。このように、同一バンクペアの場合のコマンドインターバルが、異なるバンクペアの場合のコマンドインターバルと等しくなる場合がある。
【００４８】
（その他）
図１４は、バンクペアの場合の別の具体的な実施例にしたがって構成された別のＤＲＡＭ装置を示す。
【００４９】
図示のＤＲＡＭ装置は、メモリセルアレイ１６１、１６２、１７１、１７２、１８１、１８２、１９１、１９２と、センスアンプ２３１、２３２、２４１、２４２、２５１、２５２、２６１、２６２と、コモンＩ／Ｏ線３３１、３３２、３４１、３４２、３５１、３５２、３６１、３６２と、コラム系回路ブロック４７１、４７２、４８１、４８２と、Ｉ／Ｏ回路５１とを有する。これらのうち、メモリセルアレイ１６１、１７１、１８１、１９１と、センスアンプ２３１、２４１、２５１、２６１と、コモンＩ／Ｏ線３３１、３４１、３５１、３６１と、コラム系回路ブロック４７１、４８１は、概念的に、Ｉ／Ｏ能力が３２＋３２ビットすなわちｘ６４であるひとつのメモリコンポネントを構成する。残りのメモリコンポネントは、前述のメモリコンポネントと同様に構成される。すなわち、図示のＤＲＡＭ装置の総Ｉ／Ｏ能力は１２８ビット、つまりｘ１２８である。以降、説明の便宜上、メモリセルアレイ１６１、１７１、１８１、１９１と、センスアンプ２３１、２４１、２５１、２６１と、コモンＩ／Ｏ線３３１、３４１、３５１、３６１と、コラム系回路ブロック４７１、４８１とを有するメモリコンポネントについてのみ説明する。
【００５０】
図示のＤＲＡＭ装置において、メモリセルアレイ１６１、１７１、１８１、１９１はそれぞれバンク（Ｂａｎｋ０、Ｂａｎｋ１、Ｂａｎｋ２、Ｂａｎｋ３）に対応している。メモリセルアレイ１６１及び１７１は一組のバンクペアＢａｎｋ０及びＢａｎｋ１を有し、メモリセルアレイ１８１及び１９１はもうひと組のバンクペアＢａｎｋ２及びＢａｎｋ３を有する。センスアンプ２３１、２４１、２５１、２６１がメモリセルアレイ１６１、１７１、１８１、１９１に設けられ、さらに、コモンＩ／Ｏ線３３１、３４１、３５１、３６１はそれぞれセンスアンプ２３１、２４１、２５１、２６１に結合されている。コラム系回路ブロック４７１が一対のコモンＩ／Ｏ線３３１、３４１に結合され、コラム系回路ブロック４８１がコモンＩ／Ｏ線３５１、３６１に結合されている。
【００５１】
コラム系回路ブロック４７１には、図示されていないプリチャージ回路とリードアンプとライトアンプが設けられ、対のコモンＩ／Ｏ線３３１及び３４１に結合されて、バンクペアとしての対のメモリセルアレイ１６１及び１７１によって共有される。同様に、コラム系回路ブロック４８１には、図示されていないプリチャージ回路とリードアンプとライトアンプが設けられ、対のコモンＩ／Ｏ線３５１及び３６１に結合されて、バンクペアとしての対のメモリセルアレイ１８１及び１９１によって共有される。このように、本実施例に係るＤＲＡＭ装置もまた小型化される。
【００５２】
以上、本発明を好ましい実施例を参照して説明したが、本発明はここに示した実施例に限定されるものではない。本発明は、ここには説明しないが、発明の趣旨や範囲内での数多くの変形、変更、代替、等価的構造を組み込むべく改良することが可能である。したがって、発明は上述の説明によって限定されるものではなく、添付の請求項の範囲にのみ限定されるべきものである。
【００５３】
【発明の効果】
本発明では、同一バンクに対するコマンドスペックと異なるバンクに対するコマンドスペックとを変化させることにより、単一のコマンドスペックを用いた場合に比較して高速で動作を行なうことができ、各種メモリアプリケーションにも柔軟に対応できる。
【図面の簡単な説明】
【図１】本発明の好ましい実施例によるシステム構成の概略ブロック図である。
【図２】図１に示すグラフィックチップ及びメモリチップの概略ブロック図である。
【図３】本発明の好ましい実施例に従って構成されたメモリチップのレイアウトを概略的に示す図である。
【図４】図３に示すメモリプレーン１１１、１２１、１４１、１５１及びコラム系回路ブロック４０１の例示拡大図である。
【図５】２つのコマンドが同一バンクペアに属する各バンクに対して発せられる場合のコマンドシーケンスの一例を示す図である。
【図６】２つのコマンドが異なるバンクペアに属する各バンクに対してそれぞれ発せられる場合のコマンドシーケンスの一例を示す図である。
【図７】同一バンクペアへの書込み−読出しアクセス動作の場合のＴＧ１及びＴＧ２の発生を説明するためのタイミング図である。
【図８】異なるバンクペアへの書込み−読出しアクセス動作の場合のＴＧ１及びＴＧ２の発生を説明するためのタイミング図である。
【図９】同一バンクペアに関する書込み−読出し動作のタイミング図である。
【図１０】異なるバンクペアに関する書込み−読出し動作のタイミング図である。
【図１１】読出し−読出し動作のタイミング図である。
【図１２】書込み−書込み動作のタイミング図である。
【図１３】異なるバンクペアに関する読出し−書込み動作のタイミング図である。
【図１４】本発明の他の好ましい実施例に従って構成されたメモリチップのレイアウトを概略的に示す図である。
【符号の説明】
１００ ＣＰＵ
２００ グラフィックチップ
３００ メモリチップ
４００ 表示装置
５００ メモリコントローラ
６００ メインメモリ
２０１ グラフィックエンジン
２０２ コマンド発生器
２０３ ラッチ
２０４ バンクペア検出器
２０５、３０２ ＴＧ
３０１ Ｘデコーダ
３０３ メモリセルアレイ
３０４ Ｙデコーダ
１０１、１３１、１６１、１７１、１８１、１９１ メモリセルアレイ
１１１、１２１、１４１、１５１、 メモリプレーン
３１１、３２１、３３１、３４１、３５１、３６１ コモンＩ／Ｏ線
４０１、４７１、４８１ コラム系回路ブロック
４５ グローバルＩ／Ｏ線
４６ Ｉ／Ｏバッファ
５０、５１ Ｉ／Ｏ回路

Claims (9)

  1. センスアンプを内包するバンクによって構成されるバンクペアを複数有すると共に、前記バンクペアに対応して設けられたコラム系回路とを有する半導体メモリ装置であって、
    前記コラム系回路は、ライトアンプ、リードアンプ、プリチャージ回路を含み、
    前記バンクペアの各ビット線にトランスファゲートトランジスタを介して接続されているコモンＩ／Ｏ線が前記コラム系回路と結合しているとともに、一方の前記バンクペアと接続される前記コモンＩ／Ｏ線は第１のスイッチを介してグローバルＩ／Ｏ線に接続され、他方の前記バンクペアと接続される前記コモンＩ／Ｏ線は第２のスイッチを介して前記グローバルＩ／Ｏ線に接続されており、
    先行コマンドと後続コマンドの組み合わせによって異なるインターバルを考慮して、互いに異なる第一及び第二のコマンドインターバルスペックが規定されており、
    前記第一のコマンドインターバルスペックは、同一バンクペアに対して発せられる先行コマンドと後続コマンドとの間の関係として規定され、前記第二のコマンドインターバルスペックは、異なるバンクペアに対してそれぞれ発せられる先行コマンドと後続コマンドとの間の関係として規定され、
    前記バンクペアの各々は、内在するバンク毎に内包する前記センスアンプを用いて、前記第一と前記第二とのコマンドインターバルスペックに基づいて動作することを特徴とする半導体メモリ装置。
  2. 前記第一と前記第二とのコマンドインターバルスペックは、予め定められた先行コマンドと後続コマンドとの組み合わせに対して、前記第二のコマンドインターバルスペックにおいて規定されるタイムインターバルが、前記第一のコマンドインターバルスペックにおいて規定されるタイムインターバルより短くなり得るように規定され、前記先行コマンドはプリチャージを伴うことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記予め定められた組み合わせは、前記先行コマンドとしての書込みコマンドと前記後続コマンドとしての読出しコマンドから成ることを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記予め定められた組み合わせは、前記先行コマンドとしての読出しコマンド及び前記後続コマンドとしての書込みコマンドから成ることを特徴とする請求項２に記載の半導体メモリ装置。
  5. 前記コマンドインターバルスペックは、前記先行コマンドと前記後続コマンドのバンクペアの異同を検出するバンクペア検出器により決定されることを特徴とする請求項１〜４の何れか１項に記載の半導体メモリ装置。
  6. 中央演算装置、グラフィックチップ、メモリチップ及び表示装置を含むコンピュータシステムにおいて、
    前記グラフィックチップに接続している前記メモリチップが請求項１〜５の何れか１項に記載の半導体メモリ装置からなることを特徴とするコンピュータシステム。
  7. 前記グラフィックチップが、前記中央演算装置から前記グラフィックチップに送られたプリミティブ命令を解釈して、前記プリミティブ命令に対応するコマンドとデータビットを前記メモリチップに発行すると共に、前記メモリチップから読み出したデータを表示装置に表示させることを特徴とする請求項６に記載のコンピュータシステム。
  8. 前記バンクペア検出器がグラフィックチップに設けられていることを特徴とする請求項６又は７に記載のコンピュータシステム。
  9. 前記グラフィックチップに設けられた前記バンクペア検出器により決定された前記コマンドインターバルスペックが、前記グラフィックチップに設けられたタイミング発生器及びラッチ回路を介して、前記メモリチップに設けられたタイミング発生器に伝えられることを特徴とする請求項６〜８の何れか１項に記載のコンピュータシステム。
JP2002375804A 2001-12-27 2002-12-26 半導体メモリ装置及びコンピュータシステム Expired - Lifetime JP4667708B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/026,755 US6678204B2 (en) 2001-12-27 2001-12-27 Semiconductor memory device with high-speed operation and methods of using and designing thereof
US10/026755 2001-12-27

Publications (2)

Publication Number Publication Date
JP2003223785A JP2003223785A (ja) 2003-08-08
JP4667708B2 true JP4667708B2 (ja) 2011-04-13

Family

ID=21833613

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002375804A Expired - Lifetime JP4667708B2 (ja) 2001-12-27 2002-12-26 半導体メモリ装置及びコンピュータシステム

Country Status (5)

Country Link
US (1) US6678204B2 (ja)
JP (1) JP4667708B2 (ja)
KR (2) KR101058343B1 (ja)
DE (1) DE10227806B4 (ja)
TW (1) TWI228667B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7187572B2 (en) 2002-06-28 2007-03-06 Rambus Inc. Early read after write operation memory device, system and method
US6804145B2 (en) * 2002-11-01 2004-10-12 Hewlett-Packard Development Company, L.P. Memory cell sensing system and method
US7280428B2 (en) 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) * 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US7359279B2 (en) * 2005-03-31 2008-04-15 Sandisk 3D Llc Integrated circuit memory array configuration including decoding compatibility with partial implementation of multiple memory layers
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
KR100886629B1 (ko) * 2006-09-28 2009-03-04 주식회사 하이닉스반도체 반도체 메모리 장치
JP5690464B2 (ja) * 2007-11-20 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
KR101507122B1 (ko) 2008-04-29 2015-04-01 삼성전자주식회사 반도체 메모리 장치 및 그것의 액세스 방법
KR101673233B1 (ko) * 2010-05-11 2016-11-17 삼성전자주식회사 트랜잭션 분할 장치 및 방법
US10719237B2 (en) * 2016-01-11 2020-07-21 Micron Technology, Inc. Apparatuses and methods for concurrently accessing multiple partitions of a non-volatile memory
US9542980B1 (en) * 2016-03-29 2017-01-10 Nanya Technology Corp. Sense amplifier with mini-gap architecture and parallel interconnect
US11137914B2 (en) * 2019-05-07 2021-10-05 Western Digital Technologies, Inc. Non-volatile storage system with hybrid command

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05342855A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体メモリ回路
JPH0778467A (ja) * 1993-07-14 1995-03-20 Matsushita Electric Ind Co Ltd 画像データメモリとそのアクセス方法
JPH09190695A (ja) * 1995-12-28 1997-07-22 Samsung Electron Co Ltd マルチバンク構造を有する半導体メモリ装置
JPH09237491A (ja) * 1995-10-04 1997-09-09 Cirrus Logic Inc メモリ、処理システムおよびアクセス方法
JPH1091136A (ja) * 1984-07-23 1998-04-10 Texas Instr Inc <Ti> 電子計算機システム
JPH10334663A (ja) * 1997-05-30 1998-12-18 Oki Micro Design Miyazaki:Kk 半導体記憶装置
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP2000067575A (ja) * 1998-08-19 2000-03-03 Samsung Electronics Co Ltd グラフィックメモリ装置のリフレッシュ制御方法及び回路
JP2000090664A (ja) * 1998-07-17 2000-03-31 Toshiba Corp 高速サイクルクロック同期メモリ及びメモリシステム
JP2000173269A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
JP2000195262A (ja) * 1998-12-25 2000-07-14 Internatl Business Mach Corp <Ibm> Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1013614B (de) * 1956-09-19 1957-08-14 Krantz H Fa Tragstab zur Aufnahme von Garnstraehnen in Straehngarnfaerbeapparaten
JPH09161476A (ja) * 1995-10-04 1997-06-20 Toshiba Corp 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム
TW307869B (en) * 1995-12-20 1997-06-11 Toshiba Co Ltd Semiconductor memory
US5748551A (en) 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution
JPH10334662A (ja) * 1997-05-29 1998-12-18 Nec Corp 半導体記憶装置
US5881016A (en) * 1997-06-13 1999-03-09 Cirrus Logic, Inc. Method and apparatus for optimizing power consumption and memory bandwidth in a video controller using SGRAM and SDRAM power reduction modes
KR100363079B1 (ko) 1999-02-01 2002-11-30 삼성전자 주식회사 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
US6453401B1 (en) * 1999-07-02 2002-09-17 Rambus Inc. Memory controller with timing constraint tracking and checking unit and corresponding method
EP1148508A1 (en) * 2000-04-10 2001-10-24 STMicroelectronics S.r.l. Synchronization circuit for read paths of an electronic memory
JP3651767B2 (ja) 2000-04-24 2005-05-25 シャープ株式会社 半導体記憶装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1091136A (ja) * 1984-07-23 1998-04-10 Texas Instr Inc <Ti> 電子計算機システム
JPH05342855A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体メモリ回路
JPH0778467A (ja) * 1993-07-14 1995-03-20 Matsushita Electric Ind Co Ltd 画像データメモリとそのアクセス方法
JPH09237491A (ja) * 1995-10-04 1997-09-09 Cirrus Logic Inc メモリ、処理システムおよびアクセス方法
JPH09190695A (ja) * 1995-12-28 1997-07-22 Samsung Electron Co Ltd マルチバンク構造を有する半導体メモリ装置
JPH10334663A (ja) * 1997-05-30 1998-12-18 Oki Micro Design Miyazaki:Kk 半導体記憶装置
JPH1186541A (ja) * 1997-09-02 1999-03-30 Mitsubishi Electric Corp 半導体記憶装置
JP2000090664A (ja) * 1998-07-17 2000-03-31 Toshiba Corp 高速サイクルクロック同期メモリ及びメモリシステム
JP2000067575A (ja) * 1998-08-19 2000-03-03 Samsung Electronics Co Ltd グラフィックメモリ装置のリフレッシュ制御方法及び回路
JP2000173269A (ja) * 1998-12-08 2000-06-23 Mitsubishi Electric Corp 半導体記憶装置
JP2000195262A (ja) * 1998-12-25 2000-07-14 Internatl Business Mach Corp <Ibm> Ｓｄｒａｍ及びｓｄｒａｍのデ―タ・アクセス方法

Also Published As

Publication number Publication date
US6678204B2 (en) 2004-01-13
JP2003223785A (ja) 2003-08-08
DE10227806B4 (de) 2018-06-14
KR20030057470A (ko) 2003-07-04
KR101058343B1 (ko) 2011-08-22
DE10227806A1 (de) 2003-07-17
KR100937600B1 (ko) 2010-01-20
TWI228667B (en) 2005-03-01
KR20090060237A (ko) 2009-06-11
US20030123318A1 (en) 2003-07-03
TW200304077A (en) 2003-09-16

Similar Documents

Publication Publication Date Title
KR100937600B1 (ko) 고속 동작 반도체 메모리 장치 및 상기 반도체 메모리 장치로 이루어지는 메모리 시스템
JP3135795B2 (ja) ダイナミック型メモリ
CN109196585B (zh) 用于控制字线及读出放大器的设备及方法
US7272070B2 (en) Memory access using multiple activated memory cell rows
JP2009503682A (ja) 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法
JP2008532140A (ja) 複数内部データバス及びメモリバンクインターリービングを有するメモリデバイス及び方法
US20120155200A1 (en) Memory device, memory system including the same, and control method thereof
JPH1092177A (ja) 半導体記憶装置
KR19990007381A (ko) 반도체 메모리 디바이스
US5781493A (en) Semiconductor memory device having block write function
US6947308B2 (en) Embedded semiconductor memory with crossbar wirings and switches for high bandwidth
KR100619202B1 (ko) 자동 프리챠지 인코딩 장치 및 방법
JP4769548B2 (ja) 半導体記憶装置
US20230178118A1 (en) Memory circuit architecture
KR100341343B1 (ko) 고속 액세스가 가능한 다이렉트형 감지 증폭기를 구비한 반도체 메모리
JPH0233799A (ja) 半導体記録装置のデコード方法およびその装置
CN116529822A (zh) 用于更快存储器存取区的设备及方法
JP3522112B2 (ja) 半導体記憶装置
US11881256B2 (en) Semiconductor memory device and method of controlling load of global input-output lines of the same
JP3558526B2 (ja) 半導体記憶装置
US6754134B1 (en) Semiconductor storage device having multiple interrupt feature for continuous burst read and write operation
JPH06162762A (ja) 半導体記憶装置
JP2002269982A (ja) 半導体メモリ
JPH11126485A (ja) 半導体記憶装置及びその制御方法
JP2000339960A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050427

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070921

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080916

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20081022

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20081114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101115

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4667708

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term