JP2000339960A - 半導体記憶装置 - Google Patents
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 複数のバンクを独立して制御可能な半導体記
憶装置において、各バンクを制御する回路の面積を最小
限に抑えることにより、チップサイズを縮小するととも
に、制御回路に流れる電流の負荷を低減させて消費電流
を少なくする。 【解決手段】 メモリセルが配列された複数のバンク１
０〜１３に属する所望のワード線を、アドレスに応じて
定められた、主ＷＤ選択信号（ｍｗｄ）及び副ＷＤ選択
信号（ｓｗｄｘ，ｓｗｄｚ）に基づいて選択する際に、
主ＷＤ選択信号をパルス信号とするとともに、主ＷＤ選
択信号の状態変化に基づいて変化した副ＷＤ選択信号の
状態をラッチ回路８によって所定時間保持することによ
り、主ＷＤ選択信号を各バンク１０〜１３で共通に使用
できるようにして、主ＷＤ信号発生回路１を各バンク１
０〜１３で共有化してチップ面積を縮小することができ
る。
憶装置において、各バンクを制御する回路の面積を最小
限に抑えることにより、チップサイズを縮小するととも
に、制御回路に流れる電流の負荷を低減させて消費電流
を少なくする。 【解決手段】 メモリセルが配列された複数のバンク１
０〜１３に属する所望のワード線を、アドレスに応じて
定められた、主ＷＤ選択信号（ｍｗｄ）及び副ＷＤ選択
信号（ｓｗｄｘ，ｓｗｄｚ）に基づいて選択する際に、
主ＷＤ選択信号をパルス信号とするとともに、主ＷＤ選
択信号の状態変化に基づいて変化した副ＷＤ選択信号の
状態をラッチ回路８によって所定時間保持することによ
り、主ＷＤ選択信号を各バンク１０〜１３で共通に使用
できるようにして、主ＷＤ信号発生回路１を各バンク１
０〜１３で共有化してチップ面積を縮小することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、複数のバンクから成るセルアレイを有し、
各々のバンクを独立に制御することが可能なシンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（以下
ＳＤＲＡＭと称する）等の半導体記憶装置に適用して好
適である。
関し、特に、複数のバンクから成るセルアレイを有し、
各々のバンクを独立に制御することが可能なシンクロナ
ス・ダイナミック・ランダム・アクセス・メモリ（以下
ＳＤＲＡＭと称する）等の半導体記憶装置に適用して好
適である。
【０００２】
【従来の技術】ＳＤＲＡＭ等の半導体記憶装置では、１
つのチップを複数のバンクに切り分け、各々のバンクを
独立して制御することが行われている。図５は、４つの
バンク（Ｂａｎｋ０〜３）を個々に制御した場合のタイ
ミングチャートを示したものである。
つのチップを複数のバンクに切り分け、各々のバンクを
独立して制御することが行われている。図５は、４つの
バンク（Ｂａｎｋ０〜３）を個々に制御した場合のタイ
ミングチャートを示したものである。
【０００３】図５のタイミングチャートでは、各バンク
内のブロックの状態が常にアクティブ又はプリチャージ
の状態とされ、アクティブ、プリチャージ状態が交互に
切り替わるように設定されている。ここでアクティブ状
態とは、バンク内の所定ブロックを活性化してデータの
読み出し及び書き込みを可能とした状態であり、プリチ
ャージ状態とは、活性化したバンク内のブロックを元に
戻した状態である。
内のブロックの状態が常にアクティブ又はプリチャージ
の状態とされ、アクティブ、プリチャージ状態が交互に
切り替わるように設定されている。ここでアクティブ状
態とは、バンク内の所定ブロックを活性化してデータの
読み出し及び書き込みを可能とした状態であり、プリチ
ャージ状態とは、活性化したバンク内のブロックを元に
戻した状態である。
【０００４】バンクがアクティブ状態の時には、そのバ
ンクにおける特定のワード線が立ち上げられ、当該ワー
ド線に接続された特定のメモリセルへのデータの書き込
み、あるいは読み出しが可能となる。一方、プリチャー
ジ状態の時にはワード線が立ち上げられていないため、
そのバンクにおけるメモリセルへのデータの書き込み、
読み出しを行うことはできない。
ンクにおける特定のワード線が立ち上げられ、当該ワー
ド線に接続された特定のメモリセルへのデータの書き込
み、あるいは読み出しが可能となる。一方、プリチャー
ジ状態の時にはワード線が立ち上げられていないため、
そのバンクにおけるメモリセルへのデータの書き込み、
読み出しを行うことはできない。
【０００５】ここで、図５はメモリセルへの書き込み、
読み出し動作を行う際にプリチャージ、アクティブの各
状態が最も頻繁に切り替わる状態を示している。各バン
ク内のブロックはアクティブコマンド（ＡＣＴ０〜３）
を受けてアクティブ状態とされ、プリチャージコマンド
（ＰＲＥ０〜３）を受けてプリチャージ状態とされる。
読み出し動作を行う際にプリチャージ、アクティブの各
状態が最も頻繁に切り替わる状態を示している。各バン
ク内のブロックはアクティブコマンド（ＡＣＴ０〜３）
を受けてアクティブ状態とされ、プリチャージコマンド
（ＰＲＥ０〜３）を受けてプリチャージ状態とされる。
【０００６】各バンクの動作に着目してみると、アクテ
ィブ時には、（Ａ１）活性化するセンスアンプ列を選択
する「ブロック選択」、（Ａ２）ブロック内のワード線
を選択する「ワード線選択」、（Ａ３）読み出したデー
タを増幅するための「センスアンプ活性化」といった動
作が行われている。また、プリチャージ時には、（Ｐ
１）ワード線を非選択状態にする「ワード線リセッ
ト」、（Ｐ２）センスアンプを非活性状態にし、ビット
線をスタンバイ状態へリセットする「ブロック選択解
除」の動作が行われている。
ィブ時には、（Ａ１）活性化するセンスアンプ列を選択
する「ブロック選択」、（Ａ２）ブロック内のワード線
を選択する「ワード線選択」、（Ａ３）読み出したデー
タを増幅するための「センスアンプ活性化」といった動
作が行われている。また、プリチャージ時には、（Ｐ
１）ワード線を非選択状態にする「ワード線リセッ
ト」、（Ｐ２）センスアンプを非活性状態にし、ビット
線をスタンバイ状態へリセットする「ブロック選択解
除」の動作が行われている。
【０００７】４バンクを有する半導体記憶装置において
は、図５に示すサイクルで各コマンドを入力することが
可能である。図５においてで示す期間では、バンク０
（Ｂａｎｋ０）をプリチャージ状態からアクティブ状態
に移行する動作を行いながら、バンク２（Ｂａｎｋ２）
のプリチャージ動作を開始させ、バンク３（Ｂａｎｋ
３）のアクティブ状態とバンク１（Ｂａｎｋ１）のプリ
チャージ状態を保持させている。また、で示す期間で
は、バンク３（Ｂａｎｋ３）のプリチャージ動作を行い
ながら、バンク２（Ｂａｎｋ２）のアクティブ動作を開
始させ、バンク０（Ｂａｎｋ０）とバンク１（Ｂａｎｋ
１）のアクティブ状態を保持させている。
は、図５に示すサイクルで各コマンドを入力することが
可能である。図５においてで示す期間では、バンク０
（Ｂａｎｋ０）をプリチャージ状態からアクティブ状態
に移行する動作を行いながら、バンク２（Ｂａｎｋ２）
のプリチャージ動作を開始させ、バンク３（Ｂａｎｋ
３）のアクティブ状態とバンク１（Ｂａｎｋ１）のプリ
チャージ状態を保持させている。また、で示す期間で
は、バンク３（Ｂａｎｋ３）のプリチャージ動作を行い
ながら、バンク２（Ｂａｎｋ２）のアクティブ動作を開
始させ、バンク０（Ｂａｎｋ０）とバンク１（Ｂａｎｋ
１）のアクティブ状態を保持させている。
【０００８】このように、ＳＤＲＡＭの場合は、あるバ
ンクでは現状の状態を保持しつつ、別のバンクで所望の
ブロックをアクティブ状態へ移行させたり、更に別のバ
ンクでプリチャージ状態へ移行させるなど、バンク単位
で独立に動作、制御させることが可能である。
ンクでは現状の状態を保持しつつ、別のバンクで所望の
ブロックをアクティブ状態へ移行させたり、更に別のバ
ンクでプリチャージ状態へ移行させるなど、バンク単位
で独立に動作、制御させることが可能である。
【０００９】そのため、センスアンプやサブワードドラ
イバをはじめ、ＳＳ−Ｃｒｏｓｓ部と呼ばれるセンスア
ンプ群とサブワードデコーダ群との交差部に配置される
回路や、それらを制御するための各種回路は、それぞれ
各バンク単位で独立に制御できるように構成されている
ことが必要である。
イバをはじめ、ＳＳ−Ｃｒｏｓｓ部と呼ばれるセンスア
ンプ群とサブワードデコーダ群との交差部に配置される
回路や、それらを制御するための各種回路は、それぞれ
各バンク単位で独立に制御できるように構成されている
ことが必要である。
【００１０】図６は、図５のような４バンク動作を行う
ＳＤＲＡＭのセルアレイブロックの構成を示すブロック
図である。また、図７は図６のセルアレイの内部を詳細
に示した模式図である。図６及び図７を参照しながら、
４バンク動作を行うＳＤＲＡＭの構成を簡単に説明す
る。図６に示すように、各バンク（Ｂａｎｋ０〜Ｂａｎ
ｋ３）５０〜５３には、それぞれのバンクを独立して制
御し、所望ブロックのワード線をアクティブ状態とする
ために電源発生回路であるワードドライバ（ｗｄ）５４
〜５７がそれぞれ設けられている。各ワードドライバ５
４〜５７は、主ＷＤ選択信号（ｍｗｄ）をそれぞれ近接
するバンク５０〜５３へ供給している。また、各バンク
５０〜５３にはメインワードデコーダ（ｍｗｄｅｃ）５
８〜６１がそれぞれ設けられている。各メインワードデ
コーダ５８〜６１には、複数の主選択線（ｍｗｌ）が接
続されている。
ＳＤＲＡＭのセルアレイブロックの構成を示すブロック
図である。また、図７は図６のセルアレイの内部を詳細
に示した模式図である。図６及び図７を参照しながら、
４バンク動作を行うＳＤＲＡＭの構成を簡単に説明す
る。図６に示すように、各バンク（Ｂａｎｋ０〜Ｂａｎ
ｋ３）５０〜５３には、それぞれのバンクを独立して制
御し、所望ブロックのワード線をアクティブ状態とする
ために電源発生回路であるワードドライバ（ｗｄ）５４
〜５７がそれぞれ設けられている。各ワードドライバ５
４〜５７は、主ＷＤ選択信号（ｍｗｄ）をそれぞれ近接
するバンク５０〜５３へ供給している。また、各バンク
５０〜５３にはメインワードデコーダ（ｍｗｄｅｃ）５
８〜６１がそれぞれ設けられている。各メインワードデ
コーダ５８〜６１には、複数の主選択線（ｍｗｌ）が接
続されている。
【００１１】それぞれのバンク５０〜５３内におけるワ
ード線の選択は、入力されるロウアドレスに従って、メ
インワードデコーダ５８〜６１により所望の主選択（ｍ
ｗｌ）を選択するとともに、ワードドライバ５４〜５７
より出力される主ＷＤ選択信号（ｍｗｄ）に基づき駆動
されるサブワードデコーダ（図７中のｓｗｄｅｃ）によ
って、選択された主選択線（ｍｗｌ）に属する複数の副
選択線（ｓｗｌ）の中から所望のものを選択することに
よって行われる。さらに、入力されるコラムアドレスに
従って、図示しないビット線を選択することにより、ワ
ード線とビット線との交差部のメモリセルが選択され
る。
ード線の選択は、入力されるロウアドレスに従って、メ
インワードデコーダ５８〜６１により所望の主選択（ｍ
ｗｌ）を選択するとともに、ワードドライバ５４〜５７
より出力される主ＷＤ選択信号（ｍｗｄ）に基づき駆動
されるサブワードデコーダ（図７中のｓｗｄｅｃ）によ
って、選択された主選択線（ｍｗｌ）に属する複数の副
選択線（ｓｗｌ）の中から所望のものを選択することに
よって行われる。さらに、入力されるコラムアドレスに
従って、図示しないビット線を選択することにより、ワ
ード線とビット線との交差部のメモリセルが選択され
る。
【００１２】図７（ａ）は、図６に示すＳＤＲＡＭにお
ける１つのバンク（例えばＢａｎｋ０）内を更に拡大し
て示す図である。また、図７（ｂ）は、図７（ａ）に示
すサブワードデコーダ群（ｓｗｄｅｃｓ）６２とセンス
アンプ群（ｓｅｎｓｅ Ａｍｐｓ）６３との交差部（Ｓ
Ｓ−Ｃｒｏｓｓ部）に配置された副ＷＤ信号発生回路
（ｓｗｄｇｅｎ）６４と、副ＷＤ信号発生回路６４に接
続されるサブワードデコーダ（ｓｗｄｅｃ）６５とを更
に拡大して示した図である。
ける１つのバンク（例えばＢａｎｋ０）内を更に拡大し
て示す図である。また、図７（ｂ）は、図７（ａ）に示
すサブワードデコーダ群（ｓｗｄｅｃｓ）６２とセンス
アンプ群（ｓｅｎｓｅ Ａｍｐｓ）６３との交差部（Ｓ
Ｓ−Ｃｒｏｓｓ部）に配置された副ＷＤ信号発生回路
（ｓｗｄｇｅｎ）６４と、副ＷＤ信号発生回路６４に接
続されるサブワードデコーダ（ｓｗｄｅｃ）６５とを更
に拡大して示した図である。
【００１３】バンク内はワード線方向に沿って複数のブ
ロック（図６中のｍｗｄｅｃ内に点線で示すように４つ
のブロック）に区切られており、図７（ａ）に示すよう
に、各ブロック内は、サブワードデコーダ群６２とセン
スアンプ群６３が直交した状態で複数のセルアレイ単位
が形成されている。対向するサブワードデコーダ群６２
から副選択線（ｓｗｌ）がくし歯状に接続されている。
また、センスアンプ群６３は、副選択線（ｓｗｌ）と直
交する方向に延在する図示しないビット線からの出力を
増幅する役割を果たす。また、センスアンプ群６３上に
は、センスアンプ群６３の延在する方向に沿ってブロッ
ク選択信号（ｂｌｋ０，ｂｌｋ１，・・・）を送信する
ブロック信号線が配置されている。
ロック（図６中のｍｗｄｅｃ内に点線で示すように４つ
のブロック）に区切られており、図７（ａ）に示すよう
に、各ブロック内は、サブワードデコーダ群６２とセン
スアンプ群６３が直交した状態で複数のセルアレイ単位
が形成されている。対向するサブワードデコーダ群６２
から副選択線（ｓｗｌ）がくし歯状に接続されている。
また、センスアンプ群６３は、副選択線（ｓｗｌ）と直
交する方向に延在する図示しないビット線からの出力を
増幅する役割を果たす。また、センスアンプ群６３上に
は、センスアンプ群６３の延在する方向に沿ってブロッ
ク選択信号（ｂｌｋ０，ｂｌｋ１，・・・）を送信する
ブロック信号線が配置されている。
【００１４】図７（ｂ）に示す副ＷＤ信号発生回路６４
は、隣接するブロックの選択信号（ｂｌｋ０，ｂｌｋ
１）の論理和をとるＯＲ回路６４ａと、当該ＯＲ回路６
４ａの出力とワードドライバ５４からの主ＷＤ選択信号
（ｍｗｄ）とのＮＡＮＤをとるＮＡＮＤ回路６４ｂと、
当該ＮＡＮＤ回路６４ｂの出力を反転するインバータ６
４ｃとを備える。インバータ６４ｃの入出力における相
補信号が副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）とな
る。
は、隣接するブロックの選択信号（ｂｌｋ０，ｂｌｋ
１）の論理和をとるＯＲ回路６４ａと、当該ＯＲ回路６
４ａの出力とワードドライバ５４からの主ＷＤ選択信号
（ｍｗｄ）とのＮＡＮＤをとるＮＡＮＤ回路６４ｂと、
当該ＮＡＮＤ回路６４ｂの出力を反転するインバータ６
４ｃとを備える。インバータ６４ｃの入出力における相
補信号が副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）とな
る。
【００１５】副ＷＤ信号発生回路６４により発生された
相補の副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）のそれぞ
れは、当該副ＷＤ信号発生回路６４に接続された複数の
サブワードデコーダ６５へ入力される。これら複数のサ
ブワードデコーダ６５のうち、メインワードデコーダ５
８により選択された主選択線（ｍｗｌ）に接続されたサ
ブワードデコーダ６５によって副選択線（ｓｗｌ）が活
性化される。これにより、所望のメモリセルの選択が成
され、データの書き込みまたは読み出しが行われる。
相補の副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）のそれぞ
れは、当該副ＷＤ信号発生回路６４に接続された複数の
サブワードデコーダ６５へ入力される。これら複数のサ
ブワードデコーダ６５のうち、メインワードデコーダ５
８により選択された主選択線（ｍｗｌ）に接続されたサ
ブワードデコーダ６５によって副選択線（ｓｗｌ）が活
性化される。これにより、所望のメモリセルの選択が成
され、データの書き込みまたは読み出しが行われる。
【００１６】図８は、バンク５０（Ｂａｎｋ０）及びバ
ンク５１（Ｂａｎｋ１）を制御するための各信号を示す
タイミングチャートである。以下、図８に示す信号のう
ち、主要な信号について説明する。バンク５０がアクテ
ィブコマンド（ＡＣＴ０）を受け付けると、信号ｂｒａ
ｓ０ｚが立ち上がる。この信号ｂｒａｓ０ｚはバンクが
アクティブ状態かプリチャージ状態かを表す状態信号で
あり、該当するバンクがアクティブ状態の期間中は
“Ｈ”の状態を維持する。そして、その“Ｈ”の状態信
号ｂｒａｓ０ｚを受けて、選択しようとするメモリセル
が属するブロックのブロック選択信号（ｂｌｋｚ）が立
ち上がる。
ンク５１（Ｂａｎｋ１）を制御するための各信号を示す
タイミングチャートである。以下、図８に示す信号のう
ち、主要な信号について説明する。バンク５０がアクテ
ィブコマンド（ＡＣＴ０）を受け付けると、信号ｂｒａ
ｓ０ｚが立ち上がる。この信号ｂｒａｓ０ｚはバンクが
アクティブ状態かプリチャージ状態かを表す状態信号で
あり、該当するバンクがアクティブ状態の期間中は
“Ｈ”の状態を維持する。そして、その“Ｈ”の状態信
号ｂｒａｓ０ｚを受けて、選択しようとするメモリセル
が属するブロックのブロック選択信号（ｂｌｋｚ）が立
ち上がる。
【００１７】また、上記“Ｈ”の状態信号ｂｒａｓ０ｚ
を受けて、ロウアドレスに従って選択された主ＷＤ選択
信号（ｓｗｌ）が立ち上がり、さらに副ＷＤ信号発生回
路６４において “Ｈ”の主ＷＤ選択信号（ｍｗｄ）と
ブロック選択信号（ｂｌｋｚ）との論理をとることによ
って副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）が活性化さ
れる。
を受けて、ロウアドレスに従って選択された主ＷＤ選択
信号（ｓｗｌ）が立ち上がり、さらに副ＷＤ信号発生回
路６４において “Ｈ”の主ＷＤ選択信号（ｍｗｄ）と
ブロック選択信号（ｂｌｋｚ）との論理をとることによ
って副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）が活性化さ
れる。
【００１８】一方、主選択線（ｍｗｌ）は、ロウアドレ
スに従って、メインワードデコーダ５８により何れか１
つが選択されると“Ｌ”に落ちる。このように、選択状
態で“Ｌ”に落ちた主選択線（ｍｗｌ）の信号と、上記
活性化された副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）と
によって、該当するサブワードデコーダ６５により選択
しようとするメモリセルの副選択線（ｓｗｌ）が立ち上
げられる。その後、メモリセル対応したビット線を介し
て、メモリセルへの書き込み、読み出しが行われる。
スに従って、メインワードデコーダ５８により何れか１
つが選択されると“Ｌ”に落ちる。このように、選択状
態で“Ｌ”に落ちた主選択線（ｍｗｌ）の信号と、上記
活性化された副ＷＤ選択信号（ｓｗｄｚ，ｓｗｄｘ）と
によって、該当するサブワードデコーダ６５により選択
しようとするメモリセルの副選択線（ｓｗｌ）が立ち上
げられる。その後、メモリセル対応したビット線を介し
て、メモリセルへの書き込み、読み出しが行われる。
【００１９】
【発明が解決しようとする課題】しかしながら、上記従
来の技術では、図６に示すように複数のバンク５０〜５
３を独立して制御するために、バンク５０〜５３のそれ
ぞれに対してワードドライバ５８〜６１を設ける必要が
あり、同一機能の回路がそれぞれのバンク５０〜５３に
対応して存在することとなる。これにより、ワードドラ
イバ５８〜６１に対応するトランジスタの構成層の占有
面積が増加するだけでなく、同一系統の制御配線がそれ
ぞれのバンク５０〜５３に対して引き回されるため、配
線層の面積も増加してしまう。そのため、チップ面積が
増大するといった問題が生じていた。
来の技術では、図６に示すように複数のバンク５０〜５
３を独立して制御するために、バンク５０〜５３のそれ
ぞれに対してワードドライバ５８〜６１を設ける必要が
あり、同一機能の回路がそれぞれのバンク５０〜５３に
対応して存在することとなる。これにより、ワードドラ
イバ５８〜６１に対応するトランジスタの構成層の占有
面積が増加するだけでなく、同一系統の制御配線がそれ
ぞれのバンク５０〜５３に対して引き回されるため、配
線層の面積も増加してしまう。そのため、チップ面積が
増大するといった問題が生じていた。
【００２０】また、同一機能の回路が複数存在すること
によって電流駆動負荷が増大してしまい、消費電流が大
きくなるという問題も生じていた。更に、駆動負荷の増
大に伴う駆動速度の遅延といった問題も生じていた。
によって電流駆動負荷が増大してしまい、消費電流が大
きくなるという問題も生じていた。更に、駆動負荷の増
大に伴う駆動速度の遅延といった問題も生じていた。
【００２１】本発明は、このような問題を解決するため
に成されたものであり、複数のバンクを独立して制御可
能な半導体記憶装置において、各バンクを制御する回路
の面積を最小限に抑えることにより、チップサイズを縮
小するとともに、制御回路に流れる電流の負荷を低減さ
せて消費電流を少なくすることができるようにすること
を目的とする。
に成されたものであり、複数のバンクを独立して制御可
能な半導体記憶装置において、各バンクを制御する回路
の面積を最小限に抑えることにより、チップサイズを縮
小するとともに、制御回路に流れる電流の負荷を低減さ
せて消費電流を少なくすることができるようにすること
を目的とする。
【００２２】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルが配列された複数のバンクを有し、前記
バンクに属する所望のワード線をアドレスに応じて定め
られた、第１の選択信号及び第２の選択信号に基づいて
選択するように成された半導体記憶装置であって、前記
第１の選択信号をパルス信号とするとともに、前記第１
の選択信号の状態変化に基づいて変化した前記第２の選
択信号の状態を所定時間保持することを特徴とする。
は、メモリセルが配列された複数のバンクを有し、前記
バンクに属する所望のワード線をアドレスに応じて定め
られた、第１の選択信号及び第２の選択信号に基づいて
選択するように成された半導体記憶装置であって、前記
第１の選択信号をパルス信号とするとともに、前記第１
の選択信号の状態変化に基づいて変化した前記第２の選
択信号の状態を所定時間保持することを特徴とする。
【００２３】本発明の半導体記憶装置の一態様例におい
ては、前記第１の選択信号は、前記複数のバンクに共通
に設けた前記第１の選択信号を発生する回路から各バン
クに供給されることを特徴とする。
ては、前記第１の選択信号は、前記複数のバンクに共通
に設けた前記第１の選択信号を発生する回路から各バン
クに供給されることを特徴とする。
【００２４】本発明の半導体記憶装置の一態様例におい
ては、前記第１の選択信号を発生する回路は、前記複数
のバンクが配置された全領域の略中央に配置されること
を特徴とする。
ては、前記第１の選択信号を発生する回路は、前記複数
のバンクが配置された全領域の略中央に配置されること
を特徴とする。
【００２５】本発明の半導体記憶装置の一態様例におい
ては、前記パルス信号の印加によって前記第２の選択信
号がアクティブ状態となり、少なくともプリチャージさ
れるまでは前記第２の選択信号のアクティブ状態を維持
するラッチ回路を有することを特徴とする。
ては、前記パルス信号の印加によって前記第２の選択信
号がアクティブ状態となり、少なくともプリチャージさ
れるまでは前記第２の選択信号のアクティブ状態を維持
するラッチ回路を有することを特徴とする。
【００２６】本発明の半導体記憶装置の一態様例におい
ては、前記ラッチ回路は、前記第２の選択信号を発生す
る回路内に設けられることを特徴とする。
ては、前記ラッチ回路は、前記第２の選択信号を発生す
る回路内に設けられることを特徴とする。
【００２７】本発明の半導体記憶装置の一態様例におい
ては、前記ラッチ回路は、前記メモリセルに接続された
ビット線を駆動するセンスアンプと、前記第２の選択信
号に基づいて前記所望のワード線を活性化するワードデ
コーダとの交差位置における前記第２の選択信号を発生
する回路内に配置されていることを特徴とする。
ては、前記ラッチ回路は、前記メモリセルに接続された
ビット線を駆動するセンスアンプと、前記第２の選択信
号に基づいて前記所望のワード線を活性化するワードデ
コーダとの交差位置における前記第２の選択信号を発生
する回路内に配置されていることを特徴とする。
【００２８】
【作用】本発明は上記技術手段より成るので、発生され
た第１の選択信号のそれぞれのパルスが複数のバンクに
与えられることにより、複数のバンクにおいて第２の選
択信号が１つの第１の選択信号によって共通に制御され
るとともに、各バンク毎に与えられる上記パルスに応じ
て変化した第２の選択信号の状態が各バンクにおいて所
定時間保持されるため、第１の選択信号のパルスが立ち
下がった後もそのバンクの活性化が引き続き維持され、
データの読み出しや書き込みを各バンク独立に行うこと
が可能となる。
た第１の選択信号のそれぞれのパルスが複数のバンクに
与えられることにより、複数のバンクにおいて第２の選
択信号が１つの第１の選択信号によって共通に制御され
るとともに、各バンク毎に与えられる上記パルスに応じ
て変化した第２の選択信号の状態が各バンクにおいて所
定時間保持されるため、第１の選択信号のパルスが立ち
下がった後もそのバンクの活性化が引き続き維持され、
データの読み出しや書き込みを各バンク独立に行うこと
が可能となる。
【００２９】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。図１は、本発明の一実施形態に係
る半導体記憶装置であるＳＤＲＡＭの主要構成を示すブ
ロック図である。図１に示すＳＤＲＡＭは、図６に示し
たものと同様に４バンクの独立動作を行うＳＤＲＡＭで
ある。
に基づいて説明する。図１は、本発明の一実施形態に係
る半導体記憶装置であるＳＤＲＡＭの主要構成を示すブ
ロック図である。図１に示すＳＤＲＡＭは、図６に示し
たものと同様に４バンクの独立動作を行うＳＤＲＡＭで
ある。
【００３０】図１に示すように、各バンク（Ｂａｎｋ０
〜３）１０〜１３は互いに近接して配置され、バンク１
１とバンク１２の間に全てのバンク１０〜１３において
共通のワードドライバ（主ＷＤ信号発生回路（ｍｗｄｇ
ｅｎ））１が設けられている。この主ＷＤ信号発生回路
１から発生された主ＷＤ選択信号（ｍｗｄ）は、各バン
ク１０〜１３に供給される。また、各バンク１０〜１３
に対応してメインワードデコーダ（ｍｗｄｅｃ）１４〜
１５が設けられている。メインワードデコーダ１４〜１
５には、複数の主選択線（ｍｗｌ）が接続されている。
〜３）１０〜１３は互いに近接して配置され、バンク１
１とバンク１２の間に全てのバンク１０〜１３において
共通のワードドライバ（主ＷＤ信号発生回路（ｍｗｄｇ
ｅｎ））１が設けられている。この主ＷＤ信号発生回路
１から発生された主ＷＤ選択信号（ｍｗｄ）は、各バン
ク１０〜１３に供給される。また、各バンク１０〜１３
に対応してメインワードデコーダ（ｍｗｄｅｃ）１４〜
１５が設けられている。メインワードデコーダ１４〜１
５には、複数の主選択線（ｍｗｌ）が接続されている。
【００３１】図２（ａ）は、図１に示すバンク１０（Ｂ
ａｎｋ０）内における矢印Ａで示す円内の範囲を拡大し
て示した図である。また、図２（ｂ）は、図２（ａ）に
示すサブワードデコーダ群（ｓｗｄｅｃｓ）２とセンス
アンプ群（ｓｅｎｓｅ Ａｍｐｓ）３ａ，３ｂとの交差
部（ＳＳ−Ｃｒｏｓｓ部、矢印Ｂで示す円内）に配置さ
れた副ＷＤ信号発生回路（ｓｗｄｇｅｎ）４と、当該副
ＷＤ信号発生回路４に接続されるサブワードデコーダ
（ｓｗｄｅｃ）５とを更に拡大して示す図である。
ａｎｋ０）内における矢印Ａで示す円内の範囲を拡大し
て示した図である。また、図２（ｂ）は、図２（ａ）に
示すサブワードデコーダ群（ｓｗｄｅｃｓ）２とセンス
アンプ群（ｓｅｎｓｅ Ａｍｐｓ）３ａ，３ｂとの交差
部（ＳＳ−Ｃｒｏｓｓ部、矢印Ｂで示す円内）に配置さ
れた副ＷＤ信号発生回路（ｓｗｄｇｅｎ）４と、当該副
ＷＤ信号発生回路４に接続されるサブワードデコーダ
（ｓｗｄｅｃ）５とを更に拡大して示す図である。
【００３２】バンク内はワード線方向に沿って複数のブ
ロック（図１中のｍｗｄｅｃ内に点線で示すように４つ
のブロック）に区切られており、図２（ａ）に示すよう
に、各ブロック内は、サブワードデコーダ群２とセンス
アンプ群３ａ，３ｂとが直交することにより複数のセル
アレイ単位が形成されている。ブロック内には複数のメ
モリセル（不図示）が格子状に配置されている。また、
副選択線（ｓｗｌ）は、両側のサブワードデコーダ群２
から各メモリセルに向かって、交互にくし歯状に延在
し、各メモリセルに対して接続されている。
ロック（図１中のｍｗｄｅｃ内に点線で示すように４つ
のブロック）に区切られており、図２（ａ）に示すよう
に、各ブロック内は、サブワードデコーダ群２とセンス
アンプ群３ａ，３ｂとが直交することにより複数のセル
アレイ単位が形成されている。ブロック内には複数のメ
モリセル（不図示）が格子状に配置されている。また、
副選択線（ｓｗｌ）は、両側のサブワードデコーダ群２
から各メモリセルに向かって、交互にくし歯状に延在
し、各メモリセルに対して接続されている。
【００３３】センスアンプ群３ａ，３ｂは、メモリセル
の配置された領域を挟んで対向して設けられ、ビット線
（不図示）が両側のセンスアンプ群３ａ，３ｂから各メ
モリセルに向かって交互にくし歯状に延在している。セ
ンスアンプ群３は、このビット線からの出力を増幅する
役割を果たす。選択しようとするメモリセルに対応する
副選択線（ｓｗｌ）を選択し、当該メモリセルと接続さ
れたビット線によってデータの書き込み、読み出しが行
うことが可能である。
の配置された領域を挟んで対向して設けられ、ビット線
（不図示）が両側のセンスアンプ群３ａ，３ｂから各メ
モリセルに向かって交互にくし歯状に延在している。セ
ンスアンプ群３は、このビット線からの出力を増幅する
役割を果たす。選択しようとするメモリセルに対応する
副選択線（ｓｗｌ）を選択し、当該メモリセルと接続さ
れたビット線によってデータの書き込み、読み出しが行
うことが可能である。
【００３４】上記センスアンプ群３ａ，３ｂ上には、２
本のブロック選択信号線がセンスアンプ群３と同一の方
向へ延在している。２本のブロック選択信号線には、バ
ンク内に存在する複数のブロックのうち、ロウアドレス
に従って選択された特定のセンスアンプ群３ａ，３ｂの
両側のブロックに相当するブロック選択信号が活性化さ
れる。
本のブロック選択信号線がセンスアンプ群３と同一の方
向へ延在している。２本のブロック選択信号線には、バ
ンク内に存在する複数のブロックのうち、ロウアドレス
に従って選択された特定のセンスアンプ群３ａ，３ｂの
両側のブロックに相当するブロック選択信号が活性化さ
れる。
【００３５】図２（ｂ）において、図１の主ＷＤ信号発
生回路１からは、ロウアドレスに応じた主ＷＤ選択信号
（ｍｗｄ）が出力され、サブワードデコーダ群２とセン
スアンプ群３ａ，３ｂの交差部に配置された上記ロウア
ドレスに対応する副ＷＤ信号発生回路４へ入力される。
生回路１からは、ロウアドレスに応じた主ＷＤ選択信号
（ｍｗｄ）が出力され、サブワードデコーダ群２とセン
スアンプ群３ａ，３ｂの交差部に配置された上記ロウア
ドレスに対応する副ＷＤ信号発生回路４へ入力される。
【００３６】一方、選択しようとするメモリセルのロウ
アドレスに応じて、対応するブロックのブロック選択信
号ｂｌｋ０，１も副ＷＤ信号発生回路４へ入力される。
副ＷＤ信号発生回路４では、ＯＲ回路６によって隣接す
るブロック選択信号間で論理和がとられるため、センス
アンプ群３ａのうち何れかが選択されていると、ＯＲ回
路６からは“Ｈ”の信号が出力されることになる。
アドレスに応じて、対応するブロックのブロック選択信
号ｂｌｋ０，１も副ＷＤ信号発生回路４へ入力される。
副ＷＤ信号発生回路４では、ＯＲ回路６によって隣接す
るブロック選択信号間で論理和がとられるため、センス
アンプ群３ａのうち何れかが選択されていると、ＯＲ回
路６からは“Ｈ”の信号が出力されることになる。
【００３７】そして、上記主ＷＤ信号発生回路１により
入力された主ＷＤ選択信号とＯＲ回路６の出力信号とが
ＮＡＮＤ回路７に入力され、ここでＮＡＮＤがとられ、
その出力信号が副ＷＤ信号発生回路４のラッチ回路８へ
入力される。ラッチ回路８では、ＮＡＮＤ回路７による
出力をリセット信号が加えられるまでの所定時間保持す
る。保持された信号は、それぞれインバータ９によって
反転され、相補の副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄ
ｚ）として副ＷＤ信号発生回路４から出力される。ラッ
チ回路８には所定のタイミングでリセット信号（Ｒｅｓ
ｅｔ）が入力されて、ラッチ回路８により保持された状
態のリセットを行う。
入力された主ＷＤ選択信号とＯＲ回路６の出力信号とが
ＮＡＮＤ回路７に入力され、ここでＮＡＮＤがとられ、
その出力信号が副ＷＤ信号発生回路４のラッチ回路８へ
入力される。ラッチ回路８では、ＮＡＮＤ回路７による
出力をリセット信号が加えられるまでの所定時間保持す
る。保持された信号は、それぞれインバータ９によって
反転され、相補の副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄ
ｚ）として副ＷＤ信号発生回路４から出力される。ラッ
チ回路８には所定のタイミングでリセット信号（Ｒｅｓ
ｅｔ）が入力されて、ラッチ回路８により保持された状
態のリセットを行う。
【００３８】副ＷＤ信号発生回路４より出力された副Ｗ
Ｄ選択信号（ｓｗｄｘ，ｓｗｄｚ）は、当該副ＷＤ信号
発生回路４に接続された複数のサブワードデコーダ５に
入力される。サブワードデコーダ５には主選択線（ｍｗ
ｌ）１８が接続されており、副ＷＤ選択信号（ｓｗｄ
ｘ，ｓｗｄｚ）とは別系統で、メインワードデコーダ１
４によってロウアドレスに応じた主選択線１８が選択さ
れている。そして、主選択線１８の信号によってＣＭＯ
Ｓ回路１９がＯＮして、相補の副ＷＤ選択信号（ｓｗｄ
ｘ，ｓｗｄｚ）がサブワードデコーダ５へ入力されてい
る間、副選択線（ｓｗｌ）２０が立ち上げられる。これ
により、立ち上げられた副選択線２０に接続されたメモ
リセルが選択され、データの書き込みまたは読み出しが
行われる。
Ｄ選択信号（ｓｗｄｘ，ｓｗｄｚ）は、当該副ＷＤ信号
発生回路４に接続された複数のサブワードデコーダ５に
入力される。サブワードデコーダ５には主選択線（ｍｗ
ｌ）１８が接続されており、副ＷＤ選択信号（ｓｗｄ
ｘ，ｓｗｄｚ）とは別系統で、メインワードデコーダ１
４によってロウアドレスに応じた主選択線１８が選択さ
れている。そして、主選択線１８の信号によってＣＭＯ
Ｓ回路１９がＯＮして、相補の副ＷＤ選択信号（ｓｗｄ
ｘ，ｓｗｄｚ）がサブワードデコーダ５へ入力されてい
る間、副選択線（ｓｗｌ）２０が立ち上げられる。これ
により、立ち上げられた副選択線２０に接続されたメモ
リセルが選択され、データの書き込みまたは読み出しが
行われる。
【００３９】図３（ａ）は、ビット線ショート及びプリ
チャージ制御回路（ｂｌｓｄｒｖ）２１とビット線トラ
ンスファ制御回路（ｂｌｔｄｒｖ）２２の構成を示して
いる。これらの制御回路により、ブロック選択信号に基
づいてプリチャージ解除信号ｂｒｓとセルアレイ選択信
号ｂｌｔが出力される。
チャージ制御回路（ｂｌｓｄｒｖ）２１とビット線トラ
ンスファ制御回路（ｂｌｔｄｒｖ）２２の構成を示して
いる。これらの制御回路により、ブロック選択信号に基
づいてプリチャージ解除信号ｂｒｓとセルアレイ選択信
号ｂｌｔが出力される。
【００４０】また、図３（ｂ）は、センスアンプ活性化
回路（ｓａｄｒｖ）２３の構成を示している。このセン
スアンプ活性化回路２３は、センスアンプ用の電源の駆
動回路であって、センスアンプのラッチイネーブル信号
ｌｅｘ，ｌｅｚが入力されることにより活性化されて、
センスアンプの電源をプリチャージ状態から増幅に必要
な電位まで変化させる。センスアンプ活性化回路２３の
出力であるセンスアンプの活性化信号ｐｓａ，ｎｓａが
開く（一方が“Ｈ”に立ち上がり、他方が“Ｌ”に落ち
ることによって、センスアンプによりビット線の微小電
位が増幅されていく。
回路（ｓａｄｒｖ）２３の構成を示している。このセン
スアンプ活性化回路２３は、センスアンプ用の電源の駆
動回路であって、センスアンプのラッチイネーブル信号
ｌｅｘ，ｌｅｚが入力されることにより活性化されて、
センスアンプの電源をプリチャージ状態から増幅に必要
な電位まで変化させる。センスアンプ活性化回路２３の
出力であるセンスアンプの活性化信号ｐｓａ，ｎｓａが
開く（一方が“Ｈ”に立ち上がり、他方が“Ｌ”に落ち
ることによって、センスアンプによりビット線の微小電
位が増幅されていく。
【００４１】次に、図４を参照しながら、バンク１０
（Ｂａｎｋ０）及びバンク１１（Ｂａｎｋ１）を制御す
る各信号の出力タイミングを説明する。図４は、図８と
同様に、『Ｂａｎｋ０アクティブ、Ｂａｎｋ１アクティ
ブ、Ｂａｎｋ０プリチャージ、Ｂａｎｋ１プリチャー
ジ』の順にコマンドを実行した場合の、主要信号の概略
波形を示すタイミングチャートである。
（Ｂａｎｋ０）及びバンク１１（Ｂａｎｋ１）を制御す
る各信号の出力タイミングを説明する。図４は、図８と
同様に、『Ｂａｎｋ０アクティブ、Ｂａｎｋ１アクティ
ブ、Ｂａｎｋ０プリチャージ、Ｂａｎｋ１プリチャー
ジ』の順にコマンドを実行した場合の、主要信号の概略
波形を示すタイミングチャートである。
【００４２】図４に示すように、全バンクに共通の主Ｗ
Ｄ信号発生回路１から、バンク１０，１１に共通のパル
ス信号である主ＷＤ選択信号（ｍｗｄ）が供給され、こ
れに基づいて両バンク１０，１１の制御が成される。主
ＷＤ選択信号（ｍｗｄ）の各パルスは、バンクがアクテ
ィブ状態かプリチャージ状態かを表す状態信号ｂｒａｓ
ｚを受けて、ロウアドレスにより選択されたものが立ち
上がる。
Ｄ信号発生回路１から、バンク１０，１１に共通のパル
ス信号である主ＷＤ選択信号（ｍｗｄ）が供給され、こ
れに基づいて両バンク１０，１１の制御が成される。主
ＷＤ選択信号（ｍｗｄ）の各パルスは、バンクがアクテ
ィブ状態かプリチャージ状態かを表す状態信号ｂｒａｓ
ｚを受けて、ロウアドレスにより選択されたものが立ち
上がる。
【００４３】先ず、バンク１０を制御する各信号につい
て説明する。状態信号ｂｒａｓ０ｚは、バンク内のブロ
ックの制御の状態を表す信号であり、バンク１０へのア
クティブコマンド（ＡＣＴ０）を受けて選択状態（Ｈｉ
状態）となり、バンク１０へのプリチャージコマンド
（ＰＲＥ０）を受けて非選択状態（Ｌｏ状態）に切り替
わる信号である。そして、この状態信号ｂｒａｓ０ｚが
“Ｈ”となったのを受けて、コマンドと同時に読み込ん
だロウアドレスと論理がとられて、選択されるべきセン
スアンプブロックに相当するブロック選択信号ｂｌｋｚ
と主ＷＤ選択信号の第１のパルスとが立ち上がる。
て説明する。状態信号ｂｒａｓ０ｚは、バンク内のブロ
ックの制御の状態を表す信号であり、バンク１０へのア
クティブコマンド（ＡＣＴ０）を受けて選択状態（Ｈｉ
状態）となり、バンク１０へのプリチャージコマンド
（ＰＲＥ０）を受けて非選択状態（Ｌｏ状態）に切り替
わる信号である。そして、この状態信号ｂｒａｓ０ｚが
“Ｈ”となったのを受けて、コマンドと同時に読み込ん
だロウアドレスと論理がとられて、選択されるべきセン
スアンプブロックに相当するブロック選択信号ｂｌｋｚ
と主ＷＤ選択信号の第１のパルスとが立ち上がる。
【００４４】このブロック選択信号ｂｌｋｚの立ち上が
りを受けて、プリチャージ解除信号ｂｒｓが立ち下が
る。プリチャージ解除信号ｂｒｓは、ビット線のプリチ
ャージトランジスタを制御している信号であって、図３
（ａ）のビット線トランスファ制御回路２１から出力さ
れる。このプリチャージ解除信号ｂｒｓが立ち下がるこ
とにより、アクセスされるビット線のショートおよびプ
リチャージ解除が行われ、データを受ける準備がセンス
アンプ側で行われる。
りを受けて、プリチャージ解除信号ｂｒｓが立ち下が
る。プリチャージ解除信号ｂｒｓは、ビット線のプリチ
ャージトランジスタを制御している信号であって、図３
（ａ）のビット線トランスファ制御回路２１から出力さ
れる。このプリチャージ解除信号ｂｒｓが立ち下がるこ
とにより、アクセスされるビット線のショートおよびプ
リチャージ解除が行われ、データを受ける準備がセンス
アンプ側で行われる。
【００４５】また、上記ブロック選択信号ｂｌｋｚの立
ち上がりを受けて、セルアレイ選択信号ｂｌｔが立ち下
がる。セルアレイ選択信号ｂｌｔは、あるセンスアンプ
群の両側に配置されたセルアレイのうち、いずれかのセ
ルアレイを選択するかを制御する信号であって、図３
（ｂ）のビット線トランスファ制御回路２２から出力さ
れる。セルアレイ選択信号ｂｌｔは、センスアンプとセ
ルアレイとの接続関係を制御するトランスファーゲート
を制御する。すなわち、プリチャージ状態ではセンスア
ンプに対して両側のセルアレイが接続されているが、ブ
ロック選択信号が出されたとき、セルアレイ選択信号ｂ
ｌｔが“Ｌ”に切り替わることにより、選択されない側
のブロックのセルアレイを切り離す動作が成される。
ち上がりを受けて、セルアレイ選択信号ｂｌｔが立ち下
がる。セルアレイ選択信号ｂｌｔは、あるセンスアンプ
群の両側に配置されたセルアレイのうち、いずれかのセ
ルアレイを選択するかを制御する信号であって、図３
（ｂ）のビット線トランスファ制御回路２２から出力さ
れる。セルアレイ選択信号ｂｌｔは、センスアンプとセ
ルアレイとの接続関係を制御するトランスファーゲート
を制御する。すなわち、プリチャージ状態ではセンスア
ンプに対して両側のセルアレイが接続されているが、ブ
ロック選択信号が出されたとき、セルアレイ選択信号ｂ
ｌｔが“Ｌ”に切り替わることにより、選択されない側
のブロックのセルアレイを切り離す動作が成される。
【００４６】そして、主ＷＤ選択信号（ｍｗｄ）とブロ
ック選択信号ｂｌｋｚの立ち上がりに応じて、それら双
方の信号の論理が図２の副ＷＤ信号発生回路４によりと
られることにより、副ＷＤ信号発生回路４から出力され
る相補の関係にある副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄ
ｚ）が活性化される。そして、活性化された副ＷＤ選択
信号の状態は、図４に示すように、プリチャージコマン
ドの入力に応じてリセット信号が入力されるまでラッチ
回路８により保持される。
ック選択信号ｂｌｋｚの立ち上がりに応じて、それら双
方の信号の論理が図２の副ＷＤ信号発生回路４によりと
られることにより、副ＷＤ信号発生回路４から出力され
る相補の関係にある副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄ
ｚ）が活性化される。そして、活性化された副ＷＤ選択
信号の状態は、図４に示すように、プリチャージコマン
ドの入力に応じてリセット信号が入力されるまでラッチ
回路８により保持される。
【００４７】一方、副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄ
ｚ）とは別系統で、状態信号ｂｒａｓ０ｚに基づいて、
メインワードデコーダ１４によって選択しようとするメ
モリセルのロウアドレスと論理がとられて１本の主選択
線（ｍｗｌ）が選択される。このとき、主選択線（ｍｗ
ｌ）の出力は、選択されることにより“Ｌ”に切り替わ
る。
ｚ）とは別系統で、状態信号ｂｒａｓ０ｚに基づいて、
メインワードデコーダ１４によって選択しようとするメ
モリセルのロウアドレスと論理がとられて１本の主選択
線（ｍｗｌ）が選択される。このとき、主選択線（ｍｗ
ｌ）の出力は、選択されることにより“Ｌ”に切り替わ
る。
【００４８】このように、主選択線（ｍｗｌ）の出力が
“Ｌ”となり、副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）
が活性化されることにより、サブワードデコーダ５にお
いて所望の副選択線（ｓｗｌ）が選択され、その信号が
立ち上げられる。副選択線（ｓｗｌ）が選択されたこと
によって、別のコラムアドレスに従って選択されたビッ
ト線からメモリセルに記憶されていた記憶情報が出力さ
れる。
“Ｌ”となり、副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）
が活性化されることにより、サブワードデコーダ５にお
いて所望の副選択線（ｓｗｌ）が選択され、その信号が
立ち上げられる。副選択線（ｓｗｌ）が選択されたこと
によって、別のコラムアドレスに従って選択されたビッ
ト線からメモリセルに記憶されていた記憶情報が出力さ
れる。
【００４９】センスアンプのラッチイネーブル信号ｌｅ
ｘ／ｌｅｚは、センスアンプの制御信号であって、図３
（ｂ）に示すセンスアンプ活性化回路２３によりセンス
アンプ活性化信号ｐｓａ，ｎｓａが発生される。このセ
ンスアンプ活性化信号ｐｓａ，ｎｓａがセンスアンプに
供給されることによって、ビット線の微小電位が増幅さ
れる。これにより、メモリセルに記憶された情報を読み
出すことが可能となる。信号ｂｉｔ ｌｉｎｅは、メモ
リセルからセンスアンプへ読み出された出力を示してい
る。
ｘ／ｌｅｚは、センスアンプの制御信号であって、図３
（ｂ）に示すセンスアンプ活性化回路２３によりセンス
アンプ活性化信号ｐｓａ，ｎｓａが発生される。このセ
ンスアンプ活性化信号ｐｓａ，ｎｓａがセンスアンプに
供給されることによって、ビット線の微小電位が増幅さ
れる。これにより、メモリセルに記憶された情報を読み
出すことが可能となる。信号ｂｉｔ ｌｉｎｅは、メモ
リセルからセンスアンプへ読み出された出力を示してい
る。
【００５０】バンク１０においてデータの読み出しが開
始されると、続いてバンク１１がアクティブコマンド
（ＡＣＴ１）を受ける。これに応じて、バンク１１で
は、状態信号ｂｒａｓ１ｚが立ち上がる。これを受け
て、選択しようとするメモリセルのロウアドレスと論理
がとられて、選択されるべきセンスアンプブロックに相
当するブロック選択信号ｂｌｋｚと主ＷＤ選択信号（ｍ
ｗｄ）の第２のパルスが立ち上がる。
始されると、続いてバンク１１がアクティブコマンド
（ＡＣＴ１）を受ける。これに応じて、バンク１１で
は、状態信号ｂｒａｓ１ｚが立ち上がる。これを受け
て、選択しようとするメモリセルのロウアドレスと論理
がとられて、選択されるべきセンスアンプブロックに相
当するブロック選択信号ｂｌｋｚと主ＷＤ選択信号（ｍ
ｗｄ）の第２のパルスが立ち上がる。
【００５１】そして、この主ＷＤ選択信号（ｍｗｄ）と
ブロック選択信号（ｂｌｋｚ）の立ち上がりを受けて、
その双方の信号の論理が図２の副ＷＤ信号発生回路４に
よりとられることにより、バンク１０と同様に副ＷＤ信
号発生回路４から出力される相補関係にある副ＷＤ選択
信号（ｓｗｄｘ，ｓｗｄｚ）が活性化される。そして、
活性化された副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）の
状態がリセット信号を受けるまで保持される。
ブロック選択信号（ｂｌｋｚ）の立ち上がりを受けて、
その双方の信号の論理が図２の副ＷＤ信号発生回路４に
よりとられることにより、バンク１０と同様に副ＷＤ信
号発生回路４から出力される相補関係にある副ＷＤ選択
信号（ｓｗｄｘ，ｓｗｄｚ）が活性化される。そして、
活性化された副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）の
状態がリセット信号を受けるまで保持される。
【００５２】このように、本実施形態では、主ＷＤ信号
発生回路１の出力である主ＷＤ選択信号（ｍｗｄ）を、
４バンク１０〜１３のいずれかのアクティブコマンドを
受け付けたときに発生するパルス信号とするとともに、
副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）の状態を保持す
るラッチ回路８を副ＷＤ信号発生回路４の内部に挿入し
ている。これにより、１つの主ＷＤ信号発生回路１から
出力されるパルス的な主ＷＤ選択信号（ｍｗｄ）によっ
て各バンク１０〜１３の副ＷＤ選択信号（ｓｗｄｘ，ｓ
ｗｄｚ）を制御することができるとともに、主ＷＤ選択
信号（ｍｗｄ）をパルス信号としたにもかかわらず副Ｗ
Ｄ選択信号（ｓｗｄｘ，ｓｗｄｚ）のアクティブ状態を
維持することができる。従って、主ＷＤ選択信号（ｍｗ
ｄ）を全バンクで共通に使用することが可能となり、主
ＷＤ信号発生回路１を４バンク１０〜１３で共有してバ
ンクの独立動作を行うことができる。
発生回路１の出力である主ＷＤ選択信号（ｍｗｄ）を、
４バンク１０〜１３のいずれかのアクティブコマンドを
受け付けたときに発生するパルス信号とするとともに、
副ＷＤ選択信号（ｓｗｄｘ，ｓｗｄｚ）の状態を保持す
るラッチ回路８を副ＷＤ信号発生回路４の内部に挿入し
ている。これにより、１つの主ＷＤ信号発生回路１から
出力されるパルス的な主ＷＤ選択信号（ｍｗｄ）によっ
て各バンク１０〜１３の副ＷＤ選択信号（ｓｗｄｘ，ｓ
ｗｄｚ）を制御することができるとともに、主ＷＤ選択
信号（ｍｗｄ）をパルス信号としたにもかかわらず副Ｗ
Ｄ選択信号（ｓｗｄｘ，ｓｗｄｚ）のアクティブ状態を
維持することができる。従って、主ＷＤ選択信号（ｍｗ
ｄ）を全バンクで共通に使用することが可能となり、主
ＷＤ信号発生回路１を４バンク１０〜１３で共有してバ
ンクの独立動作を行うことができる。
【００５３】主ＷＤ信号発生回路１を共有化すること
で、主ＷＤ信号発生回路１の配置面積を大幅に縮小する
ことができる。また、主ＷＤ信号発生回路１への入力ア
ドレスに関連した配線も１つにまとめることができ、配
線の占有面積を減少させることができる。更に、このよ
うに主ＷＤ信号発生回路１の数を少なくするとともに、
配線を短くすることができることから、駆動負荷を減少
させることが可能である。
で、主ＷＤ信号発生回路１の配置面積を大幅に縮小する
ことができる。また、主ＷＤ信号発生回路１への入力ア
ドレスに関連した配線も１つにまとめることができ、配
線の占有面積を減少させることができる。更に、このよ
うに主ＷＤ信号発生回路１の数を少なくするとともに、
配線を短くすることができることから、駆動負荷を減少
させることが可能である。
【００５４】また、主ＷＤ信号発生回路１を、共有する
複数のバンク１０〜１３の全領域の略中央に配置するこ
とで、駆動回路から終端部分までの配線の最長距離を短
くすることができ、複数バンクを固めて配置しその端部
分に主ＷＤ信号発生回路１を配置した場合等に比して動
作速度の面からより好ましい結果が得られる。
複数のバンク１０〜１３の全領域の略中央に配置するこ
とで、駆動回路から終端部分までの配線の最長距離を短
くすることができ、複数バンクを固めて配置しその端部
分に主ＷＤ信号発生回路１を配置した場合等に比して動
作速度の面からより好ましい結果が得られる。
【００５５】なお、本実施形態では副ＷＤ選択信号（ｓ
ｗｄｘ，ｓｗｄｚ）のアクティブ状態をラッチ回路８に
よって維持するようにしたが、他の回路を用いてアクテ
ィブ状態を維持するようにしてもよい。また、主ＷＤ信
号発生回路１をバンク１０〜１３の全てにおいて共有化
せずに、任意の複数のバンクで共有するようにしてもよ
い。
ｗｄｘ，ｓｗｄｚ）のアクティブ状態をラッチ回路８に
よって維持するようにしたが、他の回路を用いてアクテ
ィブ状態を維持するようにしてもよい。また、主ＷＤ信
号発生回路１をバンク１０〜１３の全てにおいて共有化
せずに、任意の複数のバンクで共有するようにしてもよ
い。
【００５６】
【発明の効果】本発明によれば、第１の選択信号をパル
ス信号とするとともに、第１の選択信号に応じて変化す
る第２の選択信号の状態を所定時間保持するようにした
ので、第１の選択信号の発生回路を複数のバンク間で共
有することができる。従って、半導体記憶装置のチップ
面積を減少させるとができるとともに、消費電流を減少
させることができる。
ス信号とするとともに、第１の選択信号に応じて変化す
る第２の選択信号の状態を所定時間保持するようにした
ので、第１の選択信号の発生回路を複数のバンク間で共
有することができる。従って、半導体記憶装置のチップ
面積を減少させるとができるとともに、消費電流を減少
させることができる。
【図１】本発明の一実施形態に係る半導体記憶装置であ
るＳＤＲＡＭの主要構成を示すブロック図である。
るＳＤＲＡＭの主要構成を示すブロック図である。
【図２】図１に示すバンク内の主要部を拡大して示した
図である。
図である。
【図３】ＳＤＲＡＭの副選択線に関する駆動部の構成を
示す模式図である。
示す模式図である。
【図４】２つのバンクにおける各信号の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図５】複数のバンクを個々に制御した場合の動作例を
示すタイミングチャートである。
示すタイミングチャートである。
【図６】４バンク動作を行うＳＤＲＡＭの概略構成を示
すブロック図である。
すブロック図である。
【図７】図６のＳＤＲＡＭにおける１つのバンク内を更
に拡大して示す図である。
に拡大して示す図である。
【図８】図６の２つのバンクにおける各信号の動作を示
すタイミングチャートである。
すタイミングチャートである。
１ 主ＷＤ信号発生回路（ワードドライバ） ２ サブワードデコーダ群 ３ａ，３ｂ センスアンプ群 ４ 副ＷＤ信号発生回路（ｓｗｄｇｅｎ） ５ サブワードデコーダ（ｓｗｄｅｃ） ６ ＯＲ回路 ７ ＮＡＮＤ回路 ８ ラッチ回路 ９ インバータ １０〜１３ バンク １４〜１７ メインワードデコーダ １８ 主選択線（ｍｗｌ） １９ ＣＭＯＳ回路 ２０ 副選択線（ｓｗｌ） ２１ ビット線ショート及びプリチャージ制御回路（ｂ
ｌｓｄｒｖ） ２２ ビット線トランスファ制御回路（ｂｌｔｄｒｖ） ２３ センスアンプ活性化回路（ｓａｄｒｖ）
ｌｓｄｒｖ） ２２ ビット線トランスファ制御回路（ｂｌｔｄｒｖ） ２３ センスアンプ活性化回路（ｓａｄｒｖ）
フロントページの続き (72)発明者 山田 伸一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA01 AA07 BA13 BA18 BA21 CA16 CA21
Claims (6)
- 【請求項１】 メモリセルが配列された複数のバンクを
有し、前記バンクに属する所望のワード線をアドレスに
応じて定められた、第１の選択信号及び第２の選択信号
に基づいて選択するように成された半導体記憶装置であ
って、 前記第１の選択信号をパルス信号とするとともに、前記
第１の選択信号の状態変化に基づいて変化した前記第２
の選択信号の状態を所定時間保持することを特徴とする
半導体記憶装置。 - 【請求項２】 前記第１の選択信号は、前記複数のバン
クに共通に設けた前記第１の選択信号を発生する回路か
ら各バンクに供給されることを特徴とする請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記第１の選択信号を発生する回路は、
前記複数のバンクが配置された全領域の略中央に配置さ
れることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項４】 前記パルス信号の印加によって前記第２
の選択信号がアクティブ状態となり、少なくともプリチ
ャージされるまでは前記第２の選択信号のアクティブ状
態を維持するラッチ回路を有することを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】 前記ラッチ回路は、前記第２の選択信号
を発生する回路内に設けられることを特徴とする請求項
４に記載の半導体記憶装置。 - 【請求項６】 前記ラッチ回路は、前記メモリセルに接
続されたビット線を駆動するセンスアンプと、前記第２
の選択信号に基づいて前記所望のワード線を活性化する
ワードデコーダとの交差位置における前記第２の選択信
号を発生する回路内に配置されていることを特徴とする
請求項４に記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153272A JP2000339960A (ja) | 1999-06-01 | 1999-06-01 | 半導体記憶装置 |
| US09/539,615 US6404692B1 (en) | 1999-06-01 | 2000-03-31 | Semiconductor memory |
| KR1020000019913A KR100694774B1 (ko) | 1999-06-01 | 2000-04-17 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11153272A JP2000339960A (ja) | 1999-06-01 | 1999-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000339960A true JP2000339960A (ja) | 2000-12-08 |
Family
ID=15558845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11153272A Pending JP2000339960A (ja) | 1999-06-01 | 1999-06-01 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6404692B1 (ja) |
| JP (1) | JP2000339960A (ja) |
| KR (1) | KR100694774B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7304890B2 (en) * | 2005-12-13 | 2007-12-04 | Atmel Corporation | Double byte select high voltage line for EEPROM memory block |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5363330A (en) * | 1991-01-28 | 1994-11-08 | Mitsubishi Denki Kabushiki Kaisha | Non-volatile semiconductor memory device incorporating data latch and address counter for page mode programming |
| JP3173387B2 (ja) | 1996-09-20 | 2001-06-04 | 日本電気株式会社 | 半導体記憶装置及びデコード回路 |
| JP2000011639A (ja) * | 1998-06-19 | 2000-01-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2000040361A (ja) * | 1998-07-21 | 2000-02-08 | Mitsubishi Electric Corp | ディバイデッドワードライン方式の半導体記憶装置 |
| JP2000113670A (ja) * | 1998-10-05 | 2000-04-21 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
-
1999
- 1999-06-01 JP JP11153272A patent/JP2000339960A/ja active Pending
-
2000
- 2000-03-31 US US09/539,615 patent/US6404692B1/en not_active Expired - Fee Related
- 2000-04-17 KR KR1020000019913A patent/KR100694774B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100694774B1 (ko) | 2007-03-14 |
| US20020031034A1 (en) | 2002-03-14 |
| US6404692B1 (en) | 2002-06-11 |
| KR20010020751A (ko) | 2001-03-15 |
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Legal Events
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| A521 | Written amendment |
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Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20071109 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20071130 |
|
| A711 | Notification of change in applicant |
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