JPH10334663A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH10334663A JPH10334663A JP9140767A JP14076797A JPH10334663A JP H10334663 A JPH10334663 A JP H10334663A JP 9140767 A JP9140767 A JP 9140767A JP 14076797 A JP14076797 A JP 14076797A JP H10334663 A JPH10334663 A JP H10334663A
- Authority
- JP
- Japan
- Prior art keywords
- node
- signal
- bit line
- potential
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ２バンク構成のメモリの読出しデータバスを
共有化して小形化を図り、かつアクセス速度の低下しな
い半導体記憶装置を提供する。 【解決手段】 バンクＢＫ１が選択されると、ブロック
選択信号ＥＱＢ１が“Ｌ”となり、ＭＯＳ２４はオンに
なってノードＮ２０が接地電位ＧＮＤになり、バンクＢ
Ｋ１のセンスアンプ１３が動作して、メモリセル１１ｉ
のデータがＭＯＳ２１ａ，２１ｂのゲートに与えられ
る。選択読出し信号ＲＣＬ１が“Ｈ”となるので、ＭＯ
Ｓ２２ａ，２２ｂはオンとなり、読出されたデータに応
じた電位が読出しデータバス／ＲＢ，ＲＢに出力され
る。一方、非選択のバンクＢＫ０では、ＭＯＳ２３はオ
ン、ＭＯＳ２４はオフとなり、ノードＮ２０が電源電位
ＶＣＣになり、センスアンプ１３の出力側は、ほぼ電源
電位ＶＣＣにプリチャージされ、選択されたときに直ち
にデータの読出しが可能な状態にスタンバイされる。
共有化して小形化を図り、かつアクセス速度の低下しな
い半導体記憶装置を提供する。 【解決手段】 バンクＢＫ１が選択されると、ブロック
選択信号ＥＱＢ１が“Ｌ”となり、ＭＯＳ２４はオンに
なってノードＮ２０が接地電位ＧＮＤになり、バンクＢ
Ｋ１のセンスアンプ１３が動作して、メモリセル１１ｉ
のデータがＭＯＳ２１ａ，２１ｂのゲートに与えられ
る。選択読出し信号ＲＣＬ１が“Ｈ”となるので、ＭＯ
Ｓ２２ａ，２２ｂはオンとなり、読出されたデータに応
じた電位が読出しデータバス／ＲＢ，ＲＢに出力され
る。一方、非選択のバンクＢＫ０では、ＭＯＳ２３はオ
ン、ＭＯＳ２４はオフとなり、ノードＮ２０が電源電位
ＶＣＣになり、センスアンプ１３の出力側は、ほぼ電源
電位ＶＣＣにプリチャージされ、選択されたときに直ち
にデータの読出しが可能な状態にスタンバイされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にダイナミック・ランダム・アクセス・メモリ（以
下、「ＤＲＡＭ」という）等の内部のデータバス構成に
関するものである。
特にダイナミック・ランダム・アクセス・メモリ（以
下、「ＤＲＡＭ」という）等の内部のデータバス構成に
関するものである。
【０００２】
【従来の技術】ＤＲＡＭの大容量化に伴い、１アドレス
に複数ビット（例えば、８ビット、１６ビット）を記憶
する多バイト化や、連続するアドレスの内容を連続して
読み書きする連続アクセスの要求が多くなってきてい
る。ＤＲＡＭでは、アクセス毎にビット線を一定電圧に
充電するプリチャージを行う必要がある。このため、連
続アクセスを可能にするための方法として、例えばメモ
リセル配列を２組のバンクに分割し、これらのバンクを
交互にアクセスすることによって、連続アクセスを実現
している。図２は、従来のＤＲＡＭの概略の構成図であ
る。このＤＲＡＭは、同一構成の２つのバンクＢＫ０，
ＢＫ１を有している。例えば、バンクＢＫ１は、平行に
配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎ
と、これらのワード線ＷＬ０〜ＷＬｎに直交するように
配置された相補的な２本のビット線ＢＬ，／ＢＬ（但
し、「／」は反転を意味する）を有している。ワード線
ＷＬｉ（但し、ｉ＝０〜ｎ）とビット線ＢＬ又はビット
線／ＢＬとの交叉箇所には、メモリセル１ｉが接続され
ている。
に複数ビット（例えば、８ビット、１６ビット）を記憶
する多バイト化や、連続するアドレスの内容を連続して
読み書きする連続アクセスの要求が多くなってきてい
る。ＤＲＡＭでは、アクセス毎にビット線を一定電圧に
充電するプリチャージを行う必要がある。このため、連
続アクセスを可能にするための方法として、例えばメモ
リセル配列を２組のバンクに分割し、これらのバンクを
交互にアクセスすることによって、連続アクセスを実現
している。図２は、従来のＤＲＡＭの概略の構成図であ
る。このＤＲＡＭは、同一構成の２つのバンクＢＫ０，
ＢＫ１を有している。例えば、バンクＢＫ１は、平行に
配置された複数のワード線ＷＬ０，ＷＬ１，…，ＷＬｎ
と、これらのワード線ＷＬ０〜ＷＬｎに直交するように
配置された相補的な２本のビット線ＢＬ，／ＢＬ（但
し、「／」は反転を意味する）を有している。ワード線
ＷＬｉ（但し、ｉ＝０〜ｎ）とビット線ＢＬ又はビット
線／ＢＬとの交叉箇所には、メモリセル１ｉが接続され
ている。
【０００３】ビット線ＢＬ，／ＢＬは、センスアンプ
（ＳＡ）２の入力側に接続されている。センスアンプ２
には、その動作を制御するためのブロック選択信号ＥＱ
Ｂ１が与えられており、このセンスアンプ２の出力側の
ノードＮ１，Ｎ２に、ＭＯＳトランジスタ（以下、単に
「ＭＯＳ」という）３ａ，３ｂのゲートが、それぞれ接
続されている。ＭＯＳ３ａ，３ｂのソースは接地電位Ｇ
ＮＤに共通接続され、ドレインは、それぞれＭＯＳ４
ａ，４ｂを介して相補的な読出しデータバス／ＲＢ，Ｒ
Ｂに接続されている。ＭＯＳ４ａ，４ｂのゲートには、
選択読出し信号ＲＣＬ１が与えられている。読出しデー
タバス／ＲＢ，ＲＢの一端は、それぞれＭＯＳ５ａ，５
ｂを介して電源電位ＶＣＣに接続されている。ＭＯＳ５
ａ，５ｂのゲートには、インバータ６を介してブロック
選択信号ＥＱＢ１が与えられている。読出しデータバス
／ＲＢ，ＲＢの他端は、プリチャージ回路（ＰＣ）７１
の入力側に接続され、このプリチャージ回路７１の出力
側が、トランスファゲート（ＴＧ）８１を介して読出し
アンプ９の入力側に接続されている。トランスファゲー
ト８１は、バンク選択信号ＢＫＳＥＬによってオン／オ
フの制御が行われるものである。
（ＳＡ）２の入力側に接続されている。センスアンプ２
には、その動作を制御するためのブロック選択信号ＥＱ
Ｂ１が与えられており、このセンスアンプ２の出力側の
ノードＮ１，Ｎ２に、ＭＯＳトランジスタ（以下、単に
「ＭＯＳ」という）３ａ，３ｂのゲートが、それぞれ接
続されている。ＭＯＳ３ａ，３ｂのソースは接地電位Ｇ
ＮＤに共通接続され、ドレインは、それぞれＭＯＳ４
ａ，４ｂを介して相補的な読出しデータバス／ＲＢ，Ｒ
Ｂに接続されている。ＭＯＳ４ａ，４ｂのゲートには、
選択読出し信号ＲＣＬ１が与えられている。読出しデー
タバス／ＲＢ，ＲＢの一端は、それぞれＭＯＳ５ａ，５
ｂを介して電源電位ＶＣＣに接続されている。ＭＯＳ５
ａ，５ｂのゲートには、インバータ６を介してブロック
選択信号ＥＱＢ１が与えられている。読出しデータバス
／ＲＢ，ＲＢの他端は、プリチャージ回路（ＰＣ）７１
の入力側に接続され、このプリチャージ回路７１の出力
側が、トランスファゲート（ＴＧ）８１を介して読出し
アンプ９の入力側に接続されている。トランスファゲー
ト８１は、バンク選択信号ＢＫＳＥＬによってオン／オ
フの制御が行われるものである。
【０００４】一方、バンクＢＫ０も、バンクＢＫ１と同
様の接続となっており、このバンクＢＫ０の読出しデー
タバス／ＲＢ，ＲＢに、プリチャージ回路７０が接続さ
れている。プリチャージ回路７０の出力側が、トランス
ファゲート８０を介して読出しアンプ９の入力側に接続
されている。トランスファゲート８０は、インバータ１
０を介して与えられるバンク選択信号ＢＫＳＥＬによっ
てオン／オフの制御が行われるものである。そして、バ
ンク選択信号ＢＫＳＥＬによって選択されたバンクＢＫ
０またはＢＫ１からデータが読出され、読出しアンプ９
から読出しデータＤＱとして出力されるようになってい
る。ここで、バンクＢＫ１がスタンバイ状態からアクテ
ィブ状態に変化して、このバンクＢＫ１のメモリセル１
ｉに記憶されたデータを読出す場合の動作を説明する。
バンクＢＫ１がスタンバイ状態の時、ブロック選択信号
ＥＱＢ１はレベル“Ｈ”となっており、ＭＯＳ５ａ，５
ｂはオフ状態となっている。一方、プリチャージ回路７
１によって、読出しデータバスＲＢ，／ＲＢの電位は、
両方ともＶＣＣ−Ｖｔ（但し、ＶｔはＭＯＳ５ａ等の閾
値電圧）にプリチャージされている。
様の接続となっており、このバンクＢＫ０の読出しデー
タバス／ＲＢ，ＲＢに、プリチャージ回路７０が接続さ
れている。プリチャージ回路７０の出力側が、トランス
ファゲート８０を介して読出しアンプ９の入力側に接続
されている。トランスファゲート８０は、インバータ１
０を介して与えられるバンク選択信号ＢＫＳＥＬによっ
てオン／オフの制御が行われるものである。そして、バ
ンク選択信号ＢＫＳＥＬによって選択されたバンクＢＫ
０またはＢＫ１からデータが読出され、読出しアンプ９
から読出しデータＤＱとして出力されるようになってい
る。ここで、バンクＢＫ１がスタンバイ状態からアクテ
ィブ状態に変化して、このバンクＢＫ１のメモリセル１
ｉに記憶されたデータを読出す場合の動作を説明する。
バンクＢＫ１がスタンバイ状態の時、ブロック選択信号
ＥＱＢ１はレベル“Ｈ”となっており、ＭＯＳ５ａ，５
ｂはオフ状態となっている。一方、プリチャージ回路７
１によって、読出しデータバスＲＢ，／ＲＢの電位は、
両方ともＶＣＣ−Ｖｔ（但し、ＶｔはＭＯＳ５ａ等の閾
値電圧）にプリチャージされている。
【０００５】次に、バンク選択信号ＢＫＳＥＬ、及び選
択読出し信号ＲＣＬ１が“Ｈ”、ブロック選択信号ＥＱ
Ｂ１がレベル“Ｌ”に変化することによって、バンクＢ
Ｋ１がアクティブ状態になる。そして、選択されたバン
クＢＫ１のワード線ＷＬｉが“Ｈ”になると、このワー
ド線ＷＬｉに接続されたメモリセル１ｉに記憶されたデ
ータがビット線対ＢＬ，／ＢＬに出力される。ビット線
対ＢＬ，／ＢＬに出力されたデータはセンスアンプ２に
与えられ、このセンスアンプ２で所定のレベルまで増幅
されて、ノードＮ１，Ｎ２に出力される。もし、メモリ
セル１ｉに記憶されたデータが“Ｈ”であれば、ノード
Ｎ１，Ｎ２のレベルは、それぞれ“Ｈ”，“Ｌ”とな
る。これにより、ＭＯＳ３ａはオン状態、ＭＯＳ３ｂは
オフ状態となる。また、選択読出し信号ＲＣＬ１のレベ
ルは“Ｈ”となっているので、ＭＯＳ４ａ，４ｂはいず
れもオン状態である。これにより、読出しデータバスＲ
Ｂ，／ＲＢのレベルは、それぞれ“Ｈ”，“Ｌ”とな
る。読出しデータバスＲＢ，／ＲＢ上の信号は、プリチ
ャージ回路７１及びトランスファゲート８１を通って読
出しアンプ９に与えられ、この読出しアンプ９によって
読出しデータＤＱとして“Ｈ”が出力される。
択読出し信号ＲＣＬ１が“Ｈ”、ブロック選択信号ＥＱ
Ｂ１がレベル“Ｌ”に変化することによって、バンクＢ
Ｋ１がアクティブ状態になる。そして、選択されたバン
クＢＫ１のワード線ＷＬｉが“Ｈ”になると、このワー
ド線ＷＬｉに接続されたメモリセル１ｉに記憶されたデ
ータがビット線対ＢＬ，／ＢＬに出力される。ビット線
対ＢＬ，／ＢＬに出力されたデータはセンスアンプ２に
与えられ、このセンスアンプ２で所定のレベルまで増幅
されて、ノードＮ１，Ｎ２に出力される。もし、メモリ
セル１ｉに記憶されたデータが“Ｈ”であれば、ノード
Ｎ１，Ｎ２のレベルは、それぞれ“Ｈ”，“Ｌ”とな
る。これにより、ＭＯＳ３ａはオン状態、ＭＯＳ３ｂは
オフ状態となる。また、選択読出し信号ＲＣＬ１のレベ
ルは“Ｈ”となっているので、ＭＯＳ４ａ，４ｂはいず
れもオン状態である。これにより、読出しデータバスＲ
Ｂ，／ＲＢのレベルは、それぞれ“Ｈ”，“Ｌ”とな
る。読出しデータバスＲＢ，／ＲＢ上の信号は、プリチ
ャージ回路７１及びトランスファゲート８１を通って読
出しアンプ９に与えられ、この読出しアンプ９によって
読出しデータＤＱとして“Ｈ”が出力される。
【０００６】もし、メモリセル１ｉに記憶されたデータ
が“Ｌ”であれば、ノードＮ１，Ｎ２のレベルは、それ
ぞれ“Ｌ”，“Ｈ”となるので、ＭＯＳ３ａはオフ状
態、ＭＯＳ３ｂはオン状態となる。これにより、読出し
データＤＱとして“Ｌ”が出力される。バンクＢＫ１が
選択されてメモリセル１ｉの読出しが行われている間、
非選択のバンクＢＫ０は、スタンバイ状態になってお
り、その読出しデータバスＲＢ，／ＲＢの電位は、両方
ともＶＣＣ−Ｖｔにプリチャージされている。従って、
次にバンクＢＫ０が選択されたときには、直ちにワード
線ＷＬｉで選択されたメモリセル１ｉの記憶データを読
出すことが可能になる。このように、選択したバンクＢ
Ｋ１（又はＢＫ０）をアクセスする間、非選択のバンク
ＢＫ０（又はＢＫ１）をスタンバイ状態にしておき、２
つのバンクＢＫ０，ＢＫ１を交互にアクセスすることに
より、連続アクセスを可能にしている。
が“Ｌ”であれば、ノードＮ１，Ｎ２のレベルは、それ
ぞれ“Ｌ”，“Ｈ”となるので、ＭＯＳ３ａはオフ状
態、ＭＯＳ３ｂはオン状態となる。これにより、読出し
データＤＱとして“Ｌ”が出力される。バンクＢＫ１が
選択されてメモリセル１ｉの読出しが行われている間、
非選択のバンクＢＫ０は、スタンバイ状態になってお
り、その読出しデータバスＲＢ，／ＲＢの電位は、両方
ともＶＣＣ−Ｖｔにプリチャージされている。従って、
次にバンクＢＫ０が選択されたときには、直ちにワード
線ＷＬｉで選択されたメモリセル１ｉの記憶データを読
出すことが可能になる。このように、選択したバンクＢ
Ｋ１（又はＢＫ０）をアクセスする間、非選択のバンク
ＢＫ０（又はＢＫ１）をスタンバイ状態にしておき、２
つのバンクＢＫ０，ＢＫ１を交互にアクセスすることに
より、連続アクセスを可能にしている。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
２バンク構成のＤＲＡＭでは、図２に示すように、バン
クＢＫ０，ＢＫ１毎に読出しデータバスＲＢ，／ＲＢが
必要となる。また、バンク数を多くしたり、多バイト化
等のために各バンクを複数のブロックに分割すると、更
に読出しデータバスＲＢ，／ＲＢのレイアウト上に占め
る面積が大きくなり、チップサイズが大きくなるという
課題がある。チップサイズの増加を防ぐためには、複数
のバンクＢＫ０，ＢＫ１に対して、１対の読出しデータ
バスＲＢ，／ＲＢを共有させることが有効である。しか
し、単純に読出しデータバスＲＢ，／ＲＢを共有化する
と、次のような課題が生ずる。図３は、単純に読出しデ
ータバスＲＢ，／ＲＢを共有化した場合の従来のＤＲＡ
Ｍの課題を説明するための図であり、図２中の要素と共
通の要素には共通の符号が付されている。このＤＲＡＭ
は、同一構成の２つのバンクＢＫ０，ＢＫ１を有してい
る。バンクＢＫ０は、更に同一構成のブロックＢＬＫ０
−１，ＢＬＫ０−２に分割されている。また、バンクＢ
Ｋ１も同様に、同一構成のブロックＢＬＫ１−１，ＢＬ
Ｋ１−２に分割されている。各ブロックＢＬＫ０−１，
ＢＬＫ１−１は、それぞれビット線対ＢＬ，／ＢＬにメ
モリセル１ｉから読出された信号を増幅するセンスアン
プ２を有している。
２バンク構成のＤＲＡＭでは、図２に示すように、バン
クＢＫ０，ＢＫ１毎に読出しデータバスＲＢ，／ＲＢが
必要となる。また、バンク数を多くしたり、多バイト化
等のために各バンクを複数のブロックに分割すると、更
に読出しデータバスＲＢ，／ＲＢのレイアウト上に占め
る面積が大きくなり、チップサイズが大きくなるという
課題がある。チップサイズの増加を防ぐためには、複数
のバンクＢＫ０，ＢＫ１に対して、１対の読出しデータ
バスＲＢ，／ＲＢを共有させることが有効である。しか
し、単純に読出しデータバスＲＢ，／ＲＢを共有化する
と、次のような課題が生ずる。図３は、単純に読出しデ
ータバスＲＢ，／ＲＢを共有化した場合の従来のＤＲＡ
Ｍの課題を説明するための図であり、図２中の要素と共
通の要素には共通の符号が付されている。このＤＲＡＭ
は、同一構成の２つのバンクＢＫ０，ＢＫ１を有してい
る。バンクＢＫ０は、更に同一構成のブロックＢＬＫ０
−１，ＢＬＫ０−２に分割されている。また、バンクＢ
Ｋ１も同様に、同一構成のブロックＢＬＫ１−１，ＢＬ
Ｋ１−２に分割されている。各ブロックＢＬＫ０−１，
ＢＬＫ１−１は、それぞれビット線対ＢＬ，／ＢＬにメ
モリセル１ｉから読出された信号を増幅するセンスアン
プ２を有している。
【０００８】ブロックＢＬＫ１−１のセンスアンプ２の
出力側のノードＮ１，Ｎ２には、それぞれＭＯＳ３ａ，
３ｂのゲートが接続されている。ＭＯＳ３ａ，３ｂのソ
ースは接地電位ＧＮＤに共通接続され、ドレインはそれ
ぞれＭＯＳ４ａ，４ｂを介して、ブロックＢＬＫ０−
１，ＢＬＫ１−１共通の読出しデータバス／ＲＢ，ＲＢ
に接続されている。ＭＯＳ４ａ，４ｂのゲートには、選
択読出し信号ＲＣＬ１が与えられている。読出しデータ
バスＲＢ，／ＲＢの一端は、それぞれＭＯＳ５ａ，５ｂ
を介して電源電位ＶＣＣに接続されている。ＭＯＳ５
ａ，５ｂのゲートには、ブロックＢＬＫ０−１，ＢＬＫ
１−１を共通に選択するための共通ブロック選択信号Ｂ
ＬＫＳＥＬ１が与えられている。読出しデータバスＲ
Ｂ，／ＲＢの他端は、プリチャージ回路７１の入力側に
接続され、このプリチャージ回路７１の出力側が、読出
しアンプ９１の入力側に接続されている。一方、ブロッ
クＢＬＫ０−１のセンスアンプ２の出力側も、ブロック
ＢＬＫ１−１と同様に、ＭＯＳ３ａ，３ｂ及びＭＯＳ４
ａ，４ｂを通して、ブロックＢＬＫ０−１，ＢＬＫ１−
１共通の読出しデータバス／ＲＢ，ＲＢに接続されてい
る。
出力側のノードＮ１，Ｎ２には、それぞれＭＯＳ３ａ，
３ｂのゲートが接続されている。ＭＯＳ３ａ，３ｂのソ
ースは接地電位ＧＮＤに共通接続され、ドレインはそれ
ぞれＭＯＳ４ａ，４ｂを介して、ブロックＢＬＫ０−
１，ＢＬＫ１−１共通の読出しデータバス／ＲＢ，ＲＢ
に接続されている。ＭＯＳ４ａ，４ｂのゲートには、選
択読出し信号ＲＣＬ１が与えられている。読出しデータ
バスＲＢ，／ＲＢの一端は、それぞれＭＯＳ５ａ，５ｂ
を介して電源電位ＶＣＣに接続されている。ＭＯＳ５
ａ，５ｂのゲートには、ブロックＢＬＫ０−１，ＢＬＫ
１−１を共通に選択するための共通ブロック選択信号Ｂ
ＬＫＳＥＬ１が与えられている。読出しデータバスＲ
Ｂ，／ＲＢの他端は、プリチャージ回路７１の入力側に
接続され、このプリチャージ回路７１の出力側が、読出
しアンプ９１の入力側に接続されている。一方、ブロッ
クＢＬＫ０−１のセンスアンプ２の出力側も、ブロック
ＢＬＫ１−１と同様に、ＭＯＳ３ａ，３ｂ及びＭＯＳ４
ａ，４ｂを通して、ブロックＢＬＫ０−１，ＢＬＫ１−
１共通の読出しデータバス／ＲＢ，ＲＢに接続されてい
る。
【０００９】また、ブロックＢＬＫ０−２，ＢＬＫ１−
２は、ブロックＢＬＫ０−１，ＢＬＫ１−１と同様に、
これらのブロックＢＬＫ０−２，ＢＬＫ１−２共通の読
出しデータバスＲＢ，／ＲＢに共通接続されており、共
通ブロック選択信号ＢＬＫＳＥＬ２で選択された時に、
プリチャージ回路７２を介して読出しアンプ９２に接続
されるようになっている。このような構成のＤＲＡＭに
おいて、バンクＢＫ１側のブロックＢＬＫ１−２と、バ
ンクＢＫ０側のブロックＢＬＫ０−１とを交互にアクセ
スする場合の動作を説明する。ブロックＢＬＫ１−２が
アクセスされている時、バンクＢＫ１側の選択読出し信
号ＲＣＬ１は“Ｈ”、及びブロック選択信号ＥＱＢ１−
２は“Ｌ”になる。選択読出し信号ＲＣＬ１は、バンク
ＢＫ１内の共通信号であるので、ブロックＢＬＫ１−１
側の選択読出し信号ＲＣＬ１も“Ｈ”となる。ここで、
ブロック選択信号ＥＱＢ１−１は“Ｈ”のため、ブロッ
クＢＬＫ１−１のセンスアンプ２の出力側のノードＮ
１，Ｎ２の電位は（１／２）ＶＣＣとなり、ＭＯＳ３
ａ，３ｂはともにオン状態になる。更に、ＭＯＳ４ａ，
４ｂもオン状態となっているので、ブロックＢＬＫ１−
１側の読出しデータバス／ＲＢ，ＲＢは、ＭＯＳ４ａ，
３ａ、及びＭＯＳ４ｂ、３ｂを介してそれぞれ接地電位
ＧＮＤに接続され、これらの電位は低下する。
２は、ブロックＢＬＫ０−１，ＢＬＫ１−１と同様に、
これらのブロックＢＬＫ０−２，ＢＬＫ１−２共通の読
出しデータバスＲＢ，／ＲＢに共通接続されており、共
通ブロック選択信号ＢＬＫＳＥＬ２で選択された時に、
プリチャージ回路７２を介して読出しアンプ９２に接続
されるようになっている。このような構成のＤＲＡＭに
おいて、バンクＢＫ１側のブロックＢＬＫ１−２と、バ
ンクＢＫ０側のブロックＢＬＫ０−１とを交互にアクセ
スする場合の動作を説明する。ブロックＢＬＫ１−２が
アクセスされている時、バンクＢＫ１側の選択読出し信
号ＲＣＬ１は“Ｈ”、及びブロック選択信号ＥＱＢ１−
２は“Ｌ”になる。選択読出し信号ＲＣＬ１は、バンク
ＢＫ１内の共通信号であるので、ブロックＢＬＫ１−１
側の選択読出し信号ＲＣＬ１も“Ｈ”となる。ここで、
ブロック選択信号ＥＱＢ１−１は“Ｈ”のため、ブロッ
クＢＬＫ１−１のセンスアンプ２の出力側のノードＮ
１，Ｎ２の電位は（１／２）ＶＣＣとなり、ＭＯＳ３
ａ，３ｂはともにオン状態になる。更に、ＭＯＳ４ａ，
４ｂもオン状態となっているので、ブロックＢＬＫ１−
１側の読出しデータバス／ＲＢ，ＲＢは、ＭＯＳ４ａ，
３ａ、及びＭＯＳ４ｂ、３ｂを介してそれぞれ接地電位
ＧＮＤに接続され、これらの電位は低下する。
【００１０】ブロックＢＬＫ１−１側の読出しデータバ
スＲＢ，／ＲＢは、ブロックＢＬＫ０−１にも共通に接
続されているので、次にこのブロックＢＬＫ０−１がア
クセスされた時に、読出しデータバスＲＢ，／ＲＢが所
定の電位（ＶＣＣ−Ｖｔ）にプリチャージされていない
ことになる。このため、読出しアンプ９１の反応が遅く
なり、アクセス時間に遅延を生ずるという課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、読出しデータバスＲＢ，／ＲＢを共有化することに
よってレイアウトの小形化を図るとともに、アクセス時
間の遅延を防止することができるＤＲＡＭ等の半導体記
憶装置を提供するものである。
スＲＢ，／ＲＢは、ブロックＢＬＫ０−１にも共通に接
続されているので、次にこのブロックＢＬＫ０−１がア
クセスされた時に、読出しデータバスＲＢ，／ＲＢが所
定の電位（ＶＣＣ−Ｖｔ）にプリチャージされていない
ことになる。このため、読出しアンプ９１の反応が遅く
なり、アクセス時間に遅延を生ずるという課題があっ
た。本発明は、前記従来技術が持っていた課題を解決
し、読出しデータバスＲＢ，／ＲＢを共有化することに
よってレイアウトの小形化を図るとともに、アクセス時
間の遅延を防止することができるＤＲＡＭ等の半導体記
憶装置を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するた
め、本発明の内の第１の発明は、半導体記憶装置におい
て、次のような第１及び第２の記憶手段と、第１及び第
２の出力制御手段と、データバス対と、プリチャージ手
段と、読出し手段とを備えている。第１の記憶手段は、
２本のビット線が平行に配置された第１のビット線対、
前記第１のビット線対に直交して配置された複数のワー
ド線からなる第１のワード線群、前記第１のビット線対
と前記第１のワード線群との各交叉箇所に設けられ、該
第１のワード線群の内の１つのワード線によって選択さ
れたときに該第１のビット線対に与えられ電位を保持す
るとともに、該保持した電位を該第１のビット線対に出
力する複数のメモリセルからなる第１のメモリセル群、
及び第１の指定信号によって指定された時に、前記第１
のメモリセル群の内の選択されたメモリセルから前記第
１のビット線対に出力された電位を増幅して、相補的な
第１及び第２のセンス信号を出力する第１のセンスアン
プを有している。第２の記憶手段は、２本のビット線が
平行に配置された第２のビット線対、前記第２のビット
線対に直交して配置された複数のワード線からなる第２
のワード線群、前記第２のビット線対と前記第２のワー
ド線群との各交叉箇所に設けられ、該第２のワード線群
の内の１つのワード線によって選択されたときに該第２
のビット線対に与えられ電位を保持するとともに、該保
持した電位を該第２のビット線対に出力する複数のメモ
リセルからなる第２のメモリセル群、及び前記第１の指
定信号とは重複しないタイミングの第２の指定信号によ
って指定された時に、前記第２のメモリセル群の内の選
択されたメモリセルから前記第２のビット線対に出力さ
れた電位を増幅して、相補的な第３及び第４のセンス信
号を出力する第２のセンスアンプを有している。
め、本発明の内の第１の発明は、半導体記憶装置におい
て、次のような第１及び第２の記憶手段と、第１及び第
２の出力制御手段と、データバス対と、プリチャージ手
段と、読出し手段とを備えている。第１の記憶手段は、
２本のビット線が平行に配置された第１のビット線対、
前記第１のビット線対に直交して配置された複数のワー
ド線からなる第１のワード線群、前記第１のビット線対
と前記第１のワード線群との各交叉箇所に設けられ、該
第１のワード線群の内の１つのワード線によって選択さ
れたときに該第１のビット線対に与えられ電位を保持す
るとともに、該保持した電位を該第１のビット線対に出
力する複数のメモリセルからなる第１のメモリセル群、
及び第１の指定信号によって指定された時に、前記第１
のメモリセル群の内の選択されたメモリセルから前記第
１のビット線対に出力された電位を増幅して、相補的な
第１及び第２のセンス信号を出力する第１のセンスアン
プを有している。第２の記憶手段は、２本のビット線が
平行に配置された第２のビット線対、前記第２のビット
線対に直交して配置された複数のワード線からなる第２
のワード線群、前記第２のビット線対と前記第２のワー
ド線群との各交叉箇所に設けられ、該第２のワード線群
の内の１つのワード線によって選択されたときに該第２
のビット線対に与えられ電位を保持するとともに、該保
持した電位を該第２のビット線対に出力する複数のメモ
リセルからなる第２のメモリセル群、及び前記第１の指
定信号とは重複しないタイミングの第２の指定信号によ
って指定された時に、前記第２のメモリセル群の内の選
択されたメモリセルから前記第２のビット線対に出力さ
れた電位を増幅して、相補的な第３及び第４のセンス信
号を出力する第２のセンスアンプを有している。
【００１２】第１の出力制御手段は、前記第１の指定信
号によって指定されたときに、前記第１及び第２のセン
ス信号によって相補的に制御され、第１のノード及び第
２のノードに対して該第１及び第２のセンス信号に対応
する電位をそれぞれ出力するとともに、該第１の指定信
号によって指定されていないときには、該第１及び第２
のノードとの間が切断状態となるものである。第２の出
力制御手段は、前記第２の指定信号によって指定された
ときに、前記第３及び第４のセンス信号によって相補的
に制御され、第３のノード及び第４のノードに対して該
第３及び第４のセンス信号に対応する電位をそれぞれ出
力するとともに、該第２の指定信号によって指定されて
いないときには、該第３及び第４のノードとの間が切断
状態となるものである。データバス対は、前記第１のノ
ードと前記第３のノードとに共通接続された第１のデー
タバス、及び前記第２のノードと前記第４のノードとに
共通接続された第２のデータバスを有しており、プリチ
ャージ手段は、前記データバス対に接続され、該データ
バス対と前記第１及び第２の出力制御手段との間が切断
状態となっている時には、該データバス対を所定の電位
に保持するものである。そして、読出し手段は、前記デ
ータバス対に接続され、前記第１の出力制御手段から前
記第１及び第２のノードに出力された電位、または前記
第２の出力制御手段から前記第３及び第４のノードに出
力された電位を検出して、読出しデータを出力するもの
である。
号によって指定されたときに、前記第１及び第２のセン
ス信号によって相補的に制御され、第１のノード及び第
２のノードに対して該第１及び第２のセンス信号に対応
する電位をそれぞれ出力するとともに、該第１の指定信
号によって指定されていないときには、該第１及び第２
のノードとの間が切断状態となるものである。第２の出
力制御手段は、前記第２の指定信号によって指定された
ときに、前記第３及び第４のセンス信号によって相補的
に制御され、第３のノード及び第４のノードに対して該
第３及び第４のセンス信号に対応する電位をそれぞれ出
力するとともに、該第２の指定信号によって指定されて
いないときには、該第３及び第４のノードとの間が切断
状態となるものである。データバス対は、前記第１のノ
ードと前記第３のノードとに共通接続された第１のデー
タバス、及び前記第２のノードと前記第４のノードとに
共通接続された第２のデータバスを有しており、プリチ
ャージ手段は、前記データバス対に接続され、該データ
バス対と前記第１及び第２の出力制御手段との間が切断
状態となっている時には、該データバス対を所定の電位
に保持するものである。そして、読出し手段は、前記デ
ータバス対に接続され、前記第１の出力制御手段から前
記第１及び第２のノードに出力された電位、または前記
第２の出力制御手段から前記第３及び第４のノードに出
力された電位を検出して、読出しデータを出力するもの
である。
【００１３】第２の発明は、第１の発明における前記第
１の出力制御手段を、第１の内部ノードと前記第１のノ
ードとの間に接続され、該第１の内部ノードと第１のノ
ードとの間が前記第１のセンス信号によってオン／オフ
制御される第１のトランジスタと、前記第１の内部ノー
ドと前記第２のノードとの間に接続され、該第１の内部
ノードと第２のノードとの間が前記第２のセンス信号に
よってオン／オフ制御される第２のトランジスタと、前
記第１の内部ノードと電源電位との間に接続され、前記
第１の指定信号によって指定されていないときに該第１
の内部ノードと該電源電位との間をオン状態にする第３
のトランジスタと、前記第１の内部ノードと接地電位と
の間に接続され、前記第１の指定信号によって指定され
ているときに該第１の内部ノードと該接地電位との間を
オン状態にする第４のトランジスタとで構成している。
また、前記第２の出力制御手段を、第２の内部ノードと
前記第３のノードとの間に接続され、該第２の内部ノー
ドと第３のノードとの間が前記第３のセンス信号によっ
てオン／オフ制御される第５のトランジスタと、前記第
２の内部ノードと前記第４のノードとの間に接続され、
該第２の内部ノードと第４のノードとの間が前記第４の
センス信号によってオン／オフ制御される第６のトラン
ジスタと、前記第２の内部ノードと前記電源電位との間
に接続され、前記第２の指定信号によって指定されてい
ないときに該第２の内部ノードと該電源電位との間をオ
ン状態にする第７のトランジスタと、前記第２の内部ノ
ードと前記接地電位との間に接続され、前記第２の指定
信号によって指定されているときに該第２の内部ノード
と該接地電位との間をオン状態にする第８のトランジス
タとで構成している。
１の出力制御手段を、第１の内部ノードと前記第１のノ
ードとの間に接続され、該第１の内部ノードと第１のノ
ードとの間が前記第１のセンス信号によってオン／オフ
制御される第１のトランジスタと、前記第１の内部ノー
ドと前記第２のノードとの間に接続され、該第１の内部
ノードと第２のノードとの間が前記第２のセンス信号に
よってオン／オフ制御される第２のトランジスタと、前
記第１の内部ノードと電源電位との間に接続され、前記
第１の指定信号によって指定されていないときに該第１
の内部ノードと該電源電位との間をオン状態にする第３
のトランジスタと、前記第１の内部ノードと接地電位と
の間に接続され、前記第１の指定信号によって指定され
ているときに該第１の内部ノードと該接地電位との間を
オン状態にする第４のトランジスタとで構成している。
また、前記第２の出力制御手段を、第２の内部ノードと
前記第３のノードとの間に接続され、該第２の内部ノー
ドと第３のノードとの間が前記第３のセンス信号によっ
てオン／オフ制御される第５のトランジスタと、前記第
２の内部ノードと前記第４のノードとの間に接続され、
該第２の内部ノードと第４のノードとの間が前記第４の
センス信号によってオン／オフ制御される第６のトラン
ジスタと、前記第２の内部ノードと前記電源電位との間
に接続され、前記第２の指定信号によって指定されてい
ないときに該第２の内部ノードと該電源電位との間をオ
ン状態にする第７のトランジスタと、前記第２の内部ノ
ードと前記接地電位との間に接続され、前記第２の指定
信号によって指定されているときに該第２の内部ノード
と該接地電位との間をオン状態にする第８のトランジス
タとで構成している。
【００１４】本発明によれば、以上のように半導体記憶
装置を構成したので、次のような作用が行われる。第１
の指定信号によって第１の記憶手段が指定されると、第
１のメモリセル群の内の選択されたメモリセルに記憶さ
れた電位が第１のビット線対に出力され、第１のセンス
アンプで増幅されて相補的な第１及び第２のセンス信号
が出力される。第１及び第２のセンス信号は、第１の出
力制御手段によって、これに対応する電位が第１及び第
２のノードに出力され、データバス対を通して読出し手
段によって読出しデータとして出力される。このとき、
第２の出力制御手段は、データバス対から切断された状
態となっているので、第２の記憶手段に接続されたデー
タバス対は、プリチャージ手段によって、所定の電位に
保持される。次に、第１の指定信号とは重複しないタイ
ミングの第２の指定信号によって第２の記憶手段が指定
されると、第２のメモリセル群の内の選択されたメモリ
セルに記憶された電位が第２のビット線群に出力され、
第２のセンスアンプで増幅されて相補的な第３及び第４
のセンス信号が出力される。第３及び第４のセンス信号
は、第２の出力制御手段によって、これに対応する電位
が第３及び第４のノードに出力され、データバス対を通
して読出し手段によって読出しデータとして出力され
る。
装置を構成したので、次のような作用が行われる。第１
の指定信号によって第１の記憶手段が指定されると、第
１のメモリセル群の内の選択されたメモリセルに記憶さ
れた電位が第１のビット線対に出力され、第１のセンス
アンプで増幅されて相補的な第１及び第２のセンス信号
が出力される。第１及び第２のセンス信号は、第１の出
力制御手段によって、これに対応する電位が第１及び第
２のノードに出力され、データバス対を通して読出し手
段によって読出しデータとして出力される。このとき、
第２の出力制御手段は、データバス対から切断された状
態となっているので、第２の記憶手段に接続されたデー
タバス対は、プリチャージ手段によって、所定の電位に
保持される。次に、第１の指定信号とは重複しないタイ
ミングの第２の指定信号によって第２の記憶手段が指定
されると、第２のメモリセル群の内の選択されたメモリ
セルに記憶された電位が第２のビット線群に出力され、
第２のセンスアンプで増幅されて相補的な第３及び第４
のセンス信号が出力される。第３及び第４のセンス信号
は、第２の出力制御手段によって、これに対応する電位
が第３及び第４のノードに出力され、データバス対を通
して読出し手段によって読出しデータとして出力され
る。
【００１５】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＤＲＡＭの構成
図である。このＤＲＡＭは、同一構成の２つのバンクＢ
Ｋ０，ＢＫ１を有している。例えば、バンクＢＫ１は、
平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，
ＷＬｎからなるワード線群と、これらのワード線ＷＬ０
〜ＷＬｎに直交するように配置された相補的な２本のビ
ット線ＢＬ，／ＢＬからなるビット線対を有している。
ワード線ＷＬｉ（但し、ｉ＝０〜ｎ）とビット線ＢＬ又
はビット線／ＢＬとの交叉箇所には、ＭＯＳ１１ａｉと
キャパシタ１１ｂｉとで構成されるメモリセル１１ｉが
接続されている。メモリセル１１ｉは、ワード線ＷＬｉ
によって選択されたときに、ビット線ＢＬまたは／ＢＬ
に与えられた電位を保持するとともに、その保持した電
位をビット線ＢＬまたは／ＢＬに出力するものである。
ビット線ＢＬ，／ＢＬは、それぞれスイッチング用のＭ
ＯＳ１２ａ，１２ｂを介して、センスアンプ１３の入力
側に接続されている。ＭＯＳ１２ａ，１２ｂのゲートに
は、読出し制御用の信号ＴＧ１が与えられるようになっ
ている。また、センスアンプ１３には、その動作を制御
するためのブロック選択信号ＥＱＢ１が与えられてい
る。これらのビット線ＢＬ，／ＢＬ、ワード線ＷＬ０〜
ＷＬｎ、メモリセル１１ｉ、及びセンスアンプ１３によ
って、第１の記憶手段が構成されている。
図である。このＤＲＡＭは、同一構成の２つのバンクＢ
Ｋ０，ＢＫ１を有している。例えば、バンクＢＫ１は、
平行に配置された複数のワード線ＷＬ０，ＷＬ１，…，
ＷＬｎからなるワード線群と、これらのワード線ＷＬ０
〜ＷＬｎに直交するように配置された相補的な２本のビ
ット線ＢＬ，／ＢＬからなるビット線対を有している。
ワード線ＷＬｉ（但し、ｉ＝０〜ｎ）とビット線ＢＬ又
はビット線／ＢＬとの交叉箇所には、ＭＯＳ１１ａｉと
キャパシタ１１ｂｉとで構成されるメモリセル１１ｉが
接続されている。メモリセル１１ｉは、ワード線ＷＬｉ
によって選択されたときに、ビット線ＢＬまたは／ＢＬ
に与えられた電位を保持するとともに、その保持した電
位をビット線ＢＬまたは／ＢＬに出力するものである。
ビット線ＢＬ，／ＢＬは、それぞれスイッチング用のＭ
ＯＳ１２ａ，１２ｂを介して、センスアンプ１３の入力
側に接続されている。ＭＯＳ１２ａ，１２ｂのゲートに
は、読出し制御用の信号ＴＧ１が与えられるようになっ
ている。また、センスアンプ１３には、その動作を制御
するためのブロック選択信号ＥＱＢ１が与えられてい
る。これらのビット線ＢＬ，／ＢＬ、ワード線ＷＬ０〜
ＷＬｎ、メモリセル１１ｉ、及びセンスアンプ１３によ
って、第１の記憶手段が構成されている。
【００１６】センスアンプ１３の出力側には、第１の出
力制御手段（例えば、出力制御回路）２０−１が接続さ
れている。出力制御回路２０−１は、センスアンプ１３
の２つの相補的な出力信号によって制御され、第１及び
第２のノード（例えば、ノードＮ１１，Ｎ１２）に対し
て、このセンスアンプ１３の出力信号に対応する電位を
それぞれ出力するものである。出力制御回路２０−１
は、第１及び第２のトランジスタ（例えば、ＭＯＳ）２
１ａ，２１ｂを有しており、これらのＭＯＳ２１ａ，２
１ｂのゲートが、センスアンプ１３の２つの出力側にそ
れぞれ接続されている。ＭＯＳ２１ａ，２１ｂのソース
は内部ノード（例えば、ノードＮ２０）に共通接続さ
れ、ドレインはそれぞれＭＯＳ２２ａ，２２ｂを介して
ノードＮ１１，Ｎ１２に接続されている。ＭＯＳ２２
ａ，２２ｂのゲートには、選択読出し信号ＲＣＬ１が与
えられている。更に、ノードＮ２０には、第３及び第４
のトランジスタ（例えば、ＭＯＳ）２３，２４のドレイ
ンが共通に接続されている。ＭＯＳ２３のソースは電源
電位ＶＣＣに、ＭＯＳ２４のソースは接地電位ＧＮＤに
それぞれ接続されている。ＭＯＳ２３のゲートは、バン
ク選択信号ＢＫＳ１と共通ブロック選択信号ＢＬＫＳＥ
Ｌとの論理和の否定をとるＮＯＲ回路２５の出力信号に
よって制御されるようになっている。ＭＯＳ２４のゲー
トには、インバータ２６を介してブロック選択信号ＥＱ
Ｂ１が与えられている。
力制御手段（例えば、出力制御回路）２０−１が接続さ
れている。出力制御回路２０−１は、センスアンプ１３
の２つの相補的な出力信号によって制御され、第１及び
第２のノード（例えば、ノードＮ１１，Ｎ１２）に対し
て、このセンスアンプ１３の出力信号に対応する電位を
それぞれ出力するものである。出力制御回路２０−１
は、第１及び第２のトランジスタ（例えば、ＭＯＳ）２
１ａ，２１ｂを有しており、これらのＭＯＳ２１ａ，２
１ｂのゲートが、センスアンプ１３の２つの出力側にそ
れぞれ接続されている。ＭＯＳ２１ａ，２１ｂのソース
は内部ノード（例えば、ノードＮ２０）に共通接続さ
れ、ドレインはそれぞれＭＯＳ２２ａ，２２ｂを介して
ノードＮ１１，Ｎ１２に接続されている。ＭＯＳ２２
ａ，２２ｂのゲートには、選択読出し信号ＲＣＬ１が与
えられている。更に、ノードＮ２０には、第３及び第４
のトランジスタ（例えば、ＭＯＳ）２３，２４のドレイ
ンが共通に接続されている。ＭＯＳ２３のソースは電源
電位ＶＣＣに、ＭＯＳ２４のソースは接地電位ＧＮＤに
それぞれ接続されている。ＭＯＳ２３のゲートは、バン
ク選択信号ＢＫＳ１と共通ブロック選択信号ＢＬＫＳＥ
Ｌとの論理和の否定をとるＮＯＲ回路２５の出力信号に
よって制御されるようになっている。ＭＯＳ２４のゲー
トには、インバータ２６を介してブロック選択信号ＥＱ
Ｂ１が与えられている。
【００１７】一方、バンクＢＫ０も、バンクＢＫ１と同
様の構成となっており、このバンクＢＫ０におけるセン
スアンプ１３の出力側は、前記出力制御回路２０−１と
同様の構成の第２の出力制御手段（例えば、出力制御回
路）２０−０を介して第３及び第４のノード（例えば、
ノードＮ１３，Ｎ１４）に接続されている。なお、バン
クＢＫ０側の出力制御回路２０−１は、選択読出し信号
ＲＣＬ０、バンク選択信号ＢＫＳ０と共通ブロック選択
信号ＢＬＫＳＥＬとの論理和の否定、及びブロック選択
信号ＥＱＢ０によって制御されるようになっている。ノ
ードＮ１１とノードＮ１３は、第１のデータバス（例え
ば、読出しデータバス）／ＲＢによって共通接続され、
ノードＮ１２とノードＮ１４は、第２のデータバス（例
えば、読出しデータバス）ＲＢによって共通接続されて
いる。これらの相補的な読出しデータバス／ＲＢ，ＲＢ
の一端は、共通ブロック選択信号ＢＬＫＳＥＬによって
オン／オフ制御されるＭＯＳ３１ａ，３１ｂを介して電
源電位ＶＣＣに接続されている。また、読出しデータバ
ス／ＲＢ，ＲＢの他端は、プリチャージ手段（例えば、
プリチャージ回路）３２に接続され、このプリチャージ
回路３２の出力側が、読出し手段（例えば、読出しアン
プ）３３の入力側に接続されている。そして、バンクＢ
Ｋ０またはＢＫ１の選択されたメモリセル１１ｉの内容
が、読出しアンプ３３から読出しデータＤＱとして出力
されるようになっている。
様の構成となっており、このバンクＢＫ０におけるセン
スアンプ１３の出力側は、前記出力制御回路２０−１と
同様の構成の第２の出力制御手段（例えば、出力制御回
路）２０−０を介して第３及び第４のノード（例えば、
ノードＮ１３，Ｎ１４）に接続されている。なお、バン
クＢＫ０側の出力制御回路２０−１は、選択読出し信号
ＲＣＬ０、バンク選択信号ＢＫＳ０と共通ブロック選択
信号ＢＬＫＳＥＬとの論理和の否定、及びブロック選択
信号ＥＱＢ０によって制御されるようになっている。ノ
ードＮ１１とノードＮ１３は、第１のデータバス（例え
ば、読出しデータバス）／ＲＢによって共通接続され、
ノードＮ１２とノードＮ１４は、第２のデータバス（例
えば、読出しデータバス）ＲＢによって共通接続されて
いる。これらの相補的な読出しデータバス／ＲＢ，ＲＢ
の一端は、共通ブロック選択信号ＢＬＫＳＥＬによって
オン／オフ制御されるＭＯＳ３１ａ，３１ｂを介して電
源電位ＶＣＣに接続されている。また、読出しデータバ
ス／ＲＢ，ＲＢの他端は、プリチャージ手段（例えば、
プリチャージ回路）３２に接続され、このプリチャージ
回路３２の出力側が、読出し手段（例えば、読出しアン
プ）３３の入力側に接続されている。そして、バンクＢ
Ｋ０またはＢＫ１の選択されたメモリセル１１ｉの内容
が、読出しアンプ３３から読出しデータＤＱとして出力
されるようになっている。
【００１８】次に、このＤＲＡＭの動作を説明する。こ
こでは、例えば、バンクＢＫ１がスタンバイ状態からア
クティブ状態に変化して、このバンクＢＫ１のメモリセ
ル１１ｉに記憶されたデータを読出す場合の動作を説明
する。バンクＢＫ１がスタンバイ状態の時、ブロック選
択信号ＥＱＢ１は“Ｈ”となっているので、インバータ
２６を介してＭＯＳ２４のゲートに与えられる信号は
“Ｌ”である。また、バンクＢＫ１が選択されていない
ので、バンク選択信号ＢＫＳ１は“Ｈ”となっており、
ＮＯＲ回路２５からＭＯＳ２３のゲートに与えられる信
号は“Ｌ”である。このため、ＭＯＳ２３，２４はとも
にオフ状態となり、出力制御回路２０−１には電流が流
れず、この出力制御回路２０−１と読出しデータバスＲ
Ｂ，／ＲＢのノードＮ１１，Ｎ１２との間は切断状態と
なっている。従って、プリチャージ回路３２によって、
読出しデータバスＲＢ，／ＲＢの電位はＶＣＣ−Ｖｔに
プリチャージされる。次に、バンクＢＫ１が選択され
て、バンク選択信号ＢＫＳ１及びブロック選択信号ＥＱ
Ｂ１が“Ｌ”、共通ブロック選択信号ＢＬＫＳＥＬ、選
択読出し信号ＲＣＬ１及び信号ＴＧ１が“Ｈ”にそれぞ
れ変化し、このバンクＢＫ１がアクティブ状態になる。
これにより、ＭＯＳ２３はオフ状態、ＭＯＳ２４はオン
状態に変化し、ノードＮ２０の電位は接地電位ＧＮＤに
ほぼ等しくなる。
こでは、例えば、バンクＢＫ１がスタンバイ状態からア
クティブ状態に変化して、このバンクＢＫ１のメモリセ
ル１１ｉに記憶されたデータを読出す場合の動作を説明
する。バンクＢＫ１がスタンバイ状態の時、ブロック選
択信号ＥＱＢ１は“Ｈ”となっているので、インバータ
２６を介してＭＯＳ２４のゲートに与えられる信号は
“Ｌ”である。また、バンクＢＫ１が選択されていない
ので、バンク選択信号ＢＫＳ１は“Ｈ”となっており、
ＮＯＲ回路２５からＭＯＳ２３のゲートに与えられる信
号は“Ｌ”である。このため、ＭＯＳ２３，２４はとも
にオフ状態となり、出力制御回路２０−１には電流が流
れず、この出力制御回路２０−１と読出しデータバスＲ
Ｂ，／ＲＢのノードＮ１１，Ｎ１２との間は切断状態と
なっている。従って、プリチャージ回路３２によって、
読出しデータバスＲＢ，／ＲＢの電位はＶＣＣ−Ｖｔに
プリチャージされる。次に、バンクＢＫ１が選択され
て、バンク選択信号ＢＫＳ１及びブロック選択信号ＥＱ
Ｂ１が“Ｌ”、共通ブロック選択信号ＢＬＫＳＥＬ、選
択読出し信号ＲＣＬ１及び信号ＴＧ１が“Ｈ”にそれぞ
れ変化し、このバンクＢＫ１がアクティブ状態になる。
これにより、ＭＯＳ２３はオフ状態、ＭＯＳ２４はオン
状態に変化し、ノードＮ２０の電位は接地電位ＧＮＤに
ほぼ等しくなる。
【００１９】そして、選択されたバンクＢＫ１のワード
線ＷＬｉが“Ｈ”になると、このワード線ＷＬｉに接続
されたメモリセル１１ｉに記憶されたデータが、ビット
線対ＢＬ，／ＢＬに出力される。ビット線対ＢＬ，／Ｂ
Ｌに出力されたデータは、信号ＴＧ１によってオン状態
になったＭＯＳ１２ａ，１２ｂを通ってセンスアンプ１
３に与えられ、このセンスアンプ１３で所定のレベルま
で増幅されて、それぞれＭＯＳ２１ａ，２１ｂのゲート
に出力される。もし、メモリセル１１ｉに記憶されたデ
ータが“Ｈ”であれば、ＭＯＳ２１ａ，２１ｂのゲート
のレベルは、それぞれ“Ｈ”，“Ｌ”となる。これによ
り、ＭＯＳ２１ａはオン状態、ＭＯＳ２１ｂはオフ状態
となる。また、選択読出し信号ＲＣＬ１のレベルは
“Ｈ”となっているので、ＭＯＳ２２ａ，２２ｂはいず
れもオン状態である。これにより、ノードＮ１１はＭＯ
Ｓ２２ａ，２１ａを介して接地電位ＧＮＤに接続され
る。一方、ＭＯＳ２１ｂはオフ状態となっているので、
ノードＮ１２の電位は、プリチャージされた電位のまま
である。従って、読出しデータバスＲＢ，／ＲＢのレベ
ルは、それぞれ“Ｈ”，“Ｌ”となる。読出しデータバ
スＲＢ，／ＲＢ上の信号は、プリチャージ回路３２を通
って読出しアンプ３３に与えられ、この読出しアンプ３
３によって読出しデータＤＱとして“Ｈ”が出力され
る。
線ＷＬｉが“Ｈ”になると、このワード線ＷＬｉに接続
されたメモリセル１１ｉに記憶されたデータが、ビット
線対ＢＬ，／ＢＬに出力される。ビット線対ＢＬ，／Ｂ
Ｌに出力されたデータは、信号ＴＧ１によってオン状態
になったＭＯＳ１２ａ，１２ｂを通ってセンスアンプ１
３に与えられ、このセンスアンプ１３で所定のレベルま
で増幅されて、それぞれＭＯＳ２１ａ，２１ｂのゲート
に出力される。もし、メモリセル１１ｉに記憶されたデ
ータが“Ｈ”であれば、ＭＯＳ２１ａ，２１ｂのゲート
のレベルは、それぞれ“Ｈ”，“Ｌ”となる。これによ
り、ＭＯＳ２１ａはオン状態、ＭＯＳ２１ｂはオフ状態
となる。また、選択読出し信号ＲＣＬ１のレベルは
“Ｈ”となっているので、ＭＯＳ２２ａ，２２ｂはいず
れもオン状態である。これにより、ノードＮ１１はＭＯ
Ｓ２２ａ，２１ａを介して接地電位ＧＮＤに接続され
る。一方、ＭＯＳ２１ｂはオフ状態となっているので、
ノードＮ１２の電位は、プリチャージされた電位のまま
である。従って、読出しデータバスＲＢ，／ＲＢのレベ
ルは、それぞれ“Ｈ”，“Ｌ”となる。読出しデータバ
スＲＢ，／ＲＢ上の信号は、プリチャージ回路３２を通
って読出しアンプ３３に与えられ、この読出しアンプ３
３によって読出しデータＤＱとして“Ｈ”が出力され
る。
【００２０】もし、メモリセル１１ｉに記憶されたデー
タが“Ｌ”であれば、ＭＯＳ２１ａ，２１ｂのゲートの
レベルは、それぞれ“Ｌ”，“Ｈ”となるので、ＭＯＳ
２１ａはオフ状態、ＭＯＳ２１ｂはオン状態となる。こ
れにより、読出しデータＤＱとして“Ｌ”が出力され
る。バンクＢＫ１が選択されてメモリセル１１ｉの読出
しが行われている間、非選択のバンクＢＫ０は、スタン
バイ状態になっており、その読出しデータバスＲＢ，／
ＲＢの電位は、ＶＣＣ−Ｖｔにプリチャージされてい
る。従って、次にバンクＢＫ０が選択されたときには、
直ちにワード線ＷＬｉで選択されたメモリセル１１ｉの
記憶データを読出すことが可能になる。更に、バンクＢ
Ｋ１が選択されてメモリセル１１ｉの読出しが行われて
いる間、同じバンクＢＫ１内の、選択されていない他の
ブロック（但し、図１中には図示されていない）では、
バンク選択信号ＢＫＳ１及び共通ブロック選択信号ＢＬ
ＫＳＥＬが“Ｌ”、ブロック選択信号ＥＱＢ１、選択読
出し信号ＲＣＬ１及び信号ＴＧ１が“Ｈ”になってい
る。このため、ＭＯＳ２３はオン状態、ＭＯＳ２４はオ
フ状態となり、ノードＮ２０の電位はＶＣＣ−Ｖｔとな
って、読出しデータバスＲＢ，／ＲＢの電位と等しくな
る。従って、ＭＯＳ２１ａ，２１ｂのオン／オフ状態に
かかわらず、出力制御回路２０−１には電流が流れず、
この出力制御回路２０−１と読出しデータバスＲＢ，／
ＲＢのノードＮ１１，Ｎ１２との間は切断状態となって
いる。
タが“Ｌ”であれば、ＭＯＳ２１ａ，２１ｂのゲートの
レベルは、それぞれ“Ｌ”，“Ｈ”となるので、ＭＯＳ
２１ａはオフ状態、ＭＯＳ２１ｂはオン状態となる。こ
れにより、読出しデータＤＱとして“Ｌ”が出力され
る。バンクＢＫ１が選択されてメモリセル１１ｉの読出
しが行われている間、非選択のバンクＢＫ０は、スタン
バイ状態になっており、その読出しデータバスＲＢ，／
ＲＢの電位は、ＶＣＣ−Ｖｔにプリチャージされてい
る。従って、次にバンクＢＫ０が選択されたときには、
直ちにワード線ＷＬｉで選択されたメモリセル１１ｉの
記憶データを読出すことが可能になる。更に、バンクＢ
Ｋ１が選択されてメモリセル１１ｉの読出しが行われて
いる間、同じバンクＢＫ１内の、選択されていない他の
ブロック（但し、図１中には図示されていない）では、
バンク選択信号ＢＫＳ１及び共通ブロック選択信号ＢＬ
ＫＳＥＬが“Ｌ”、ブロック選択信号ＥＱＢ１、選択読
出し信号ＲＣＬ１及び信号ＴＧ１が“Ｈ”になってい
る。このため、ＭＯＳ２３はオン状態、ＭＯＳ２４はオ
フ状態となり、ノードＮ２０の電位はＶＣＣ−Ｖｔとな
って、読出しデータバスＲＢ，／ＲＢの電位と等しくな
る。従って、ＭＯＳ２１ａ，２１ｂのオン／オフ状態に
かかわらず、出力制御回路２０−１には電流が流れず、
この出力制御回路２０−１と読出しデータバスＲＢ，／
ＲＢのノードＮ１１，Ｎ１２との間は切断状態となって
いる。
【００２１】以上のように、この第１の実施形態では、
バンク選択信号ＢＫＳ１，ＢＫＳ０、ブロック選択信号
ＥＱＢ１，ＥＱＢ０、及び共通ブロック選択信号ＢＬＫ
ＳＥＬによって導通状態が制御される出力制御回路２０
−１，２０−０を有している。これにより、読出しデー
タバスＲＢ，／ＲＢを、２つのバンクＢＫ０，ＢＫ１で
共用することができるので、レイアウトの所要面積を小
さくすることが可能になる。更に、選択したバンクＢＫ
１（又はＢＫ０）の特定のブロックをアクセスする間、
それ以外の非選択のバンクＢＫ０（又はＢＫ１）及びブ
ロックをスタンバイ状態にすることができるので、２つ
のバンクＢＫ０，ＢＫ１を交互に連続してアクセスする
ことが可能になり、連続アクセスが達成される。
バンク選択信号ＢＫＳ１，ＢＫＳ０、ブロック選択信号
ＥＱＢ１，ＥＱＢ０、及び共通ブロック選択信号ＢＬＫ
ＳＥＬによって導通状態が制御される出力制御回路２０
−１，２０−０を有している。これにより、読出しデー
タバスＲＢ，／ＲＢを、２つのバンクＢＫ０，ＢＫ１で
共用することができるので、レイアウトの所要面積を小
さくすることが可能になる。更に、選択したバンクＢＫ
１（又はＢＫ０）の特定のブロックをアクセスする間、
それ以外の非選択のバンクＢＫ０（又はＢＫ１）及びブ
ロックをスタンバイ状態にすることができるので、２つ
のバンクＢＫ０，ＢＫ１を交互に連続してアクセスする
ことが可能になり、連続アクセスが達成される。
【００２２】第２の実施形態 図４は、本発明の第２の実施形態を示すＤＲＡＭの構成
図であり、第１の実施形態の図１中の要素と共通の要素
には共通の符号が付されている。この第２の実施形態の
ＤＲＡＭでは、図１のＤＲＡＭにおける出力制御回路２
０−１等を簡素化している。図１の出力制御回路２０−
１は、センスアンプ１２に対して１組づつ付加されてい
るが、図４のＤＲＡＭでは、出力制御回路の一部を複数
のセンスアンプ１３−１〜１３−ｎに対して、共通に使
用するようにしている。即ち、バンクＢＫ１Ａ内の各セ
ンスアンプ１３−ｉ（但し、ｉ＝１〜ｎ）の出力側に
は、それぞれＭＯＳ２１ａ−ｉ，２１ｂ−ｉのゲートが
接続されている。ＭＯＳ２１ａ−ｉ，２１ｂ−ｉのドレ
インは、それぞれＭＯＳ２２ａ−ｉ，２２ｂ−ｉを介し
て読出しデータバス／ＲＢ，ＲＢに接続され、ソースは
内部ノードＮ２０−ｉに共通接続されている。ここまで
の構成は、図１のＤＲＡＭと同一である。
図であり、第１の実施形態の図１中の要素と共通の要素
には共通の符号が付されている。この第２の実施形態の
ＤＲＡＭでは、図１のＤＲＡＭにおける出力制御回路２
０−１等を簡素化している。図１の出力制御回路２０−
１は、センスアンプ１２に対して１組づつ付加されてい
るが、図４のＤＲＡＭでは、出力制御回路の一部を複数
のセンスアンプ１３−１〜１３−ｎに対して、共通に使
用するようにしている。即ち、バンクＢＫ１Ａ内の各セ
ンスアンプ１３−ｉ（但し、ｉ＝１〜ｎ）の出力側に
は、それぞれＭＯＳ２１ａ−ｉ，２１ｂ−ｉのゲートが
接続されている。ＭＯＳ２１ａ−ｉ，２１ｂ−ｉのドレ
インは、それぞれＭＯＳ２２ａ−ｉ，２２ｂ−ｉを介し
て読出しデータバス／ＲＢ，ＲＢに接続され、ソースは
内部ノードＮ２０−ｉに共通接続されている。ここまで
の構成は、図１のＤＲＡＭと同一である。
【００２３】一方、図４のＤＲＡＭでは、各内部ノード
Ｎ２０−ｉは共通接続され、制御回路４０のノードＮ４
０に接続されている。制御回路４０は、ＭＯＳ４１，４
１、ＮＯＲ回路４３、及びインバータ４４で構成されて
いる。ＭＯＳ４１のソースとＭＯＳ４２のドレインは、
ノードＮ４０に接続されている。ＭＯＳ４１のドレイン
は電源電圧ＶＣＣに、ゲートはＮＯＲ回路４３の出力側
に接続されており、バンク選択信号ＢＳＫ１と共通ブロ
ック選択信号ＢＬＫＳＥＬとの論理和の否定によって、
このＭＯＳ４１がオン／オフ制御されるようになってい
る。また、ＭＯＳ４２のドレインは接地電位ＧＮＤに、
ゲートはインバータ４４を介してブロック選択信号ＥＱ
Ｂ１に接続され、このブロック選択信号ＥＱＢ１よって
ＭＯＳ４２がオン／オフ制御されるようになっている。
また、バンクＢＫ０Ａ内のセンスアンプ１３−ｉの出力
側の回路は、バンクＢＫ１Ａと同様の構成となってい
る。その他の構成は、図１と同様である。このような、
第２の実施形態のＤＲＡＭの動作は、各バンクＢＫ１
Ａ，ＢＫ０Ａ内の内部ノードＮ２０−ｉの電位が、制御
回路４０によって共通に制御されるだけで、第１の実施
形態のＤＲＡＭの動作と全く同様であり、同様の利点を
有する。更に、この第２の実施形態のＤＲＡＭは、各セ
ンスアンプ１３−ｉに共通の制御回路４０を設けている
ので、回路構成が簡素化できるという利点が有る。
Ｎ２０−ｉは共通接続され、制御回路４０のノードＮ４
０に接続されている。制御回路４０は、ＭＯＳ４１，４
１、ＮＯＲ回路４３、及びインバータ４４で構成されて
いる。ＭＯＳ４１のソースとＭＯＳ４２のドレインは、
ノードＮ４０に接続されている。ＭＯＳ４１のドレイン
は電源電圧ＶＣＣに、ゲートはＮＯＲ回路４３の出力側
に接続されており、バンク選択信号ＢＳＫ１と共通ブロ
ック選択信号ＢＬＫＳＥＬとの論理和の否定によって、
このＭＯＳ４１がオン／オフ制御されるようになってい
る。また、ＭＯＳ４２のドレインは接地電位ＧＮＤに、
ゲートはインバータ４４を介してブロック選択信号ＥＱ
Ｂ１に接続され、このブロック選択信号ＥＱＢ１よって
ＭＯＳ４２がオン／オフ制御されるようになっている。
また、バンクＢＫ０Ａ内のセンスアンプ１３−ｉの出力
側の回路は、バンクＢＫ１Ａと同様の構成となってい
る。その他の構成は、図１と同様である。このような、
第２の実施形態のＤＲＡＭの動作は、各バンクＢＫ１
Ａ，ＢＫ０Ａ内の内部ノードＮ２０−ｉの電位が、制御
回路４０によって共通に制御されるだけで、第１の実施
形態のＤＲＡＭの動作と全く同様であり、同様の利点を
有する。更に、この第２の実施形態のＤＲＡＭは、各セ
ンスアンプ１３−ｉに共通の制御回路４０を設けている
ので、回路構成が簡素化できるという利点が有る。
【００２４】第３の実施形態 図５は、本発明の第３の実施形態を示すＤＲＡＭにおけ
る制御回路の構成図である。この制御回路４０Ａは、第
２の実施形態を示す図４のＤＲＡＭ中の制御回路４０に
代えて設けられるものであり、図４中の要素と共通の要
素には共通の符号が付されている。この制御回路４０Ａ
は、電源電位ＶＣＣとノードＮ４０との間に接続された
ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）４５を
有している。ＮＭＯＳ４５のゲートは、ＮＯＲ回路４３
の出力側に接続されている。ノードＮ４０と接地電位Ｇ
ＮＤとの間には、複数のＮＭＯＳ４６−１，４６−２，
…，４６−ｎが並列に接続されており、これらのＮＭＯ
Ｓ４６−１〜４６−ｎのゲートには、インバータ４４の
出力側が共通に接続されている。そして、各ＮＭＯＳ４
６−１〜４６−ｎのドレインは、それぞれ図４のノード
Ｎ２０−１〜Ｎ２０−ｎに接続されている。このような
構成の制御回路４０Ａの動作は、図４中の制御回路４０
の動作と同様であり、第２の実施形態のＤＲＡＭと同様
の利点を有する。
る制御回路の構成図である。この制御回路４０Ａは、第
２の実施形態を示す図４のＤＲＡＭ中の制御回路４０に
代えて設けられるものであり、図４中の要素と共通の要
素には共通の符号が付されている。この制御回路４０Ａ
は、電源電位ＶＣＣとノードＮ４０との間に接続された
ＮチャネルＭＯＳ（以下、「ＮＭＯＳ」という）４５を
有している。ＮＭＯＳ４５のゲートは、ＮＯＲ回路４３
の出力側に接続されている。ノードＮ４０と接地電位Ｇ
ＮＤとの間には、複数のＮＭＯＳ４６−１，４６−２，
…，４６−ｎが並列に接続されており、これらのＮＭＯ
Ｓ４６−１〜４６−ｎのゲートには、インバータ４４の
出力側が共通に接続されている。そして、各ＮＭＯＳ４
６−１〜４６−ｎのドレインは、それぞれ図４のノード
Ｎ２０−１〜Ｎ２０−ｎに接続されている。このような
構成の制御回路４０Ａの動作は、図４中の制御回路４０
の動作と同様であり、第２の実施形態のＤＲＡＭと同様
の利点を有する。
【００２５】第４の実施形態 図６は、本発明の第４の実施形態を示すＤＲＡＭにおけ
る制御回路の構成図である。この制御回路４０Ｂは、第
２の実施形態を示す図４のＤＲＡＭ中の制御回路４０に
代えて設けられるものであり、図４中の要素と共通の要
素には共通の符号が付されている。この制御回路４０Ｂ
は、電源電位ＶＣＣとノードＮ４０との間に接続された
ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）４７を
有している。ノードＮ４０と接地電位ＧＮＤとの間に
は、ＮＭＯＳ４８が接続されている。これらのＰＭＯＳ
４７及びＮＭＯＳ４８のゲートには、インバータ４４の
出力側が共通に接続されている。この制御回路４０Ｂ
は、ブロック選択信号ＥＱＢが“Ｈ”のときには、ノー
ドＮ４０が“Ｈ”になり、ブロック選択信号ＥＱＢが
“Ｌ”のときには、ノードＮ４０が“Ｌ”になるように
制御するものであり、バンク選択信号ＢＳＫと共通ブロ
ック選択信号ＢＬＫＳＥＬを使用せずに、ノードＮ４０
の電位を簡易的に制御するものである。これにより、更
に簡素化した回路構成によって図４中の制御回路４０と
同様の動作を行うことができ、第２の実施形態のＤＲＡ
Ｍと同様の利点を有する。
る制御回路の構成図である。この制御回路４０Ｂは、第
２の実施形態を示す図４のＤＲＡＭ中の制御回路４０に
代えて設けられるものであり、図４中の要素と共通の要
素には共通の符号が付されている。この制御回路４０Ｂ
は、電源電位ＶＣＣとノードＮ４０との間に接続された
ＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）４７を
有している。ノードＮ４０と接地電位ＧＮＤとの間に
は、ＮＭＯＳ４８が接続されている。これらのＰＭＯＳ
４７及びＮＭＯＳ４８のゲートには、インバータ４４の
出力側が共通に接続されている。この制御回路４０Ｂ
は、ブロック選択信号ＥＱＢが“Ｈ”のときには、ノー
ドＮ４０が“Ｈ”になり、ブロック選択信号ＥＱＢが
“Ｌ”のときには、ノードＮ４０が“Ｌ”になるように
制御するものであり、バンク選択信号ＢＳＫと共通ブロ
ック選択信号ＢＬＫＳＥＬを使用せずに、ノードＮ４０
の電位を簡易的に制御するものである。これにより、更
に簡素化した回路構成によって図４中の制御回路４０と
同様の動作を行うことができ、第２の実施形態のＤＲＡ
Ｍと同様の利点を有する。
【００２６】なお、本発明は、上記実施形態に限定され
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） ＤＲＡＭについて説明したが、ＤＲＡＭ以外の
プリチャージの必要な半導体記憶装置についても適用可
能である。 （ｂ） ２バンク構成の半導体記憶装置について説明し
たが、３バンク以上のバンク構成の半導体記憶装置につ
いても適用可能である。 （ｃ） 図１中の出力制御回路２０−１等の回路構成
は、図示したものに限定されず、同等の機能を有する回
路であればどのような構成の回路であっても同様の効果
を得ることができる。 （ｄ） 図４のＤＲＡＭでは、１つのバンクに対して１
個の制御回路４０を設けているが、レイアウトに応じて
１つのバンクに複数の制御回路４０を設けても良い。 （ｅ） 出力制御回路２０や、制御回路４０等は、すべ
てＭＯＳで構成しているが、バイポーラトランジスタ等
のＭＯＳ以外のトランジスタで構成しても良い。
ず、種々の変形が可能である。この変形例としては、例
えば、次の（ａ）〜（ｅ）のようなものがある。 （ａ） ＤＲＡＭについて説明したが、ＤＲＡＭ以外の
プリチャージの必要な半導体記憶装置についても適用可
能である。 （ｂ） ２バンク構成の半導体記憶装置について説明し
たが、３バンク以上のバンク構成の半導体記憶装置につ
いても適用可能である。 （ｃ） 図１中の出力制御回路２０−１等の回路構成
は、図示したものに限定されず、同等の機能を有する回
路であればどのような構成の回路であっても同様の効果
を得ることができる。 （ｄ） 図４のＤＲＡＭでは、１つのバンクに対して１
個の制御回路４０を設けているが、レイアウトに応じて
１つのバンクに複数の制御回路４０を設けても良い。 （ｅ） 出力制御回路２０や、制御回路４０等は、すべ
てＭＯＳで構成しているが、バイポーラトランジスタ等
のＭＯＳ以外のトランジスタで構成しても良い。
【００２７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１と第２の記憶手段に、それぞれ共通のデ
ータバスとの間の接続状態を制御するための第１及び第
２の出力制御手段を設けている。このため、例えば第１
の記憶手段のデータを読出しているときには、第２の記
憶手段をデータバスから切離し、プリチャージ手段によ
ってこの第２の記憶手段の出力電位を所定の電位に保つ
ことができる。これにより、共通のデータバスを介して
第１及び第２の記憶手段を交互に連続して読出すことが
可能になり、アクセス時間を遅延させずに、レイアウト
を小形化することができる。第２の発明によれば、第１
の発明における出力制御手段を、記憶手段指定用の指定
信号や、指定された記憶手段から読出されたセンス信号
によってオン／オフ制御されるトランジスタで構成して
いる。これにより、回路の簡素化と小形化が可能にな
る。
によれば、第１と第２の記憶手段に、それぞれ共通のデ
ータバスとの間の接続状態を制御するための第１及び第
２の出力制御手段を設けている。このため、例えば第１
の記憶手段のデータを読出しているときには、第２の記
憶手段をデータバスから切離し、プリチャージ手段によ
ってこの第２の記憶手段の出力電位を所定の電位に保つ
ことができる。これにより、共通のデータバスを介して
第１及び第２の記憶手段を交互に連続して読出すことが
可能になり、アクセス時間を遅延させずに、レイアウト
を小形化することができる。第２の発明によれば、第１
の発明における出力制御手段を、記憶手段指定用の指定
信号や、指定された記憶手段から読出されたセンス信号
によってオン／オフ制御されるトランジスタで構成して
いる。これにより、回路の簡素化と小形化が可能にな
る。
【図１】本発明の第１の実施形態を示すＤＲＡＭの構成
図である。
図である。
【図２】従来のＤＲＡＭの概略の構成図である。
【図３】従来のＤＲＡＭの課題を説明するための図であ
る。
る。
【図４】本発明の第２の実施形態を示すＤＲＡＭの構成
図である。
図である。
【図５】本発明の第３の実施形態を示すＤＲＡＭにおけ
る制御回路の構成図である。
る制御回路の構成図である。
【図６】本発明の第４の実施形態を示すＤＲＡＭにおけ
る制御回路の構成図である。
る制御回路の構成図である。
１１ｉ メモリセル １３ センスアンプ ２０−１，２０−２ 出力制御回路 ２１ａ，２１ｂ，２２，２２ｂ，２３，２４，３１ａ，
３１ｂ，４１，４２ＭＯＳ ２５，４３ ＮＯＲ回路 ２６，４４ インバータ ４５，４６−ｉ，４８ ＮＭＯＳ ４７ ＰＭＯＳ ３２ プリチャージ回路 ３３ 読出しアンプ ４０ 制御回路 ＢＫ１，ＢＫ０ バンク ＢＫＳ１，ＢＫＳ０ バンク選択信号 ＢＬ，／ＢＬ ビット線 ＢＬＫＳＥＬ 共通ブロック選択信号 Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２０，Ｎ２０−
ｉ，Ｎ４０ノード ＲＢ，／ＲＢ 読出しデータバス ＥＱＢ１，ＥＱＢ０ ブロック選択信号 ＲＣＬ１，ＲＣＬ０ 選択読出し信号 ＷＬｉ ワード線
３１ｂ，４１，４２ＭＯＳ ２５，４３ ＮＯＲ回路 ２６，４４ インバータ ４５，４６−ｉ，４８ ＮＭＯＳ ４７ ＰＭＯＳ ３２ プリチャージ回路 ３３ 読出しアンプ ４０ 制御回路 ＢＫ１，ＢＫ０ バンク ＢＫＳ１，ＢＫＳ０ バンク選択信号 ＢＬ，／ＢＬ ビット線 ＢＬＫＳＥＬ 共通ブロック選択信号 Ｎ１１，Ｎ１２，Ｎ１３，Ｎ１４，Ｎ２０，Ｎ２０−
ｉ，Ｎ４０ノード ＲＢ，／ＲＢ 読出しデータバス ＥＱＢ１，ＥＱＢ０ ブロック選択信号 ＲＣＬ１，ＲＣＬ０ 選択読出し信号 ＷＬｉ ワード線
Claims (2)
- 【請求項１】 ２本のビット線が平行に配置された第１
のビット線対、前記第１のビット線対に直交して配置さ
れた複数のワード線からなる第１のワード線群、前記第
１のビット線対と前記第１のワード線群との各交叉箇所
に設けられ、該第１のワード線群の内の１つのワード線
によって選択されたときに該第１のビット線対に与えら
れ電位を保持するとともに、該保持した電位を該第１の
ビット線対に出力する複数のメモリセルからなる第１の
メモリセル群、及び第１の指定信号によって指定された
時に、前記第１のメモリセル群の内の選択されたメモリ
セルから前記第１のビット線対に出力された電位を増幅
して、相補的な第１及び第２のセンス信号を出力する第
１のセンスアンプを有する第１の記憶手段と、 ２本のビット線が平行に配置された第２のビット線対、
前記第２のビット線対に直交して配置された複数のワー
ド線からなる第２のワード線群、前記第２のビット線対
と前記第２のワード線群との各交叉箇所に設けられ、該
第２のワード線群の内の１つのワード線によって選択さ
れたときに該第２のビット線対に与えられ電位を保持す
るとともに、該保持した電位を該第２のビット線対に出
力する複数のメモリセルからなる第２のメモリセル群、
及び前記第１の指定信号とは重複しないタイミングの第
２の指定信号によって指定された時に、前記第２のメモ
リセル群の内の選択されたメモリセルから前記第２のビ
ット線対に出力された電位を増幅して、相補的な第３及
び第４のセンス信号を出力する第２のセンスアンプを有
する第２の記憶手段と、 前記第１の指定信号によって指定されたときに、前記第
１及び第２のセンス信号によって相補的に制御され、第
１のノード及び第２のノードに対して該第１及び第２の
センス信号に対応する電位をそれぞれ出力するととも
に、該第１の指定信号によって指定されていないときに
は、該第１及び第２のノードとの間が切断状態となる第
１の出力制御手段と、 前記第２の指定信号によって指定されたときに、前記第
３及び第４のセンス信号によって相補的に制御され、第
３のノード及び第４のノードに対して該第３及び第４の
センス信号に対応する電位をそれぞれ出力するととも
に、該第２の指定信号によって指定されていないときに
は、該第３及び第４のノードとの間が切断状態となる第
２の出力制御手段と、 前記第１のノードと前記第３のノードとに共通接続され
た第１のデータバス、及び前記第２のノードと前記第４
のノードとに共通接続された第２のデータバスを有する
データバス対と、 前記データバス対に接続され、該データバス対と前記第
１及び第２の出力制御手段との間が切断状態となってい
る時には、該データバス対を所定の電位に保持するプリ
チャージ手段と、 前記データバス対に接続され、前記第１の出力制御手段
から前記第１及び第２のノードに出力された電位、また
は前記第２の出力制御手段から前記第３及び第４のノー
ドに出力された電位を検出して、読出しデータを出力す
る読出し手段とを、 備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記第１の出力制御手段は、 第１の内部ノードと前記第１のノードとの間に接続さ
れ、該第１の内部ノードと第１のノードとの間が前記第
１のセンス信号によってオン／オフ制御される第１のト
ランジスタと、 前記第１の内部ノードと前記第２のノードとの間に接続
され、該第１の内部ノードと第２のノードとの間が前記
第２のセンス信号によってオン／オフ制御される第２の
トランジスタと、 前記第１の内部ノードと電源電位との間に接続され、前
記第１の指定信号によって指定されていないときに該第
１の内部ノードと該電源電位との間をオン状態にする第
３のトランジスタと、 前記第１の内部ノードと接地電位との間に接続され、前
記第１の指定信号によって指定されているときに該第１
の内部ノードと該接地電位との間をオン状態にする第４
のトランジスタとを有し、 前記第２の出力制御手段は、 第２の内部ノードと前記第３のノードとの間に接続さ
れ、該第２の内部ノードと第３のノードとの間が前記第
３のセンス信号によってオン／オフ制御される第５のト
ランジスタと、 前記第２の内部ノードと前記第４のノードとの間に接続
され、該第２の内部ノードと第４のノードとの間が前記
第４のセンス信号によってオン／オフ制御される第６の
トランジスタと、 前記第２の内部ノードと前記電源電位との間に接続さ
れ、前記第２の指定信号によって指定されていないとき
に該第２の内部ノードと該電源電位との間をオン状態に
する第７のトランジスタと、 前記第２の内部ノードと前記接地電位との間に接続さ
れ、前記第２の指定信号によって指定されているときに
該第２の内部ノードと該接地電位との間をオン状態にす
る第８のトランジスタとを有することを特徴とする請求
項１記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140767A JPH10334663A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
| KR10-1998-0019074A KR100366734B1 (ko) | 1997-05-30 | 1998-05-26 | 반도체 집적회로 |
| US09/083,885 US6058067A (en) | 1997-05-30 | 1998-05-26 | Multi-bank semiconductor memory device having an output control circuit for controlling bit line pairs of each bank connected to data bus pairs |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9140767A JPH10334663A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334663A true JPH10334663A (ja) | 1998-12-18 |
Family
ID=15276279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9140767A Pending JPH10334663A (ja) | 1997-05-30 | 1997-05-30 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6058067A (ja) |
| JP (1) | JPH10334663A (ja) |
| KR (1) | KR100366734B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597621B2 (en) | 2000-09-08 | 2003-07-22 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device |
| JP2003223785A (ja) * | 2001-12-27 | 2003-08-08 | Elpida Memory Inc | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6378008B1 (en) * | 1998-11-25 | 2002-04-23 | Cypress Semiconductor Corporation | Output data path scheme in a memory device |
| KR100518230B1 (ko) * | 2003-06-16 | 2005-10-04 | 주식회사 하이닉스반도체 | 메모리 장치의 감지 증폭기용 구동전압 드라이버 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2547615B2 (ja) * | 1988-06-16 | 1996-10-23 | 三菱電機株式会社 | 読出専用半導体記憶装置および半導体記憶装置 |
| US5136543A (en) * | 1989-05-12 | 1992-08-04 | Mitsubishi Denki Kabushiki Kaisha | Data descrambling in semiconductor memory device |
| JP3304531B2 (ja) * | 1993-08-24 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
| KR0151443B1 (ko) * | 1994-12-19 | 1998-12-01 | 김광호 | 메모리장치의 데이터 입출력 감지회로 |
| JPH08315567A (ja) * | 1995-05-22 | 1996-11-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1997
- 1997-05-30 JP JP9140767A patent/JPH10334663A/ja active Pending
-
1998
- 1998-05-26 KR KR10-1998-0019074A patent/KR100366734B1/ko not_active IP Right Cessation
- 1998-05-26 US US09/083,885 patent/US6058067A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597621B2 (en) | 2000-09-08 | 2003-07-22 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device |
| JP2003223785A (ja) * | 2001-12-27 | 2003-08-08 | Elpida Memory Inc | 高速で動作する半導体メモリ装置及びその使用方法及び設計方法 |
| JP4667708B2 (ja) * | 2001-12-27 | 2011-04-13 | エルピーダメモリ株式会社 | 半導体メモリ装置及びコンピュータシステム |
| KR101058343B1 (ko) * | 2001-12-27 | 2011-08-22 | 에이티아이 테크놀러지스 유엘씨 | 고속 동작 반도체 메모리 장치 및 상기 반도체 메모리 장치로 이루어지는 컴퓨터 시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6058067A (en) | 2000-05-02 |
| KR19980087378A (ko) | 1998-12-05 |
| KR100366734B1 (ko) | 2003-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4424770B2 (ja) | 半導体記憶装置 | |
| KR100381968B1 (ko) | 고속동작용디램 | |
| JPH0373080B2 (ja) | ||
| JP3101298B2 (ja) | 半導体メモリ装置 | |
| US7663942B2 (en) | Semiconductor memory device having local and global bit lines | |
| KR950001289B1 (ko) | 반도체기억장치 | |
| JP2000187990A (ja) | センスアンプ回路及びそれを用いた記憶装置並びにそれに用いる読出し方法 | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| US6320806B1 (en) | Input/output line precharge circuit and semiconductor memory device adopting the same | |
| KR960019296A (ko) | 반도체기억장치 | |
| JPH02156497A (ja) | 半導体記憶装置 | |
| US5886944A (en) | Memory device having page copy mode | |
| KR960009948B1 (ko) | 랜덤 액세스 메모리 | |
| JPH06150646A (ja) | 半導体メモリ | |
| KR20060046850A (ko) | 뱅크 선택신호 제어회로, 이를 포함하는 반도체 메모리 장치 및 뱅크 선택신호 제어방법 | |
| JPH10334663A (ja) | 半導体記憶装置 | |
| JP2786420B2 (ja) | データリード／ライト方法及びその装置 | |
| US5828613A (en) | Random-access memory | |
| KR100318464B1 (ko) | 재쓰기회로를갖는스태틱램디바이스 | |
| JP4361443B2 (ja) | 列読出し増幅器をパワーゲーティングするための方法およびパワーゲーティングされた列読出し増幅器 | |
| US5831911A (en) | Semiconductor memory device for reducing a static current | |
| KR100335118B1 (ko) | 메모리 소자의 구동 회로 | |
| JPH04238193A (ja) | 半導体記憶装置 | |
| JP2840068B2 (ja) | ダイナミック型ｒａｍ | |
| JPS61217992A (ja) | ダイナミツク型ｒａｍ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |