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DE10227806A1 - Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben - Google Patents

Halbleiterspeichereinrichtung mit Hochgeschwindigkeitsbetrieb und Verfahren zum Verwenden und Entwerfen derselben

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Publication number
DE10227806A1
DE10227806A1 DE10227806A DE10227806A DE10227806A1 DE 10227806 A1 DE10227806 A1 DE 10227806A1 DE 10227806 A DE10227806 A DE 10227806A DE 10227806 A DE10227806 A DE 10227806A DE 10227806 A1 DE10227806 A1 DE 10227806A1
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DE
Germany
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command
bank
interval
pair
banks
Prior art date
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DE10227806A
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Osamu Nagashima
Joseph Dominic Macri
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATI Technologies ULC
Micron Memory Japan Ltd
Original Assignee
ATI Technologies ULC
Elpida Memory Inc
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Publication date
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Abstract

Zwei Arten von Befehlsintervall-Spezifikationen werden als erste und zweite Befehlsintervall-Spezifikation definiert. Die erste Befehlsintervall-Spezifikation ist als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, der für dieselbe Bank ausgegeben wird, definiert, während die zweite Befehlsintervall-Spezifikation als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden, definiert ist. Was die zweite Befehlsintervall-Spezifikation betrifft, wird, da viele Bänke unterschiedlich sind zwischen einem vorangehenden Befehl und einem folgenden Befehl, der folgende Befehl während einer Vorladung der Spaltenschaltungen nach dem vorangehenden Befehl ausgeführt. Daher wird in dem Fall der zweiten Befehlsintervall-Spezifikation ein Befehlsintervall wesentlich verkürzt. Zusätzlich werden Paare von Bänken als Bankpaare definiert und auf die erste und zweite Befehlsintervall-Spezifikation angewendet, so daß die DRAM-Einrichtung klein ist.

Description

    Hintergrund der Erfindung
  • Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung und insbesondere auf Verfahren zum Verwenden und Entwerfen einer dynamischen Random Access Memory (DRAM) Einrichtung.
  • Es ist bekannt, daß DRAM-Einrichtungen zu den dominantesten Speichereinrichtungen gehören und aufgrund ihrer hohen Dichte und relativ geringen Herstellungskosten derzeit für den Großteil von Speicheranwendungen verwendet werden. Beispielsweise werden DRAM-Einrichtungen als Hauptspeicher in Computersystemen, Graphikspeicher auf Graphikkarten, Pufferspeicher auf Netzwerkkarten od. dgl. verwendet.
  • Bei derzeitigen Mikroprozessoren, die bei 1 GHz und darüber betrieben werden, werden ebenfalls DRAM-Einrichtungen benötigt, um mit schnelleren Raten zu arbeiten. Um die hochratige Operation zu erhalten, insbesondere um Befehlsintervalle in DRAM- Einrichtungen zu verkürzen, teilt eine den Erfindern relevanteste Annäherung gemeinsame I/O-Leitungen in mehrere gemeinsame I/O-Leitungen, entsprechend der Einteilung der Speicherzellen- Arrays. Die relevante Annäherung verkleinert eine "R"- Komponente der Zeitkonstante "CR", in Relation zu jeder der gemeinsamen I/O-Leitungen, um somit die hochratige Operation zu erhalten.
  • Die obige relevante Annäherung verursacht jedoch, daß die Chipgröße einer DRAM-Einrichtung groß wird. Gemäß der relevanten Annäherung wird die Länge von jeder der gemeinsamen I/O- Leitungen kurz, um eine "R"-Komponente klein zu machen, während die Anzahl der gemeinsamen I/O-Leitungen ansteigt. Da die gemeinsamen I/O-Leitungen mit den jeweiligen spaltenbezogenen Schaltungen (column-related circuits), beispielsweise Schreibverstärker, Leseverstärker und Vorladungsschaltungen (precharge circuits), verbunden sind, benötigt die relevante Annäherung mehrere spaltenbezogene Schaltungen, da die Anzahl der gemeinsamen I/O-Leitungen ansteigt. Daher steigt die Anzahl von spaltenbezogenen Schaltungen ebenfalls an, wodurch physikalisch mehr Fläche benötigt wird.
  • Zusätzlich betrachtet die obige relevante Annäherung nicht Kennzeichen von "Speicheranwendungen". Datenlese- /Schreiboperationen sind in Speicheranwendungen nicht dieselben und Datensequenzen werden auf unterschiedliche Weise gehandhabt. Trotzdem ist die obige relevante Annäherung keine anwendungsspezifische Annäherung, sondern eine zu allen Speicheranwendungen gemeinsame Annäherung. Daher könnte die relevante Annäherung für einige Speicheranwendungen nicht durchführbar sein.
  • Daher ist es wünschenswert schnellere DRAM-Einrichtungen bereitzustellen, die insbesondere eine kleine Chipgröße haben.
    • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung stellt eine DRAM-Einrichtung bereit, die für zumindest einige Speicheranwendungen machbar ist und eine hochratige Operation erreichen kann.
  • Bei einigen Speicheranwendungen, beispielsweise einem Graphikspeicher auf einer Graphikkarte oder einem Pufferspeicher auf einer Netzwerkkarte, werden Daten sequentiell in eine Speichereinrichtung geschrieben und ebenfalls sequentiell aus der Speichereinrichtung ausgelesen. In diesem Fall kann eine Speichersteuerung für die Speichereinrichtung für jede vordefinierte Datenlänge bewußt eine von in der Speichereinrichtung enthaltenen Speicherbänken unterschiedliche Datenbank auswählen und kann einfach die Speicherbank vorhersagen, die gesucht wird um Daten hineinzuschreiben oder gesucht wird um Daten auszulesen.
  • Die Erfinder der vorliegenden Erfindung richten ihre Aufmerksamkeit auf die Charakteristiken der Datenlese- /Schreiboperationen in einigen Speicheranwendungen und definierten dann zwei Arten von Befehlsintervallspezifikationen. Gemäß eines Aspektes der vorliegenden Erfindung wird eine der Befehlsintervallspezifikationen definiert als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben wird, während die andere der Befehlsintervallspezifikationen definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden. Das erstgenannte wird bezeichnet als eine erste Befehlsintervallspezifikation, während das letztgenannte bezeichnet wird als eine zweite Befehlsintervallspezifikation. Die erste und zweite Befehlsintervallspezifikation unterscheiden sich voneinander. Was die zweite Befehlsintervallspezifikation betrifft kann, da die Zielbänke unterschiedlich sind, zwischen einem vorhergehenden Befehl und einem folgenden Befehl der folgende Befehl ausgeführt werden, während der Spaltenschaltungen- Vorladung (beispielsweise eine Vorladung einer gemeinsamen I/O- Leitung) nach dem vorhergehenden Befehl. Daher kann ein in der zweiten Befehlsintervallspezifikation definiertes Zeitintervall kürzer sein als ein anderes Zeitintervall, das in der ersten Befehlsintervallspezifikation definiert ist, in Übereinstimmung mit einigen Befehlen, beispielsweise mit Befehlen die im Zusammenhang stehen mit der Vorladung der Spaltenschaltungen.
  • Ein Aspekt der vorliegenden Erfindung definiert ferner Paare von Banken als Bankpaare und wendet darüber hinaus die erste und zweite Befehlsintervallspezifikation auf die Bankpaare an. Im Falle des Bankpaares bedeutet dies, daß die ersten Befehlsintervallspezifikationen als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dasselbe Bankpaar ausgegeben werden, definiert werden, während die zweiten Befehlsintervallspezifikationen als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bankpaare ausgegeben werden, definiert werden.
  • Weil die Speichersteuerung die Datenzuweisung in Übereinstimmung mit einigen Anwendungen einfach steuern kann, kann die Speichersteuerung zusätzlich die Wahrscheinlichkeit einfach reduzieren, daß die erste Befehlsintervallspezifikation. Dies ermöglicht, daß die Bänke, die zu demselben Bankpaar gehören, die jeweils spaltenbezogenen Schaltungen gemeinsam benutzen und die Speichergeschwindigkeit erhöhen, weil die Wahrscheinlichkeit, daß die zweite Befehlsintervallspezifikation verwendet wird, höher ist. Somit stellt ein Aspekt der vorliegenden Erfindung einen DRAM bereit, der eine kleine Chipgröße hat, aufgrund des gemeinsamen Benutzens der spaltenbezogenen Schaltungen, und der für einige Speicheranwendungen schneller ist.
  • Es ist selbstverständlich, daß sowohl die vorhergehende Beschreibung als auch die folgende detaillierte Beschreibung beispielhaft und nur erläuternd sind und die Erfindung, wie beansprucht, nicht beschränken.
    • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die einbezogen sind und einen Teil dieser Anmeldung bilden, stellen Ausführungsformen der vorliegenden Erfindung dar und dienen zusammen mit der Beschreibung zur Erläuterung der Grundsätze der vorliegenden Erfindung. In den Zeichnungen ist:
  • Fig. 1 ein schematisches Blockdiagramm eines Systemaufbaus gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • Fig. 2 ein schematisches Blockdiagramm des in Fig. 1 dargestellten Graphikchips und des Speicherchips;
  • Fig. 3 stellt schematisch ein Layout des gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung aufgebauten Speicherchips dar;
  • Fig. 4 eine vergrößerte beispielhafte Ansicht der Speicherfelder 11 1, 12 1, 14 1, 15 1 und des spaltenbezogenen Schaltungsblocks 401, die in Fig. 3 dargestellt sind;
  • Fig. 5 ein Beispiel einer Befehlssequenz, bei der zwei Befehle ausgegeben werden für die Bänke, die zu demselben Bankpaar gehören;
  • Fig. 6 ein Beispiel einer Befehlssequenz, bei der zwei Befehle ausgegeben werden für die Bänke, die jeweils zu unterschiedlichen Bankpaaren gehören;
  • Fig. 7 ein Ablaufdiagramm zur Verwendung der Beschreibung einer Erzeugung von TG1 und TG2, in dem Fall eines Schreiben-zu-Lesen Zugriffs auf dieselbe Bankpaar Operation;
  • Fig. 8 ein Ablaufdiagramm zur Verwendung der Beschreibung einer Erzeugung von TG1 und TG2, in dem Fall eines Schreiben-zu-Lesen Zugriffs auf die unterschiedliche Bankpaar Operation;
  • Fig. 9 ein Ablaufdiagramm der Schreiben-zu-Lesen Operation in Bezug zu demselben Bankpaar;
  • Fig. 10 ein Ablaufdiagramm der Schreiben-zu-Lesen Operation in Bezug zu den unterschiedlichen Bankpaaren;
  • Fig. 11 ein Ablaufdiagramm der Lesen-zu-Lesen Operation;
  • Fig. 12 ein Ablaufdiagramm der Schreiben-zu-Schreiben Operation;
  • Fig. 13 ein Ablaufdiagramm der Lesen-zu-Schreiben Operation in Bezug zu den unterschiedlichen Bankpaaren; und
  • Fig. 14 stellt schematisch ein Layout eines Speicherchips dar, der gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung hergestellt ist.
    • Detaillierte Beschreibung der bevorzugten Ausführungsformen Konzeptionelle Ausführungsform
  • Es wird zunächst eine Beschreibung über eine konzeptionelle Ausführungsform der vorliegenden Erfindung, noch vor einer konkreten Ausführungsform der vorliegenden Erfindung gegeben.
  • Beim derzeitigen DRAM-Schema enthält eine DRAM-Einrichtung eine Vielzahl von Bänken. Jede Bank hat denselben Aufbau und ist zusammengesetzt aus einer Anzahl von Ablagezellen (storage cells) oder Speicherzellen (memory cells), die in Zeilen und Spalten organisiert sind. Die DRAM-Einrichtung hat Bänke, die ein Verschachteln bzw. Zusammenfassen (interleaving) von Daten zwischen Bänken erlauben, um Zugriffszeiten zu reduzieren und die Speichergeschwindigkeit des Speichers zu erhöhen. Im allgemeinen wird eine Befehlsintervallspezifikation für eine DRAM- Einrichtung definiert, und eine Speichersteuerung führt einen Bank-Zugriff und Lese-zu-Schreiben Operationen für die DRAM- Einrichtung in Übereinstimmung zu der Befehlsintervallspezifikation aus.
  • Gemäß dieser konzeptionellen Ausführungsform sind zwei Arten von Befehlsintervallspezifikationen definiert: eine erste und eine zweite Befehlsintervallspezifikation. Die erste und zweite Befehlsintervallspezifikation werden in einer Speichersteuerung gehalten und die Speicheroperation für eine DRAM-Einrichtung wird entsprechend der ersten und zweiten Befehlsintervallspezifikation unter der Steuerung der Speichersteuerung ausgeführt. Die erste Befehlsintervallspezifikation bezieht sich auf die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben werden, während sich die zweite Befehlsintervallspezifikation auf die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden, bezieht. Die erste und zweite Befehlsintervallspezifikation unterscheiden sich voneinander. Beispielsweise kann ein in der zweiten Befehlsintervallspezifikation definiertes Zeitintervall kürzer sein als ein anderes, in der ersten Befehlsintervallspezifikation definiertes Zeitintervall, für einige Kombinationen der vorangehenden Befehle in Verbindung mit einer Vorladung von Spaltenschaltungen (beispielsweise eine Vorladung von gemeinsamen I/O-Leitungen) und den folgenden Befehlen.
  • Im Speziellen sind die erste und zweite Befehlsintervallspezifikation gemäß dieser konzeptionellen Ausführungsform wie in den folgenden Tabellen 1 und 2 gezeigt definiert. Tabelle 1 Erste Befehlsintervallspezifikation (Für dieselbe Bank (oder dasselbe Bankpaar))

    Tabelle 2 Zweite Befehlsintervallspezifikation (Für die unterschiedlichen Bänke (oder die unterschiedlichen Bankpaare))

  • Hierbei bedeutet: tCK "Takt", tCCD "Spaltenbefehl-zu- Spaltenbefehl Verzögerungszeit" und tWRD "Schreibbefehl-zu- Lesebefehl Verzögerungszeit". Die weiteren Symbole werden auf dieselbe Art und Weise benutzt, wie bei der herkömmlichen Technik verwendet.
  • Bezugnehmend auf Tabellen 1 und 2 unterscheiden sich die erste und zweite Befehlsspezifikation in einem Intervall zwischen einem Schreibbefehl eines vorangehenden Befehls und einem Lesebefehl eines folgenden Befehls, und in einem anderen Intervall zwischen einem Lesebefehl eines vorangehenden Befehls und einem Schreibbefehl eines folgenden Befehls. Die in der ersten Befehlsintervallspezifikation enthaltenen gekennzeichneten Intervalle sind um "1" länger als die in der zweiten Befehlsintervallspezifikation enthaltenen gekennzeichneten Intervalle, wobei "1" eine "Spaltenschaltungen = Vorladung" Zeit ist. Das Intervall zwischen Lesebefehl und Schreibbefehl könnte dasselbe Intervall zwischen der ersten und zweiten Befehlsintervallspezifikation sein, in Abhängigkeit von Speicherumgebungen, beispielsweise die Art und Weise der Verwendung einer Speichereinrichtung und die Architektur der Speichereinrichtung.
  • In der zweiten Befehlsintervallspezifikation unterscheiden sich Zielbänke zwischen einem vorangehenden Befehl und einem folgenden Befehl. In dem Fall, in dem die Operationen übereinstimmen mit der zweiten Befehlsintervallspezifikation, kann der folgende Befehl daher während der Vorladung der Spaltenschaltungen, (beispielsweise die Vorladung von gemeinsamen I/O-Leitungen), nach dem vorangehenden Befehl ausgeführt werden, so daß die Intervalle in der zweiten Befehlsintervallspezifikation verkürzt werden. Daraus resultierend operiert die DRAM-Einrichtung bei einer höheren Rate, wenn das Ereignis, auf das die zweite Befehlsintervallspezifikation angewendet wird, eintritt.
  • Zusätzlich werden gemäß einer weiteren konzeptionellen Ausführungsform Paare von Bänken als Bankpaare definiert und die vorausgehende erste und zweite Befehlsintervallspezifikation werden auf die Bankpaare angewendet. In dieser konzeptionellen Ausführungsform bedeutet dies, daß die erste Befehlsintervallspezifikation definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dasselbe Bankpaar ausgegeben werden, während die zweite Befehlsintervallspezifikation definiert wird als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bankpaare ausgegeben werden. In diesem Fall werden die Befehlsintervalle wesentlich verkürzt, wenn die mit der zweiten Befehlsintervallspezifikation übereinstimmenden Ereignisse in der DRAM-Einrichtung auftreten.
  • In dieser Ausführungsform kann, da die Speichersteuerung die Datenzuweisung für einige Speicheranwendungen, beispielsweise ein Graphikspeicher oder ein Pufferspeicher der für eine Netzwerkkarte verwendet wird, einfach speichern kann, die Wahrscheinlichkeit, daß die erste Befehlsintervallspezifikation verwendet wird, ebenfalls einfach so gesteuert werden, daß sie geringer ist. Dies ermöglicht den Bänken, die zu demselben Bankpaar gehören, die jeweiligen spaltenbezogenen Schaltungen, beispielsweise ein Leseverstärker, ein Schreibverstärker, und eine Vorladungsschaltung zu teilen. Somit kann die DRAM- Einrichtung gemäß dieser Ausführungsform klein dimensioniert werden.
    • Konkrete Ausführungsform
  • Im folgenden wird eine Beschreibung über die konkrete Ausführungsform der vorliegenden Erfindung, die auf der o. g. konzeptionelle Ausführungsform basiert, gegeben.
  • Aufbau
  • Bezugnehmend auf Fig. 1 enthält ein System gemäß dieser Ausführungsform eine CPU 100, einen Graphikchip 200, einen Speicherchip 300, eine Displayeinrichtung 400, eine Speichersteuerung 500 und einen Hauptspeicher 600. Bei dieser konkreten Ausführungsform operieren die Speichersteuerung 500 und der Hauptspeicher 600 in ähnlicher Weise wie beim Stand der Technik. Eine Erläuterung derer wird daher in dieser Ausführungsform ausgelassen, die vorliegende Erfindung ist jedoch nicht auf die konkrete Ausführungsform beschränkt.
  • Die CPU 100 sendet einfache Instruktionen an den Graphikchip 200. Der Graphikchip 200 wertet die einfachen Instruktionen aus und gibt Befehle und Datenbits, die den einfachen Instruktionen entsprechen, an den Speicherchip 300 aus. Zusätzlich steuert der Graphikchip 200 die Displayeinrichtung 400 über einen DAC (nicht gezeigt), so daß die Displayeinrichtung 400 daraufhin die aus dem Speicherchip 300 ausgelesenen Daten anzeigt. Wenn beispielsweise die CPU 100 an den Graphikchip 200 eine Instruktion zum Zeichnen einer Linie sendet, die eine Angabe eines Startpunktes und eines Endpunktes enthält, berechnet der Graphikchip 200 die gerade Linie, die den Startpunkt und den Endpunkt verbindet und gibt für den Speicherchip 300 einen Schreibbefehl aus zum Schreiben von Datenbits der geraden Linie in den Speicherchip 300. Andererseits gibt der Graphikchip 200 für den Speicherchip 300 einen Lesebefehl aus, zum Auslesen der Datenbits der geraden Linie aus dem Speicherchip 300, während der Steuerung der Displayeinrichtung 400, zum Darstellen der geraden Linie auf der Displayeinrichtung 400.
  • Wie aus der obigen Beschreibung im Zusammenhang mit Fig. 1 deutlich wird, wird in dieser Ausführungsform eine Speicheranwendung als ein Rahmenpuffer (frame buffer) oder ein Videospeicher in dem Speicherchip 300 implementiert. Für die Speicheranwendung dient der Speicherchip 300 als eine Halbleiterspeichereinrichtung, während der Graphikchip 200 als eine Speichersteuerung für den Speicherchip 300 dient. Das bedeutet, daß der Graphikchip 200 Befehle für den Speicherchip 300 ausgibt, in Übereinstimmung zu den o. g. ersten und zweiten Befehlsintervallspezifikationen, während der Speicherchip 300 gesteuert wird unter der Steuerung gemäß ihren Spezifikationen.
  • Bezogen auf Fig. 2 enthält der Graphikchip 200 eine Graphikmaschine 201 (graphic engine), einen Befehlserzeuger 202, einen Kippschalter 203, einen Bank-Paar-Detektor 204 und einen Zeitgenerator 205.
  • Wenn der Graphikchip 200 eine einfache Instruktion empfängt, erzeugt die Graphikmaschine 201 Graphikdaten, beispielsweise Punktzuweisung und Farbzuweisung. In Antwort darauf erzeugt der Befehlsgenerator 202 einen Befehl zum Schreiben von Daten in den Speicherchip 300, die den Graphikdaten entsprechen. Der erzeugte Befehl wird in die Kippschaltung 203, den Bank-Paar- Detektor 204 und den Zeitgenerator 205 übertragen. Die Kippschaltung 203 hält den erzeugten Befehl für das vordefinierte Zeitintervall unter der Steuerung des Bank-Paar-Detektors 204 und des Zeitgenerators 205. In Antwort auf den erzeugten Befehl als ein aktueller Befehl, erkennt der Bank-Paar-Detektor 204, ob der aktuelle Befehl demselben Bank-Paar des zu dem aktuellen Befehl vorangegangenen Befehls ausgegeben wird, oder nicht. Wenn das Bank-Paar des aktuellen Befehls übereinstimmt mit dem Bank-Paar des vorangegangenen Befehls, erzeugt der Bank-Paar- Detektor 204 ein Übereinstimmungssignal. Wenn andererseits das Bank-Paar des aktuellen Befehls nicht übereinstimmt mit dem Bank-Paar des vorangegangenen Befehls, erzeugt der Bank-Paar- Detektor 204 ein Nicht-Übereinstimmungssignal. Der Zeitgenerator 205 hält die o. g. erste und zweite Befehlsintervallspezifikation und wählt eine von ihnen in Übereinstimmung zu den durch den Bank-Paar-Detektor 204 erzeugten Übereinstimmungssignal oder dem Nicht-Übereinstimmungssignal aus. Genauer gesagt, wählt der Zeitgenerator 205 die erste Befehlsintervallspezifikation in Antwort auf das Übereinstimmungssignal aus und bestimmt ein Ausgabe-Timing, in Übereinstimmung zu dem aktuellen Befehl und dem vorangegangenen Befehl, und zwar dem folgenden Befehl und dem vorangegangenen Befehl. Andererseits wählt der Zeitgenerator 205 die zweite Befehlsintervallspezifikation in Antwort auf das Nicht-Übereinstimmungssignal aus und bestimmt ein Ausgabe-Timing in Übereinstimmung zu dem aktuellen Befehl und dem vorangegangenen Befehl, und zwar dem folgenden Befehl und dem vorangegangenen Befehl. Beim Bestimmen des Ausgabetimings informiert der Zeitgenerator 204 das Ausgabetiming durch Senden eines Triggerimpulssignals an die Kippschaltung 203, so daß die Kippschaltung 203 zum Ausgabezeitpunkt (issuance timing) den aktuellen Befehl für den Speicherchip 300 ausgibt.
  • Der in Fig. 2 dargestellte Speicherchip 300 enthält eine DRAM- Einrichtung mit X-Decodern 301, einem Zeitgenerator 302, Speicherzellenarrays 303 und Y-Decodern 304. Jedes der Speicherzellenarrays 303 enthält mehrere Speicherzellen, die mit Bitleitungen und Wortleitungen verbunden sind. Die X-Decoder 301 sind mit den Wortleitungen verbunden, während die Y-Decoder 304 mit den Bitleitungen verbunden sind. Die X-Decoder 301 decodieren den durch die Kippschaltung 203 ausgegebenen aktuellen Befehl und aktivieren dann die jeweiligen Wortleitungen. Die Y-Decoder 304 decodieren ebenfalls den aktuellen Befehl und aktivieren dann die jeweiligen Bitleitungen. Der Zeitgenerator 302 spezifiziert das Bankpaar entsprechend zu dem aktuellen Befehl und gibt dann ein erstes Zeiterzeugungssignal TG1 oder ein zweites Zeiterzeugungssignal TG2 für einen von zwei Schaltern entsprechenden Schalter aus, welches in Fig. 2 nicht gezeigt ist, und welches später mit Fig. 4 beschrieben wird. In dieser Ausführungsform sind die X-Decoder 301 in Übereinstimmung zu den Speicherbänken angeordnet, während die Y-Decoder 304 in Übereinstimmung zu den Bankpaaren angeordnet sind, so daß zwei Speicherbänke, die zu demselben Bankpaar gehören, gemeinsam einen Y-Decoder teilen. Somit ist in dieser Ausführungsform die Anzahl der Y-Decoder 304 halb so groß wie die der X-Decoder 301.
  • Das DRAM-Layout des Speicherchips 300 ist schematisch in Fig. 3 gezeigt.
  • Die dargestellte DRAM-Einrichtung enthält Speicherzellenarrays 10 1 bis 10 4 und 13 1 bis 13 4, Leseverstärker 21 1 bis 21 4 und 22 1 bis 22 4, gemeinsame I/O-Leitungen 31 1 bis 31 4 und 32 1 bis 32 4, spaltenbezogene Schaltungsblöcke 40 1 bis 40 4 und I/O- Schaltungen 50. Unter ihnen enthalten die Speicherzellenarrays 10 1 und 13 1, die Leseverstärker 21 1 und 22 1, die gemeinsamen I/O-Leitungen 31 1 und 32 1 und der spaltenbezogene Schaltungsblock 40 1 konzeptionell eine Speicherkomponente, deren I/O- Fähigkeit 32 Bit, nämlich x32 ist. Die verbleibenden Speicherkomponenten sind wiederholend auf dieselbe Art und Weise der vorhergenannten Speicherkomponenten gemustert, enthaltend die Speicherzellenarrays 10 1 und 13 1, die Leseverstärker 21 1 und 22 1, die gemeinsamen I/O-Leitungen 31 1 und 32 1 und den spaltenbezogenen Schaltungsblock 40 1. Das bedeutet, daß die dargestellte DRAM-Einrichtung von einem 4-Fetch-Typ ist und eine gesamte I/O-Fähigkeit von 128 Bit, nämlich x128 hat. Hiernach wird aus Gründen der Verdeutlichung eine Erläuterung nur über die Speicherkomponente gegeben, die die Speicherzellenarrays 10 1 und 13 1, die Leseverstärker 21 1 und 22 1, die gemeinsamen I/O-Leitungen 31 1 und 32 1 und den spaltenbezogenen Schaltungsblock 401 enthalten.
  • In der dargestellten DRAM-Einrichtung enthält das Speicherzellenarray 10 1 ein Paar von Speicherfeldern 11 1 und 11 2, während das Speicherzellenarray 13 1 ein Paar von Speicherfeldern 14 1 und 15 1 enthält. Das Paar von Speicherfeldern 11 1 und 11 2 entspricht einem Bankpaar A, das zusammengesetzt wird aus einem Paar von Bänken (Bank 0, Bank 1), während das Paar von Speicherfeldern 14 1 und 15 1 einem anderen Bankpaar B entspricht, das zusammengesetzt ist aus einem Paar von Bänken (Bank 2, Bank 3). Das bedeutet, daß das Speicherzellenarray 10 1 und das Speicherzellenarray 13 1 konzeptionell geteilt sind in das Paar von Speicherfeldern 11 1 und 11 2 bzw. das Paar von Speicherfeldern 11 4 und 11 5. Zusätzlich werden die Leseverstärker 21 1 und 22 1 mit den Speicherzellenarrays 10 1 und 13 1 bereitgestellt, und die gemeinsamen I/O-Leitungen 31 1 und 32 1 werden mit den Leseverstärkern 21 1 und 22 1 verbunden. Somit teilen in dieser Ausführungsform von Fig. 3 die Paare von Speicherfeldern 11 1 und 12 1, und 14 1 und 15 1 gemeinsam die entsprechenden der gemeinsamen I/O-Leitungen 31 1 und 32 1.
  • Bezugnehmend auf Fig. 4 sind die in Fig. 3 gezeigten Speicherfelder 11 1, 12 1, 14 1, 15 1 und der spaltenbezogene Schaltungsblock 401 im Detail dargestellt. In Fig. 4 ist zu jeder Speicherbank (Bank 0, Bank 1, Bank 2, Bank 3) nur eine Speicherzelle oder Ablagezelle (MC01, MC11, MC21, MC31) und eine Wortleitung (W01, W11, W21, W31) und zwei Bitleitungen (B01, B11, B21, B31) damit verbunden dargestellt, obwohl eigentlich mehrere Speicherzellen in Matrixform angeordnet sind und mehrere Wortleitungen und Bitleitungen mit den Speicherzellen verbunden sind. Die Bitleitungen B01 und B11 sind ferner mit den gemeinsamen I/O-Leitungen 31 1 durch die Leseverstärker und Transfergate-Transistoren verbunden. Genauso sind die Bitleitungen B21 und B31 ferner mit den gemeinsamen I/O-Leitungen 32 1 durch die Leseverstärker und Transfergate-Transistoren verbunden.
  • Die gemeinsamen I/O-Leitungen 31 1 sind mit einer Vorladungsschaltung 41 1, einem Leseverstärker 42 1 und einem Schreibverstärker 43 1 in dem spaltenbezogenen Schaltungsblock 40 1 verbunden. Die Aktivität/Inaktivität der Vorladungsschaltung 41 1, des Leseverstärkers 42 1 und des Schreibverstärkers 43 1 werden durch ein Vorladung-Steuerungssignal, Leseverstärker-Steuerungssignal bzw. ein Schreibverstärker-Steuerungssignal, die nicht gezeigt sind, gesteuert. Diese Signale werden beispielsweise in Übereinstimmung mit einem Lese- oder Schreibbefehl aktiviert. Genauso werden die gemeinsamen I/O-Leitungen 32 1 mit einer Vorladungsschaltung 41 2, einem Leseverstärker 42 2 und einem Schreibverstärker 43 2 in dem spaltenbezogenen Schaltungsblock 40 1 auf dieselbe Art und Weise wie bei der Vorladungsschaltung 41 1, dem Leseverstärker 42 1 und dem Schreibverstärker 43 1 verbunden. Zusätzlich sind die Leseverstärker 42 1, 42 2 und die Schreibverstärker 43 1, 43 2 über einen ersten bzw. zweiten Schalter (SW1, SW2) 44 1, 44 2 mit einer globalen I/O-Leitung 45 verbunden. Der erste Schalter 44 1 schaltet ein in Antwort auf das erste Zeiterzeugungssignal TG1, das durch den Zeitgenerator 302 ausgegeben wird, während der zweite Schalter 44 2 in Antwort auf das zweite Zeiterzeugungssignal TG2 einschaltet.
  • Wie aus der Figur deutlich wird, teilen das Paar von Speicherfeldern 11 1 und 12 1 die Gruppe aus der Vorladungsschaltung 41 1, dem Leseverstärker 42 1 und dem Schreibverstärker 43 1. Ebenfalls teilen das Paar von Speicherfeldern 14 1 und 15 1 die Gruppe aus der Vorladungsschaltung 41 2, dem Leseverstärker 42 2 und dem Schreibverstärker 43 2. Da das Paar von Speicherfeldern 11 1 und 12 1 dem Bankpaar A entspricht, das aus zwei Bänken (Bank 0, Bank 1) zusammengesetzt ist, teilt das Bankpaar A gemeinsam die Gruppe aus der Vorladungsschaltung 41 1, dem Leseverstärker 42 1 und dem Schreibverstärker 43 1. Genauso entspricht das Paar von Speicherfeldern 14 1 und 15 1 dem Bankpaar B, das aus zwei Bänken (Bank 2, Bank 3) zusammengesetzt ist, wobei das Bankpaar B gemeinsam die Gruppe aus der Vorladungsschaltung 41 1, dem Leseverstärker 42 1 und dem Schreibverstärker 43 1 teilt. Zusätzlich teilen das Bankpaar A und das Bankpaar B die globale I/O- Leitungen 45 und den I/O-Puffer 46 miteinander. In Abhängigkeit der Stellung der Schalter 44 1, 44 2, verwendet eines der Bankpaare unter dem Bankpaar A und dem Bankpaar B die globale I/O- Leitungen 45 und den I/O-Puffer 46.
  • Somit ist die DRAM-Einrichtung bei der die Bankpaare definiert sind, durch gemeinsames Benutzen einiger Bauteile klein dimensioniert.
    • Betriebsweisen
  • Im folgenden werden Betriebsweisen durch den Aufbau mit Bezug auf Fig. 5 bis 13 erläutert.
    • Schreiben-zu-Lesen-Operation
  • Fig. 5 zeigt Befehlssequenzen einer Schreiben-zu-Lesen Operation im Falle desselben Bankpaares und Fig. 6 zeigt Befehlssequenzen einer Schreiben-zu-Lesen Operation im Falle unterschiedlicher Bankpaare. Die Befehlssequenzen werden durch den Graphikchip 200 ausgegeben, in Übereinstimmung zu der ersten und zweiten Befehlsintervallspezifikation, wie in Fig. 7 und 8 gezeigt, und werden an den Zeitgenerator 302 des Speicherchips 300 (siehe Fig. 2) übertragen. In Antwort darauf erzeugt der Zeitgenerator 302 das erste und zweite Zeiterzeugungssignal TG1 und TG2, wie in den Fig. 7 und 8 gezeigt. In diesen Figuren stellt Symbol "Schreibe Bank0" eine Zeitperiode dar, in der beispielsweise das Decodieren und Schreiben durch die X- und Y- Decoder ausgeführt wird, in Antwort auf den Schreibbefehl, und genauso stellen andere Symbole Decodier-, Lese/Schreibprozesse dar.
  • Da die Befehle A und B für das Bankpaar A ausgegeben werden, steigt, wie in Fig. 7 gezeigt, nur das erste Zeiterzeugungssignal TG1 in Antwort auf die Befehle A und B an. Andererseits, wie in Fig. 8 gezeigt, werden die Befehle A und B ausgegeben für die Bank des Bankpaares A bzw. die Bank des Bankpaares B. Daher steigt das erste Zeiterzeugungssignal TG1 in Antwort auf den Befehl A an, während das zweite Zeiterzeugungssignal TG2 in Antwort auf den Befehl B ansteigt. Beim Vergleich von Fig. 7 mit Fig. 8 zeigt sich, daß das in Fig. 7 dargestellte Befehlsintervall um einen Takt länger ist, als das in Fig. 8 dargestellte Befehlsintervall.
  • Fig. 9 und 10 stellen die internen Operationen, jeweils entsprechend den in Fig. 5 und 6 gezeigten Befehlssequenzen dar. Das bedeutet, daß Fig. 9 die interne Operation im Falle desselben Bankpaares zeigt und Fig. 10 die interne Operation im Falle der unterschiedlichen Bankpaare zeigt. In Fig. 9 und 10 werden Daten auf den globalen I/O-Leitungen 45 nach Art einer x4 Burstübertragung übertragen. Die Erfindung ist jedoch eingeschränkt auf die x4 Burstübertragung und andere Burstübertragungen, beispielsweise könnten x8, x64 Burstübertragungen eingeführt werden.
  • In Fig. 9 ist der Befehl "WRT0a" der Schreibbefehl für das Speicherfeld 11 1, nämlich Bank0, und der Befehl "RD0b" ist der Lesebefehl für das Speicherfeld 12 1, nämlich Bank1. Die Schreiboperation und die der Schreiboperation folgende Leseoperation verwenden die gemeinsamen I/O-Leitungen 31 1. In der Schreiboperation haben die gemeinsamen I/O-Leitungen 31 1 die höheren Amplituden, weil die Betriebsfähigkeit des Schreibverstärkers 43 1 hoch ist, um Schreibdaten in einer ausgewählten Speicherzelle sicher zu speichern. In dieser Ausführung ist die Amplitude entsprechend zu der Schreiboperation gleich der Spannungsdifferenz zwischen VDD und GND, beispielsweise 1,8 V. Im Gegensatz dazu, ist die Betriebsfähigkeit des Leseverstärkers SA gering, so daß die Amplitude der gemeinsamen I/O-Leitungen 31 1 klein ist, beispielsweise 300 mv, um schnell Lesedaten aus einer ausgewählten Speicherzelle auszulesen. Siehe auch Zeile "gemeinsame I/O-Leitung 31 1" in Fig. 9. Daher wird vor der Leseoperation die Vorladung der gemeinsamen I/O-Leitungen 31 1 nach der Schreiboperation benötigt. In dieser Ausführungsform beträgt die Vorladezeit einen Takt. Daher gibt der Graphikchip 200 den Lesebefehl RD0b aus, wenn das Intervall "tWRD+lck" abläuft seit der Ausgabe des Schreibbefehls WRT0a, in Übereinstimmung mit der ersten Befehlsintervallspezifikation (siehe Tabelle 1).
  • In Fig. 10 ist der Befehl "WRT0a" der Schreibbefehl für das Speicherfeld 11 1, nämlich Bank0, und der Befehl "RD1b" ist der Lesebefehl für das Speicherfeld 15 1, nämlich Bank3. Die Schreiboperation verwendet die gemeinsamen I/O-Leitungen 31 1, während die Leseoperation, die der Schreiboperation folgt, die gemeinsamen I/O-Leitungen 32 1 verwendet. Daher wird die Leseoperation, die die gemeinsamen I/O-Leitungen 32 1 verwendet, ausgeführt während der Vorladung der gemeinsamen I/O-Leitungen 31 1, die ausgeführt wird nach der Schreiboperation unter Verwendung der gemeinsamen I/O-Leitungen 31 1. Daher gibt der Graphikchip 200 den Lesebefehl RD1b aus, wenn das Intervall "tWRD" abläuft, seit der Ausgabe des Schreibbefehls WRT0a, in Übereinstimmung mit der zweiten Befehlsintervallspezifikation (siehe Tabelle 2). Daher sind die Befehlsintervalle in dem Fall wo die Zustände, die in Übereinstimmung zu der zweiten Befehlsintervallspezifikation stehen, in der DRAM-Einrichtung auftreten, wesentlich verkürzt.
    • Lese-zu-Lese-Operation
  • Fig. 11 zeigt die internen Operationen in Lese-zu-Lese Befehlssequenzen. In Fig. 11 sind die Befehle "RD0a", "RD0b", "RD1a" und "RD1b" die Lesebefehle für die Speicherfelder 11 1, 12 1, 14 1 bzw. 15 1. Die Leseoperationen der Befehle "RD0a" und "RD0b" verwenden die gemeinsamen I/O-Leitungen 31 1, während die anderen Leseoperationen der Befehle "RD1a" und "RD1b" die gemeinsamen I/O-Leitungen 32 1 verwenden. Das Befehlsintervall im Falle desselben Bankpaares ist gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares, so daß die Datenkollision nicht in den globalen I/O-Leitungen 45 auftritt, und sogar im Falle desselben Bankpaares, keine Vorladungszeit benötigt wird. Die Begründung hierzu wird folgen. Der vorangehende Lesebefehl verursacht eine Amplitude entsprechend den ausgelesenen Daten auf den gemeinsamen I/O-Leitungen 31 1, 32 1, und nach der vorangehenden Leseoperation verbleibt die Amplitude auf den gemeinsamen I/O-Leitungen 31 1, 32 1. Die vorangehende Amplitude ist jedoch klein und kann überschrieben werden durch eine neue Amplitude von anderen Daten, die mit dem folgenden Lesebefehl ausgelesen werden. Daher benötigt der folgende Lesebefehl keine Vorladungszeit, so daß das Lese-zu-Lese-Befehlsintervall sowohl in dem Fall desselben Bankpaares als auch in dem Fall des unterschiedlichen Bankpaares derselbe ist. Zusätzlich beträgt die in der dargestellten Ausführungsform angegebene Wartezeit sieben Takte, welche dieselben sind, sowohl in dem Fall desselben Bankpaares als auch in dem Fall des unterschiedlichen Bankpaares. Siehe Tabellen 1 und 2.
    • Schreiben-zu-Schreiben-Operation
  • Fig. 12 zeigt die internen Operationen in Schreiben-zu- Schreiben Befehlssequenzen. In Fig. 12 sind die Befehle "WRT0a", "WRT0b", "WRT1a" und "WRT1b" die Schreibbefehle für die Speicherfelder 111, 121, 141 bzw. 151. Die Schreiboperationen der Befehle "WRT0a" und "WRT0b" verwenden die gemeinsamen I/O-Leitungen 311, während die anderen Schreiboperationen der Befehle "WRT1a" und "WRT1b" die gemeinsamen I/O-Leitungen 32 1 verwenden, die in Fig. 12 nicht gezeigt sind. Das Befehlsintervall im Falle desselben Bankpaares ist gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares und die Befehlsintervalle in der Schreiben-zu-Schreiben Operation werden bestimmt unter Berücksichtigung des Datentransfers auf den globalen I/O-Leitungen 45 und unter Nichtberücksichtigung der Vorladungszeit nach dem vorangehenden Befehl. Der Grund dafür ist der, daß, obwohl die hohe Amplitude, die dem vorangehenden Schreibbefehl entspricht, auf den gemeinsamen I/O-Leitungen 31 1, 32 1 verbleibt, die Schreibverstärker 43 1, 43 2 eine neue hohe Amplitude in Antwort auf den folgenden Befehl erzeugen und die vorausgehende hohe Amplitude durch die neue hohe Amplitude überwinden können. Siehe Tabellen 1 und 2.
    • Lesen-zu-Schreiben-Operation
  • Fig. 13 zeigt die internen Operationen in Lesen-zu-Schreiben Befehlssequenzen im Falle des unterschiedlichen Bankpaares. In Fig. 13 ist der Befehl "RD1b" der Lesebefehl für das Speicherfeld 15 1, nämlich Bank3, und der Befehl "WRT0a" ist der Schreibbefehl für das Speicherfeld 11 1, nämlich Bank0. Die Leseoperation, die der Schreiboperation folgt, verwendet die gemeinsamen I/O-Leitungen 32 1, während die Schreiboperation die gemeinsamen I/O-Leitungen 31 1 verwendet.
  • In den Tabellen 1 und 2 unterscheidet sich das Befehlsintervall im Falle desselben Bankpaares von dem Befehlsintervall im Falle des unterschiedlichen Bankpaares. In dieser konkreten Ausführungsform kann, weil die Betriebsfähigkeit des Schreibverstärkers hoch ist und der Schreibverstärker die geringe Amplitude der gemeinsamen I/O-Leitungen überwindet, die Vorladung der gemeinsamen I/O-Leitungen nach dem Lesebefehl ausgelassen werden. Somit könnte das Befehlsintervall im Falle desselben Bankpaares gleich dem Befehlsintervall im Falle des unterschiedlichen Bankpaares sein.
  • Weiteres
  • Fig. 14 zeigt eine andere DRAM-Einrichtung, die gemäß einer anderen konkreten Ausführungsform im Falle des Bank-Paares aufgebaut ist.
  • Die dargestellte DRAM-Einrichtung enthält Speicherzellen-Arrays 16 1, 16 2, 17 1, 17 2, 18 1, 18 2, 19 1, 19 2, Leseverstärker 23 1, 23 2, 24 1, 24 2, 25 1, 25 2, 26 1, 26 2, gemeinsame I/O-Leitungen 33 1, 33 2, 34 1, 34 2, 35 1, 35 2, 36 1, 36 2, spaltenbezogene Schaltungsblöcke 47 1, 47 2, 48 1, 48 2 und I/O-Schaltungen 51. Unter ihnen enthalten die Speicherzellen-Arrays 16 1, 17 1, 18 1, 19 1, die Leseverstärker 23 1, 24 1, 25 1, 26 1, die gemeinsamen I/O-Leitungen 33 1, 34 1, 35 1, 36 1 und die spaltenbezogenen Schaltungsblöcke 47 1, 48 1 konzeptionell eine Speicherkomponente dessen I/O-Fähigkeit 32+32 Bit, nämlich x64 ist. Die verbleibenden Speicherkomponenten sind auf die gleiche Weise wie die vorhergehende Speicherkomponente aufgebaut. Das bedeutet, daß die dargestellte DRAM- Einrichtung eine gesamte I/O-Fähigkeit von 128 Bit, nämlich x128 hat. Im folgenden wird zur Verdeutlichung eine Erläuterung nur für die Speicherkomponente gegeben, die die Speicherzellen- Arrays 16 1, 17 1, 18 1, 19 1, die Leseverstärker 23 1, 24 1, 25 1, 26 1, die gemeinsamen I/O-Leitungen 33 1, 34 1, 35 1, 36 1 und den spaltenbezogenen Schaltungsblock 47 1, 48 1 enthält.
  • In der dargestellten DRAM-Einrichtung entsprechen die Speicherzellen-Arrays 16 1, 17 1, 18 1, 19 1 jeweils den Banken (Bank0, Bank1, Bank2, Bank3). Die Speicherzellen-Arrays 16 1 und 17 1 enthalten ein Bankpaar von Bank0 und Bank1, während die Speicherzellen-Arrays 18 1 und 19 1 ein anderes Bankpaar von Bank 2 und Bank 3 enthalten. Die Leseverstärker 23 1, 24 1, 25 1 und 26 1 werden mit den Speicherzellen-Arrays 16 1, 17 1, 18 1, 19 1 bereitgestellt und ferner werden die gemeinsamen I/O-Leitungen 33 1, 34 1, 35 1 und 36 1 mit den Leseverstärkern 23 1, 24 1, 25 1 bzw. 26 1 verbunden. Der spaltenbezogene Schaltungsblock 44 1 wird mit einem Paar gemeinsamer I/O-Leitungen 33 1 und 34 1 verbunden, während der spaltenbezogene Schaltungsblock 47 1 mit den gemeinsamen I/O-Leitungen 35 1 und 36 1 verbunden wird.
  • In dem spaltenbezogenen Schaltungsblock 47 1 werden eine Vorladungsschaltung, ein Leseverstärker und ein Schreibverstärker, die nicht gezeigt sind, angeordnet zu, und verbunden mit dem Paar gemeinsamer I/O-Leitungen 33 1 und 34 1, so daß sie durch das Paar von Speicherzellen-Arrays 16 1 und 17 1 als das Bankpaar gemeinsam benutzt werden. Genauso werden in dem spaltenbezogenen Schaltungsblock 48 1 eine Vorladungsschaltung, ein Leseverstärker und ein Schreibverstärker, die ebenfalls nicht gezeigt sind, angeordnet zu und verbunden mit dem Paar von gemeinsamen I/O-Leitungen 35 1 und 36 1 so daß sie gemeinsam benutzt werden durch das Paar von Speicherzellen-Arrays 18 1 und 19 1, als das Bankpaar. Daher ist die DRAM-Einrichtung gemäß der vorliegenden Ausführungsform ebenfalls sehr klein bemessen.
  • Während die Erfindung detailliert beschrieben wurde in Verbindung mit den derzeit bekannten bevorzugten Ausführungsformen, sollte es selbstverständlich sein, daß die Erfindung nicht begrenzt ist auf solche offengelegten Ausführungsformen. Vielmehr kann die Erfindung modifiziert werden, so daß sie eine Anzahl von Variationen, Alternativen, Substitutionen oder gleichwertigen Anordnungen, die hier nicht beschrieben sind, aber dem Geist und dem Umfang der Erfindung entsprechen, zu enthalten. Demgemäß ist die Erfindung nicht als begrenzt auf die vorhergehende Beschreibung zu sehen, sondern nur begrenzt auf den Umfang der anhängenden Ansprüche.

Claims (35)

1. Verfahren zur Verwendung einer Halbleiter- Speichereinrichtung, die mehrere Bänken aufweist, umfassend:
Definieren von ersten und zweiten Befehlsintervall- Spezifikationen, die sich voneinander unterscheiden, wobei die ersten Befehlsintervall-Spezifikationen definiert sind als eine Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben werden, und die zweiten Befehlsintervall- Spezifikationen definiert sind als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden; und
Betreiben der Halbleiter-Speichereinrichtung auf Basis der ersten und zweiten Befehlsintervall- Spezifikationen.
2. Verwendungsverfahren nach Anspruch 1, wobei die ersten und zweiten Befehlsintervall-Spezifikationen derart definiert sind, daß ein Zeitintervall, das in der zweiten Befehlsintervall-Spezifikation definiert ist, kürzer sein kann als ein anderes Zeitintervall, das in der ersten Befehlsintervall-Spezifikation definiert ist, für eine vordefinierte Kombination von einem vorangehenden Befehl und einem folgenden Befehl, wobei der vorangehende Befehl von einer Vorladung begleitet wird.
3. Verwendungsverfahren nach Anspruch 2, wobei die vordefinierte Kombination aus einem Schreibbefehl als der vorangehende Befehl und einem Lesebefehl als der folgende Befehl zusammengesetzt ist.
4. Verwendungsverfahren nach Anspruch 2, wobei die vordefinierte Kombination aus einem Lesebefehl als der vorangehende Befehl und einem Schreibbefehl als der folgende Befehl zusammengesetzt ist.
5. Verwendungsverfahren nach Anspruch 2, ferner umfassend:
Vordefinieren von Paaren der Bänke als Bankpaare, und
Anwenden der ersten und zweiten Befehlsintervall- Spezifikationen auf die Bankpaare durch Ersetzen eines Begriffes "Bank" durch einen Begriff "Bank-Paar".
6. Verfahren zum Entwerfen einer Halbleitereinrichtung, basierend auf dem Verwendungsverfahren nach Anspruch 5, wobei das Entwurfsverfahren umfaßt:
Anordnen mehrerer Speicherzellen-Arrays;
Konzeptionelles Einteilen jeder der Speicherzellen- Arrays in ein Paar von Speicherfeldern, die einem der Bankpaare entsprechen; und
Konfigurieren gemeinsamer I/O-Leitungen, jeweils in Übereinstimmung zu den Speicherzellen-Arrays, so daß das Paar von Speicherfeldern die jeweils gemeinsame I/O- Leitung gemeinsam benutzen.
7. Entwurfsverfahren nach Anspruch 6, ferner umfassend:
Verbinden jeder der gemeinsamen I/O-Leitungen mit einer Gruppe aus einem Leseverstärker, Schreibverstärker und einer Vorladungsschaltung, so daß das Paar von Speicherfeldern die jeweilige Gruppe von Leseverstärker, Schreibverstärker und Vorladungsschaltung gemeinsam benutzen.
8. Verfahren zum Entwerfen einer Halbleitereinrichtung, basierend auf dem Verwendungsverfahren nach Anspruch 5, wobei das Entwurfsverfahren umfaßt:
Anordnen mehrerer Speicherzellen-Arrays, die einem der Bänke entsprechen;
Konfigurieren gemeinsamer I/O-Leitungen, jeweils in Übereinstimmung zu den Speicherzellen-Arrays; und
Verbinden einer Gruppe aus einem Leseverstärker, Schreibverstärker und einer Vorladungsschaltung mit einem Paar von den gemeinsamen I/O-Leitungen, die einem Paar von Speicherzellen-Arrays entsprechen, die einem der Bankpaare entsprechen, so daß das Paar von Speicherzellen-Arrays die jeweilige Gruppe von einem Leseverstärker, Schreibverstärker und einer Vorladungsschaltung gemeinsam benutzen.
9. Halbleiter-Speichereinrichtung mit mehreren Bänken und mehreren Gruppen von spaltenbezogenen Schaltungen, worin:
Paare der Bänke als Bankpaare definiert werden, und eines der Bankpaare die jeweiligen Gruppen von spaltenbezogenen Schaltungen gemeinsam benutzt.
10. Halbleiter-Speichereinrichtung nach Anspruch 9, wobei die ersten und zweiten Befehlsintervall-Spezifikationen definiert sind, die sich voneinander unterscheiden, wobei die ersten Befehlsintervall-Spezifikationen definiert werden als eine Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dasselbe Bankpaar ausgegeben werden, und die zweiten Befehlsintervall- Spezifikationen definiert werden als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bankpaare ausgegeben werden, so daß jede der Bänke auf Basis der ersten und zweiten Befehlsintervall-Spezifikationen operieren.
11. Halbleiter-Speichereinrichtung nach Anspruch 10 mit mehreren Speicherzellen-Arrays und mehreren gemeinsamen I/O- Leitungen, worin:
jedes der Speicherzellen-Arrays ein Paar von Speicherfeldern enthält, in die jede der Bänke implementiert sind, so daß das Bankpaar einem der Speicherzellen-Arrays entspricht;
die gemeinsamen I/O-Leitungen jeweils den Speicherzellen-Arrays entsprechen; und
jede der Gruppen von spaltenbezogenen Schaltungen verbunden ist mit einer entsprechenden I/O-Leitung auf den gemeinsamen I/O-Leitungen, um somit durch das jeweilige Bankpaar gemeinsam benutzt zu werden.
12. Halbleiter-Speichereinrichtung nach Anspruch 10 mit mehreren Speicherzellen-Arrays und mehreren gemeinsamen I/O- Leitungen, worin:
jede der Bänke in eines der Speicherzellen-Arrays implementiert wird;
die gemeinsamen I/O-Leitungen jeweils den Speicherzellen-Arrays entsprechen; und
jede der Gruppen von spaltenbezogenen Schaltungen verbunden ist mit einem Paar aus den gemeinsamen I/O- Leitungen, das einem der Bankpaare entspricht, um durch das entsprechende Bankpaar gemeinsam benutzt zu werden.
13. Halbleiter-Speichereinrichtung nach Anspruch 9, worin jede der Gruppen von spaltenbezogenen Schaltungen einen Leseverstärker, einen Schreibverstärker und eine Vorladungsschaltung enthält.
14. Halbleiter-Speichereinrichtung mit:
mehreren Speicherzellen-Arrays aus Speicherzellen, die in Zeilen und Spalten organisiert sind, wobei jedes der Speicherzellen-Arrays ein Paar von Speicherfeldern enthält, das einem Bankpaar entspricht, welches ein Paar von Bänken enthält;
mehreren Leseverstärkern, die in Übereinstimmung mit den Speicherzellen-Arrays angeordnet sind; und
mehreren gemeinsamen I/O-Leitungen, die mit den Leseverstärkern verbunden sind, so daß das Paar von Speicherfeldern von jedem der Speicherzellenarrays die entsprechende I/O-Leitung von den gemeinsamen I/O-Leitungen gemeinsam benutzen.
15. Halbleiter-Speichereinrichtung nach Anspruch 14, worin eine Bank, die zu einer spezifischen Bank von Bankpaaren gehört, auf eine erste Befehlsintervall-Spezifikation operiert, wenn ein vorangehender Befehl von einem Befehl, der für die eine Bank ausgegeben wird, für die andere Bank ausgegeben wird, die zu dem spezifischen Bankpaar gehört, während sie auf eine zweite Befehlsintervall- Spezifikation operiert, wenn ein vorangehender Befehl von einem Befehl, der ausgegeben wird für die eine Bank, für die andere Bank ausgegeben wird, die nicht zu dem spezifischen Bankpaar gehört, wobei sich die erste und zweite Befehlsintervall-Spezifikation voneinander unterscheiden.
16. Halbleiter-Speichereinrichtung nach Anspruch 15, wobei die zweite Befehlsintervall-Spezifikation ein erstes Zeitintervall enthält, welches aus einem Schreibbefehl zu einem Lesebefehl entstammt, während die erste Befehlsintervall-Spezifikation ein zweites Zeitintervall enthält, welches aus einem Schreibbefehl zu einem Lesebefehl entstammt und welches länger als das erste Zeitintervall ist.
17. Halbleiter-Speichereinrichtung nach Anspruch 16, worin die zweite Befehlsintervall-Spezifikation ferner ein drittes Zeitintervall enthält, das aus einem Lesebefehl zu einem Schreibbefehl entstammt, während die erste Befehlsintervall-Spezifikation ferner ein viertes Zeitintervall enthält, das aus einem Lesebefehl zu einem Schreibbefehl entstammt und länger als das dritte Zeitintervall ist.
18. Halbleiter-Speichereinrichtung nach Anspruch 17, mit:
mehrere Leseverstärker, die jeweils mit den gemeinsamen I/O-Leitungen verbunden sind;
mehreren Schreibverstärkern, die jeweils mit den gemeinsamen I/O-Leitungen verbunden sind; und
mehreren Vorladungsschaltungen, die jeweils mit den gemeinsamen I/O-Leitungen verbunden sind.
19. Halbleiter-Speichereinrichtung mit:
mehreren Speicherzellen-Arrays von Speicherzellen, die in Zeilen und Spalten organisiert sind,
Paaren von Speicherzellen-Arrays, die jeweils Bankpaaren entsprechen, wobei jedes der Bankpaare ein Paar von Bänken enthält;
mehreren Leseverstärkern, die entsprechend den Speicherzellen-Arrays angeordnet sind;
mehreren gemeinsamen I/O-Leitungen, die mit den Leseverstärkern verbunden sind;
mehreren Leseverstärkern, von denen jeder jeweils mit einem Paar von den gemeinsamen I/O-Leitungen verbunden ist;
mehreren Schreibverstärkern, von denen jeder jeweils mit einem Paar der gemeinsamen I/O-Leitungen verbunden ist;
und
mehreren Vorladungsschaltungen, von denen jede jeweils mit einem Paar der gemeinsamen I/O-Leitungen verbunden ist, so daß das Paar von Speicherzellen-Arrays, das dem Bankpaar entspricht, eine entsprechende Gruppe bestehend aus dem Leseverstärker, dem Schreibverstärker und der Vorladungsschaltung gemeinsam benutzt.
20. Halbleiter-Speichereinrichtung nach Anspruch 19, worin eine Bank, die zu einer spezifischen Bank von Bankpaaren gehört, auf eine erste Befehlsintervall-Spezifikation operiert, wenn ein vorangehender Befehl aus einem Befehl, der ausgegeben wird für die eine Bank, für die andere Bank ausgegeben wird, die zu dem spezifischen Bankpaar gehört, während sie auf eine zweite Befehlsintervall- Spezifikation operiert, wenn ein vorangehender Befehl von einem Befehl, der ausgegeben wird für die eine Bank, für die andere Bank ausgegeben wird, die nicht zu dem spezifischen Bankpaar gehört, wobei sich die erste und zweite Befehlsintervall-Spezifikation voneinander unterscheiden.
21. Halbleiter-Speichereinrichtung nach Anspruch 20, worin die zweite Befehlsintervall-Spezifikation ein erstes Zeitintervall enthält, welches aus einem Schreibbefehl zu einem Lesebefehl entstammt, während die erste Befehlsintervall-Spezifikation ein zweites Zeitintervall enthält, welches aus einem Schreibbefehl zu einem Lesebefehl entstammt, und welches länger ist als das erste Zeitintervall.
22. Halbleiter-Speichereinrichtung nach Anspruch 21, worin die zweite Befehlsintervall-Spezifikation ferner ein drittes Zeitintervall enthält, welches aus einem Lesebefehl zu einem Schreibbefehl entstammt, während die erste Befehlsintervall-Spezifikation ferner ein viertes Zeitintervall enthält, welches aus einem Lesebefehl zu einem Schreibbefehl entstammt und länger als das dritte Zeitintervall ist.
23. Verfahren zum Ausgeben von Befehlen von einer Speichersteuerung zu einer Halbleiter-Speichereinrichtung die mehrere Bänke enthält, umfassend:
Definieren erster und zweiter Befehlsintervall- Spezifikationen, die sich voneinander unterscheiden, wobei die ersten Befehlsintervall-Spezifikationen definiert werden als eine Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die für dieselbe Bank ausgegeben werden und die zweiten Befehlsintervall- Spezifikationen definiert werden als die Beziehung zwischen einem vorangehenden Befehl und einem folgenden Befehl, die jeweils für unterschiedliche Bänke ausgegeben werden; und
Senden von Befehlen von der Speichersteuerung zu der Halbleiter-Speichereinrichtung in Übereinstimmung mit den ersten und zweiten Befehlsintervall-Spezifikationen.
24. Befehlsausgabeverfahren nach Anspruch 23, worin die ersten und zweiten Befehlsintervall-Spezifikationen derart definiert werden, daß ein Zeitintervall, das in der zweiten Befehlsintervall-Spezifikation definiert ist, kürzer sein kann als ein anderes Zeitintervall, das in der ersten Befehlsintervall-Spezifikation definiert ist, für eine vordefinierte Kombination von einem vorangehenden Befehl und einem folgenden Befehl, wobei der vorangehende Befehl von einer Vorladung begleitet wird.
25. Befehlsausgabeverfahren nach Anspruch 24, wobei die vordefinierte Kombination aus einem Schreibbefehl als der vorangehende Befehl und einem Lesebefehl als der folgende Befehl besteht.
26. Befehlsausgabeverfahren nach Anspruch 24, worin die vordefinierte Kombination aus einem Lesebefehl als der vorangehende Befehl und einem Schreibbefehl als der folgende Befehl besteht.
27. Befehlsausgabeverfahren nach Anspruch 24, ferner umfassend:
vordefinierte Paare von den Bänken als Bankpaare; und
Anwenden der ersten und zweiten Befehlsintervall- Spezifikationen auf die Bankpaare, durch Ersetzen eines Ausdruckes "Bank" durch einen Ausdruck "Bankpaar".
28. Halbleiter-Speichereinrichtung mit:
einer ersten Gruppe von mehreren Speicherzellen;
einer zweiten Gruppe von mehreren Speicherzellen;
einem Eingangs-/Ausgangspuffer;
einem ersten Schalter, der zwischen dem Puffer und der ersten Gruppe angeschlossen ist und ein erstes Steuerungssignal empfängt; und
einem zweiten Schalter, der zwischen dem Puffer und der zweiten Gruppe angeschlossen ist und ein zweites Steuerungssignal empfängt; wobei
der erste Schalter gesteuert wird mit einem ersten Intervall zwischen den ersten Steuerungssignalen, die aufeinanderfolgend aktiviert werden, wenn auf die erste Gruppe aufeinanderfolgend zugegriffen wird;
der erste und zweite Schalter gesteuert werden mit einem zweiten Intervall, welches sich von dem ersten Intervall zwischen dem ersten und zweiten Steuerungssignal unterscheidet, die aufeinanderfolgend aktiviert werden, wenn auf die erste und zweite Gruppe aufeinanderfolgend zugegriffen wird.
29. Einrichtung nach Anspruch 28, wobei das erste Intervall um eine Periode länger ist als das zweite Intervall.
30. Einrichtung nach Anspruch 29, wobei die Periode auf einer Vorladung basiert.
31. Einrichtung nach Anspruch 30, worin die erste Gruppe von Speicherzellen mindestens erste und zweite Speicherbänke enthält, die mit dem ersten Schalter über eine erste gemeinsame Busleitung verbunden sind, und die zweite Gruppe von Speicherzellen mindestens dritte und vierte zweite Speicherbänke enthalten, die mit dem zweiten Schalter über eine zweite gemeinsame Busleitung verbunden sind.
32. Einrichtung nach Anspruch 31, wobei die Zugriffsfolge eine Schreiboperation und eine Leseoperation, die der Schreiboperation folgt, enthält.
33. Einrichtung nach Anspruch 32, worin, wenn auf die erste Gruppe in Folge zugegriffen wird, die Leseoperation auf die erste Bank ausgeführt wird, und die Vorladung ausgeführt wird, um die erste gemeinsame Busleitung vorzuladen und dann die Schreiboperation auf die zweite Bank ausgeführt wird.
34. Einrichtung nach Anspruch 30, worin, wenn auch auf die erste Gruppe von Speicherzellen aufeinanderfolgend zugegriffen wird, zuerst auf die erste Bank zugegriffen wird, und zweitens auf die zweite Bank zugegriffen wird, wobei die Vorladung ausgeführt wird, um die erste gemeinsame Busleitung aufzuladen, nachdem auf die erste Bank zugegriffen wird, noch bevor auf die zweite Bank zugegriffen wird.
35. Einrichtung nach Anspruch 34, worin auf die erste und zweite Gruppe von Speicherzellen aufeinanderfolgend zugegriffen wird, wobei auf eine der ersten und zweiten Bänke zugegriffen wird, darauffolgend die Vorladung ausgeführt wird, um die erste gemeinsame Busleitung vorzuladen, und dann auf die dritte Bank zugegriffen wird, während die erste gemeinsame Busleitung vorgeladen wird.
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