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KR100619202B1 - 자동 프리챠지 인코딩 장치 및 방법 - Google Patents

자동 프리챠지 인코딩 장치 및 방법 Download PDF

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KR100619202B1
KR100619202B1 KR1020047011652A KR20047011652A KR100619202B1 KR 100619202 B1 KR100619202 B1 KR 100619202B1 KR 1020047011652 A KR1020047011652 A KR 1020047011652A KR 20047011652 A KR20047011652 A KR 20047011652A KR 100619202 B1 KR100619202 B1 KR 100619202B1
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KR
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signal
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dram
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KR1020047011652A
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나렌드라 칸데카르
마이클 윌리엄스
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인텔 코오퍼레이션
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Publication date
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Abstract

DRAM으로/로부터의 데이터 전송을 실행하기 위해 사용되는 플래그 신호에 프리챠지 명령을 인코딩하기 위한 기술을 개시한다.
플래그 신호, 프리챠지 명령, DRAM, 메모리 컨트롤러

Description

자동 프리챠지 인코딩 장치 및 방법{APPARATUS AND METHOD FOR ENCODING AUTO-PRECHARGE}
메모리들 분야에서, 동적 랜덤 액세스 메모리(DRAM)들은 전형적으로 컴퓨터 시스템의 메인 메모리로서 실행한다. 즉, 데스크 톱 퍼스널 컴퓨터(PC) 등의 전형적인 컴퓨터 시스템에서, 메인 메모리 기능은 DRAM 디바이스들에 의해 행해진다. DRAM의 동작은 일반적으로 메모리를 어드레싱하기 위한 행 및 열 어드레스들의 사용을 수반함으로써 판독 및 기록 동작들이 DRAM 컴포넌트들 상에서 행해질 수 있다. 많은 경우들에서, DRAM은 컴퓨터의 중앙 처리 유닛과 같은 프로세서와 사용되지만, 그 외 경우들에서, DRAM은 메모리 컨트롤러들 등의 다른 처리/제어 장치들과 사용될 수 있다.
고속의 컴퓨터 시스템들에서 높은 성능을 제공하기 위해서는, 고성능의 요건들을 DRAM 상에 배치시킴으로써 훨씬 대용량의 데이터를 훨씬 고속으로 처리할 수 있다. 그리하여, DRAM 어레이 뱅크들로 구성된 DRAM을 발견하는 것은 흔치 않으며, DRAM 어레이들로/로부터의 데이터 전송은 높은 데이터 속도 버스트(high data speed bursts)에 의해 달성된다. 예를들어, 다중 뱅크들로 구성된 고속의 256 메가 비트(Mb) DRAM은 판독 및/또는 기록 액세스 명령의 발생에 의해 제공된 데이터 전송으로 클록(clocked)될 수 있다. 하나의 이러한 구성에서, DRAM으로의 판독 또는 기록 액세스에 응답하여 데이터 전송을 트리거하기 위해 특정된 클록 신호(플래그(flag) 신호라고 함)를 제공할 수 있다. 어떤 경우들에서, 데이터 전송은 플래그 신호의 상승 및 하강 천이 둘다에 영향을 받을 수 있다. 예를들어, 제1 판독/기록 액세스가 이러한 플래그 신호의 상승 천이 시 트리거될 수 있고, 한편으로 제2 판독/기록 액세스가 플래그 신호의 하강 천이에 응답하여 트리거될 수 있다. 플래그 신호의 상승 및 하강 천이 둘다에서 DRAM으로/로부터의 이러한 데이터 전송은 플래그 신호의 1 사이클에 응답하여 두개 메모리 액세스를 허용할 수 있다. 예를들어, 이러한 스킴은 메모리의 한 부분으로/로부터의 데이터 전송이 플래그 신호의 상승 천이에 응답하여 달성될 수 있고 메모리의 다른 부분으/로부터의 제2 데이터 전송이 클록 신호의 하강 천이에 응답하여 발생하도록 구현될 수 있다.
DRAM 디바이스가 프리챠지(precharge) 기능을 사용함은 일반적으로 알려져있다. DRAM 프리챠징은 일반적으로 비트 선들을 미리 선택된 값으로 챠지하는 동작을 의미한다. 자동-프리챠지 상태는 판독 또는 기록 명령 등의 명령 발행에 응답하여 비트 선들을 자동으로 프리챠지한다. 즉, 어떤 경우들에서 판독 또는 기록 명령은 액세스된 비트선들에 자동-프리챠지를 판독 또는 기록 기능을 행하기 앞서 개시할 수 있다. 대부분의 DRAM에서, 프리챠지 또는 자동-프리챠지 기능은 전형적으로는 프리챠징 동작을 행하기 위해서는 프로세서 또는 컨트롤러로부터 DRAM 디바이스로 송신된 신호를 갖는다. 명령은 일반적으로는 프리챠지 명령을 수신하기 위해 DRAM 디바이스상에 특정화된 핀을 필요로 한다. 만약, 프리챠징(또는 자동 프 리챠징)이 DRAM으로 전송되고 있는 다른 신호와 인코딩된다면, 지정된 핀이 프리챠지 상태를 지정하기 위해 사용될 필요가 없음이 이해된다. 이것은 DRAM 디바이스에 대해 핀 카운트를 감소시키게 되고, 또는 대안적으로는 프리챠지/자동-프리챠지 기능에 대해 미리 지정된 여분의 핀이 DRAM으로/로부터 송수신되고 있는 다른 신호들용으로도 사용될 수 있게 한다.
도 1은 본 발명의 일 실시예를 구현하는 DRAM과 메모리 컨트롤러를 사용하는 컴퓨터 시스템의 블록 개략도.
도 2는 프리챠지를 행하는 DRAM의 블록 개략도.
도 3은 판독 또는 기록 명령 후 1 클록 주기를 플래그 천이에 둠으로써 프리챠지 명령을 인코딩하는 것을 도시하는 타이밍도.
도 4는 판독 또는 기록 명령 후 인코딩된 프리챠지 명령의 부재를 도시하는 타이밍도.
도 1을 참조하면, 프로세서(11), 메모리 컨트롤러(12) 및 다수의 동적 랜덤 액세스 메모리(DRAM) 디바이스(14)들을 갖는 메모리(13)를 포함하는 예시적인 컴퓨터 시스템(10)이 도시되어 있다. 예에서, 메모리(13)는 등급별로(RK0~ RK3로 도시됨) 배열된 DRAM을 갖는다. 컴퓨터 시스템(10)은 퍼스널 컴퓨터(PC) 시스템을 포함하여 다양한 컴퓨터 시스템들 중 하나일 수 있고, 그렇다면 프로세서(11)는 PC의 중앙 처리 유닛(CPU)일 가능성이 가장 많다. 프로세서(11)는 또한 하나 이상의 메 모리 컨트롤러(12)와 동작하는 다수의 프로세서들을 포함할 수 있다. 도 1의 컴퓨터 시스템(10)의 예에서, 메모리 컨트롤러(12)는 이 메모리 컨트롤러(12)에 접속된 다수의 DRAM(14)들을 액세스하기 위한 제어를 제공한다. 전형적으로는 메모리 컨트롤러(12)는 DRAM(14)으로/로부터의 데이터 전송을 위해 프로세서(11)와 메모리(13) 간의 인터페이스 기능을 제공한다. 도 1의 예에서, 메모리 컨트롤러(12)는 도 1에 도시된 신호들을 포함한 여러 신호들을 메모리(13)로 발생한다.
메모리(13)의 특정예는 등급들로 그룹핑하여 나타낸 하나 이상의 DRAM(14)을 갖는다. 본 예는 4개 등급(RK0~ RK3)들로 된 DRAM 디바이스들이 메모리(13)를 구성하는 예를 도시한다. 이러한 등급들의 수는 원하는 시스템 구성에 따라 변동될 수 있다. DRAM(14)은 등급별 외 다르게 정의된 다른 그룹들로 분리될 수도 있다. 또한, DRAM(14)은 여러가지 다른 타입의 그룹들로 카테고리화될 수 있다. 예를들어, DRAM은 물리적 위치들로 배열될 수도 있다. 도 1에서, RK0는 더블 인라인 메모리 모듈(DIMM)(18)의 한 측 상에 있고, RK1은 다른 측상에 있다. 마찬가지로, RK2는 다른 DIMM(19)의 한 측상에 있고 RK3는 DIMM(19)의 다른 측 상에 있다. 다른 배열들도 이용될 수 있다. 이하의 설명에서 하나의 DRAM이 논의되지만, 이 설명은 어떤 수의 DRAM에도 적용가능하다. 더우기, DRAM(14)은 타이밍 유닛(28)을 구현하고 있고 이것은 도 2를 참조하여 좀 더 설명하기로 한다.
컴퓨터 시스템(10)의 특정예에서, DRAM(14)과 메모리 컨트롤러(12)의 동작을 이해하는 데 관련있는 신호들 및 라인들이 언급된다. 그러나, 이 신호들 모두가 본 발명을 실행하는 데 필요한 것은 아니다. 도시된 바와 같이, DRAM(14)에 접속 된 데이터 버스(15)는 DRAM(14)과 메모리 컨트롤러(12) 간의 또는 버스(15)에 접속된 어떤 다른 컴포넌트 간의 데이터 전송 접속을 제공한다. 판독 동작에서, 선택된 DRAM(14)으로부터 데이터가 버스(15) 상에서 판독되는 한편, 기록 동작에서는 버스(15) 상의 데이터가 선택된 DRAM(14)으로 기록된다. 도시된 이 신호들은 클록 신호(CLK), 명령 플래그 신호(FLG), 명령 및 어드레스 신호(CMD/ADDR), 및 칩 선택 신호(CS)를 포함한다.
이하에서 논의되는 바와 같이, CLK 신호는 DRAM 디바이스(14)들을 클록(clock)하기 위한 타이밍 제어를 제공한다. DRAM(14)에 접속된 FLG 신호는 데이터 전송 타이밍을 제어한다. 데이터는 DRAM(14)으로부터 판독될 수 있고 또는 FLG 신호 천이에 응답하여 DRAM(14) 내로 데이터가 기록될 수 있다. CMD/ADDR 신호는 명령(CMD) 및 어드레스(ADDR) 정보를 DRAM(14)에 제공한다. CS 신호는 액티베이트될 소정 등급의 DRAM을 선택한다. 전형적으로는, DRAM 등급은 메모리 컨트롤러(12)로부터 결합된 그 개별 CS 신호를 갖는다. 그리하여, 4개 등급들로 된 DRAM들이 도시되어 있는 데 이 4개의 개별 CS 신호 결합은, 메모리(13)로/로부터의 데이터 판독 또는 기록을 위해 적합한 DRAM(14)을 선택하기 위해 정확한 DRAM 디바이스(14) 액티베이션이 달성될 수 있음을 보장한다. 메모리 컨트롤러(12)는 또한 DRAM(14)을 리셋하기 위해 리셋 신호(RST)를 발생할 수도 있지만 어떤 DRAM들은 이러한 리셋 특성을 이용할 수 없다.
또한 도 2를 참조하여 설명하겠지만, CMD/ADDR 신호는 명령 및 어드레스 정보 둘다를 메모리(13)의 DRAM(14)에 제공한다. 명령(CMD) 및 어드레스(ADDR) 정보 는 메모리 컨트롤러(12)로부터 DRAM(14)으로 개별 전송들로 보내질 수 있고 또는 이 정보가 하나의 전송에서 같이 멀티플렉스될 수도 있다. FLG 신호는 (판독 명령이 발생한다면) 메모리로부터의 데이터 판독 타이밍을 제어하고, 또는 (기록 명령이 발생한다면) 메모리로의 데이터 기록을 제어한다. 즉, FLG 신호 천이는 DRAM(14)으로/로부터의 데이터 전송에 영향을 미치기 시작한다. DRAM과는 무관하게 결합된 CS 신호는 데이터 전송을 위해 정확한 등급이 선택될 수 있음을 보장한다.
도 2에서, DRAM 디바이스(14)의 좀 더 상세한 구성이 도시된다. 즉, 도 2는 도 1에서 도시된 DRAM 등급들 중 어떤 하나로 구현될 수 있는 DRAM 디바이스의 일 실시예다. 도시된 특정 실시예에서, DRAM 디바이스(14)는 다수의 메모리 어레이(20)를 포함한다. 도시된 특정 실시예에서, 메모리 어레이(20)들의 4개 뱅크(BK0~ BK3)들은 DRAM(14)에 대한 실제 메모리 스토리지 컴포넌트들을 포함한다. 이러한 뱅크들의 실제 수는 특정한 DRAM 디바이스의 설계에 따라 변동할 수 있다.
내부 데이터 버스(21)은 메모리 어레이(20)들을 판독 제어 유닛(22)과 기록 제어 유닛(23)에 결합한다. 판독 제어 유닛(22)은 판독 명령을 발생하는 메모리 컨트롤러에 응답하여 메모리 어레이(20)들로부터 데이터 버스(15)로의 데이터 전송을 제어한다. 마찬가지로, 기록 제어 유닛(23)은 기록 명령을 야기하는 메모리 컨트롤러에 응답하여 데이터 버스(15)로부터 선택된 메모리 어레이(20)로의 데이터 전송을 제어한다. 어떤 실시예들에서, 두개의 제어 유닛(22, 23)들은 하나의 유닛으로 결합될 수 있다. FLG 신호는 버스(15) 상으로/로부터의 데이터 전송을 야기 시키기 위한 타이밍을 제어한다. 여러 컴포넌트들이 전형적으로는 판독 제어 유닛(22)과 기록 제어 유닛(23)으로 구현된 회로 소자를 포함함을 주지하기 바란다. 일반적으로 이들 컴포넌트들은 여러가지 래치, 레지스터, 버퍼, 드라이버 및/또는 멀티플렉서들을 포함한다. 구현된 실제 회로소자가 본 발명의 이해를 위해 결정적인 것은 아니다. 중요한 것은, 각 DRAM 유닛(14)과 버스(15) 간의 데이터 전송이 판독 및 기록 제어 유닛(유닛(22 및 23)등)에 의해 영향을 받을 수 있으며, 이 판독 및 기록 제어 유닛은 FLG 신호로부터 얻어진 내부 플래그(intFLG) 신호에 의해 제공된 타이밍에 의해 버스(15)와 DRAM 유닛(14) 간의 데이터 천이의 타이밍(트리거링)을 제어한다.
명령 신호를 디코딩하고 CMD 라인 상의 명령 신호를 메모리 어레이(20)들로 제공하는 디코더(25)에 접속된 CMD/ADDR 신호가 도시되어 있다. 디코더(25)는 어드레스 컴포넌트 ADDR을 행, 열 및 뱅크 어드레스 신호들로 디코드하고 이것들은 도 2의 특정 실시예에서 RAS, CAS 및 BANK 신호들로 대응하여 도시된다. RAS는 메모리 어레이(20)의 특정 행을 선택하기 위한 어드레싱을 제공한다. CAS는 메모리 어레이(20)의 특정 열을 선택하기 위한 어드레싱을 제공한다. 마찬가지로, BANK 신호는 메모리 어레이(20)의 뱅크 들 중 하나를 선택한다. 따라서, RAS, CAS 및 BANK를 조합하여, 특정 뱅크의 특정 행렬이 데이터 전송을 위해 선택될 수 있다. 일부 DRAM 유닛들은 다중 뱅크들로 분리될 수 없음을 주지하기 바란다. 어떤 경우들에서, 어드레싱 신호들의 하나 이상의 부분이 판독 제어 유닛(22)(또는 기록 제어 유닛(23)에도)에 결합되어 전송될 데이터를 선택하기 위한 특정 멀티플렉스된 데이터 라인을 선택할 수 있게 된다. 또한, DRAM으로 전형적으로 구현된 다른 신호들은 본 발명의 동작의 이해에 영향을 미치지 않을 수 있으므로 도 2에 도시되어서는 않된다.
명령 신호 CMD는 판독 또는 기록 동작이 선택된 어드레스 위치로 행해지는 지 여부를 판정한다. 디코더(25)는 메모리 어레이(20)와 연관된 디코딩 및 시퀀싱 동작들을 제어하는 래치, 레지스터, 멀티플렉서 및/또는 시퀀서를 포함하는 여러 다른 유닛들을 포함할 수 있다.
도 2에 표시된 바와 같이, 리셋 신호 RST는 디코더(25)에 결합되어 초기화 등과 같이 DRAM을 리셋한다. 다시, RST는 일부 예들에서는 표시될 수 없다. CLK 신호는 DRAM(14)의 여러 유닛/컴포넌트(20, 22, 23 및 25)들에 결합된다. FLG 신호가 타이밍 유닛(28)에 결합되어 내부 플래그 신호 intFLG를 발생한다음 이 내부 플래그 신호 intFLG가 판독 제어 유닛(22) 및 기록 제어 유닛(23)에 결합되어 이 판독 제어 유닛(22) 및 기록 제어 유닛(23)의 응답을 제어하여 버스(15)로/로부터 데이터 전송을 트리거한다. 도시되어 있지는 않지만, CLK 신호가 DRAM(14) 내에서 내부적으로 프로세스되어 하나 이상의 내부 CLK(intCLK)를 생성할 수 있고 이것은 수신된 CLK 신호와는 미소한 시차를 가질 수 있다. 또한, 타이밍 유닛(28)은 DRAM 디바이스 자체 내에 위치될 수 있거나 또는 대안적으로 타이밍 유닛(28)은 DRAM들의 등급과 조합하여 동작하는 다른 집적 회로 내에 위치될 수 있다.
동일한 CLK, FLG 및 CMD/ADDR 신호들이 메모리(13)의 DRAM 유닛(14)들 모두에 결합되기 때문에, 특정 등급의 DRAM(14)의 액티베이션은 칩 선택 신호 CS에 의 해 제어될 수 있다. 따라서, 개별 CS 신호들이 DRAM(14)에 결합됨에 따라, 특정 등급의 DRAM(14)의 선택은 대응하는 CS 신호의 표시를 제공함으로써 달성될 수 있다. 따라서, 특정 DRAM 디바이스가 도시된 도 2에서, 메모리 어레이(20)로의 CS 입력은 그 등급에 대응하는 CS 신호의 발생에 응답하여 메모리 어레이(20)를 액티베이트한다.
도 1 및 2 둘다를 참조하면, 메모리 컨트롤러(12)가 특정 DRAM 등급을 액세스하면, CS 신호는 적절한 등급을 선택한다. CMD/ADDR 신호의 CMD 컴포넌트는 판독 또는 기록 동작을 발행한다. ADDR 컴포넌트는 선택된 어레이(20)의 어드레스를 어드레싱하기 위한 뱅크, 행 및 열 정보를 포함한다. 그러면, 판독 또는 기록(RD/WR) 명령 이후의 intFLG 천이가 버스(15) 상으로 판독될 데이터 또는 버스(15)로부터 DRAM(15)으로 기록될 데이터를 트리거한다.
intFLG 천이는 상승 천이(예를들어, 상승 에지), 하강 천이(예를들어, 하강 에지), 또는 상승 및 하강 천이 둘다에서 버스(15)로/로부터의 데이터 전송을 트리거할 수 있다. 어떤 명령 구조들은 FLG 천이들이 데이터 전송을 야기시키기 위해 사용된다면 두개의 판독 및 두개의 기록 명령들을 가질 수 있다. 따라서, 일 실시예에서, 명령 구조는 판독-상승 플래그(RDR), 판독-하강 플래그(RDF), 기록-상승 플래그(WRR) 및 기록-하강 플래그(WRF) 명령들을 대응하는 FLG 신호 천이 상에 지정할 수 있고, 소정의 데이터 전송이 발생할 수 있다. 다른 실시예들에서, 하나의 판독 및 하나의 기록 명령들만이 메모리 컨트롤러(12)로부터 발행한다.
현재의 판독 및 기록 명령과는 무관하게, RD/WR 명령 이후의 대응하는 FLG 천이는 데이터 전송용의 DRAM을 설정하기 위해 하나 이상의 클록 주기들을 필요로 할 수 있다. FLG 신호는 이 기간에서 천이 휴지중이다. 따라서, FLG 신호의 이 부분은 DRAM으로의 개별 라인을 필요로 할 수 있는 명령들을 포함하는 다른 정보를 인코딩하기 위해 사용될 수 있다.
도 3을 참조하면, 타이밍도(30)는 FLG 신호를 RD/WR 명령들로 코딩하는 일 동작적 구현을 도시한다. 실시예에서, 각 CLK 사이클은 9개의 개별 타이밍 구획들이 표시되어 있는 수직선으로 분리되어 도시되어 있다. 판독/기록 명령들의 발생 또한 클록 CLK의 4개 타이밍 간격들 마다 도시되어 있다. 명령 타이밍 분리는 ICCD로서 도시된다. 도시된 예에서, 제1 판독/기록 명령 신호 RD/WR1는 클록 주기 1과 2의 부분들에서 발생한다. 제2 RD/WR2 명령 신호는 클록 주기 5와 6의 부분들에서 발생한다. 도 3에 도시된 바와 같이, 상승 천이든 하강 천이든 플래그 천이는, 데이터 전송을 트리거하기 위한 대응하는 판독-기록 명령의 발생 이후 특정한 클록 주기를 발생할 수 있다. 도 (30)의 실시예는 대응하는 RD/WR 신호의 발생 이후 FLG 천이의 4개 클록 사이클들을 도시한다. 따라서, RD/WR2 신호 또한 RD/WR1 신호 발생 이후 적어도 4개의 클록 사이클들에서 발생한다. 데이터 전송에 영향을 주는 FLG 천이의 타이밍 분리가 도 3에서 tFFD로서 도시된다.
대응하는 FLG 천이가 RD/WR 신호 발생 후 대략 4개 클록 사이클들에서 발생함에 따라, RD/WR 신호에 이은 시간 주기의 일부가 FLG 천이들이 예상되지 않는 휴지 기간으로서 표시될 수 있다. 본 발명의 실시예는 이 휴지 기간을 다른 명령을 인코드하기 위해 사용한다. 본래, 개별 명령이 FLG 신호 상에 코딩(또는 멀티플렉 스)된다. 특정 예에서, 이 명령은 RD/WR 명령 이후 제1 클록 주기에서 발생한다. 또한, 본 예에서, 프리챠지 명령은 RD/WR 명령 발생 이후 1 클록 주기만큼 인코드된다. 이러한 인코딩은 여러가지 형태일 수 있지만 본 예에서, RD/WR 발생 주기 이후의 특정 기간에서의 FLG 천이는 RD/WR 명령이 비트선들의 프리챠징을 개시함을 의미한다. 예에서, 특정 시간 주기는 1 클록 주기로서 도시된다.
특정예에서, 도 1의 메모리 컨트롤러(12)는, 만약 프리챠지가 RD/WR 명령에 대해 행해질 것이라면, 판독 또는 기록 명령의 발행 후 1 클럭 주기 내에서 프리챠지 명령을 발생한다. 이것을 자동 프리챠지 상태라고 표기할 수 있다. FLG 발생 회로(16)는 설정된 프로토콜과 관련된 FLG 명령을 발생한다. 프로세서 또는 컨트롤러에 대해 설정된 프로토콜은 만약 RD/WR이 프리챠지를 요구한다면, 관련된 FLG 신호가 RD/WR 신호 이후 1 클록 주기만큼 천이를 가짐을 확신한다. 만약, 프리챠지가 필요없다면 RD/WR 신호 이후 1 클록 주기 내에서는 천이가 발생하지 않는다. 어떤 경우에서도, 데이터 전송을 트리거하기 위한 대응하는 FLG 천이가 설정된 특정 클록 주기에서 발생한다. 이러한 천이는 RD/WR 신호 이후 제2 클록 주기 또는 그 이상에서 발생할 수 있다. (당업자에게 공지된) 다양한 회로 소자가 FLG 발생 회로(16)에 대해 구현될 수 있음이 이해된다.
또한, 도 2에 도시된 바와 같이, 타이밍 유닛(28)은 FLG 및 CMD 신호들을 감시하여, FLG 신호의 천이가 RD/WR 신호 발행 이후의 특정 주기(다시, 예에서 1 클록 주기로서 표기됨) 내에서 발생하는 지 여부를 판정한다. FLG 천이가 RD 또는 WR 명령 이후의 1 클럭 주기 내에서 검출된다면, 타이밍 유닛(28)은 이것을 프리챠 지 명령으로서 식별하고 비트선들의 프리챠징에 영향을 주는 내부 프리챠지 신호들을 발생한다. 타이밍 유닛(28)은 또한 코딩된 프리챠지 명령에 대응하여 FLG 천이들에 대해 intFLG 천이들이 발생되지 않는다는 것을 제외하고는 일반적으로 FLG 신호의 천이를 따르는 intFLG 신호를 발생한다.
따라서, 도 3에서 그래프(30)은 클록 주기1 ~2에서 발생하는 제1 판독/기록 신호 RD/WR1의 일 예를 도시한다. 프로토콜은 백-투-백 판독 또는 기록 명령들 간에 대략 4개 클록 주기들이 지날 수 있다고 정할 수 있다. 즉, tCCD는 4개 클록 주기들이다. 그러면, 다음 판독 또는 기록 신호 RD/WR2는 클록 주기5~ 6에서 발생한다. 데이터 전송에 대한 FLG 천이는 RD/WR1에 응답하여 RD/WR1 이후 적어도 두 개 클록 주기들에서 그리고 일반적으로 백-투-백(back-to-back) 판독/기록 명령들에서와 동일한 제한을 두고 발생한다. 따라서, RD/WR1 데이터 전송에 대한 FLG 천이는 도 3의 클록 주기(6)에서 발생한다. tFFD 주기는 특정예에서도 4로 설정된다 (ICDD와 동일함).
도시된 바와 같이, 클록 주기3에서 그리고 클록 주기3과 4 사이의 CLK 천이에 의해 정의된 샘플링 포인트에서, FLG 천이는 프리챠지 명령을 인코딩하고, 자동 프리챠지 동작이 선택된 DRAM 컴포넌트에서 개시된다. 도 4는 FLG 신호가 인코딩된 프리챠지 명령을 갖지 않는 경우의 상태를 도시한다. 도시된 바와 같이, RD/WR1 명령 이후 1 클록 주기 내에서는 FLG 신호의 천이가 발생하지 않는다. 이 기간에서 천이의 부재는 자동 프리챠지를 위한 코딩이 존재하지 않음을 나타낸다. 이러한 넌-프리챠지 상태는 도 3에서 RD/WR2 이후의 클록 주기에서도 표시된다.
따라서, 프리챠지 명령은 DRAM 컴포넌트로/로부터의 데이터 전송을 플래그하거나 트리거하는 플래그 신호 내에 인코드될 수 있다. 상술한 예에서, 플래그 신호는 프리챠지 명령을 인코드하여 자동 프리챠지를 행하게 한다. 그러나, 이러한 프리챠지 명령 대신 다른 명령들도 인코드될 수 있다. 플래그 신호는 도 3, 4의 예들에서와 같이 상승 및 하강 에지 둘다에서 데이터 전송을 개시할 수 있다. 그러나, 플래그 신호는 상승 에지 또는 대안적으로 하강 에지에서 데이터 전송을 개시할 수 있다. 이 경우, 프리챠지를 나타내는 천이 발생 후 레벨 리셋에 적절한 영향을 받을 수 있다. 따라서, DRAM으로/로부터의 데이터 전송을 실행하기 위해 사용된 플래그 신호로 명령을 인코딩하기 위해 다양한 설계와 프로토콜들이 용이하게 적응될 수 있다. 프리챠지 명령을 다른 신호로 인코딩함으로써, 프리챠지 명령을 DRAM 또는 그것에 관한 다른 메모리 디바이스들로 제공하는 데 전용 핀이 필요없을 수도 있다.
따라서, 자동 프리챠지 인코딩을 위한 스킴을 설명한다. 위에서 DRAM을 설명하였지만, (다른 메모리 디바이스들을 포함한) 다른 디바이스들도 본 발명을 구현할 수 있음을 주지하기 바란다. 본 발명은 DRAM 애플리케이션에만 제한될 필요가 없다. 더우기, 데이터 전송 명령(상술한 바와 같은 판독 및 기록 명령)으로 구현될 제2 명령(또는 다른 명령)이 프리챠지 명령의 일 종이라 하더라도, 다른 실시예들에서 상술한 프리챠지(자동 프리챠지) 명령과는 다른 명령들을 구현할 수 있다. 즉, 프리챠지 외의 명령들이 플래그 신호와 용이하게 결합하여 명령들을 수신 디바이스로 전달할 수 있다.

Claims (24)

  1. 디바이스와 상기 디바이스에 결합된 버스 간의 데이터 전송을 위해 상기 디바이스를 액세스하는 상기 디바이스에 대한 명령 신호들을 생성하는 컨트롤러, 및
    데이터 전송 명령 이후의 특정 클록 주기 후에 상기 디바이스에 대한 플래그 신호에서 발생하는 상태 천이에 응답하여서는 상기 디바이스와 상기 버스 간의 데이터 전송을 트리거하고, 상기 특정 클록 주기 내에 상기 플래그 신호에서 생성하는 상태 천이에 응답하여서는 상기 데이터 전송 명령과는 다른 명령을 개시하는 상기 플래그 신호를 생성하는 플래그 신호 발생 유닛
    을 포함하는 장치.
  2. 제1항에 있어서, 상기 데이터 전송 명령은 판독 또는 기록 명령이고, 상기 다른 명령은 프리챠지 명령인 장치.
  3. 제2항에 있어서, 상기 디바이스는 메모리 디바이스인 장치.
  4. 제1항에 있어서, 상기 메모리 디바이스는 동적 랜덤 액세스 메모리(DRAM)로, 상기 플래그 신호가 특정 클록 주기가 경과한 후에 천이를 갖는다면 판독 또는 기록 명령에 응답하여 상기 DRAM과 상기 버스 간의 대응하는 데이터 전송을 행하지만, 상기 플래그 신호가 상기 판독 또는 기록 명령 다음의 상기 특정 클록 주기 내 에서 천이를 갖는다면 상기 판독 또는 기록 명령에 대해 선택된 상기 DRAM의 적어도 1 비트선에 자동 프리챠지를 먼저 행하는 장치.
  5. 제4항에 있어서, 상기 특정 클록 주기는 데이터 전송 명령 다음의 1 클록 주기인 장치.
  6. 데이터 전송을 개시하기 위한 명령 신호 수신에 응답하여 데이터 버스와의 사이에서 데이터를 전송하기 위해 상기 데이터 버스에 결합되는 메모리 어레이, 및
    상기 데이터 전송을 개시하기 위한 상기 명령 신호를 수신하기 위해 결합되고, 또한 상기 데이터 전송을 트리거하기 위한 플래그 신호를 수신하도록 결합된 타이밍 유닛 -상기 타이밍 유닛은 상기 플래그 신호를 해석하여, 상기 플래그 신호가 상기 명령 신호 다음의 특정 클록 주기가 경과하기 이전에 천이를 갖는지 여부를 판정하고, 상기 플래그 신호가 상기 명령 신호 다음의 상기 특정 클록 주기가 경과하기 이전에 천이를 갖는다면 데이터 전송과는 다른 명령 동작을 행함-
    을 포함하는 장치.
  7. 제6항에 있어서, 상기 명령 신호는 판독 또는 기록 동작을 행하기 위한 것이고, 상기 다른 명령 동작은 프리챠지 동작인 장치.
  8. 제6항에 있어서, 상기 타이밍 유닛은, 상기 플래그 신호의 천이가 상기 명령 신호 다음의 상기 특정 클록 주기 후에 발생한다면 상기 데이터 전송을 트리거하기 위한 내부 플래그 신호를 생성하지만, 상기 플래그 신호의 천이가 상기 명령 신호 다음의 상기 특정 클록 주기가 경과하기 이전에 발생한다면 자동 프리챠지 신호를 생성하는 장치.
  9. 제8항에 있어서, 상기 명령 신호는 판독 또는 기록 동작을 행하기 위한 것이고 상기 다른 명령 동작은 자동 프리챠지 동작인 장치.
  10. 제9항에 있어서, 상기 메모리 어레이에 결합되어 상기 명령 신호를 디코딩하기 위한 디코더와, 상기 메모리 어레이와 상기 데이터 버스 간의 데이터 전송을 행하는 적어도 하나의 제어 회로를 더 포함하는 장치.
  11. 제10항에 있어서, 상기 장치는 동적 랜덤 액세스 메모리(DRAM)인 장치.
  12. 제10항에 있어서, 상기 특정 클록 주기는 상기 데이터 전송 명령 다음의 1 클록 주기인 장치.
  13. 데이터 전송을 행하기 위한 데이터 전송 명령 신호를 생성하고, 또한 상기 데이터 전송을 제시간에 트리거하기 위한 플래그 신호를 생성하는 컨트롤러,
    상기 컨트롤러에 결합되어 상기 데이터 전송 명령 신호를 수신하고, 상기 데 이터 전송 명령 신호에 응답하여 데이터 전송을 행하는 메모리 디바이스, 및
    상기 메모리 다바이스에 결합되어 상기 데이터 전송 명령 신호에 응답하여, 상기 메모리 디바이스와의 사이에서 데이터를 전송하는 버스
    를 포함하고,
    상기 컨트롤러는 상기 데이터 전송 명령 신호 다음의 특정 클록 주기 후에 상기 메모리 디바이스에 대한 플래그 신호에서 발생하는 상태 천이에 응답하여서는 상기 메모리 디바이스와 상기 버스 간의 데이터 전송을 트리거하고, 상기 특정 클록 주기 내에서 상기 플래그 신호에서 생성하는 상태 천이에 응답하여서는 상기 데이터 전송 명령과는 다른 명령 신호를 개시하는 상기 플래그 신호를 생성하고,
    상기 메모리는, 상기 플래그 신호를 수신하고 해석하여, 상기 플래그 신호가 상기 명령 신호 다음의 상기 특정 클록 주기 내에 천이를 갖는지 여부를 판정하고, 상기 데이터 전송 명령 신호 다음의 상기 특정 클록 주기 내에 천이가 존재하는 것에 응답하여 데이터 전송과는 다른 명령 동작을 행하는 시스템.
  14. 제13항에 있어서, 상기 메모리 디바이스는 동적 랜덤 액세스 메모리(DRAM)인 시스템.
  15. 제14항에 있어서, 상기 다른 명령 신호는 프리챠지 명령인 시스템.
  16. 제13항에 있어서, 상기 데이터 전송 명령은 판독 또는 기록 명령이고, 상기 다른 명령은 상기 판독 또는 기록 명령과 연관된 자동 프리챠지 명령인 시스템.
  17. 제16항에 있어서, 상기 컨트롤러는 메모리 컨트롤러인 시스템.
  18. 제16항에 있어서, 프로세서를 더 포함하고, 상기 컨트롤러는 상기 프로세서에 결합된 메모리 컨트롤러인 시스템.
  19. 명령 신호를 발행하는 단계,
    상기 명령 신호 발행에 응답하여, 상기 명령 신호의 발행 후 특정 시간 주기가 경과한 후에 상기 명령 신호의 대응하는 동작에 대한 응답을 트리거하는 플래그 신호를 생성하는 단계, 및
    상기 명령 신호의 발행 후 상기 특정 시간 주기 내에 상기 플래그 신호의 천이를 가짐으로써 상기 플래그 신호에 다른 명령을 코딩하여, 상기 명령 신호의 대응하는 동작과는 다른 동작을 행하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서, 상기 명령 및 플래그 신호들을 수신하는 단계와,
    상기 플래그 신호를 해석하여, 상기 명령 신호 발행 후 상기 특정 시간 주기 내에 천이가 존재하는 지 여부를 판정하는 단계를 더 포함하는 방법.
  21. 제20항에 있어서, 상기 다른 명령 신호의 다른 동작은 메모리의 프리챠지 동작인 방법.
  22. 제20항에 있어서, 상기 명령 신호는 메모리에 대한 판독 또는 기록 명령을 발행하여 판독 또는 기록 동작을 행하는 방법.
  23. 제22항에 있어서, 상기 다른 명령 신호의 다른 동작은 자동 프리챠지 동작으로, 상기 판독 또는 기록 동작을 행하기 앞서 행해지는 방법.
  24. 제23항에 있어서, 상기 명령 및 플래그 신호들은 상기 플래그 신호 내의 다른 명령 신호의 코딩을 포함하며, 동적 랜덤 액세스 메모리(DRAM)로 발행되는 방법.
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