[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100363079B1 - 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치 - Google Patents

이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치 Download PDF

Info

Publication number
KR100363079B1
KR100363079B1 KR1019990003222A KR19990003222A KR100363079B1 KR 100363079 B1 KR100363079 B1 KR 100363079B1 KR 1019990003222 A KR1019990003222 A KR 1019990003222A KR 19990003222 A KR19990003222 A KR 19990003222A KR 100363079 B1 KR100363079 B1 KR 100363079B1
Authority
KR
South Korea
Prior art keywords
input
memory banks
output
sense amplifier
output sense
Prior art date
Application number
KR1019990003222A
Other languages
English (en)
Other versions
KR20000054884A (ko
Inventor
윤홍일
이창호
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1019990003222A priority Critical patent/KR100363079B1/ko
Priority to US09/449,110 priority patent/US6327214B1/en
Publication of KR20000054884A publication Critical patent/KR20000054884A/ko
Application granted granted Critical
Publication of KR100363079B1 publication Critical patent/KR100363079B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유되어 데이터 라인 개수가 줄어들고 칩 면적이 감소된 메모리 장치에 관해 기재하고 있다. 상기 메모리 장치는, 복수개의 메모리 뱅크들, 상기 메모리 뱅크들 각각에 구비되고 상기 각 메모리 뱅크들로부터 독출되어 비트라인, 비트라인 센스앰프 및 로컬라인을 각각 경유하는 데이터를 전송하는 복수개의 글로벌 입출력 라인들 및 상기 메모리 뱅크들 중 2개의 이웃한 메모리 뱅크들 사이에 배치된 복수 개의 입출력 센스앰프부를 구비한다. 상기 입출력 센스앰프부는, 상기 입출력 센스앰프부를 공유하는 적어도 2개의 상기 메모리 뱅크들로부터 상기 글로벌 입출력라인들을 경유하여 전송된 데이터를 선택적으로 감지 증폭한다.

Description

이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리 장치{Multi-bank memory device having shared IO sense amplifier by adjacent memory banks}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 이웃한 메모리 뱅크에 의해 입출력 센스앰프가 공유된 메모리 장치에 관한 것이다.
일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 중앙처리장치(CPU)의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능 향상이 요구된다. CPU의 동작속도는 디램(DRAM)의 동작속도를 능가할 정도로 현저히 향상되어 왔으며, 그 결과 DRAM의 동작속도가 CPU의 동작속도보다 느려지는 문제점이 발생하였다.
이러한 문제점을 극복하기 위해 다수개의 뱅크로 구성되어 시스템 클럭에 동기되어 동작하는 디램, 즉 멀티뱅크 동기식 디램(Synchronous DRAM)이 개발되었다. 최근에는 멀티미디어 기술의 발전과 함께 대역폭(Bandwidth) 즉, 단위 시간당 전송되는 입출력 데이터량이 큰 반도체 메모리장치에 대한 요구가 증가하고 있으며, 이에 따라 X16, X32, X64등의 고 대역폭을 갖는 반도체 메모리장치가 개발되고 있다.
그런데, 고 대역폭을 갖는 메모리 장치는 데이터를 전달하는 데이터 라인의 개수가 크게 증가되는 문제점이 발생한다. 특히, 하나의 클럭에 대해 두 개의 데이터를 출력하는 더블 데이터 레이트(double data rate) 동기식 DRAM의 경우, 요구되는 데이터 라인의 개수가 일반 동기식 DRAM에 비해 두배로 증가된다.
이와 같은 데이터 라인 개수의 증가는 칩 면적을 증가시키는 직접적인 원인이 된다. 칩 면적이 커짐에 따라 제조경비가 증가되므로, 반도체 메모리장치 설계시 데이터 라인을 효율적으로 사용하여 칩 면적을 감소시킬 필요가 있다.
본 발명이 이루고자 하는 기술적 과제는, 데이터 라인의 개수를 감소시켜 칩 면적이 감소된 메모리장치를 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 멀티 뱅크 메모리 장치의 구성을 도시한 블록도이다.
도 2는 상기 도 1에 도시된 입출력 센스앰프부의 상세 회로도이다.
도 3은 본 발명의 제2 실시예에 따른 멀티 뱅크 메모리 장치의 구성을 도시한 블록도이다.
도 4는 상기 도 3에 도시된 입출력 센스앰프부의 상세 회로도이다.
상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 복수개의 메모리 뱅크들, 상기 메모리 뱅크들 각각에 구비되고 상기 각 메모리 뱅크들로부터 독출되어 비트라인, 비트라인 센스앰프 및 로컬라인을 각각 경유하는 데이터를 전송하는 복수개의 글로벌 입출력 라인들 및 상기 메모리 뱅크들 중 2개의 이웃한 메모리 뱅크들 사이에 배치된 복수 개의 입출력 센스앰프부를 구비한다. 상기 입출력 센스앰프부는, 상기 입출력 센스앰프부를 공유하는 적어도 2개의 상기 메모리 뱅크들로부터 상기 글로벌 입출력라인들을 경유하여 전송된 데이터를 선택적으로 감지 증폭한다.
바람직하기로, 상기 입출력 센스앰프부들 각각은, 복수개의 입출력 센스앰프들과, 소정의 뱅크 선택신호의 활성화에 의해 선택된 메모리 뱅크의 글로벌 입출력 라인들을, 해당 입출력 센스 앰프에 선택적으로 연결하는 복수개의 스위치들을 구비한다. 상기 스위치는, 상기 뱅크 선택신호의 활성화에 의해 온/오프가 제어되는 전송 게이트(transmission gate)로 구현될 수 있다.
그리고, 상기 복수개의 입출력 센스앰프부들 각각은 이웃한 두 개의 메모리 뱅크에 의해 공유되거나, 이웃한 네 개의 메모리 뱅크에 의해 공유될 수 있다. 이웃한 네 개의 메모리 뱅크들에 의해 하나의 입출력 센스앰프부가 공유되는 경우, 두 개의 메모리 뱅크가 하나의 칼럼 디코더 좌우에 배치되어 이를 공유하는 것이 바람직하다.
본 발명에 의하면, 이웃한 적어도 두 개의 메모리 뱅크들이 입출력 센스앰프를 공유하기 때문에 데이터 라인의 개수가 줄어들고 그 결과, 칩 면적이 감소된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 멀티 뱅크 메모리 장치의 구성을 도시한 블록도로서, 편의상 8개의 메모리 뱅크를 구비한 더블 데이터 레이트 동기식 DRAM의 경우가 예로써 기술된다.
본 발명의 제1 실시예에 의한 메모리 장치는, 제1 내지 제8 메모리 뱅크들(Bank1∼Bank8), 제1 내지 제4 입출력 센스앰프부들(IOSA1∼IOSA4), 로우 디코더들(11∼18), 칼럼 디코더들(21∼28), 데이터 입출력 멀티플렉서들(MUX1,MUX2) 및 데이터 입출력 버퍼(BUF)를 구비한다.
그리고, 상기 제1 내지 제8 메모리 뱅크들(Bank1∼Bank8) 각각에는 제1 내지 제8 글로벌 입출력 라인(GIO1∼GIO8)과, 로우 디코더(11∼18) 및 칼럼 디코더(21∼28)가 구비된다.
본 발명의 제1 실시예에 따른 상기 제1 내지 제4 입출력 센스앰프부들(IOSA1∼IOSA4) 각각은, 이웃한 두 개의 메모리 뱅크들(Bank1/Bank2, Bank3/Bank4, Bank5/Bank6, 및 Bank7/Bank8)에 의해 공유된다. 상기 제1 내지 제4 입출력 센스앰프부들(IOSA1∼IOSA4) 각각은, 해당 글로벌 입출력 라인들(GIO1∼GIO8)로 전송된 데이터를 선택적으로 감지 증폭한다. 예를 들어, 상기 제1 입출력 센스앰프부(IOSA1)는 제1 및 제2 글로벌 입출력 라인들(GIO1,GIO2) 중 어느 하나로 전송된 데이터를 선택적으로 감지 증폭한다.
그리고, 상기 데이터 입출력 멀티플렉서(MUX1,MUX2)는 감지 증폭된 상기 데이터를 제1 내지 제4 데이터 입출력 라인들(DIO1∼DIO4)을 통해 전달받아 상기 데이터 입출력 버퍼(BUF)로 전송한다.
상기 제1 내지 제8 글로벌 입출력 라인들(GIO1∼GIO8)이 각각 N개의 라인들로 구성되는 경우, 상기 제1 내지 제4 데이터 입출력 라인들(DIO1∼DIO4)도 각각 N개의 라인들로 이루어진다. 따라서, 메모리 뱅크들 각각에 입출력 센스앰프가 구비되는 종래에 비해, 각 데이터 입출력 라인(DIO1∼DIO4)의 개수가 절반으로 줄어들게 된다.
예를 들어, 도 1에 도시된 메모리 뱅크들 각각에 입출력 센스앰프부가 구비되는 종래의 경우를 가정하면, 이웃한 두 메모리 뱅크 사이에는 두 개의 입출력 센스앰프부가 구비된다. 하나의 입출력 센스앰프부가 N개의 데이터 입출력 라인과 연결되므로, 이웃한 두 메모리 뱅크에 구비된 2개의 입출력 센스앰프부들은 2N개의 데이터 입출력 라인과 연결된다.
그러나, 본 발명의 제1 실시예에서와 같이 두 개의 메모리 뱅크에 의해 입출력 센스앰프부가 공유되면, 두 개의 메모리 뱅크당 하나의 입출력 센스앰프부가 구비되므로 각 데이터 입출력 라인(DIO1∼DIO4)은 N개로 된다. 따라서, 입출력 센스앰프부가 공유되지 않은 경우에 비해 입출력 데이터 라인의 개수가 절반으로 줄어든다.
도 2는 상기 도 1에 도시된 입출력 센스앰프부(IOSA1,IOSA2,IOSA3,IOSA4)의 상세 회로도로서, 하나의 입출력 센스앰프부를 공유하는 첫 번째 메모리 뱅크의 i번째 글로벌 입출력 라인(GIOi), 두 번째 메모리 뱅크의 j번째 글로벌 입출력라인(GIOj) 및 이들에 공유된 입출력 센스앰프(IOSAij)를 중심으로 기술된다.
본 발명의 제1 실시예에 따른 제1 내지 제4 입출력 센스앰프부들(IOSA1, IOSA2,IOSA3,IOSA4) 각각은, 기본적으로 동일한 구성을 가지며, 도시된 바와 같이, 복수개의 입출력 센스앰프들(IOSAij)과 복수개의 스위치들(SWi,SWj)을 구비한다.
상기 입출력 센스앰프들(IOSAij) 각각은 글로벌 입출력 라인들(GIOi,GIOj)로 전송된 데이터를 감지 증폭하는 역할을 한다. 그리고, 각 입출력 센스앰프(IOSAij)는 고속으로 동작하고 소모전력이 적은 것으로 알려진 PMOS 크로스-커플 증폭기(PMOS cross-coupled amplifier)로 구현될 수 있다.
바람직한 실시예에 의하면, 도시된 바와 같이, 두 개의 PMOS 트랜지스터들(PM1,PM2)과 세 개의 NMOS 트랜지스터들(NM1,NM2,NM3)로 구성된다. 상기 입출력 센스앰프(IOSAij)의 구현은 통상의 지식을 가진 당업자에 의해 용이하게 구현될 수 있으므로, 상세한 설명은 생략한다.
상기 스위치들(SWi,SWj)은, N개의 글로벌 입출력 라인들 각각에 구비된다. 그리고, 스위치들(SWi,SWj) 각각은 소정의 뱅크선택 신호(BS1,BS2)의 활성화에 의해 인에이블되어 해당 글로벌 입출력 라인(GIOi,GIOiB,GIOj,GIOjB)을 해당 입출력 센스앰프(IOSAij)에 연결한다.
예컨대, i번째 글로벌 입출력 라인(GIOi,GIOiB)은 제1 뱅크선택 신호(BS1)의 활성화에 의해 상기 입출력 센스앰프(IOSAij)에 연결되고, j번째 글로벌 입출력 라인(GIOj/GIOjB)은 제2 뱅크선택 신호(BS2)의 활성화에 의해 상기 입출력 센스앰프(IOSAij)에 연결된다.
그리고, 상기 스위치들(SWi,SWj) 각각은 도시된 바와 같이, 상기 뱅크선택 신호(BS1,BS2)의 활성화에 의해 그 온/오프가 제어되는 전송 게이트들(transmission gate, TG1,TG2,TG3,TG4)로 구현될 수 있다.
한편, 본 발명에 따른 상기 입출력 센스앰프부들(IOSA1,IOSA2,IOSA3,IOSA4) 각각은, 각 글로벌 입출력 라인(GIOi,GIOiB,GIOj,GIOjB)을 프리차지(precharge)시키기 위한 로드(load) 트랜지스터들(P1∼P4)을 더 구비할 수 있다.
본 발명의 제1 실시예에 의한 상기 입출력 센스앰프부(IOSA1∼IOSA4)는, 하나의 메모리 뱅크가 선택되어 소정의 뱅크 선택 신호(BS1,BS2)가 활성화되면, 해당 글로벌 입출력 라인(GIOi,GIOiB,GIOj,GIOjB)을 해당 입출력 센스앰프(IOSAij)에 연결한다.
예를 들어, 첫 번째 메모리 뱅크가 선택되어 상기 제1 뱅크 선택 신호(BS1)가 활성화되면, i 번째 글로벌 입출력 라인(GIOi)에 구비된 스위치(SWi)가 인에이블된다. 이에 의해 상기 i 번째 글로벌 입출력 라인(GIOi)이 해당 입출력 센스앰프(IOSAij)에 연결된다. 그 결과, 상기 i 번째 글로벌 입출력 라인(GIOi)으로 전송된 데이터는 해당 입출력 센스앰프(IOSAij)를 통해 감지 증폭되고, 해당 데이터 라인(DIOij,DIOijB)으로 전송된다.
상기 본 발명의 제1 실시예에 의하면, 이웃한 두 메모리 뱅크들이 하나의 입출력 센스앰프부에 의해 공유된다. 따라서, 이웃한 두 메모리 뱅크 예를 들어, 제1 및 제2 메모리 뱅크(Bank1,Bank2) 중 어느 하나가 선택되면 이들에 구비된 제1 및 제2 글로벌 입출력 라인(GIO1,GIO2) 중 어느 하나에 전송된 데이터가 제1 입출력센스앰프부(IOSA1)에 의해 선택적으로 감지 증폭된다. 그 결과, 입출력 센스앰프부와 연결되는 각 데이터 입출력 라인(DIO1,DIO2,DIO3,DIO4)의 개수가 절반으로 감소되며, 두 개의 메모리 뱅크가 하나의 입출력 센스앰프부를 공유하기 때문에 레이아웃 효율도 개선된다.
도 3은 본 발명의 제2 실시예에 따른 멀티 뱅크 메모리 장치의 구성을 도시한 블록도로서, 네 개의 메모리 뱅크에 의해 하나의 입출력 센스앰프부가 공유되고, 이웃한 두 메모리 뱅크에 의해 칼럼 디코더가 공유되는 것을 제외하고는 상기 제1 실시예와 동일하다. 그리고, 도 1에서와 동일한 참조부호는 동일 부재를 나타내며, 상기 제1 실시예와 마찬가지로, 8개의 메모리 뱅크를 구비한 더블 데이터 레이트 동기식 DRAM의 경우가 예로써 기술된다.
본 발명의 제2 실시예에 의한 메모리 장치는, 제1 내지 제8 메모리 뱅크들(Bank1∼Bank8), 제1 및 제2 입출력 센스앰프부들(IOSA11,IOSA22), 로우 디코더들(11∼18), 칼럼 디코더들(31∼34), 데이터 입출력 멀티플렉서(MUX) 및 데이터 입출력 버퍼(BUF)를 구비한다.
상기 제1 내지 제8 메모리 뱅크들(Bank1∼Bank8) 각각에는 제1 내지 제8 글로벌 입출력 라인(GIO1∼GIO8)과, 로우 디코더(11∼18)가 구비된다. 상기 칼럼 디코더(31∼34)는, 이웃한 두 메모리 뱅크 사이에 구비되며 이들에 의해 공유된다.
예들 들면, 제1 및 제2 메모리 뱅크(Bank1,Bank2) 사이에 구비된 칼럼 디코더(31)는 상기 제1 및 제2 메모리 뱅크(Bank1,Bank2)에 의해 공유된다. 그리고, 상기 제1 및 제2 메모리 뱅크(Bank1,Bank2)는 도시된 바와 같이, 상기 칼럼디코더(31)를 사이에 두고 그 좌우에 배치되는 것이 바람직하다.
본 발명의 제2 실시예에 따른 상기 제1 및 제2 입출력 센스앰프부들(IOSA11,IOSA22) 각각은 이웃한 네 개의 메모리 뱅크들(Bank1∼Bank4, Bank5∼Bank8)에 의해 공유된다. 그리고, 상기 제1 및 제2 입출력 센스앰프부들(IOSA11,IOSA22)은 해당 글로벌 입출력 라인들(GIO1∼GIO8)로 전송된 데이터를 선택적으로 감지 증폭한다.
그리고, 상기 데이터 입출력 멀티플렉서(MUX)는 감지 증폭된 상기 데이터를 제1 및 제2 데이터 입출력 라인들(DIO1,DIO2)을 통해 전달받아 상기 데이터 입출력 버퍼(BUF)로 전송한다.
상기 제1 내지 제8 글로벌 입출력 라인들(GIO1∼GIO8)이 각각 N개의 라인들로 구성되는 경우, 상기 제1 및 제2 데이터 입출력 라인들(DIO1,DIO2)도 각각 N개의 라인들로 이루어진다. 따라서, 메모리 뱅크들 각각에 입출력 센스앰프가 구비되는 종래에 비해, 각 데이터 입출력 라인(DIO1,DIO2)의 개수가 1/4로 줄어들게 된다.
예를 들어, 도 3에 도시된 메모리 뱅크들 각각에 입출력 센스앰프부가 구비되는 종래의 경우를 가정하면, 서로 이웃한 네 개의 메모리 뱅크에는 네 개의 입출력 센스앰프부가 구비된다. 따라서, 상기 네 개의 입출력 센스앰프부들은 4N개의 데이터 입출력 라인과 연결된다.
그러나, 본 발명의 제2 실시예에서와 같이 네 개의 메모리 뱅크에 의해 입출력 센스앰프가 공유되면, 네 개의 메모리 뱅크당 하나의 입출력 센스앰프부가 구비되므로 각 데이터 입출력 라인(DIO1,DIO2)은 N개로 된다. 따라서, 입출력 센스앰프부가 공유되지 않은 경우에 비해 입출력 데이터 라인의 개수가 1/4로 줄어든다.
도 4는 상기 도 3에 도시된 입출력 센스앰프부(IOSA11,IOSA22)의 상세 회로도로서, 하나의 입출력 센스앰프부를 공유하는 첫 번째 메모리 뱅크의 i번째 글로벌 입출력 라인(GIOi)과 두 번째 메모리 뱅크의 j번째 글로벌 입출력 라인(GIOj), 세 번째 메모리 뱅크의 k번째 글로벌 입출력 라인(GIOk) 및 네 번째 메모리 뱅크의 l번째 글로벌 입출력 라인(GIOl)과, 이들에 공유된 입출력 센스앰프(IOSAijkl)를 중심으로 기술된다. 본 발명의 제2 실시예에 의한 상기 입출력 센스앰프부(IOSA11,IOSA22)는, 네 개의 글로벌 입출력 라인들(GIOi,GIOj,GIOk,GIOl)에 의해 하나의 입출력 센스앰프(IOSAijkl)가 공유되는 것을 제외하고는 상기 제1 실시예의 입출력 센스앰프부(도 2의 IOSA1∼IOSA4)와 동일하다.
본 발명의 제2 실시예에 따른 제1 및 제2 입출력 센스앰프부들(IOSA11, IOSA22) 각각은 도시된 바와 같이, 복수개의 입출력 센스앰프들(IOSAijkl)과 복수개의 스위치들(SWi,SWj,SWk,SWl)을 구비한다.
상기 입출력 센스앰프들(IOSAijkl) 각각은 글로벌 입출력 라인들(GIOi,GIOj, GIOk,GIOl)로 전송된 데이터를 감지 증폭하는 역할을 한다.
그리고, 상기 스위치들(SWi,SWj,SWk,SWl) 각각은 해당 글로벌 입출력 라인들(GIO1∼GIO4) 각각에 구비된다. 그리고, 소정의 뱅크선택 신호(BS1∼BS4)의 활성화에 의해 인에이블되어 해당 글로벌 입출력라인(GIOi,GIOiB,GIOj,GIOjB,GIOk, GIOkB,GIOl,GIOlB)을 해당 입출력 센스앰프(IOSAijkl)에 연결한다.
예컨대, i번째 글로벌 입출력 라인(GIOi,GIOiB)은 제1 뱅크선택 신호(BS1)의 활성화에 의해 상기 입출력 센스앰프(IOSAijkl)에 연결되고, j번째 글로벌 입출력 라인(GIOj,GIOjB)은 제2 뱅크선택 신호(BS2)의 활성화에 의해 상기 입출력 센스앰프(IOSAijkl)에 연결된다. 마찬가지로, k번째 글로벌 입출력 라인(GIOk,GIOkB)은 제3 뱅크선택 신호(BS3)의 활성화에 의해 상기 입출력 센스앰프(IOSAijkl)에 연결되고, l번째 글로벌 입출력 라인(GIOl,GIOlB)은 제4 뱅크선택 신호(BS4)의 활성화에 의해 상기 입출력 센스앰프(IOSAijkl)에 연결된다.
그리고, 상기 스위치들(SWi,SWj,SWk,SWl) 각각은 도시된 바와 같이, 상기 뱅크 선택 신호(BS1∼BS4)의 활성화에 의해 그 온/오프가 제어되는 전송 게이트들(transmission gate, TG1∼TG8)로 구현될 수 있다.
한편, 본 발명에 따른 상기 입출력 센스앰프부들(IOSA11,IOSA22) 각각은, 각 글로벌 입출력 라인(GIOi,GIOiB,GIOj,GIOjB,GIOk,GIOkB,GIOl,GIOlB)을 프리차지시키기 위한 로드 트랜지스터들(P1∼P8)을 더 구비할 수 있다.
본 발명의 제2 실시예에 의한 상기 입출력 센스앰프부(IOSA11,IOSA22)는 상기 제1 실시예에서와 마찬가지로, 하나의 메모리 뱅크가 선택되어 소정의 뱅크 선택 신호(BS1∼BS4)가 활성화되면, 해당 글로벌 입출력 라인(GIOi,GIOiB,GIOj, GIOjB,GIOk,GIOkB,GIOl,GIOlB)을 해당 입출력 센스앰프(IOSAijkl)에 연결한다.
예를 들어, 첫 번째 메모리 뱅크가 선택되어 상기 제1 뱅크 선택 신호(BS1)가 활성화되면, i 번째 글로벌 입출력 라인(GIOi)에 구비된 스위치(SWi)가 인에이블된다. 이에 의해 상기 i 번째 글로벌 입출력 라인(GIOi)이 해당 입출력 센스앰프(IOSAijkl)에 연결된다. 그 결과, 상기 i 번째 글로벌 입출력 라인(GIOi)으로 전송된 데이터는 해당 입출력 센스앰프(IOSAijkl)를 통해 감지 증폭되고, 해당 데이터 라인(DIOijkl,DIOijklB)으로 전송된다.
상기 본 발명의 제2 실시예에 의하면, 입출력 센스앰프부가 이웃한 네 개의 메모리 뱅크들에 의해 공유된다. 따라서, 이웃한 네 개의 메모리 뱅크 예를 들어, 제1 내지 제4 메모리 뱅크(Bank1∼Bank4) 중 어느 하나가 선택되면 이들에 구비된 제1 내지 제4 글로벌 입출력 라인(GIO1∼GIO4) 중 어느 하나에 전송된 데이터가 제1 입출력 센스앰프부(IOSA11)에 의해 선택적으로 감지 증폭된다. 그 결과, 입출력 센스앰프부와 연결되는 데이터 입출력 라인(DIO1,DIO2)의 개수가 1/4로 줄어들 뿐만 아니라, 네 개의 메모리 뱅크가 하나의 입출력 센스앰프부를 공유하기 때문에 레이아웃 효율도 개선된다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 두 개 또는 네 개의 메모리 뱅크에 의해 입출력 센스앰프부가 공유되는 경우가 예로써 기술되었으나, 하나의 입출력 센스앰프부를 공유하는 메모리 뱅크의 수는 넷 이상으로 확장될 수 있다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 구성된 본 발명의 메모리 장치에 의하면, 이웃한 적어도 두 개의 메모리 뱅크들에 의해 입출력 센스앰프부가 공유된다. 그 결과 데이터 입출력 라인의 개수가 줄어들어 칩 면적이 감소된다.

Claims (8)

  1. 복수개의 메모리 뱅크들;
    상기 메모리 뱅크들 각각에 구비되고 상기 각 메모리 뱅크들로부터 독출되어 비트라인, 비트라인 센스앰프 및 로컬라인을 각각 경유하는 데이터를 전송하는 복수개의 글로벌 입출력 라인들; 및
    상기 메모리 뱅크들 중 적어도 두 개의 이웃한 메모리 뱅크들 사이에 배치된 복수 개의 입출력 센스앰프부를 구비하며,
    상기 입출력 센스앰프부는,
    상기 입출력 센스앰프부를 공유하는 적어도 2개의 상기 메모리 뱅크들로부터 상기 글로벌 입출력라인들을 경유하여 전송된 데이터를 선택적으로 감지 증폭하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 입출력 센스앰프부들 각각은,
    복수개의 입출력 센스앰프들; 및
    소정의 뱅크 선택신호의 활성화에 의해 선택된 메모리 뱅크의 글로벌 입출력 라인들을, 해당 입출력 센스 앰프에 선택적으로 연결하는 복수개의 스위치들을 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서, 상기 스위치는,
    상기 뱅크 선택신호의 활성화에 의해 온/오프가 제어되는 전송 게이트(transmission gate)를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 제3항에 있어서, 2개의 메모리 뱅크가 하나의 입출력 센스앰프부를 공유할 경우 상기 메모리 뱅크들은 각각,
    로우 디코더 및 칼럼 디코더를 더 구비하고, 상기 칼럼 디코더들은 상기 입출력 센스앰프부와 이를 공유하는 상기 메모리 뱅크들 사이에 배치된 것을 특징으로 하는 메모리 장치.
  6. 삭제
  7. 제1항에 있어서, 4개의 메모리 뱅크가 하나의 입출력 센스앰프부를 공유할 경우 상기 메모리 뱅크들은,
    로우 디코더들 및 칼럼 디코더들을 더 구비하고, 상기 각 칼럼 디코더는 하나의 입출력 센스앰프부를 공유하는 상기 네 개의 메모리 뱅크들 중 적어도 두 개의 메모리 뱅크들에 의해 공유되는 것을 특징으로 하는 메모리 장치.
  8. 삭제
KR1019990003222A 1999-02-01 1999-02-01 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치 KR100363079B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019990003222A KR100363079B1 (ko) 1999-02-01 1999-02-01 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
US09/449,110 US6327214B1 (en) 1999-02-01 1999-11-24 Multi-bank memory device having input and output amplifier shared by adjacent memory banks

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990003222A KR100363079B1 (ko) 1999-02-01 1999-02-01 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치

Publications (2)

Publication Number Publication Date
KR20000054884A KR20000054884A (ko) 2000-09-05
KR100363079B1 true KR100363079B1 (ko) 2002-11-30

Family

ID=19572949

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990003222A KR100363079B1 (ko) 1999-02-01 1999-02-01 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치

Country Status (2)

Country Link
US (1) US6327214B1 (ko)
KR (1) KR100363079B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890046B1 (ko) 2007-06-27 2009-03-25 주식회사 하이닉스반도체 입출력라인 선택회로 및 이를 이용한 반도체 메모리 장치

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520179B1 (ko) * 1999-12-30 2005-10-10 주식회사 하이닉스반도체 반도체 메모리 장치의 입출력 구조
US6646954B2 (en) * 2001-02-02 2003-11-11 Broadcom Corporation Synchronous controlled, self-timed local SRAM block
US7088604B2 (en) * 2001-03-15 2006-08-08 Micron Technology, Inc. Multi-bank memory
KR100421905B1 (ko) * 2001-05-15 2004-03-10 주식회사 하이닉스반도체 반도체 메모리 장치
DE10132849A1 (de) * 2001-07-06 2003-01-23 Infineon Technologies Ag Halbleiterspeichereinrichtung
US6480424B1 (en) * 2001-07-12 2002-11-12 Broadcom Corporation Compact analog-multiplexed global sense amplifier for RAMS
JP2003151267A (ja) * 2001-11-09 2003-05-23 Fujitsu Ltd 半導体記憶装置
US6678204B2 (en) 2001-12-27 2004-01-13 Elpida Memory Inc. Semiconductor memory device with high-speed operation and methods of using and designing thereof
KR100492907B1 (ko) * 2003-05-30 2005-06-02 주식회사 하이닉스반도체 글로벌 입출력 스킴을 변경한 메모리 소자
KR100634165B1 (ko) * 2003-06-17 2006-10-16 삼성전자주식회사 칩 면적의 증가없이 입출력 라인들의 수를 증가시킬 수있는 반도체 메모리 장치
US7133324B2 (en) * 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
US7227805B2 (en) 2004-05-10 2007-06-05 Hynix Semiconductor Inc. Semiconductor memory device having a global data bus
KR100550643B1 (ko) * 2004-09-06 2006-02-09 주식회사 하이닉스반도체 반도체메모리소자
KR100734323B1 (ko) * 2006-06-28 2007-07-02 삼성전자주식회사 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
KR100847766B1 (ko) * 2006-09-28 2008-07-23 주식회사 하이닉스반도체 공유 데이터 버스 감지 증폭기
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
US7907466B2 (en) * 2007-03-09 2011-03-15 Hynix Semiconductor Inc. Semiconductor memory apparatus
US7764565B2 (en) * 2008-03-14 2010-07-27 Promos Technologies Pte.Ltd. Multi-bank block architecture for integrated circuit memory devices having non-shared sense amplifier bands between banks
US20100070676A1 (en) * 2008-09-12 2010-03-18 Qimonda North America Corporation Memory Data Bus Placement and Control
KR102109553B1 (ko) * 2013-12-13 2020-05-13 에스케이하이닉스 주식회사 고효율 파워 분배 네크워크를 갖는 반도체 장치
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치
US9779798B1 (en) 2017-01-06 2017-10-03 Qualcomm Incorporated Systems, methods, and computer programs for providing row tamper protection in a multi-bank memory cell array
US11024361B2 (en) 2017-01-06 2021-06-01 Qualcomm Incorporated Coincident memory bank access via cross connected shared bank resources
US11854609B2 (en) * 2021-08-27 2023-12-26 Qualcomm Incorporated Memory with reduced capacitance at a sense amplifier

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012008A (ko) * 1994-09-22 1996-04-20 다이나믹형 메모리
KR970003208A (ko) * 1995-06-29 1997-01-28 김광호 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치
KR970023369A (ko) * 1995-10-04 1997-05-30 니시무로 다이조 반도체 메모리 및 그 테스트 회로, 메모리 시스템 및 데이타 전송 시스템
KR970076855A (ko) * 1996-05-08 1997-12-12 김광호 반도체 메모리 장치의 데이타 출력 버퍼제어회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5594704A (en) * 1992-04-27 1997-01-14 Mitsubishi Denki Kabushiki Kaisha Synchronous semiconductor memory device
US5862089A (en) * 1997-08-14 1999-01-19 Micron Technology, Inc. Method and memory device for dynamic cell plate sensing with ac equilibrate
JPH11162174A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 同期型半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012008A (ko) * 1994-09-22 1996-04-20 다이나믹형 메모리
KR970003208A (ko) * 1995-06-29 1997-01-28 김광호 고속동작을 위한 회로 배치 구조를 가지는 반도체 메모리 장치
KR970023369A (ko) * 1995-10-04 1997-05-30 니시무로 다이조 반도체 메모리 및 그 테스트 회로, 메모리 시스템 및 데이타 전송 시스템
KR970076855A (ko) * 1996-05-08 1997-12-12 김광호 반도체 메모리 장치의 데이타 출력 버퍼제어회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100890046B1 (ko) 2007-06-27 2009-03-25 주식회사 하이닉스반도체 입출력라인 선택회로 및 이를 이용한 반도체 메모리 장치

Also Published As

Publication number Publication date
KR20000054884A (ko) 2000-09-05
US6327214B1 (en) 2001-12-04

Similar Documents

Publication Publication Date Title
KR100363079B1 (ko) 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
JP3248617B2 (ja) 半導体記憶装置
US6144587A (en) Semiconductor memory device
US5953257A (en) Semiconductor memory device accessible at high speed
KR100228454B1 (ko) 다수의 뱅크를 갖는 반도체 메모리 장치
US7715261B2 (en) Layout structure of semiconductor memory device having IOSA
CN101335043B (zh) 输入/输出线读出放大器和使用其的半导体存储设备
US6480437B2 (en) Semiconductor memory device permitting improved integration density and reduced accessing time
US6134153A (en) Bi-directional data bus scheme with optimized read and write characters
KR20080042435A (ko) 반도체 메모리 장치 및 그의 레이아웃 방법
US6396766B1 (en) Semiconductor memory architecture for minimizing input/output data paths
KR100532471B1 (ko) 입출력 데이터 위스 조절이 가능한 메모리 장치 및 그위스 조절 방법
KR20020021982A (ko) 고집적화에 적합한 배치를 갖는 반도체 기억 장치
KR970017641A (ko) 프리페치방식의 컬럼디코더 및 이를 구비한 반도체 메모리 장치
JPH0528767A (ja) 副入出力線を有するデータ伝送回路
US7289385B2 (en) Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method
US6434079B2 (en) Semiconductor memory device for distributing load of input and output lines
US7428168B2 (en) Semiconductor memory device sharing a data line sense amplifier and a write driver in order to reduce a chip size
JPH08255479A (ja) 半導体記憶装置
KR100734323B1 (ko) 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
KR100668513B1 (ko) 반도체 메모리 장치
JPH08138377A (ja) 半導体記憶装置
US6021062A (en) Semiconductor memory device capable of reducing a load imposed upon a sense amplifier to shorten a sensing time
US6477074B2 (en) Semiconductor memory integrated circuit having high-speed data read and write operations
KR100367159B1 (ko) 반도체 메모리소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee