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JPH10334662A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH10334662A
JPH10334662A JP9139997A JP13999797A JPH10334662A JP H10334662 A JPH10334662 A JP H10334662A JP 9139997 A JP9139997 A JP 9139997A JP 13999797 A JP13999797 A JP 13999797A JP H10334662 A JPH10334662 A JP H10334662A
Authority
JP
Japan
Prior art keywords
data
bus
transistors
bank
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9139997A
Other languages
English (en)
Inventor
Hiroki Takahashi
弘樹 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP9139997A priority Critical patent/JPH10334662A/ja
Priority to EP98109542A priority patent/EP0881644B1/en
Priority to DE69821166T priority patent/DE69821166T2/de
Priority to TW087108132A priority patent/TW407274B/zh
Priority to KR1019980019537A priority patent/KR100304084B1/ko
Priority to US09/086,066 priority patent/US6134163A/en
Publication of JPH10334662A publication Critical patent/JPH10334662A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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Abstract

(57)【要約】 【課題】記憶容量の増大化に伴うＩ／Ｏバス線長の増大
による読出し信号の遅延を緩和し、読出し動作を高速化
する。 【解決手段】データアンプ部５をＢバンク２とＣバンク
３との中間近傍に配置し、Ｉ／Ｏバスをほぼ中央でＡバ
ンク１，Ｂバンク２のデータ対応のＩ／ＯバスＴ０Ｕ，
Ｎ０ＵとＣバンク３，Ｄバンク４のデータ対応のＩ／Ｏ
バスＴ０Ｌ，Ｎ０Ｌとに分割する。データアンプ部５
が、Ｉ／ＯバスＴ０Ｕ，Ｎ０Ｕ及びＴ０Ｌ，Ｎ０Ｌ線の
各々と接続するＩ／Ｏバスデータアンプ接続部５１を備
える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に多バンク構成の大容量の半導体記憶装置に関す
る。
【０００２】
【従来の技術】６４Ｍや２５６ＭＤＲＡＭのような大容
量のメモリでは、チップ内に独立に動作するメモリバン
クを複数個設け、これらをインターリープする多バンク
構成が広く用いられている。
【０００３】例えば、各バンクが１６Ｍの４個のバンク
を持つ６４ＭＤＲＡＭであり、このＤＲＡＭがラムバス
ＤＲＡＭのような内部バス幅の広い場合のバンク構成
は、集積度向上の面から各バンクの短辺をチップの短辺
方向に沿うように１列に配列し、これら各バンクでＩ／
Ｏバス線を共有することが好ましい。さらに、このラム
バスＤＲＡＭのように動作周波数が８００ＭＨｚ〜１Ｇ
Ｈｚに及ぶ高速ＤＲＡＭでは、リードフレームに存在す
る数ｎＨのインダクタンスによる伝送特性の劣化が顕著
なため、入出力パッドをチップ端に設ける必要があるこ
とから、パッド及ぴ外部からの入出力回路、このラムバ
スＤＲＡＭではラムバスインターフェース回路は、チッ
プ端に配置する必要がある。
【０００４】従来のこの種の多バンク構成の半導体記憶
装置をブロックで示す図５を参照すると、この従来の半
導体記憶装置は、各バンクの短辺方向に配列したＡバン
ク１，Ｂバンク２，Ｃバンク３，Ｄバンク４と、これら
Ａバンク１〜Ｄバンク４で共有する相補のＩ／ＯバスＴ
０，Ｎ０と、Ｉ／ＯバスＴ０，Ｎ０のデータ読出し動作
を行い読出しデータをデータバスＲＤＬ０に出力するデ
ータアンプ部１０５と、データバスＲＤＬ０からの読出
しデータの供給に応答して出力データを出力する出力バ
ッフア６とを備える。
【０００５】データアンプ部１０５は、Ｉ／ＯバスＴ
０，Ｎ０との接続部分であり各バンクのデータの読出し
動作を行うＩ／Ｏバスデータアンプ接続部１５１を備え
る。
【０００６】Ｉ／ＯバスＴ０，Ｎ０の各々は、Ａバンク
１上で相補のビット線Ｄ０，ＤＢ０と、Ｂバンク２上で
相補のビット線Ｄ１，ＤＢ１と、Ｃバンク３上で相補の
ビット線Ｄ２，ＤＢ２と、Ｄバンク４上で相補のビット
線Ｄ３，ＤＢ３とそれぞれ接続している。
【０００７】Ｉ／ＯバスＴ０，Ｎ０とビット線Ｄ０，Ｄ
Ｂ０との接続部分であるＩ／Ｏバスビット線接続部Ｔ１
の詳細を回路図で示す図６を参照すると、このＩ／Ｏバ
スビット線接続部Ｔ１は、各々のドレインがＩ／Ｏバス
Ｔ０，Ｎ０の各々に各々のソースがビット線Ｄ０，ＤＢ
０に各々のゲートが共通接続されカラム選択信号線Ｃ０
にそれぞれ接続されたＮＭＯＳ型のトランジスタＮ６
０，Ｎ６１を備える。また図示しないが、ビット線Ｄ
０，ＤＢ０にはメモリセルと、メモリセルのデータを増
幅するためのセンスアンプを接続している。
【０００８】同様に、Ｉ／Ｏバスビット線接続部Ｔ２は
Ｉ／ＯバスＴ０，Ｎ０とビット線Ｄ１，ＤＢ１とを接続
し、Ｉ／Ｏバスビット線接続部Ｔ３はＩ／ＯバスＴ０，
Ｎ０とビット線Ｄ２，ＤＢ２とを接続し、Ｉ／Ｏバスビ
ット線接続部Ｔ４はＩ／ＯバスＴ０，Ｎ０とビット線Ｄ
３，ＤＢ３とを接続する。
【０００９】データアンプ部１０５及びＩ／Ｏバスデー
タアンプ接続部１５１の詳細を回路図で示す図７を参照
すると、このＩ／Ｏバスデータアンプ接続部１５１は、
各々のソースをＩ／ＯバスＴ０，Ｎ０の各々に各々のド
レインをデータアンプ部１０５の節点Ｓ０，Ｓ１にそれ
ぞれ接続し各々のゲートを共通接続しＩ／Ｏバス選択信
号ＲＳＷに接続したＰＭＯＳ型のトランジスタＰ７０，
Ｐ７１を備える。
【００１０】データアンプ部１０５は、ラッチ動作によ
りデータを読出すラッチ型データアンプ部であり、各々
のソースを電源ＶＤに接続し各々のゲートを相互に他方
のドレインにそれぞれ接続したＰＭＯＳ型のトランジス
タＰ５１，Ｐ５２と、各々のドレインをトランジスタＰ
５１，Ｐ５２の各々のドレインに接続して相補の出力節
点Ｓ０，Ｓ１とし各々のゲートをトランジスタＰ５１，
Ｐ５２の各々のゲートに接続し各々のソース同志を共通
接続したＮＭＯＳ型のトランジスタＮ５１，Ｎ５２と、
ドレインをトランジスタＮ５１，Ｎ５２のソース共通接
続点にソースを接地にゲートをデータアンプ活性化信号
ＤＡＥにそれぞれ接続したＮＭＯＳ型のトランジスタＮ
５３と、節点Ｓ０に接続し出力信号をバッフアリングし
てデータバスＲＤＬ０に出力するバッフアＢＵＦ０とを
備える。
【００１１】次に、図５〜図７を参照して、従来の半導
体記憶装置の読出し動作について説明すると、まず、ピ
ット線Ｄ０にＨレベル、ピット線ＤＢ０にＬレベルの読
出しデータが発生しているとする。カラム選択信号線Ｃ
０のＨレベルへの遷移に応答してＮＭＯＳトランジスタ
Ｎ６０、Ｎ６１が導通状態となり、この読出しデータに
対応してｌ／ＯバスＴ０にＨレベル、Ｉ／ＯバスＮ０に
Ｌレベルの電位をそれぞれ転送する。この結果、Ｉ／Ｏ
バスＴ０の電位に比べＩ／ＯバスＮ０の電位が低くな
り、Ｉ／ＯバスＴ０，Ｉ／ＯバスＮ０間に例えば、３０
０ｍＶの差電位が生じる。この差電位は、Ｉ／Ｏバス選
択信号ＲＳＷをＬレベルにし、Ｉ／Ｏバスデータアンプ
接続部１５１のトランジスタＰ７０，Ｐ７１を導通状態
にすることにより、データアンプ部１０５の節点Ｓ０，
Ｓ１に伝達される。この状態において、データアンプ活
性化信号ＤＡＥをＨレベルにしトランジスタＮ５３を導
通させることにより上記差電位を増幅し、節点Ｓ０はＨ
レベルに達し節点Ｓ１はＬレベルに達する。これによ
り、バッファアンプＢＵＦ０が節点Ｓ０のＨレベルをデ
ータバスＲＤＬ０に出力し、データバスＲＤＬ０にＨレ
ベルが伝達される。データバスＲＤＬ０のデータは、出
力バッファ６によって外部へ出力される。
【００１２】他のＢバンク〜Ｄバンクの読出し動作につ
いても、上記と同様にして各バンクに接続されたビット
線のデータを外部に出力する。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、複数の各バンクの短辺をチップの短辺方向
に沿うように１列に配列しこれら各バンクでＩ／Ｏバス
線を共有する構成をとるので、Ｉ／Ｏバス線がほぼチッ
プの短辺に相当する長さとなり、Ｉ／Ｏバス線ｌ本あた
りの負荷容量は非常に大きくなるため、データアンプ部
と反対側に配置され物理的に遠いＡ，Ｂバンクをアクセ
スする場合、ビット線からＩ／Ｏバス線へのデータ転送
時間が増大し、外部からのリードアクセス速度の低下要
因となるという欠点があった。
【００１４】本発明の目的は、記憶容量の増大化に伴う
Ｉ／Ｏバス線長の増大による読出し信号の遅延を緩和
し、読出し動作を高速化した半導体記憶装置を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明の半導体記憶装置
は、チップの一辺に平行な列状に配列され各々独立に動
作する第１〜第Ｎ（Ｎは正の整数）のメモリバンクと、
前記第１〜第Ｎのメモリバンクの各々のビット線に接続
して共有しこれら第１〜第Ｎのメモリバンクの前記配列
の方向に配設され前記第１〜第Ｎのメモリバンクの配列
長とほぼ同一長の相補のデータ入出力用のＩ／Ｏバス線
と、前記Ｉ／Ｏバス線のデータ読出し動作を行い読出し
データをデータバスに出力するデータアンプ部とを備え
る半導体記憶装置において、前記データアンプ部を前記
第Ｎ／２のバンクと第Ｎ／２＋１のバンクとの中間近傍
に配置し、前記Ｉ／Ｏバス線をほぼ中央で前記第１〜第
１／２Ｎのメモリバンクのデータ対応の第１のＩ／Ｏバ
ス線と前記第１／２Ｎ〜第Ｎのメモリバンクのデータ対
応の第２のＩ／Ｏバス線とに分割し、前記データアンプ
部が、前記第１及び前記第２のＩ／Ｏバス線の各々と接
続するＩ／Ｏバス接続手段を備えて構成されている。
【００１６】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図５と共通の構成要素には共通の参照文字／数字を付
して同様にブロックで示す図１を参照すると、この図に
示す本実施の形態の半導体記憶装置は、従来と共通の各
バンクの短辺方向に配列したＡバンク１，Ｂバンク２，
Ｃバンク３，Ｄバンク４と、出力バッフア６とに加え
て、Ｉ／ＯバスＴ０，Ｎ０の代わりにこれを２分割した
Ａバンク１，Ｂバンク２で共有する相補のＩ／ＯバスＴ
０Ｕ，Ｎ０Ｕ及びＣバンク３，Ｄバンク４で共有する相
補のＩ／ＯバスＴ０Ｌ，Ｎ０Ｌと、データアンプ部１０
５の代わりにＢバンク２とＣバンク３との中間に配置さ
れＩ／ＯバスＴ０Ｕ，Ｎ０Ｕ及びＩ／ＯバスＴ０Ｌ，Ｎ
０Ｌのデータ読出し動作を行い読出しデータをデータバ
スＲＤＬ０に出力するデータアンプ部５を備える。
【００１７】データアンプ部５は、Ｉ／ＯバスＴ０Ｕ，
Ｎ０Ｕ，Ｔ０Ｌ，Ｎ０Ｌとの接続部分であり各バンクの
データの読出し動作を行うＩ／Ｏバスデータアンプ接続
部５１を備える。
【００１８】データアンプ部５及びＩ／Ｏバスデータア
ンプ接続部５１の詳細を回路図で示す図２を参照する
と、このＩ／Ｏバスデータアンプ接続部５１は、各々の
ソースをＩ／ＯバスＴ０Ｕ，Ｎ０Ｕの各々に各々のドレ
インをデータアンプ部５の節点Ｓ０，Ｓ１にそれぞれ接
続し各々のゲートを共通接続しＩ／Ｏバス選択信号ＲＳ
ＷＬに接続したＰＭＯＳ型のトランジスタＰ７０，Ｐ７
１と、各々のソースをＩ／ＯバスＴ０Ｌ，Ｎ０Ｌの各々
に各々のドレインをデータアンプ部５の節点Ｓ０，Ｓ１
にそれぞれ接続し各々のゲートを共通接続しＩ／Ｏバス
選択信号ＲＳＷＵに接続したＰＭＯＳ型のスイッチ用の
トランジスタＰ７２，Ｐ７３とを備える。
【００１９】データアンプ部５は、ラッチ動作によりデ
ータを読出すラッチ型データアンプ部であり、出力節点
Ｓ０にトランジスタＰ７０，Ｐ７２のドレインが入力節
点Ｓ１の各々にトランジスタＰ７１，Ｐ７２の各々のド
レインがそれぞれ接続するほかは従来のデータアンプ部
１０５と共通である。
【００２０】次に、図１，図２を参照して本実施の形態
の読出し動作について説明すると、まず、Ａ，Ｂバンク
の読出しを行う場合においては、Ｉ／Ｏバス選択信号Ｒ
ＳＷＵをＬレベルにし、トランジスタＰ７０，Ｐ７１を
導通状態にする。このときＩ／Ｏバス選択信号ＲＳＷＬ
をＨレベルとし、トランジスタＰ７２，Ｐ７３を非導通
状態にする。この操作により、データアンプ部５はＡ，
Ｂバンクが共有しているＩ／ＯバスＴ０Ｕ，Ｎ０Ｕのみ
に対し接続状態となる。この状態において、データアン
プ活性化信号ＤＡＥをＨレベルとし、トランジスタＮ５
３を導通させることにより、従来と同様に、Ｉ／０バス
Ｔ０Ｕ，Ｎ０Ｕの差電位の増幅を行う。データアンプ部
５により増幅されたデータは、バッファアンプＢＵＦ０
を介してデータバスＲＤＬ０に出力される。データバス
ＲＤＬ０のデータは、出力バッファ６によって外部へ出
力される。
【００２１】次に、Ｃ，Ｄバンクの読出しを行う場合に
おいては、Ｉ／Ｏバス選択信号ＲＳＷＬをＬレベルに
し、トランジスタＰ７２及びＰ７３を導通状態にする。
このときＩ／Ｏバス選択信号ＲＳＷＵをＨレベルとし、
トランジスタＰ７０及びＰ７１を非導通状態にする。こ
の操作により、データアンプ部５はＣ，Ｄバンクが共有
しているＩ／ＯバスＴ０Ｌ，Ｎ０Ｌのみに対し接続状態
となる。この状態において、データアンプ活性化信号Ｄ
ＡＥをＨレベルとし、トランジスタＮ５３を導通させる
ことにより、Ｉ／ＯバスＴ０Ｌ、Ｎ０Ｌの差電位の増幅
を行う。データアンプ部５により増幅されたデータは、
バッファアンプＢＵＦ０を介してデータバスＲＤＬ０に
出力され、さらに出力バッファ６によって外部へ出力さ
れる。
【００２２】このように、本実施の形態の半導体記憶装
置は、データアンプ部５をバンク群の中央位置、すなわ
ち、Ｉ／ＯバスＴ０，Ｎ０の中央に配置して半分に分割
しているため、読出し時にデータアンプ部５に付属する
Ｉ／Ｏバスデータアンプ接続部５１のトランジスタＰ７
０〜Ｐ７３から成るスイッチによりＩ／ＯバスＴ０，Ｎ
０の接続をコントロールすることにより、記憶容量増大
に伴うＩ／Ｏバス長の増大を防止できる。
【００２３】発明の効果を具体的に説明する各部の読出
し動作時の信号波形をタイムチャートで示す図３を参照
すると、この読出し動作は、Ｉ／Ｏバス選択信号ＲＳＷ
Ｕ，ＲＳＷＬ、また従来例ではＩ／Ｏバス選択信号ＲＳ
Ｗにより所望のＩ／Ｏバスをデータアンプに接続する時
刻ＴＭ０から始まる。時刻ＴＭ１にて信号カラム選択信
号Ｃ０をＨレベルにすると、この時刻ＴＭｌにおいて、
Ｉ／Ｏバスへのビット線データの転送が始まる。本実施
の形態では、時刻ＴＭ２にてＩ／ＯバスＴ０Ｕ（Ｌ），
Ｎ０Ｕ（Ｌ）間にデータアンプ部５の動作可能な差電位
（例えば３００ｍＶ）の発生に伴い、データアンプ活性
化信号ＤＡＥをＨレベルとする。これにより時刻ＴＭ３
にデータバスＲＤＬにＨレベルを得る。
【００２４】一方、従来例では時刻ＴＭ４にてＩ／Ｏバ
スＴ０，Ｎ０間にデータアンプ１０５の作動可能な差電
位が発生するのに伴い、データアンプ活性化信号ＤＡＥ
をＨレベルとする。これにより時刻ＴＭ５にデータバス
ＲＤＬにＨレベルを得る。本実施の形態と従来例の差異
はＩ／ＯバスＴ０Ｕ（Ｌ），Ｎ０Ｕ（Ｌ）とＩ／Ｏバス
Ｔ０，Ｎ０の長さにそれぞれ対応する時刻ＴＭ２と時刻
ＴＭ４の差（ＴＭ４−ＴＭ２）となる。
【００２５】シミユレーションの一例として、一般的な
４バンク構成の６４ＭＤＲＡＭの場合、差電位３００ｍ
Ｖの時に差（ＴＭ４−ＴＭ２）が約２ｎｓとなることを
確認した。
【００２６】次に、本発明の第２の実施の形態を特徴づ
けるデータアンプ部５Ａを図１と共通の構成要素には共
通の参照文字／数字を付して同様に回路で示す図４を参
照すると、この図に示す本実施の形態のデータアンプ部
５Ａの前述の第１の実施の形態のデータアンプ部５との
相違点は、ラッチ回路の代わりにカレントミラー回路を
アクティブ負荷に用いた差動増幅回路から成る差動増幅
型データアンプとしたことである。
【００２７】データアンプ部５Ａは、ソースを電源ＶＤ
に接続しゲートとドレインとを共通接続し出力節点Ｓ３
を有するＰＭＯＳ型のトランジスタＰ８１と、ソースを
電源ＶＤに接続しゲートをトランジスタＰ８１のゲート
に共通接続してこのトランジスタＰ８１とカレントミラ
ー回路を構成するＰＭＯＳ型のトランジスタＰ８２と、
各々のドレインをトランジスタＰ８１，Ｐ８２の各々の
ドレインに接続し各々のゲートに相補の節点Ｓ０，Ｓ１
を接続し各々のソース同志を共通接続し差動回路を構成
するＮＭＯＳ型のトランジスタＮ８１，Ｎ８２と、ドレ
インをトランジスタＮ８１，Ｎ８２のソース共通接続点
にソースを接地にゲートを電源にそれぞれ接続したＮＭ
ＯＳ型のトランジスタＮ８３と、トランジスタＰ７０，
Ｎ８１のドレイン共通接続点に接続し出力信号をバッフ
アリングしてデータバスＲＤＬ０に出力するバッフアＢ
ＵＦ０とを備える。
【００２８】次に、図４を参照して本実施の形態の読出
し動作について説明すると、まず、Ａ，Ｂバンクの読出
しを行う場合においては、第１の実施の形態と同様に、
Ｉ／Ｏバス選択信号ＲＳＷＵをＬレベルにし、トランジ
スタＰ７０，Ｐ７１を導通状態にする。このときＩ／Ｏ
バス選択信号ＲＳＷＬをＨレベルとし、トランジスタＰ
７２，Ｐ７３を非導通状態にする。この操作により、デ
ータアンプ部５ＡはＡ，Ｂバンクが共有しているＩ／Ｏ
バスＴ０Ｕ，Ｎ０Ｕのみに対し接続状態となる。
【００２９】この状態において、データアンプ５Ａは、
自動的にＩ／０バスＴ０Ｕ，Ｎ０Ｕの差電位の増幅を行
う。データアンプ部５Ａにより増幅されたデータは、節
点Ｓ３からバッファアンプＢＵＦ０を介してデータバス
ＲＤＬ０に出力される。データバスＲＤＬ０のデータ
は、出力バッファ６によって外部へ出力される。
【００３０】次に、Ｃ，Ｄバンクの読出しを行う場合に
おいては、Ｉ／Ｏバス選択信号ＲＳＷＬをＬレベルに
し、トランジスタＰ７２及びＰ７３を導通状態とし、Ｉ
／Ｏバス選択信号ＲＳＷＵをＨレベルとし、トランジス
タＰ７０及びＰ７１を非導通状態にする。この操作によ
り、データアンプ部５ＡはＣ，Ｄバンクが共有している
Ｉ／ＯバスＴ０Ｌ，Ｎ０Ｌのみに対し接続状態となる。
この状態において、データアンプ部５Ａは自動的に、Ｉ
／ＯバスＴ０Ｌ、Ｎ０Ｌの差電位の増幅を行い、増幅さ
れたデータは、バッファアンプＢＵＦ０を介してデータ
バスＲＤＬ０に出力され、さらに出力バッファ６によっ
て外部へ出力される。
【００３１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、データアンプ部をバンク群の中央位置、すな
わち、Ｉ／Ｏバスの中央に配置してこのＩ／Ｏバスを半
分に分割しこれら分割したＩ／Ｏバスをそれぞれ接続す
るＩ／Ｏバスデータアンプ接続部を備えているので、読
出し時にＩ／Ｏバスデータアンプ接続部のトランジスタ
スイッチによりＩ／Ｏバスの接続を制御することによ
り、記憶容量増大に伴うＩ／Ｏバス長の増大を防止し、
読出し信号の遅延を緩和して読出動作の高速化阻害要因
を抑圧できるという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態を
示すブロック図である。
【図２】図１のデータアンプ部の詳細を示す回路図であ
る。
【図３】本実施の形態の半導体記憶装置における動作の
一例を示すタイムチャートである。
【図４】本発明の半導体記憶装置の第２の実施の形態を
特徴づけるデータアンプ部の回路図である。
【図５】従来の半導体記憶装置の一例を示すブロック図
である。
【図６】Ｉ／Ｏバスビット線接続部の詳細を示す回路図
である。
【図７】従来のデータアンプ部の詳細を示す回路図であ
る。
【符号の説明】
１ Ａバンク ２ Ｂバンク ３ Ｃバンク ４ Ｄバンク ５，１０５ データアンプ部 ６ 出力バッフア ５１，１５１ Ｉ／Ｏバスデータアンプ接続部 Ｔ０，Ｎ０，Ｔ０Ｕ，Ｎ０Ｕ，Ｔ０Ｌ，Ｎ０Ｌ Ｉ／
Ｏバス Ｎ５１〜Ｎ５３，Ｎ６０，Ｎ６１，Ｎ８１〜Ｎ８３，Ｐ
５１，Ｐ５２，Ｐ７０〜Ｐ７３ トランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 チップの一辺に平行な列状に配列され各
    々独立に動作する第１〜第Ｎ（Ｎは正の整数）のメモリ
    バンクと、前記第１〜第Ｎのメモリバンクの各々のビッ
    ト線に接続して共有しこれら第１〜第Ｎのメモリバンク
    の前記配列の方向に配設され前記第１〜第Ｎのメモリバ
    ンクの配列長とほぼ同一長の相補のデータ入出力用のＩ
    ／Ｏバス線と、前記Ｉ／Ｏバス線のデータ読出し動作を
    行い読出しデータをデータバスに出力するデータアンプ
    部とを備える半導体記憶装置において、 前記データアンプ部を前記第Ｎ／２のバンクと第Ｎ／２
    ＋１のバンクとの中間近傍に配置し、 前記Ｉ／Ｏバス線をほぼ中央で前記第１〜第１／２Ｎの
    メモリバンクのデータ対応の第１のＩ／Ｏバス線と前記
    第１／２Ｎ〜第Ｎのメモリバンクのデータ対応の第２の
    Ｉ／Ｏバス線とに分割し、 前記データアンプ部が、前記第１及び前記第２のＩ／Ｏ
    バス線の各々と接続するＩ／Ｏバス接続手段を備えるこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記データアンプ部が、各々のソースを
    第１の電源に接続し各々のゲートを相互に他方のドレイ
    ンにそれぞれ接続した第１導電型の第１，第２のトラン
    ジスタと、 各々のドレインを前記第１，第２のトランジスタの各々
    のドレインに接続して相補の第１，第２の節点とし各々
    のゲートを前記第１，第２のトランジスタの各々のゲー
    トに接続し各々のソース同志を共通接続した第２の導電
    形の第３，第４のトランジスタと、 ドレインを前記第３，第４のトランジスタのソース共通
    接続点にソースを第２の電源にゲートをデータアンプ活
    性化信号にそれぞれ接続した第２導電型の第５のトラン
    ジスタとを備えることを特徴とする請求項１記載の半導
    体記憶装置。
  3. 【請求項３】 前記データアンプ部が、ソースを第１の
    電源に接続しゲートとドレインとを共通接続した第１導
    電型の第１のトランジスタと、 ソースを前記第１の電源に接続しゲートを前記第１のト
    ランジスタのゲートに共通接続してこの第１のトランジ
    スタとカレントミラー回路を構成する第１導電型の第２
    のトランジスタと、 各々のドレインを前記第１，第２のトランジスタの各々
    のドレインに接続し各々のゲートに相補の第１，第２の
    節点を接続し各々のソース同志を共通接続し差動回路を
    構成する第２導電型の第３，第４のトランジスタと、 ドレインを前記第３，第４のトランジスタのソース共通
    接続点にソースを第２の電源にゲートを第１の電源にそ
    れぞれ接続した第２導電型の第５のトランジスタとを備
    えることを特徴とする請求項１記載の半導体記憶装置。
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