JP2009503682A

JP2009503682A - 複数アドレス、データ及びコマンドバスを有するメモリデバイス及び方法

Info

Publication number: JP2009503682A
Application number: JP2008523934A
Authority: JP
Inventors: エス．カラム，ジェイムス; ピー．ライト，ジェフリー
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2005-07-26
Filing date: 2006-07-13
Publication date: 2009-01-29
Anticipated expiration: 2026-07-13
Also published as: US7283418B2; JP4852692B2; EP1913597A4; KR20080030112A; WO2007015773A2; TW200737227A; EP1913597A2; KR100973629B1; US7548483B2; WO2007015773A3; CN101401166A; US20070025173A1; CN101401166B; US20080043565A1

Abstract

ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）デバイスは、アドレスマルチプレクサによって外部アドレスバスへと選択的に結合される一組の内部アドレスバス、及びデータマルチプレクサによって外部データバスへと選択的に結合される一組の内部データバスを含んでいる。ＤＲＡＭデバイスは、内部アドレスバスのうちの一つ及び内部データバスのうちの一つをメモリセルのそれぞれのバンクへと選択的に結合する、メモリセルのそれぞれのバンクのためのバンクマルチプレクサをも含んでいる。コマンドデコーダによって発生する選択信号は、マルチプレクサに、コマンドデコーダによって受け取られるそれぞれのメモリコマンドに応じて別の内部アドレスバス及び内部データバスを選択させる。
【選択図】図２

Description

本発明は、メモリデバイスに関し、特に、向上した性能を提供するため多数の内部バスを有するメモリデバイス及び方法に関する。

メモリのバンド幅、すなわちデータが書き込まれ、或いは読み出されうる速度を最大化することは、メモリデバイスの性能において重要な要因である。メモリのバンド幅は、受け取られるメモリコマンドによって必要とされるときにそのデータが利用できるよう、データをプリフェッチすることによってある程度増加される。メモリバンド幅へに対する要求が増加するにつれて、それぞれの読み出しのためにプリフェッチされる、或いはそれぞれの書き込みのためにメモリデバイスへと適用されるデータ量も同様に増加し続ける。しかしながら、単にプリフェッチされるデータ量を増加させ続けることは、多量のデータが、メモリにおける単一の位置からプリフェッチされる結果をもたらす。極端な場合には、メモリの全ページからのデータがプリフェッチされる。あいにく、単一の位置からのこのような多量のデータはたいていは望ましくないことである。同時に異なるバンクからより少量のデータがプリフェッチされうることが望ましい。しかし、ダイナミックランダムアクセスメモリ（“ＤＲＡＭ”）デバイスのようなメモリデバイスの内部構造は、データがプリフェッチされる位置において更なる柔軟性を提供するように動作することを妨げる。

図１には、典型的なＤＲＡＭデバイス１０の一部が示されている。ＤＲＡＭデバイス１０は、外部アドレスバス１８を介してバンク、行及び列アドレスを受け取るアドレスバッファ１４を含んでいる。双方向データバッファ２０は、外部データバス２４を介して書き込みデータを受け取り、データバス２４へと読み出しデータを出力する。最終的に、コマンドデコーダ３０は外部コマンドバス３４を介して、読み出しコマンド及び書き込みコマンドのようなメモリコマンドを受け取ってデコードする。ＤＲＡＭデバイス１０は、当業者にとって理解されるであろう他の回路をも含んでいるが、簡潔性のため、図１では、そのような回路は省略されている。

ＤＲＡＭデバイス１０は、追加のバンク（示されていない）が含まれてもよいが、第一及び第二のメモリアレイバンク４０を含んでいる。それぞれのバンク４０、４４は行及び列で配列された多数のメモリセルを含んでいる。内部コマンドバス５０を介してコマンドデコーダ３０から受け取られる読み出し或いは書き込みコマンド信号に応じて、データは内部グローバルデータバス５２を介してバンク４０，４４のうちの一つへ、或いは一つから結合（接続：ｃｏｕｐｌｅ）される。データが書き込まれる、或いはデータが読み出される特定の行は、内部グローバルアドレスバス５４を介して、アドレスバッファ１４から受け取られる行アドレスによって指定される。本技術分野でよく知られているように、いったんメモリセルの一行が開かれると、開かれた行のメモリセルは容易にアクセスされうる。結果として、開かれた行におけるデータは容易にプリフェッチされうる。バンク４０、４４のうち同一或いは異なるバンクにおいて異なる行を開くには、実質的により多くの時間が必要となる。データが読み出される或いはデータが書き込まれる開かれた行における特定の列は、アドレスバッファ１４から受け取られる列アドレスによって同定される。

図１から、ＤＲＡＭデバイス１０は、単一の内部コマンドバス５０、単一の内部データバス５２及び単一の内部アドレスバス５４を有することがわかるであろう。内部データバス５２は個別の読み出しデータ経路及び書き込みデータ経路に分割されてもよいが、データバス５２は一度にバンク４０、４４のうちの一つに対してしか役割を果たせない。同様
に、単一の内部コマンドバス５０及び単一の内部アドレスバス５４はバンク４０、４４のうちの両方に同時にデータをアドレスし、コマンドを提供することができない。結果として、ＤＲＡＭデバイス１０は、同一の或いは異なるバンク４０、４４におけるメモリセルの異なる行からデータを同時にプリフェッチすることは不可能である。

したがって、高いメモリバンド幅を提供するのと同時に、異なる位置におけるデータのより少ないブロックのプリフェッチが生じるように、同一或いは異なるバンクにおいてメモリセルの異なる行に同時にアクセスするための方法及びシステムの必要性が存在する。

メモリデバイス及び方法は、複数の内部アドレスバス及び複数の内部データバスを介して、メモリデバイスの複数のバンクにおいてデータにアクセスする。第一のメモリアドレスの受け取りに応じて、メモリデバイスは第一のメモリアドレスにおいて、メモリセルの第一のバンクにおける第一のメモリアクセスを開始する。第一のメモリアクセスが処理されている間、第二のメモリアドレスがメモリデバイスによって受け取られる。続いて、第二のメモリアクセスが、第二のメモリアドレスにおいてメモリデバイスのメモリセルの第二のバンクで開始される。この第二のメモリアクセスは、第一のメモリアクセスが処理されている間に開始される。別の態様においては、メモリデバイスは第一のメモリコマンドに応じてメモリセルの第一のバンクにおいて第一のメモリアクセスを開始する。第一のメモリアクセスが処理されている間、第二のメモリアクセスが第二のメモリコマンドに応じて、メモリデバイスのメモリセルの第二のバンクにおいて開始される。このように動作するメモリデバイスは、メモリセルの第一のバンクからデータをプリフェッチすることを許容し、そのプリフェッチに応じてデータがメモリデバイスから転送される間に、メモリセルの第二のバンクからのデータのプリフェッチが開始されうる。

図２は、本発明の一実施例に従うＤＲＡＭデバイス６０を示している。図１のＤＲＡＭデバイス１０のように、ＤＲＡＭデバイス６０は、多くのメモリセルのバンクを含んでいるが、図２にはそのうち２つ４０、４４が示されている。ＤＲＡＭデバイス６０は、外部アドレス、データ及びコマンドバス１８、２４、３４をもそれぞれ含み、これらは、ＤＲＡＭ１０で使用されるアドレスバッファ１４、データバッファ２０及びコマンドデコーダ３０と同様にＤＲＡＭ１０において使用される。コマンドデコーダ３０のより具体的な実施例が図３に示されており、この図に関連して説明されるであろう。

ＤＲＡＭ６０は、更なる性能を提供する、その内部バス構造においてＤＲＡＭ１０とは根本的に異なっている。ＤＲＡＭデバイス６０は、当業者にとって理解されるであろう他の回路をも含んでいる。しかしながら、この他の回路は本発明に係る様々な実施例とは特に密接な関係がない。したがって、簡潔性のために、このような回路は図２において省略されている。

図２に示されるように、単一の内部アドレスバス６２は、アドレスバッファ１４からアドレスマルチプレクサロジック６６へと延びている。同様に、単一の内部データバス６４は、データバッファ２０からデータマルチプレクサロジック６８へと延びている。アドレスマルチプレクサロジック６６は、二つのグローバルアドレスバス７０、７４のうちのどちらかにアドレスバッファ１４からのアドレスを結合する。以下により詳細に説明されるように、グローバルアドレスバス７０、７４は、二つのバンク４０、４４が同時にアドレスされることを許容する。データマルチプレクサロジック６８は、データバッファ２０から二つのグローバルデータバス７６、７８のどちらかへの間にデータを結合する。グローバルデータバス７６、７８は、バンク４０、４４のうちの一つのバンクへと書き込みデータが結合される、或いはあるバンクから読み出しデータが結合されるのと同時に、バンク
４０、４４の他の一つのバンクへと書き込みデータが結合される、或いは他の一つのバンクから読み出しデータが結合されることを許容する。アドレスマルチプレクサロジック６６及びデータマルチプレクサロジック６８のより具体的な実施例は図５に関連して説明されるであろう。

グローバルアドレスバス７０、７４及びグローバルデータバス７６、７８は、メモリアレイバンク４０、４４に関連するバンクマルチプレクサロジックユニット８０、８２にそれぞれ結合される。（示されていない）いかなる追加メモリアレイバンクのためにも（示されていない）追加のバンクロジックユニットが存在する。それぞれのバンクマルチプレクサロジックユニット８０、８２は、アドレスバス８６、及び読み出し／書き込み（“Ｒ／Ｗ”）コマンド（“Ｃｍｄ”）バス８８及びデータバス９０を介して、それぞれのバンク４０、４４と通信する。バンクマルチプレクサロジックユニット８０、８２は配線９２、９４を介して加えられる選択信号によって制御される。ユニット８０、８２は読み出し／書き込みコマンドバス９６を介して、コマンドデコーダ３０からそれぞれの読み出し／書き込みコマンド信号をも受け取り、その信号を読み出し／書き込みコマンドバス８８を介してバンク４０、４４へと加える。バンクマルチプレクサロジックユニット８０、８２のより具体的な実施例は、図４に関連して説明されるであろう。

動作においては、外部コマンドは、外部コマンドバス３４において、ＤＲＡＭデバイス６０に適用される。コマンドデコーダはコマンドをデコードし、デコードされたコマンドに対応する信号を、バンクマルチプレクサロジックユニット８０、８２へと結合する。コマンドデコーダ３０は、どのグローバルアドレスバス７０、７４が外部アドレスバス１８を介してアドレスバッファ１４へと適用される外部アドレスを受け取るべきかを決定し、対応する選択信号を発生する。これらの選択信号は、ロジック６６がグローバルアドレスバス７０、７４のうちの対応する一つへとアドレスを結合するように、アドレスマルチプレクサロジック６６へと適用される。選択信号は、データマルチプレクサロジック６８へも適用され、ロジック６８にグローバルデータバス７６、７８のうちの対応する一つへとデータバッファ２０を結合させる。最終的に、選択信号は、バンクマルチプレクサロジックユニット８０、８２へと適用され、グローバルアドレスバス７０、７４のうちの対応する一つ及びグローバルデータバス７６、７８のうちの対応する一つを、メモリアレイバンク４０、４４うちの一つへと結合させる。

外部コマンドは望ましくは、コマンドが向けられるバンク４０、４４を同定する少なくとも１ビットを含んでいる。バンクを同定するビットを含む、外部コマンドに応じて、コマンドデコーダ３０は、バンク０読み出し／書き込みコマンド信号をバンクマルチプレクサロジックユニット８０へと、或いは、バンク１読み出し／書き込みコマンド信号をバンクマルチプレクサロジックユニット８２へと加える。応答においては、選択されたバンクマルチプレクサロジックユニット８０、或いは８２は、読み出し／書き込みコマンドバス８８を介して対応するバンク４０或いは４４へと、読み出し／書き込みコマンド信号を結合する。バンクを同定するビットに応じて、選択されたバンクマルチプレクサロジックユニット８０、或いは８２は、選択されたグローバルアドレスバス７０或いは７４からのアドレスを、アドレスバス８６へと結合も行い、選択されたグローバルデータバス７６、７８をデータバス９０へと結合する。メモリコマンドが読み出しコマンドの場合、読み出しデータは、受け取られたアドレスに対応するバンク４０或いは４４の位置から、データバッファ２０へと結合される。メモリコマンドが書き込みコマンドの場合、データバッファ２０からの書き込みデータは、受け取られたアドレスに対応するバンク４０或いは４４の位置へと結合される。

二つの内部アドレスバス７０、７４及び二つの内部データバス７６、７８の使用は、バンク４０、４４がインターリーブされた方法で、同時にアクセスされることを許容する。
結果として、ＤＲＡＭデバイス６０は、他のバンク４４からデータがプリフェッチされるのと同時に、バンク４０のうちの一つにおけるデータをプリフェッチしうる。実際には読み出しデータがバンク４０、４４のうちの一つから結合されている間、平衡する（ｅｑｕｉｌｉｂｒａｔｅ）ことによってのように、当業者にとってよく知られているように、バンク４０、４４のうちの別のバンクは望ましくは読み出しデータを出力するように準備される。結果として、ＤＲＡＭデバイス６０から継続して読み出しデータを結合することが可能になる。他の動作モードもまた可能である。

図２のＤＲＡＭデバイス６０におけるコマンドデコーダ３０のように使用されうる、コマンドデコーダ１００の一実施例が図３に示されている。バス１選択及びバス２選択信号を発生させ、バンク０のための読み出し／書き込みコマンド信号を発生させるコマンドデコーダ１００の一部が示され、他のバンクのための読み出し／書き込みコマンド信号を発生させる更なる回路もまた含まれていることが理解される。図３に示されるように、バンク０のバンクアドレスがＤＲＡＭデバイス６０の（示されていない）アドレスデコーダによってデコードされる限り、デコードされるバンク０アドレス（Ａｄｄ）ビットはアクティブハイである。上記で説明されたように、アクティブハイであるバンク０アドレス（Ａｄｄ）ビットは、複数のＡＮＤゲート１０２（図３にはそのうちの一つだけが示されている）に、バンクマルチプレクサロジックユニット８０（図２）へとデコードされた読み出し／書き込みコマンド信号を通過させることを可能にする。（示されていない）ＡＮＤゲート１０２の他の組は、他のバンクのためのバンクマルチプレクサロジックユニットへと、デコードされた読み出し／書き込みコマンド信号を通過させることがデコードされたバンクビットによって可能にされる。

コマンドデコーダ１００は、ＣＬＫ入力において、デコードされた読み出し／書き込みコマンド信号の一つを受け取るフリップフロップ１０６をも含んでいる。フリップフロップ１０６のデータ（“Ｄ”）入力は、インバータ１０８を介してフリップフロップ１０６のＹ出力を受け取る。したがって、フリップフロップ１０６のＹ出力は、デコードされた読み出し／書き込みコマンド信号のそれぞれの立ち上がり端とともにトグル（ｔｏｇｇｌｅ）する。フリップフロップ１０６のＹ出力がハイであるとき、ＡＮＤゲート１１０にバス１選択信号をアクティブハイにさせることを可能にする。フリップフロップ１０６のＹ出力がロウであるとき、ＡＮＤゲート１１４に、インバータ１１６を介して、バス２選択信号をアクティブハイにさせることを可能にする。したがって、バス１及びバス２選択信号は、デコードされたそれぞれの読み出し／書き込みコマンド信号に応じて、交互にアクティブハイである。結果として、グローバルアドレスバス７０、７４（図２）及びグローバルデータバス７６、７８は、外部コマンドバス３４から受け取られるそれぞれのメモリコマンドに応じて、バンク４０、４４へアドレスを、また、バンク４０、４４へ及びバンク４０、４４からデータを結合するために交互に使用される。

図２のＤＲＡＭデバイス６０でバンクマルチプレクサロジックユニット８０、８２として使用されうる、バンクマルチプレクサロジックユニット１２０の一実施例が、図４に示されている。バンクマルチプレクサロジックユニット１２０は、それぞれグローバルアドレスバス７０、７４へ結合された入力ポート及びメモリアレイバンク０（図２）へ結合された単一の出力ポートを有するアドレスマルチプレクサ１２２を含んでいる。同様に、データマルチプレクサ１２４は、それぞれグローバルデータバス７６、７８へ結合された入力及びメモリアレイバンク０へ結合された単一の出力ポートを有する。マルチプレクサ１２２、１２４は、共通のＳｅｌ１及びＳｅｌ２信号によって制御される。Ｓｅｌ１信号はＡＮＤゲート１２６によって発生し、Ｓｅｌ２信号はＡＮＤゲート１２８によって発生する。ＡＮＤゲート１２６、１２８は、バンク０のための読み出し／書き込みコマンド信号の一つによってアクティブハイであることを可能にされる。ＡＮＤゲート１２６、１２８がそれぞれのバンクへ向けられたコマンドによってイネーブルにされるとき、ＡＮＤゲー
ト１２６はバス１選択信号に応じてＳｅｌ１信号を発生させ、ＡＮＤゲート１２８はバス２選択信号に応じてＳｅｌ２信号を発生させる。

図２のＤＲＡＭデバイス６０においてアドレスマルチプレクサロジック６６及びデータマルチプレクサロジック６８として使用されうる、アドレスマルチプレクサロジック１４０及びデータマルチプレクサロジック１４４の一実施例が図５に示されている。図５に関して、アドレスマルチプレクサロジック１４０及びデータマルチプレクサロジック１４４は、それぞれアドレスマルチプレクサ１５０及びデータマルチプレクサ１５４を含んでいる。アドレスマルチプレクサ１５０は、それぞれグローバルアドレスバス７０、７４に結合された入力ポート及びメモリアレイバンク０（図２）へと結合された単一の出力ポートを有する。同様に、データマルチプレクサ１１５４は、それぞれグローバルデータバス７６、７８へ結合された入力及びメモリアレイバンク０へ結合された単一の出力ポートを有する。マルチプレクサ１５０、１５４は、バンクマルチプレクサロジックユニット１２０内のアドレスマルチプレクサ１２２（図４）及びデータマルチプレクサ１２４が制御されるのと同じ方法で、共通のＳｅｌ１及びＳｅｌ２信号によって制御される。上記で説明されたように、Ｓｅｌ１及びＳｅｌ２信号は、図４で示されたバンクマルチプレクサロジックユニット１２０によって発生する。

ＤＲＡＭデバイス６０或いは本発明に係るメモリデバイスの他の実施例は、さまざまな電子システムにおいて使用されうる。例えば、図６に示されるコンピュータシステム２００のようなプロセッサに基づくシステムにおいて使用されてもよい。コンピュータシステム２００は、特定の計算或いはタスクを実施する特定のソフトウェアを実行するような、様々なコンピュータ機能を実施するためのプロセッサ２０２を含んでいる。プロセッサ２０２は、通常、アドレスバス、制御バス及びデータバスを含むプロセッサバス２０４を含んでいる。更に、コンピュータシステム２００は、キーボード或いはマウスのように、プロセッサ２０２に結合されコンピュータシステム２００と操作者とのインターフェイスとなる一つ以上の入力デバイス２１４を含んでいる。典型的には、コンピュータシステム２００は、プロセッサ２０２に結合され、典型的にはプリンタ或いはビデオターミナルのような出力デバイスである、一つ以上の出力デバイス２１６をも含んでいる。一つ以上のデータ記憶デバイス２１８もまた、典型的にはプロセッサ２０２に結合され、プロセッサ２０２がデータをその中に記憶する、或いは、（示されていない）内部或いは外部記憶メディアからデータを検索することを許容する。典型的な記憶デバイス２１８の実施例は、ハード及びフロッピーディスク、テープカセット、及びコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭｓ）を含んでいる。プロセッサ２０２は、典型的には、通常スタティックランダムアクセスメモリ（“ＳＲＡＭ”）であるキャッシュメモリ２２６にも結合され、メモリコントローラ２３０を介してＤＲＡＭ６０へも結合される。メモリコントローラ２３０は通常、ＤＲＡＭ６０へと結合された制御バス２３６及びアドレスバス２３８を含んでいる。データバス２４０は、ＤＲＡＭ６０からプロセッサバス２０４へと、（示されるように）直接メモリコントローラ２３０を介して、或いは他の手段によって結合される。

上述したことから、本明細書では、本発明に係る特定の実施形態が例示の目的のために記述されてきたが、当業者にとって、本発明の意図及び範囲を逸脱することなく種々の変更がなされてもよいことが理解されるであろう。例えば、図３及び図４は、ＡＮＤゲートのような特定のロジック要素を利用して実施される様々な構成要素を示している。しかしながら、この或いは他の構成要素は、他のタイプのゲート或いはロジック構成要素或いは他の回路でも実施されうることが理解されるであろう。更に、本発明は付随する請求項以外では限定されない。

単一のアドレス、制御及びデータバスを有する従来のメモリデバイスの一部のブロック図である。二組のアドレス、制御及びデータバスが使用される、本発明の一実施例に従うメモリデバイスの一部のブロック図である。図２のメモリデバイスにおいて使用されるコマンドデコーダの一実施例の論理図である。図２のメモリデバイスにおいて使用されるバンクマルチプレクサロジックユニットの一実施例の論理図である。図２のメモリデバイスにおいて使用されるアドレス及びデータマルチプレクサの一実施例の論理図である。本発明の一実施例に従うコンピュータシステムのブロック図である。

Claims

メモリデバイスであって、
複数のメモリコマンド、複数のメモリアドレス及び書き込みデータを前記メモリデバイスへと結合する外部ポートであって、前記外部ポートは前記メモリデバイスから読み出しデータを更に結合する、外部ポートと、
複数の内部アドレスバスと、
複数の内部データバスと、
前記複数の内部アドレスバスのうちの選択された一つへ前記外部ポートから前記複数のメモリアドレスに対応する複数のメモリアドレス信号を結合するよう動作可能なアドレス結合回路と、
前記複数の内部データバスのうちの選択された一つへ前記外部ポートから前記書き込みデータに対応する複数の書き込みデータ信号を結合するよう動作可能なデータ結合回路であって、前記データ結合回路は、前記外部ポートへ前記複数の内部データバスのうちの選択された一つから前記読み出しデータに対応する複数の読み出しデータ信号を結合するよう更に動作可能である、データ結合回路と、
複数のメモリセルの複数のバンクと、
複数のメモリセルの前記複数のバンクのそれぞれのためのバンク結合回路であって、前記バンク結合回路は、前記それぞれのバンクへ前記複数の内部アドレスバスのうちの選択された一つから前記複数のメモリアドレス信号を結合するよう動作可能であり、前記バンク結合回路は、前記それぞれのバンクへ前記複数の内部データバスのうちの選択された一つから、前記複数の書き込みデータ信号を結合し、前記複数の内部データバスのうちの選択された一つへ前記それぞれのバンクから前記複数の読み出しデータ信号を結合するよう更に動作可能である、バンク結合回路と、
前記アドレス結合回路、前記データ結合回路、及び前記バンク結合回路の複数の入力を制御するよう結合された制御回路であって、前記制御回路は、前記アドレス結合回路に、前記複数のアドレス信号が結合される前記内部アドレスバスを選択させるよう、前記アドレス結合回路に複数の信号を加え、前記データ結合回路に、前記複数の書き込みデータ信号がそこへ結合され、そこから前記複数の読み出しデータ信号が結合される前記内部データバスを選択させるよう、前記データ結合回路に複数の信号を加え、前記バンク結合回路に、前記複数のアドレス信号がそこから結合される前記内部アドレスを選択させ、書き込みデータ及び読み出しデータが結合される前記内部データバスを選択させるよう、前記バンク結合回路へ複数の信号を加えるように動作可能である、制御回路と、
を含む、
ことを特徴とするメモリデバイス。
複数のメモリセルの複数の前記バンクは、複数のダイナミックランダムアクセスメモリセルの複数のバンクを含む、
ことを特徴とする請求項１に記載のメモリデバイス。
前記外部ポートから前記複数のメモリコマンドを受け取り、前記受け取られた複数のコマンドを、対応する複数のコマンド信号を出力するためにデコードする、コマンドデコーダを更に含む、
ことを特徴とする請求項１に記載のメモリデバイス。
前記コマンドデコーダは、前記制御回路の少なくとも一部を含んでいる、
ことを特徴とする請求項３に記載のメモリデバイス。
前記コマンドデコーダから前記複数のコマンド信号を受け取るために結合されたコマンドバスを更に含み、それぞれの複数の前記バンク結合回路は、複数の前記コマンド信号を
前記コマンドバスから前記それぞれのバンクへと結合するために更に動作可能である、
ことを特徴とする請求項３に記載のメモリデバイス。
それぞれの前記バンク結合回路は、それぞれの前記バンクへのアクセスを指示するそれぞれの複数のアドレス信号を受け取り、それぞれの複数の前記バンク結合回路は、前記それぞれのバンクへのアクセスを指示する前記アドレス信号の受け取りに応じて、前記複数のコマンド信号を前記コマンドバスから前記それぞれのバンクへ結合するよう動作可能である、
ことを特徴とする請求項５に記載のメモリデバイス。
前記外部ポートは、複数の前記メモリコマンドを受け取るコマンドバスポートと、複数の前記メモリアドレスを受け取るアドレスバスポートと、前記書き込みデータを受け取り前記読み出しデータをそこから出力するデータバスポートと、を含む、
ことを特徴とする請求項１に記載のメモリデバイス。
前記アドレス結合回路は、複数の前記メモリアドレスを前記外部ポートから受け取るために結合された入力バスポート及び、前記複数の内部アドレスバスのうちの一つにそれぞれ結合された複数の出力バスポートを有するアドレスマルチプレクサを含む、
ことを特徴とする請求項１に記載のメモリデバイス。
前記データ結合回路は、前記外部ポートに結合された第一のバスポート及び、前記複数の内部データバスのうちの一つにそれぞれ結合された複数の出力ポートを有するデータマルチプレクサを含む、
ことを特徴とする請求項１に記載のメモリデバイス。
前記制御回路は、複数の前記内部アドレスバス及び複数の内部データバスのそれぞれに連続して、前記アドレス結合回路、前記データ結合回路及び前記バンク結合回路へと適用される複数の信号を発生させるロジック回路を含み、前記ロジック回路は、前記外部ポートに適用される複数の前記メモリコマンドによって駆動される、
ことを特徴とする請求項１に記載のメモリデバイス。
前記ロジック回路は、
複数の前記メモリコマンドのうちの一つが前記外部ポートに適用されるそれぞれの時間に発生する、信号を受け取るために結合されたクロック入力を有するトグルフリップフロップと、
前記トグルフリップフロップに結合された複数のロジックゲートであって、それぞれの前記ロジックは、前記フリップフロップがトグルするそれぞれの時間に、複数の前記内部アドレスバスのうちの一つ及び、複数の前記内部データバスのうちの一つを連続して選択する、それぞれの信号を発生させる、複数のロジックゲートと、を含む、
ことを特徴とする請求項１０に記載のメモリデバイス。
前記バンク結合回路は、前記それぞれのバンクに結合された出力ポート及び、前記複数の内部アドレスバスのうちの一つに結合された複数の入力バスポートを有するアドレスマルチプレクサと、
前記それぞれのバンクへと結合された出力ポート及び、前記複数の内部データバスのうちの一つに結合された複数の入力バスポートを有するデータマルチプレクサと、を含む、ことを特徴とする請求項１に記載のメモリデバイス。
プロセッサに基づくシステムであって、
プロセッサバスを有するプロセッサと、
データが前記コンピュータシステムへ入力されるために用いられる前記プロセッサバスを介して前記プロセッサに結合された入力デバイスと、
データが前記コンピュータシステムから出力されるために用いられる前記プロセッサバスを介して前記プロセッサに結合された出力デバイスと、
メモリデバイスと、
を含み、前記メモリデバイスは、
前記プロセッサから複数のメモリコマンド、複数のメモリアドレス及び書き込みデータを受け取るために前記プロセッサバスへ結合され、読み出しデータを前記プロセッサへと結合する外部ポートと、
複数の内部アドレスバスと、
複数の内部データバスと、
前記複数の内部アドレスバスのうちの選択された一つへ前記外部ポートから前記複数のメモリアドレスに対応する複数のメモリアドレス信号を結合するよう動作可能なアドレス結合回路と、
前記複数の内部データバスのうちの選択された一つへ前記外部ポートから前記書き込みデータに対応する複数の書き込みデータ信号を結合するよう動作可能なデータ結合回路であって、前記データ結合回路は、前記外部ポートへ前記複数の内部データバスのうちの選択された一つから前記読み出しデータに対応する複数の読み出しデータ信号を結合するよう更に動作可能であるデータ結合回路と、
複数のメモリセルの複数のバンクと、
複数のメモリセルの前記複数のバンクのそれぞれのためのバンク結合回路であって、前記バンク結合回路は、前記それぞれのバンクへ前記複数の内部アドレスバスのうちの選択された一つから前記複数のメモリアドレス信号を結合するよう動作可能であり、前記バンク結合回路は、前記それぞれのバンクへ前記複数の内部データバスのうちの選択された一つから前記複数の書き込みデータ信号を結合し、前記複数の内部データバスのうちの選択された一つへ前記それぞれのバンクから前記複数の読み出しデータ信号を結合するよう更に動作可能である、バンク結合回路と、
前記アドレス結合回路、前記データ結合回路及び前記バンク結合回路の複数の入力を制御するよう結合された制御回路であって、前記制御回路は、前記アドレス結合回路に、前記複数のアドレス信号が結合される前記内部アドレスバスを選択させるよう、前記アドレス結合回路に複数の信号を適用し、前記データ結合回路に、前記複数の書き込みデータ信号がそこへ結合され、そこから前記複数の読み出しデータ信号が結合される前記内部データバスを選択させるよう、前記データ結合回路に複数の信号を適用し、前記バンク結合回路に、前記複数のアドレス信号がそこから結合される前記内部アドレスを選択させ、書き込みデータ及び読み出しデータが結合される前記内部データバスを選択させるよう、前記バンク結合回路へ複数の信号を適用するように動作可能である、制御回路と、
を含む、
ことを特徴とするプロセッサに基づくシステム。
複数のメモリセルの複数の前記バンクは、複数のダイナミックランダムアクセスメモリセルの複数のバンクを含む、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記外部ポートから前記複数のメモリコマンドを受け取り、前記受け取られた複数のコマンドを、対応する複数のコマンド信号を出力するためにデコードする、コマンドデコーダを更に含む、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記コマンドデコーダは、前記制御回路の少なくとも一部を含んでいる、
ことを特徴とする請求項１５に記載のプロセッサに基づくシステム。
前記コマンドデコーダから前記複数のコマンド信号を受け取るために結合されたコマンドバスを更に含み、それぞれの複数の前記バンク結合回路は、複数の前記コマンド信号を前記コマンドバスから前記それぞれのバンクへと結合するために更に動作可能である、
ことを特徴とする請求項１５に記載のプロセッサに基づくシステム。
それぞれの前記バンク結合回路は、それぞれの前記バンクへのアクセスを指示するそれぞれの複数のアドレス信号を受け取り、それぞれの複数の前記バンク結合回路は、前記それぞれのバンクへのアクセスを指示する前記アドレス信号の受け取りに応じて、前記複数のコマンド信号を前記コマンドバスから前記それぞれのバンクへ結合するよう動作可能である、
ことを特徴とする請求項１７に記載のプロセッサに基づくシステム。
前記外部ポートは、複数の前記メモリコマンドを受け取るコマンドバスポートと、複数の前記メモリアドレスを受け取るアドレスバスポートと、前記書き込みデータを受け取り前記読み出しデータをそこから出力するデータバスポートと、を含む、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記アドレス結合回路は、複数の前記メモリアドレスを前記外部ポートから受け取るために結合された入力バスポート及び、前記複数の内部アドレスバスのうちの一つにそれぞれ結合された複数の出力バスポートを有するアドレスマルチプレクサを含む、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記データ結合回路は、前記外部ポートに結合された第一のバスポート及び、前記複数の内部データバスのうちの一つにそれぞれ結合された複数の出力ポートを有するデータマルチプレクサを含む、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記制御回路は、複数の前記内部アドレスバス及び複数の内部データバスのそれぞれに連続して、前記アドレス結合回路、前記データ結合回路及び前記バンク結合回路へと適用される複数の信号を発生させるロジック回路を含み、前記ロジック回路は、前記外部ポートに適用される複数の前記メモリコマンドによって駆動される、
ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
前記ロジック回路は、
複数の前記メモリコマンドのうちの一つが前記外部ポートに適用されるそれぞれの時間に発生する、信号を受け取るために結合されたクロック入力を有するトグルフリップフロップと、
前記トグルフリップフロップに結合された複数のロジックゲートであって、それぞれの前記ロジックは、前記フリップフロップがトグルするそれぞれの時間に、複数の前記内部アドレスバスのうちの一つ及び、複数の前記内部データバスのうちの一つを連続して選択する、それぞれの信号を発生させる、複数のロジックゲートと、を含む、
ことを特徴とする請求項２２に記載のプロセッサに基づくシステム。
前記バンク結合回路は、前記それぞれのバンクに結合された出力ポート及び、前記複数の内部アドレスバスのうちの一つに結合された複数の入力バスポートを有するアドレスマルチプレクサと、
前記それぞれのバンクへと結合された出力ポート及び、前記複数の内部データバスのうちの一つに結合された複数の入力バスポートを有するデータマルチプレクサと、を含む、ことを特徴とする請求項１３に記載のプロセッサに基づくシステム。
メモリデバイスにおいてデータにアクセスする方法であって、
前記メモリデバイスへ第一のメモリアドレスを結合するステップと、
前記第一のメモリアドレスにおいて、前記メモリデバイスの複数のメモリセルの第一のバンクでの第一のメモリアクセスを開始するステップと、
前記第一のメモリアクセスが処理されている間、前記メモリデバイスへ第二のメモリアドレスを結合するステップと、
前記第一のメモリアクセスが処理されている間、前記第二のメモリアドレスにおいて、前記メモリデバイスの複数のメモリセルの第二のバンクでの第二のメモリアクセスを開始するステップであって、前記第二のバンクは前記第一のバンクとは異なる、ステップと、を含む、
ことを特徴とする方法。
前記第一のメモリアドレスに従って、前記メモリデバイスへ第一のメモリコマンドを結合するステップと、
前記第二のメモリアドレスに従って、前記メモリデバイスへ第二のメモリコマンドを結合するステップと、を更に含む、
ことを特徴とする請求項２５に記載の方法。
前記第一のメモリコマンドは、前記第二のメモリコマンドとは異なる、
ことを特徴とする請求項２６に記載の方法。
前記第二のメモリアクセスが処理されている間、前記メモリデバイスへ第三のメモリアドレスを結合するステップと、
前記第二のメモリアクセスが、複数のメモリセルの前記第二のバンクにおいて処理されている間、前記第三のメモリアドレスにおいて、前記メモリデバイスの複数のメモリセルの前記第一のバンクでの第三のメモリアクセスが開始するステップと、を更に含む、
ことを特徴とする請求項２５に記載の方法。
複数のメモリセルの前記第一及び第二のバンクは、複数のダイナミックランダムアクセスメモリセルを含む、
ことを特徴とする請求項２５に記載の方法。
メモリデバイスにおけるデータにアクセスする方法であって、
前記メモリデバイスへ第一のメモリコマンドを結合するステップと、
前記第一のメモリコマンドに応じて、前記メモリデバイスの複数のメモリセルの第一のバンクでの第一のメモリアクセスを開始するステップと、
前記第一のメモリアクセスが処理されている間、前記メモリデバイスへ第二のメモリコマンドを結合するステップと、
前記第一のメモリアクセスが処理されている間、前記第二のメモリコマンドに応じて前記メモリデバイスの複数のメモリセルの第二のバンクでの第二のメモリアクセスを開始するステップであって、前記第二のバンクは前記第一のバンクとは異なる、ステップと、
を含む、
ことを特徴とする方法。
前記第一のメモリコマンドは前記第二のメモリコマンドとは異なる、
ことを特徴とする請求項３０に記載の方法。
前記第二のメモリアクセスが処理されている間、前記メモリデバイスへ第三のメモリコマンドを結合するステップと、
前記第二のメモリアクセスが複数のメモリセルの前記第二のバンクにおいて処理されている間、前記第三のメモリコマンドに応じて前記メモリデバイスの複数のメモリセルの前記第一のバンクでの第三のメモリアクセスが開始するステップと、を更に含む、
ことを特徴とする請求項３０に記載の方法。
複数のメモリセルの前記第一及び第二のバンクは、複数のダイナミックランダムアクセスメモリセルを含む、
ことを特徴とする請求項３０に記載の方法。
複数のメモリセルの複数のバンクを有するシステムメモリへと結合されたプロセッサを有するプロセッサに基づくシステムにおいて、前記システムメモリにデータをプリフェッチする方法であって、
前記システムメモリにおいて複数のメモリセルの複数のバンクのうちの第一のバンクからデータをプリフェッチするステップと、
複数のメモリセルの前記第一のバンクからのデータの前記プリフェッチに応じて、前記プロセッサへ前記システムメモリからデータが転送されている間、前記システムメモリでの複数のメモリセルの前記複数のバンクのうちの第二のバンクからデータのプリフェッチを開始するステップと、
を含む、
ことを特徴とする方法。
前記システムメモリはダイナミックランダムアクセスメモリデバイスを含む、
ことを特徴とする請求項３４に記載の方法。
前記システムメモリにおいて、複数のメモリセルの複数のバンクのうちの第二のバンクからデータのプリフェッチを開始する前記ステップは、前記システムメモリへメモリコマンド及びメモリアドレスを結合するステップを含む、
ことを特徴とする請求項３４に記載の方法。
前記複数のバンクのそれぞれは複数のメモリセルの複数のページを有し、複数のメモリセルの前記複数のバンクのうちの第一のバンクからデータをプリフェッチする前記ステップは、前記第一のバンクから複数のメモリセルの全ページよりも少ないページからのデータをプリフェッチするステップを含み、前記システムメモリにおいて複数のメモリセルの前記複数のバンクのうちの第二のバンクからデータのプリフェッチを開始する前記ステップは、前記第二のバンクにおいて複数のメモリセルの全ページよりも少ないページからのデータのプリフェッチを開始するステップを含む、
ことを特徴とする請求項３４に記載の方法。