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KR101507122B1 - 반도체 메모리 장치 및 그것의 액세스 방법 - Google Patents

반도체 메모리 장치 및 그것의 액세스 방법 Download PDF

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KR101507122B1
KR101507122B1 KR20080039984A KR20080039984A KR101507122B1 KR 101507122 B1 KR101507122 B1 KR 101507122B1 KR 20080039984 A KR20080039984 A KR 20080039984A KR 20080039984 A KR20080039984 A KR 20080039984A KR 101507122 B1 KR101507122 B1 KR 101507122B1
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KR
South Korea
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bank
control signal
access time
pulse width
write
Prior art date
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KR20080039984A
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박광일
김경호
김현진
김혜란
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삼성전자주식회사
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Publication date
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Abstract

여기에 개시된 반도체 메모리 장치는 복수의 행들 및 열들로 구성되는 셀 어레이, 및 접근 시간의 주기가 가변되는 기입 및 독출 명령에 응답해서 상기 셀 어레이에 대한 기입 및 독출 동작을 수행하는 센스 엠프를 포함하고, 상기 센스 앰프는 상기 접근 시간의 주기에 따라 기입 및 독출 데이터의 펄스 폭을 조절한다.

Description

반도체 메모리 장치 및 그것의 액세스 방법{SEMICONDUCTOR MEMORY DEVICE AND ACCESS METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀더 구체적으로는 액세스 성능을 향상시킬 수 있는 반도체 메모리 장치 및 그것의 액세스 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 나뉘어진다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)(이하 디렘이라 칭함)와 스태틱 랜덤 액세스 메모리(static random access memory)(이하, 에스램이라 칭함)로 나뉠 수 있다. 디렘은 잘 알려진 바와 같이 저장된 데이터를 유지하기 위해 리프레쉬 동작을 수행한다. 에스램은 전원이 공급되는 동안 리프레쉬 동작을 수행하지 않아도 저장된 데이터를 유지한다.
최근 전자 시스템을 구성하는 반도체 메모리 장치의 동작 속도는 고속화되고 있다. 외부 시스템 클럭에 동기되어 수 백 메가헤르츠(Hz)의 주파수로 동작하는 고 속 메모리 장치의 일 예로 동기식 다이내믹 랜덤 액세스 메모리(synchronous dynamic random access memory; 이하 에스 디램이라 칭함) 장치가 있다. 에스 디램의 독출/기입과 관련된 모든 명령어의 동작은 외부 시스템 클럭 신호에 동기되어 동작하도록 설계된다.
에스 디램은 싱글 데이터 비율 에스 디램(SDR SDRAM(Single Data Rate SDRAM))(이하, SDR에스디렘 이라 칭함)과 더블 데이터 비율 에스 디램(DDR SDRAM(Double Data Rate SDRAM))(이하, DDR에스디렘 이라 칭함)으로 구분된다. DDR에스디렘은 SDR에스디렘에 비해 데이터 전송 대역이 두 배로 넓은 램이다. 최근들어 고속화된 DDR2 및 DDR3 차세대 범용 디램이 개발되어 사용되고 있다
디램은 복수의 뱅크들로 구성되며, 뱅크들은 각각 행들 및 열들의 교차점에 배열된 복수의 메모리 셀들을 포함한다. 일반적으로 디램의 액세스 동작은 두 개 이상의 뱅크들을 그룹으로 묶어 그룹 단위로 수행된다. 각각의 뱅크 그룹들은 별도의 디램처럼 따로 동작됨으로써, 디램 동작의 고속화가 구현된다. 뱅크 그룹의 액세스 동작은 tCCD(칼럼 어드레스가 인가된 후 지연되는 시간)(Column address to Column address Delay)을 갖는다. 예를들어, tCCD가 2클록(2tCK)으로 설정될 경우, 뱅크 그룹을 액세스하기 위한 명령이 디램에 전송되고, 2클록(2tCK) 후에, 다음 뱅크 그룹을 액세스하기 위한 명령이 전송된다. 즉, 명령은 2 클록 주기로 입력된다. 뱅크 그룹을 액세스하기 위한 명령이 전송된 후 선택된 뱅크에 대한 액세스가 수행되며, 입/출력 데이터 신호(DQ)는 2클록의 펄스를 갖는다. 선택된 뱅크 그룹을 액세스한 후, 동일 뱅크 그룹 또는 다른 뱅크 그룹을 액세스할 수 있다.
전술한 바와 같이 최근 디램의 동작은 고속화되고 있다. 따라서, 디램은 높은 동작 주파수를 갖는다. 동작 주파수가 높을수록 클록의 폭도 좁아지므로, tCCD의 폭도 좁아진다. 또한, tCCD의 폭이 좁아지므로, 입/출력 데이터(DQ)의 펄스 폭도 좁아진다. 이러한 조건하에 동일 뱅크 그룹을 연속적으로 액세스할 경우, 지터(Jitter) 및 노이즈의 영향에 의해 입/출력 데이터(DQ)의 마진이 충분히 확보되지 않는 문제점이 있다.
이러한 문제점을 해결하기 위해, 충분한 마진을 확보하도록 tCCD을 큰 값으로 고정한다. 예를들어, 2클록(2tCK)의 tCCD를 4클록(4tCK)의 tCCD로 설정할 수 있다. 그러나, tCCD를 4클록(4tCK)으로 고정할 경우, 뱅크 그룹의 액세스를 위한 지연시간이 늘어난다. 예를들어, 2클록 주기로 명령이 입력될 경우, 4 클록 동안 3개의 명령을 입력받을 수 있다. 그러나, 4클록 주기로 명령이 입력될 경우, 4 클록 동안 2개의 명령을 입력받을 수 있다. 또한, 디램은 tCCD가 4클록(4tCK)으로 고정될 경우, 4클록 주기로 입력되는 명령을 처리하도록 설정되어 있으므로, 2 클록 또는 3클록 주기로 입력되는 명령은 처리할 수 없다. 결과적으로, 높은 주파수에서 tCCD를 큰 값으로 고정할 경우, 반도체 메모리 장치의 액세스 성능이 저하될 수 있다.
본 발명의 목적은 액세스 성능을 향상시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 특징에 따른 반도체 메모리 장치는: 복수의 행들 및 열들로 구성되는 셀 어레이; 및 접근 시간의 주기가 가변되는 기입 및 독출 명령에 응답해서 상기 셀 어레이에 대한 기입 및 독출 동작을 수행하는 센스 앰프를 포함하고, 상기 센스 앰프는 상기 접근 시간의 주기에 따라 기입 및 독출 데이터의 펄스 폭을 조절한다.
이 실시 예에 있어서, 상기 셀 어레이는 복수의 뱅크들을 갖는 복수의 뱅크 그룹들을 포함하고, 상기 접근 시간은 동일 뱅크 그룹에 대한 기입 및 독출 명령이 입력되는 주기이다. 다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근 시간을 주기로 입력되며, 상기 접근 시간은 상기 제 2 접근 시간보다 길거나 같다.
본 발명의 다른 특징에 따른 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법은: 가변되는 접근 시간을 주기로 상기 셀 어레이에 대한 기입 및 독출 명령을 입력받는 단계; 및 상기 접근 시간의 주기에 따라 기입 및 독출 데이터의 펄스 폭을 조절하는 단계를 포함한다.
본 발명의 다른 특징에 따른 반도체 메모리 장치는: 복수의 뱅크들을 갖는 복수의 뱅크 그룹으로 구성된 셀 어레이; 제 1 접근시간 정보를 저장하는 모드 레지스터 셋; 뱅크 어드레스를 디코딩하여 뱅크를 선택하는 뱅크 디코더; 가변적인 제 1 접근 시간을 주기로 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받는 제어 신호 발생기; 및 상기 선택된 뱅크에 대한 데이터 기입 및 독출을 수행하는 센스 엠프를 포함하고, 상기 제어 신호 발생기는 상기 명령, 상기 뱅크 어드레스, 상기 디코딩된 뱅크 어드레스, 및 상기 제 1 접근 시간 정보에 응답하여 상기 제 1 접근 시간에 대응되는 펄스폭을 갖는 제어 신호를 발생하고, 상기 센스 엠프는 상기 제어신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 기입 및 독출 데이터의 펄스 폭을 조절한다.
이 실시 예에 있어서, 상기 제 1 접근시간은 동작주파수가 높을수록 길어진다.
이 실시 예에 있어서, 다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근시간을 주기로 입력되며, 상기 제 1 접근시간은 상기 제 2 접근시간보다 길거나 같다.
이 실시 예에 있어서, 상기 제 1 접근시간이 상기 제 2 접근시간의 2 배수 일 경우, 상기 다른 뱅크 그룹을 액세스하기 위한 명령은 상기 동일 뱅크그룹을 액세스하기 위한 명령을 입력받기 전에 입력된다.
이 실시 예에 있어서, 상기 제어 신호는 읽기 및 쓰기 동작을 수행하기 위한 읽기 및 쓰기 제어 신호를 포함한다.
이 실시 예에 있어서, 상기 제어 신호 발생기는 상기 명령, 상기 뱅크 어드레스, 및 상기 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호를 발생하는 제어 신호 발생부; 및 상기 프리 제어 신호 및 상기 제 1 접근시간 정보에 응답하여 상기 제 1 접근시간에 대응되는 펄스 폭을 갖는 제어 신호를 생성하는 펄스 폭 조절부를 포함한다.
이 실시 예에 있어서, 상기 제어 신호 발생부는 상기 명령 및 상기 뱅크 어드레스에 응답하여 상기 뱅크 그룹들에 각각 대응되는 디코딩된 명령들을 생성하는 명령 디코더; 상기 뱅크 그룹들에 각각 대응되며, 대응되는 디코딩된 명령들에 응답하여 각각 마스터 신호를 발생하는 마스터 신호 발생기들; 및 상기 뱅크들에 각각 대응되며, 대응되는 디코딩된 뱅크 어드레스 비트들에 각각 응답하여 뱅크 정보를 생성하는 뱅크 정보 발생기들을 포함하고, 상기 뱅크 정보 발생기는 뱅크 정보 및 대응되는 마스터 신호 발생기로부터 제공받은 마스터 신호를 조합하여 프리 제어 신호를 생성한다.
이 실시 예에 있어서, 상기 제어 신호 발생부는 상기 명령 및 상기 뱅크 어드레스에 응답하여, 상기 뱅크들에 각각 대응되는 디코딩된 명령들을 생성하는 명령 디코더; 및 상기 뱅크들에 대응되며, 대응되는 디코딩된 명령들에 각각 응답하여 마스터 신호를 발생하는 마스터 신호 발생기들을 포함한다.
이 실시 예에 있어서, 상기 마스터 신호는 프리 제어 신호이다.
이 실시 예에 있어서, 상기 펄스 폭 조절부는 내부 클록에 동기되어 입력 신호를 출력하는 복수의 플립 플롭들; 제 1 접근 시간 정보에 응답하여 제 1 플립 플롭을 제외한 상기 플립 플롭들의 출력 중 하나를 선택하는 먹스; 및 세트 단자로 상기 제 1 플립 플롭의 출력을, 그리고 리셋 단자로 상기 먹스에 의해 선택된 플립 플롭들의 출력을 입력받는 에스알 래치를 포함하고, 상기 제 1 플립플롭은 상기 프리 제어 신호를 입력받고, 상기 다른 플립 플롭들은 각각 이전 플립 플롭의 출력을 입력받는다.
이 실시 예에 있어서, 상기 제 1 플립플롭을 제외한 상기 다른 플립 플롭들은 각각 이전 플립 플롭들의 출력을 한 클록 주기 지연시킨 신호를 출력한다.
이 실시 예에 있어서, 상기 에스알 래치의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 제어 신호이다.
이 실시 예에 있어서, 상기 센스 엠프는 데이터 펄스 조절 회로를 포함하고,
상기 데이터 펄스 조절 회로는 상기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 기입 및 독출 데이터의 펄스 폭을 조절한다.
이 실시 예에 있어서, 상기 데이터 펄스 조절 회로는 상기 쓰기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 상기 기입 데이터의 펄스 폭을 조절하는 기입 데이터 펄스 조절 회로; 및 상기 읽기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 상기 독출 데이터의 펄스 폭을 조절하는 독출 데이터 펄스 조절 회로를 포함한다.
이 실시 예에 있어서, 상기 기입 데이터 펄스 조절 회로는 외부에서 제공된 기입 데이터를 제공받는 인버터; 상기 쓰기 제어 신호에 의해 활성화되는 전송 게이트; 및 래치 회로를 포함하며, 상기 활성화된 전송 게이트는 상기 인버터로부터 제공받은 기입 데이터를 상기 래치 회로에 제공하고, 상기 래치 회로는 상기 전송게이트가 활성화되는 동안 상기 기입 데이터를 래치한다.
이 실시 예에 있어서, 상기 래치 회로의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 기입 데이터이다.
이 실시 예에 있어서, 상기 독출 데이터 펄스 조절 회로는 상기 선택된 뱅크에서 독출된 데이터를 제공받는 인버터; 상기 읽기 제어 신호에 의해 활성화되는 전송 게이트; 및 래치 회로를 포함하며, 상기 활성화된 전송 게이트는 상기 인버터 로부터 제공받은 독출 데이터를 상기 래치 회로에 제공하고, 상기 래치 회로는 상기 전송게이트가 활성화되는 동안 상기 독출 데이터를 래치한다.
이 실시 예에 있어서, 상기 래치 회로의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 독출 데이터이다.
본 발명의 다른 특징에 따른 복수의 뱅크들을 갖는 복수의 뱅크 그룹으로 구성된 셀 어레이 및 제 1 접근 시간 정보를 저장하는 모드 레지스터를 포함하는 반도체 메모리 장치의 액세스 방법은: 가변적인 제 1 접근시간에 따라서 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받는 단계; 상기 명령, 뱅크 어드레스, 및 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호를 발생하는 단계; 상기 프리 제어 신호 및 상기 제 1 접근시간 정보에 응답하여 상기 가변적인 제 1 접근시간에 대응되는 펄스폭을 갖는 제어 신호를 생성하는 단계; 및 상기 제어 신호에 응답하여 상기 가변적인 제 1 접근시간에 대응되도록 쓰기 및 독출 데이터 펄스폭을 조절하는 단계를 포함한다.
이 실시 예에 있어서, 상기 제 1 접근시간은 동작주파수가 높을수록 길어지고, 다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근시간을 주기로 입력되며, 상기 제 1 접근시간은 상기 제 2 접근시간보다 길거나 같다.
이 실시 예에 있어서, 상기 제 1 접근시간이 상기 제 2 접근시간의 2 배수 일 경우, 상기 다른 뱅크 그룹을 액세스하기 위한 명령은 상기 동일 뱅크그룹을 액세스하기 위한 명령을 입력받기 전에 입력된다.
본 발명에 따른 반도체 메모리 장치는 액세스 성능을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대하여 상세히 설명한다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도 이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 열 디코더(130), 뱅크 디코더(140), 센스 엠프(150), 입/출력 장치(160), 모드 레지스터 셋(170), 그리고 제어신호 발생기(180)를 포함한다.
셀 어레이(110)는 복수의 뱅크들(Bank1~BankN)로 구성되며, 복수의 뱅크들(Bank1~BankN)은 각각 행들 및 열들의 교차 영역에 배열된 복수의 메모리 셀들을 포함한다. 어드레스(Address)는 뱅크 어드레스(Bank Addr), 행 어드레스(Row Addr), 및 열 어드레스(Column Addr)를 포함한다. 어드레스(Address)는 모드 레지스터 셋(Mode Register Set)(170)에 제공된다. 또한, 뱅크 어드레스(Bank Addr)는 뱅크 디코더(140)에, 행 어드레스(Row Addr)는 행 디코더(120)에, 그리고 열 어드레스(Column Addr)는 열 디코더(130)에 제공된다.
뱅크 디코더(140)는 뱅크 어드레스(Bank Addr)에 응답하여 뱅크를 선택한다. 또한, 뱅크 디코더(140)는 디코딩된 뱅크 어드레스를 제어신호 발생기(180)에 제공한다. 행 디코더(120)와 열 디코더(130)는 외부에서 인가되는 명령(Command)과 행 및 열 어드레스에 응답하여 메모리 셀의 위치를 선택하는 기능을 수행한다. 명령은 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable), 칩 선택 신호(chip select signal; CS) 등으로서, 메모리 장치의 동작에 있어서 로우 액세스(Row Access)와 컬럼 액세스(Column Access)를 담당하는 명령을 의미한다.
tCCD는 선택된 뱅크 그룹 액세스 후 동일 뱅크 그룹을 액세스하기 위한 tCCDL(이하, 제 1 접근시간이라 칭함) 및 선택된 뱅크 그룹 액세스 후 다른 뱅크 그룹을 액세스하기 위한 tCCDS(이하, 제 2 접근 시간이라 칭함)로 구분된다. 제 1 접근 시간(tCCDL)은 제 2 접근 시간(tCCDS)보다 길거나 같다. 제 1 접근 시간(tCCDL)은 주파수에 따라서 가변적이며, 제 2 접근시간(tCCDS)은 고정되어 있다. 동작 주파수가 높을수록 제 1 접근 시간(tCCDL)은 길어질 것이다. 뱅크를 액세스하기 위한 명령은 제 1 접근 시간(tCCDL) 또는 제 2 접근 시간(tCCDS)을 갖는 클록 주기로 입력될 것이며, 제 1 접근 시간(tCCDL) 및 제 2 접근 시간(tCCDS)은 유저에 의해 설정된다.
로우 어드레스 스트로브 신호(RAS)가 활성화되면서 동시에 행 어드레스(Row Addr)가 입력되며, 입력받은 행 어드레스(Row Addr)는 행 디코더(120)에 의해 디코딩된다. 디코딩된 행 어드레스(Row Addr)에 의해 복수 개의 셀이 활성화되면, 메모리 셀 내 저장된 작은 신호는 센스 앰프(150)의 동작에 의해 증폭된다. 즉, 센스 앰프(150)는 증폭된 데이터를 보존한 채 읽기 동작 혹은 쓰기 동작을 기다리는 데이터 캐시 역할을 수행한다.
읽기 동작시, 컬럼 어드레스 스트로브 신호(CAS)가 활성화되면 동시에 열 어 드레스(Column Addr)가 디코딩된다. 디코딩된 열 어드레스(Column Addr)에 의해 데이터 캐시 역할을 수행 중인 센스 앰프(150)는 증폭된 데이터를 입/출력 장치(160)에 제공한다. 입/출력 장치(160)는 미리 정해진 시간 후에 데이터를 출력한다. 결과적으로, 행 디코더(120) 및 열 디코더(130)에 의해 선택된 메모리 셀에 저장된 데이터는 센스 앰프(150)에 의해 독출(Read)되고, 독출된 데이터는 입/출력 장치(160)를 통해 외부로 출력된다.
쓰기 동작시, 입/출력 장치(160)를 통해 입력된 데이터는 센스 앰프(150)를 통해 열 디코더(200) 및 행 디코더(300)에 의해 선택된 메모리 셀에 저장된다.
모드 레지스터 셋(170)은 메모리 동작에 관한 모드 데이타를 저장하는 모드 레지스터를 포함한다.(이하, 도 5에서 설명됨) 입력받은 어드레스 신호에 응답하여 모드 레지스터에 모드 데이터가 기입 된다. 모드 데이터는 제 1 접근 시간 정보를 포함한다. 제 1 접근시간 정보는 제어 신호 발생기(180)에 제공된다.
제어 신호 발생기(180)는 외부에서 입력된 명령들(CMD), 뱅크 어드레스(Bank Addr), 디코딩된 뱅크 어드레스, 및 제 1 접근시간 정보에 응답하여 제 1 접근시간(tCCDL)에 대응되는 펄스폭을 갖는 제어 신호를 발생한다. 즉, 동일 뱅크 그룹을 액세스하기 위한 제어 신호의 펄스 폭은 제어 신호 발생기(180)에 의해 가변적인 제 1 접근 시간(tCCDL)에 대응되는 펄스 폭으로 조절된다. 발생된 제어신호는 쓰기 및 읽기 동작을 위한 제어 신호로서 각 회로들에 제공될 것이다.
센스 엠프(150)는 데이터 펄스폭 조절 회로(151)를 포함한다. 데이터 펄스폭 조절 회로(151)는 동일 뱅크 그룹에 대한 액세스가 수행될 경우, 제어 신호 발생 기(180)로부터 제어 신호를 제공받는다. 센스 엠프(150)는 제어 신호에 응답하여 쓰기 또는 독출 데이터 펄스 폭을 가변적인 제 1 접근 시간(tCCDL)에 대응되는 펄스 폭으로 조절한다.
전술한 동작을 참조하면, 제 1 접근 시간(tCCDL)이 가변 될 경우, 동일 뱅크를 액세스하기 위한 제어 신호의 펄스 폭은 가변된 제 1 접근시간(tCCDL)에 대응되도록 조절된다. 또한, 쓰기 또는 독출 데이터 펄스 폭은 가변적인 제 1 접근시간(tCCDL)에 대응되는 펄스 폭으로 조절된다.
따라서, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 가변된 제 1 접근 시간(tCCDL)에 따라서 명령을 입력받더라도, 동일 뱅크 그룹에 대한 정상적인 액세스 동작을 수행한다. 그 결과, 반도체 메모리 장치(100)의 액세스 성능은 향상된다.
도 2 내지 도 4는 제 1 접근 시간에 따라서 입력되는 명령을 보여주는 도면이다.
이하, 셀 어레이(110)는 8개의 뱅크들(A0, A1, B0, B1, C0, C1, D0, D1)을 포함하고, 순차적으로 2개의 뱅크들이 제 1 내지 제 4 뱅크 그룹으로 각각 구성된다고 가정한다. 즉, 제 1 뱅크 그룹은 뱅크들(A0, A1), 제 2 뱅크 그룹은 뱅크들(B0, B1), 제 3 뱅크 그룹은 뱅크들(C0, C1), 그리고 제 4 뱅크 그룹은 뱅크들(D0, D1)로 구성된다. 제 1 접근 시간(tCCDL)은 2 클록(2tCK) 내지 4 클록(4tCK)으로 가변 되며, 동작 주파수가 높을수록 제 1 접근 시간(tCCDL)은 길어지도록 설정될 것이다. 제 2 접근 시간(tCCDS)은 2 클록(2tCK)으로 고정되도록 설정될 것이 다. 이러한 조건은 일 실시 예에 불과하며, 유저에 의해 다르게 설정될 수도 있다. 예를 들어, 셀 어레이(110)는 2개의 뱅크로 구성된 8개의 뱅크 그룹을 포함할 수도 있으며, 제 1 접근 시간(tCCDL)의 가변 될 수 있는 클록수의 범위도 더 넓어질 수 있다.
도 2는, 제 1 접근 시간(tCCDL)이 2 클록(2tCK)일 경우를 도시한 것이며, 제 1 접근 시간(tCCDL)이 2 클록(2tCK)일 경우 동일 뱅크그룹을 액세스하기 위한 명령은 2클록 주기로 입력될 것이다. 도 3은 제 1 접근 시간(tCCDL)이 3 클록(3tCK)일 경우를 도시한 것이며, 제 1 접근 시간(tCCDL)이 3 클록(3tCK)일 경우 동일 뱅크그룹을 액세스하기 위한 명령은 3클록 주기로 입력될 것이다. 도 4는 제 1 접근 시간(tCCDL)이 4 클록(4tCK)일 경우를 도시한 것이며, 제 1 접근 시간(tCCDL)이 4 클록(4tCK)일 경우 동일 뱅크 그룹을 액세스하기 위한 명령은 4클록(4tCK) 주기로 입력될 것이다. 도 2 내지 도 4에 도시된 명령은 컬럼 어드레스 스트로브 신호(CAS)이다.
도 2를 참조하면, 제 1 뱅크 그룹의 뱅크(A0)을 액세스하기 위한 명령이 입력된다. 입력된 명령에 따라서 제 1 뱅크 그룹의 뱅크(A0)에 대한 액세스가 수행된다. 제 1 뱅크 그룹의 뱅크(A0)에 대한 액세스가 수행되고, 2 클록(2tCK) 후 동일한 제 1 뱅크 그룹의 뱅크(A1)에 대한 액세스를 수행하기 위한 명령이 입력된다. 즉, 동일 뱅크 그룹을 액세스하기 위한 명령은 2 클록(2tCK) 주기로 입력된다.
제 1 뱅크 그룹의 뱅크(A1)에 대한 액세스가 수행되고, 2 클록(2tCK) 후 다른 뱅크 그룹인 제 2 뱅크 그룹의 뱅크(B0)에 대한 액세스를 수행하기 위한 명령이 입력된다. 즉, 다른 뱅크 그룹을 액세스하기 위한 명령은 2 클록(2tCK) 주기로 입력된다.
도 3을 참조하면, 제 1 뱅크 그룹의 뱅크(A0)을 액세스하기 위한 명령이 입력된다. 입력된 명령에 따라서 제 1 뱅크 그룹의 뱅크(A0)에 대한 액세스가 수행된다. 제 1 뱅크 그룹의 뱅크(A0)에 대한 액세스가 수행되고, 3 클록(3tCK) 후 동일한 제 1 뱅크 그룹의 뱅크(A1)에 대한 액세스를 수행하기 위한 명령이 입력된다. 따라서, 제 1 뱅크 그룹의 뱅크(A1)에 대한 액세스가 수행된다. 다음에 입력되는 명령은 다른 뱅크 그룹을 액세스하기 위한 명령이다. 제 2 접근 시간(tCCDS)은 2 클록(2tCK)로 고정되어 있다. 따라서, 제 1 뱅크 그룹의 뱅크(A1)에 대한 액세스가 수행되고, 2 클록(2tCK) 주기 후 다른 뱅크 그룹인 제 2 뱅크 그룹의 뱅크(B0)에 대한 액세스를 수행하기 위한 명령이 입력된다. 이후, 동일 뱅크 그룹에 대한 액세스 명령은 3 클록(3tCK) 주기로 그리고 다른 뱅크 그룹에 대한 액세스를 수행하기 위한 명령은 2 클록(2tCK) 주기로 입력될 것이다.
도 4를 참조하면, 제 1 뱅크 그룹의 뱅크(A0)를 액세스하기 위한 명령이 입력된다. 입력된 명령에 따라서 제 1 뱅크 그룹의 뱅크(A0)에 대한 액세스가 수행된다. 제 1 접근 시간(tCCDL)이 4클록(4tCK)이고, 제 2 접근 시간(tCCDS)이 2클록(2tCK)이다. 즉, 제 1 접근 시간(tCCDL)은 제 2 접근 시간(tCCDS)의 2 배수이다. 이러한 경우, 동일 뱅크 그룹인 제 1 뱅크 그룹의 뱅크(A1)를 액세스하기 위한 명령이 입력되기 전에 다른 뱅크 그룹인 제 2 뱅크 그룹의 뱅크(B0)을 액세스하기 위한 명령이 입력될 수 있다. 제 2 접근 시간(tCCDS)이 2클록(2tCK)이므로, 제 2 뱅 크 그룹의 뱅크(B0)을 액세스하기 위한 명령은 2클록(2tCK) 주기로 입력된다.
이후, 동일 뱅크 그룹에 대한 액세스 명령은 4클록 주기(4tCK)로 입력되고, 다른 뱅크 그룹에 대한 액세스 명령은 2클록 주기(2tCK)로 입력될 것이다. 또한, 동일 뱅크 그룹에 대한 액세스 명령이 입력되기 전에 다른 뱅크 그룹에 대한 액세스 명령이 입력될 수 있다.
결과적으로, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 명령은 가변적인 제 1 접근 시간(tCCDL)을 주기로 입력될 것이다.
도 5는 도 1에 도시된 모드 레지스터 셋(170)의 구성을 보여주는 도면이다.
도 5를 참조하면, 모드 레지스터 셋(170)은 어드레스에 대응되는 모드레지스터를 포함한다. 도 5에 도시된 모드 레지스터는 어드레스에 각각 대응되도록 도시하였다. 모드 레지스터는 유저에 의해 셋팅되며, 메모리 동작에 관한 모드를 설정하기 위한 모드 데이터를 저장한다. 예를 들어, 어드레스(A0,A1)에 대응되는 모드 레지스터는 리프레쉬 모드를 설정하기 위한 값으로 셋팅될 수 있다.
어드레스(A11, A10)에 대응되는 모드 레지스터는 동일 뱅크 그룹 접근 시간 정보를 저장한다. 도 5에 도시된 바와 같이, 어드레스(A11, A10)에 대응되는 모드 레지스터에 저장된 모드 데이터가 '00' 및 '01'일 경우, 제 1 접근 시간(tCCDL)은 제 2 접근 시간(tCCDS)과 동일하다. 제 2 접근 시간(tCCDS)은 2 클록(2tCK)로 고정되어 있으므로, 제 1 접근 시간(tCCDL)은 2 클록 주기(2tCK)가 될 것이다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 명령은 도 2에 도시된 바와 같이 2 클록(2tCK) 주기로 입력될 것이다.
어드레스(A11, A10)에 대응되는 모드 레지스터에 저장된 모드 데이터가 '10'일 경우, 제 1 접근 시간(tCCDL)은 4 클록 주기(4tCK)이다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 명령은 도 4에 도시된 바와 같이 4 클록(4tCK) 주기로 입력될 것이다. 또한, 전술한 바와 같이, 동일 뱅크 그룹을 액세스하기 위한 명령이 입력되기 전에 2 클록(2tCK) 주기로 다른 뱅크 그룹을 액세스하기 위한 명령이 입력될 수 있을 것이다.
어드레스(A11, A10)에 대응되는 모드 레지스터에 저장된 모드 데이터가 '11'일 경우, 제 1 접근 시간(tCCDL)은 3 클록(3tCK)이다. 이러한 경우, 외부에서 제공되는 동일 뱅크 그룹을 액세스하기 위한 명령은 3 클록(3tCK) 주기로 입력될 것이다.
어드레스(A11, A10)에 대응되는 모드 레지스터에 저장된 모드 데이터는 다르게 설정될 수도 있을 것이다. 어드레스(A11, A10)에 대응되는 모드 레지스터에 저장된 모드 데이터는 제어신호 발생기(180)로 제공된다.
도 6 및 도 7은 도 1에 도시된 제어신호 발생기의 구성을 보여주는 블록도이다.
도 6 및 도 7을 참조하면, 제어 신호 발생기(180)는 도 6에 도시된 제어 신호 발생부(181) 및 도 7에 도시된 펄스 폭 조절부(182)를 포함한다.
제어 신호 발생부(181)는 명령 디코더(10), 마스터 신호 발생기들(20_1~20_L), 및 뱅크 정보 발생기들(30_1~30_M)을 포함한다. 마스터 신호 발생기들(20_1~20_L)은 뱅크 그룹들에 각각 대응되며, 뱅크 정보 발생기들(30_1~30_M) 는 뱅크들에 각각 대응된다. 셀 어레이(110)는 2개의 뱅크로 각각 구성된 제 1 내지 제 4 뱅크 그룹으로 구성된다고 가정하였으므로, 이하, 마스터 신호 발생기들(20_1~20_L)은 제 1 내지 제 4 뱅크 그룹에 각각 대응되도록 4개의 마스터 신호 발생기들(20_1~20_4)로 구성된다고 가정한다. 또한, 뱅크 정보 발생기들(30_1~30_M)은 8개의 뱅크들에 각각 대응되도록 8개의 뱅크 정보 발생기들(30_1~30_8)로 구성된다고 가정한다.
펄스 폭 조절부(182)는 플립플롭들(40_1~40_5), 3입력 먹스(50), 및 SR래치(60)를 포함한다. 펄스 폭 조절부(182)의 구성은 제 1 접근 시간(tCCDL)이 2 클록 내지 4 클록 주기까지 가변 될 경우를 예로든 것이다.
이하, 전술한 조건하에 제어 신호 발생부(181) 및 펄스 폭 조절부(182)의 동작이 설명될 것이다.
제어 신호 발생부(181)는 외부에서 제공된 명령, 뱅크 어드레스(Bank ADDR), 및 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호를 발생한다. 발생된 프리 제어 신호는 펄스 폭 조절부(182)에 제공된다. 펄스 폭 조절부(182)는 프리 제어 신호 및 제 1 접근시간 정보에 응답하여 가변적인 제 1 접근 시간(tCCDL)에 대응되는 펄스 폭을 갖는 제어신호를 생성한다.
제어 신호 발생부(181)의 명령 디코더(10)는 외부로부터 제공된 명령을 디코딩한다. 또한, 명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여, 뱅크 그룹들에 대응되는 디코딩된 명령들을 각각 대응되는 마스터 신호 발생기들(20_1~20_4)에 제공한다. 즉, 제 1 내지 제 4 뱅크 그룹들에 대응되는 디코딩된 명령들이 각각 제 1 내지 제 4 마스터 신호 발생기들(20_1~20_N)에 제공될 것이다. 예를 들어, 입력된 명령이 제 1 뱅크 그룹을 액세스하기 위한 명령일 경우, 명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여 활성화된 디코딩된 명령을 제 1 뱅크 그룹에 대응되는 제 1 마스터 신호 발생기(20_1)에 제공할 것이다. 또한, 명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여 비 활성화된 디코딩된 명령을 제 2 내지 제 4 뱅크 그룹에 대응되는 제 2 내지 제 4 마스터 신호 발생기들(20_2~20_4)에 각각 제공할 것이다.
제 1 내지 제 4 마스터 신호 발생기들(20_1~20_4)은 각각 제 1 내지 제 4 뱅크 그룹들에 대응되는 마스터 신호들을 발생할 것이다. 마스터 신호들은 각각 대응되는 제 1 내지 제 4 뱅크 그룹들의 액세스를 제어하기 위한 신호이다. 전술한 조건에 따르면, 제 1 마스터 신호 발생기(20_1)는 활성화된 마스터 신호를 발생할 것이다.
뱅크 정보 발생기들(30_1~30_8)은 뱅크들에 각각 대응되므로, 각각 순차적으로 2개씩 제 1 내지 제 4 뱅크 그룹들에 각각 대응된다고 할 수 있다. 즉, 제 1 및 제 2 뱅크 정보 발생기들(30_1~30_2)은 제 1 뱅크 그룹에, 제 3 및 제 4 뱅크 정보 발생기들(30_3~30_4)은 제 2 뱅크 그룹에, 제 5 및 제 6 뱅크 정보 발생기들(30_5~30_6)은 제 3 뱅크 그룹에, 그리고 제 7 및 제 8 뱅크 정보 발생기들(30_7~30_8)은 제 4 뱅크 그룹에 대응된다. 따라서, 제 1 마스터 신호 발생기(20_1)에서 생성된 마스터 신호는 제 1 및 제 2 뱅크 정보 발생기들(30_1~30_2)에 제공된다. 또한, 제 2 내지 제 4 마스터 신호 발생기들(20_2~20_4)에서 생성된 마스터 신호들도 각각 대응되는 제 3 내지 제 8 뱅크 정보 발생기들(30_3~30_8)에 제공된다.
뱅크 정보 발생기들(30_1~30_8)은 뱅크 디코더(140)로부터 디코딩된 뱅크 어드레스를 제공받는다. 셀 어레이(110)가 8개의 뱅크로 구성되므로 디코딩된 뱅크 어드레스는 8 비트이며, 각각의 비트는 대응되는 뱅크 정보 발생기들(30_1~30_8)에 제공된다. 뱅크 정보 발생기들(30_1~30_8)은 대응되는 디코딩된 뱅크 어드레스 비트들에 각각 응답하여 뱅크 정보를 생성한다. 뱅크 정보는 어느 뱅크를 액세스할지를 알려주는 정보이다. 또한, 뱅크 정보 발생기들(30_1~30_8)은 뱅크 정보 및 대응되는 마스터 신호 발생기들(20_1~20_4)로부터 제공받은 마스터 신호를 조합하여 선택된 뱅크를 액세스하기 위한 프리 제어 신호를 생성한다.
예를 들어, 메모리 장치가 제 1 그룹의 제 1 뱅크를 액세스하기 위한 어드레스 및 명령을 제공받았을 경우, 제 1 및 제 2 뱅크 정보 발생기(30_1,30_2)는 제 1 마스터 신호 발생기(20_1)로부터 활성화된 마스터 신호를 제공받을 것이다. 또한, 디코딩된 뱅크 어드레스 비트 중 제 1 뱅크 정보 발생기(30_1)에 제공되는 비트는 활성화 상태일 것이다. 제 2 내지 제 8 뱅크 정보 발생기(30_2~30_8)에 제공되는 비트는 비활성화 상태일 것이다. 이러한 조건하에 제 1 뱅크 정보 발생기(30_1)는 활성화된 프리 제어신호를 발생할 것이며, 제 2 내지 제 8 뱅크 정보 발생기(30_2~30_8)는 비 활성화된 프리 제어 신호를 발생할 것이다. 활성화된 프리 제어 신호는 펄스 폭 조절부(182)에 제공된다.
펄스 폭 조절부(182)의 제 1 플립 플롭(40_1)은 제어 신호 발생부(181)로부 터 제공받은 프리 제어 신호를 내부 클록에 동기시켜 출력한다. 제 1 플립 플롭(40_1)에서 생성된 출력 신호는 제 1 제어 신호(Control signal_1)이며, SR 래치(60)의 세트 단자(S)로 제공된다.
제 2 플립 플롭(40_2)은 제 1 플립 플롭(40_1)으로 부터 제공받는 출력을 내부 클록에 동기시켜 출력한다. 제 2 플립 플롭(40_2)의 출력은 제 2 제어 신호(Control signal_2)이며, 제 1 플립 플롭(40_1)의 출력을 한 클록 구간 지연시킨 신호이다. 이러한 동작은 제 5 플립 플롭(40_5)까지 진행된다. 즉, 제 2 내지 제 5 플립 플롭들(40_3~40_5)은 각각 이전 플립 플롭들의 출력을 한 클록 주기 지연시킨 제 2 내지 제 5 제어 신호들(Control signal_2~Control signal_5)을 출력한다. 제 3 내지 제 5 제어 신호들(Control signal_2~Control signal_5)은 3 입력 먹스(50)에 제공된다.
3 입력 먹스(50)는 어드레스(A11,A10)에 대응되는 모드 레지스터로부터 제공받은 제 1 접근 시간 정보에 따라서 제 3 내지 제 5 제어 신호들(Control signal_3~Control signal_5)중 하나를 선택한다. 예를 들어, 3 입력 먹스(50)는 입력받은 어드레스(A11,A10)에 대응되는 모드 레지스터의 모드 데이터가 '00' 및 '01'일 경우 제 3 제어신호(Control signal_3)를 선택한다. 3 입력 먹스(50)는 입력받은 어드레스(A11,A10)에 대응되는 모드 레지스터의 모드 데이터가 '10'일 경우 제 5 제어 신호(Control signal_5)를 선택한다. 3 입력 먹스(50)는 입력받은 어드레스(A11,A10)에 대응되는 모드 레지스터의 모드 데이터가 '11'일 경우 제 4 제어 신호(Control signal_4)를 선택한다. 선택된 제어 신호는 SR래치(60)의 리셋 단 자(R)에 제공된다.
SR 래치(60)는 제 1 제어 신호(Control signal_1)에 응답하여 출력 신호를 세트(Set)시키고 3 입력 먹스(50)로부터 제공받은 선택된 제어 신호에 응답하여 출력 신호를 리세트(Reset) 시킨다. 예를 들어, 제 1 접근 시간(tCCDL)이 4 클록(4tCK)일 경우, SR 래치(60)는 제 1 제어 신호(Control signal_1)에 응답하여 출력 신호를 세트(Set)시키고, 제 5 제어 신호(Control signal_5)에 응답하여 출력 신호를 리세트(Reset) 시킨다. 따라서, SR 래치(60)는 4클럭 길이에 대응되는 펄스폭(이하, 4클록 펄스폭이라 칭함)을 갖는 신호를 출력한다. SR 래치(60)의 출력은 액세스 동작을 제어하기 위한 제어 신호이다.
제 1 접근 시간(tCCDL)이 2 클록(2tCK)일 경우, 3 입력 먹스(50)는 제 3 제어 신호(Control signal_3)를 선택하게 된다. 따라서, SR 래치(60)에서 출력되는 제어 신호는 2클럭 길이에 대응되는 펄스폭(이하, 2클록 펄스폭이라 칭함)을 갖는다. 제 1 접근 시간(tCCDL)이 3 클록(4tCK)일 경우, 3입력 먹스(50)는 제 4 제어 신호(Control signal_4)를 선택하게 된다. 따라서, SR 래치(60)에서 출력되는 제어 신호는 3클럭 길이에 대응되는 펄스폭(이하, 3클록 펄스폭이라 칭함)을 갖는다.
결과적으로, 제 1 접근 시간(tCCDL)이 가변 될 경우, 동일 뱅크를 액세스하기 위한 제어 신호의 펄스 폭은 가변된 제 1 접근시간에 대응되도록 조절된다.
전술한 동작은 2클록 펄스를 갖도록 설정된 제어 신호를 동일 뱅크 그룹 접근 시간(tCCDL)이 2 클록(2tCK) 내지 4 클록(4tCK)으로 가변될 경우, 2클록 내지 4클록 펄스폭을 갖도록 조절하는 것을 설명한 것이다. 그러나 이러한 동작은 일 실 시 예에 불과하며, 펄스 폭 조절부(180)는 1 클록 펄스를 갖도록 설정된 제어 신호를 1클록 내지 2 클록 펄스 폭으로 조절할 수 있도록 도 7과 유사한 구성을 포함할 수 있을 것이다.
도 8은 다른 실시 예에 따른 제어 신호 발생기의 구성을 보여주는 블록도이다.
도 8을 참조하면, 제어 신호 발생기(180)의 제어 신호 발생부(181)는 명령 디코더(10) 및 마스터 신호 발생기들(20_1~20_M)을 포함한다. 마스터 신호 발생기들(20_1~20_M)은 각각 뱅크들에 대응된다. 셀 어레이(110)는 8개의 뱅크로 구성되므로, 다른 실시 예에 따를 제어 신호 발생기(180)의 제어 신호 발생부(181)는 8개의 마스터 신호 발생기들(20_1~20_8)을 포함하는 것으로 가정한다. 다른 실시 예에 따른 제어 신호 발생기(180)의 펄스 폭 조절부(182)는 도 7에 도시된 펄스 폭 조절부(182)와 동일하므로 설명을 생략한다.
명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여, 뱅크들에 대응되는 디코딩된 명령들을 각각 대응되는 마스터 신호 발생기들(20_1~20_8)에 제공한다. 즉, 제 1 내지 제 8 뱅크에 대응되는 디코딩된 명령들이 각각 제 1 내지 제 8 마스터 신호 발생기들(20_1~20_8)에 제공될 것이다. 예를 들어, 입력된 명령이 제 1 뱅크를 액세스하기 위한 명령일 경우, 명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여 활성화된 디코딩된 명령을 제 1 뱅크에 대응되는 제 1 마스터 신호 발생기(20_1)에 제공할 것이다. 또한, 명령 디코더(10)는 뱅크 어드레스(Bank ADDR)에 응답하여 비 활성화된 디코딩된 명령을 제 2 내지 제 8 뱅크에 대응되는 제 2 내지 제 8 마스터 신호 발생기들(20_2~20_8)에 제공할 것이다.
이러한 경우, 제 1 마스터 신호 발생기(20_1)는 입력받은 디코딩된 명령에 응답하여 제 1 뱅크를 액세스하기 위한 활성화된 마스터 신호를 발생할 것이다. 발생된 마스터 신호는 프리 제어신호이다. 또한, 제 2 내지 제 8 마스터 신호 발생기(20_2~20_8)는 입력받은 디코딩된 명령에 응답하여 비 활성화된 마스터 신호를 발생할 것이다. 활성화된 마스터 신호는 펄스 폭 조절부(182)에 제공된다. 펄스 폭 조절부(182)의 동작은 앞서 설명하였으므로 생략한다.
제어 신호 발생부(181)는 셀 어레이의 구성에 따라 다르게 구성될 수 있으며, 이는 이 분야의 통상의 지식을 가진 이들에게 자명하다. 예를들어, 셀 어레이(110)가 각각 2개의 뱅크들을 갖는 8개의 뱅크 그룹들로 구성될 경우, 도 6에 도시된 마스터 신호 발생기들은 8개, 그리고 뱅크 정보 발생기들은 16개일 것이다. 또한, 도 8에 도시된 마스터 신호 발생기들은 16개일 것이다.
펄스 폭 조절부(182)는 제 1 접근 시간(tCCDL)에 따라서 다르게 구성될 수 있을 것이다. 예를 들어, 제 1 접근 시간(tCCDL)이 2 클록(2tCK) 및 3클록(3tCK)으로 가변될 경우, 도 7에 도시된 플립 플롭들은 4개일 것이며, 먹스는 2 입력 먹스일 것이다.
도 9는 도 1에 도시된 데이터 펄스폭 조절 회로의 구성을 보여주는 도면이다.
데이터 펄스폭 조절 회로(151)는 실질적으로 쓰기 데이터의 펄스 폭을 조절하기 위한 데이터 펄스 조절 회로(또는, 기입 데이터 펄스 조절 회로) 및 독 출(read) 데이터의 펄스 폭을 조절하기 위한 데이터 펄스 조절회로(또는, 독출 데이터 펄스 조절 회로)를 포함한다. 이하, 도 9에 도시된 데이터 펄스 조절 회로는 쓰기 동작을 위한 데이터 펄스 조절 회로로 가정하고, 쓰기 동작을 실시 예로 들어 데이터 펄스 조절 회로의 동작이 설명될 것이다. 읽기 동작시 사용되는 데이터 펄스 조절 회로는 쓰기 동작시 이용되는 데이터 펄스 조절회로와 실질적으로 동일하게 구성될 것이다.
가변적인 제 1 접근 시간(tCCDL)의 최소값은 제 2 접근 시간(tCCDS)과 동일하다. 전술한 조건을 참조하면, 제 1 접근 시간(tCCDL)의 최소값은 2클록(2CK)이다. 따라서, 쓰기 및 읽기 동작시 입/출력 장치(160)를 통해 입력되거나 출력되는 데이터는 2클록 펄스 폭을 갖는 데이터일 것이다. 그러나, 제 1 접근 시간(tCCDL)이 가변적이므로, 동일 뱅크 그룹을 액세스할 경우 제어 신호와 같이 데이터 펄스 폭도 조절되어야 한다.
도 9를 참조하면, 데이터 펄스폭 조절 회로(151)는 인버터(INV1), 전송 게이트(1511), 및 래치 회로(1512)를 포함한다.
쓰기 동작시 입/출력 장치(160)를 통해 입력되는 데이터(DQ)(또는 기입 데이터)의 펄스 폭은 2클록 펄스폭 일 것이다. 전술한 설명을 참조하면, 제 1 접근 시간(tCCDL)이 4 클록(4CK)일 경우, 제어 신호 발생기(180)에 출력되는 제어신호(Control signal)는 4 클록 펄스폭을 갖도록 조절된다. 4 클록 펄스폭을 갖는 제어 신호(Control signal)는 전송 게이트(1511)에 제공된다. 쓰기 동작시 전송 게이트(1511)에 제공되는 제어 신호(Control signal)는 쓰기 동작을 제어하기 위한 제 어 신호이다.
전송 게이트(1511)는 제어 신호에 의해 온 상태가 된다. 전송 게이트(1511)가 온 상태이므로, 입력 데이터(DQ)는 래치 회로(1512)에 래치 된다. 전송 게이트(1511)는 제어 신호에 의해 4클록 구간 동안 온 상태이므로, 래치 회로(1512)에서 출력되는 기입 데이터는 4클록 펄스 폭을 가질 것이다. 따라서, 쓰기 동작시, 메모리 셀에 기입되는 데이터의 펄스 폭은 4 클록 펄스 폭으로 조절된다. 역시, 이러한 동작에 의해 제어 신호가 3 클록 펄스 폭을 가질 경우, 기입 데이터는 데이터 펄스폭 조절 회로(151)에 의해 3클록 펄스 폭으로 조절될 것이다.
읽기 동작시 메모리 셀에 저장된 데이터는 독출되며, 독출된 데이터는 전술한 데이터 펄스 조절회로(151)와 실질적으로 동일한 데이터 펄스 조절 회로에 의해 4 클록 펄스 폭을 가질 것이다. 읽기 동작시 데이터 펄스 조절 회로에 제공되는 제어 신호(Control signal)는 읽기 동작을 제어하기 위한 제어 신호이다. 독출 데이터는 입/출력 장치(160)에 제공되며, 독출된 데이터는 입/출력 장치(160)에 의해 2클록 펄스 폭으로 조절되어 출력된다.
따라서, 데이터 펄스 조절 회로(151)는 동일 뱅크 그룹에 대한 액세스가 수행될 경우, 기입 또는 독출 데이터 펄스 폭을 가변적인 제 1 접근 시간(tCCDL)에 대응되는 펄스 폭으로 조절한다.
전술한 동작을 참조하면, 제 1 접근 시간(tCCDL)이 가변 될 경우, 동일 뱅크그룹을 액세스하기 위한 제어 신호의 펄스 폭은 가변된 제 1 접근시간에 대응되도록 조절된다. 또한, 쓰기 또는 독출 데이터 펄스 폭은 가변적인 제 1 접근 시 간(tCCDL)에 대응되는 펄스 폭으로 조절된다.
결과적으로, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 가변되는 제 1 접근 시간(tCCDL)에 따라서 명령을 입력받더라도, 동일 뱅크 그룹에 대한 정상적인 액세스 동작을 수행한다. 따라서, 반도체 메모리 장치(100)의 액세스 성능은 향상된다.
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 액세스 동작 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 단계(S1000)에서 반도체 메모리 장치(100)는 어드레스 및 가변적인 제 1 접근 시간(tCCDL)에 따라서 명령을 입력받는다. 전술한 바와 같이 어드레스는 뱅크 어드레스, 행 어드레스, 및 열 어드레스를 포함한다. 제 1 접근 시간(tCCDL)은 제 2 접근 시간(tCCDS)과 같거나 길다. 또한, 제 1 접근 시간(tCCDL)은 동작 주파수가 높을수록 길어질 것이다. 즉, 주파수가 높을수록 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받기 위한 클록 주기는 커질 것이다. 이때, 제 1 접근 시간 정보는 모드 레지스터 셋(170)에 저장된다. 또한, 제 1 접근 시간(tCCDL)이 제 2 접근 시간(tCCDS)의 2 배수일 경우, 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받기 전 다른 뱅크 그룹을 액세스하기 위한 명령을 입력받을 수 있을 것이다. 다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근 시간(tCCDS)을 주기로 입력될 것이다.
단계(S1100)에서 입력된 명령, 뱅크 어드레스, 및 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호가 발생 된다. 단계(S1200)에서 프리 제어 신호 및 제 1 접근시간 정보에 응답하여 제어 신호의 펄스 폭은 가변적인 제 1 접근시간(tCCDL)에 대응되도록 조절된다. 단계(S1300)에서 제어 신호에 응답하여 가변적인 제 1 접근 시간(tCCDL)에 대응되도록 쓰기 및 독출 데이터 펄스폭이 조절된다.
이러한 동작에 의해 제 1 접근 시간(tCCDL)이 가변 될 경우, 동일 뱅크를 액세스하기 위한 제어 신호의 펄스 폭은 가변되는 제 1 접근 시간(tCCDL)시간에 대응되도록 조절된다. 또한, 쓰기 또는 독출 데이터 펄스 폭은 가변되는 제 1 접근 시간(tCCDL)에 대응되는 펄스 폭으로 조절된다.
결과적으로, 본 발명의 실시 예에 따른 반도체 메모리 장치(100)는 가변되는 제 1 접근 시간(tCCDL)에 따라서 명령을 입력받더라도, 동일 뱅크 그룹에 대한 정상적인 액세스 동작을 수행한다. 따라서, 반도체 메모리 장치(100)의 액세스 성능은 향상된다.
상술한 실시 예에서, 본 발명에 따른 반도체 메모리 장치 및 그것의 동작 방법은 동일한 뱅크 그룹을 선택하기 위한 제 1 접근 시간(tCCDL) 및 상이한 뱅크 그룹을 선택하기 위한 제 2 접근 시간(tCCDS)을 참조하여 설명되었다. 그러나, 본 발명에 따른 반도체 메모리 장치 및 그것의 동작 방법은 제 1 접근 시간(tCCDL) 및 제 2 접근 시간(tCCDS)을 이용하는 것으로 한정되지 않음이 이해될 것이다. 본 발명에 따른 반도체 메모리 장치 및 그것의 동작 방법은 접근 시간(tCCD)을 이용하여 구성될 수 있음이 이해될 것이다.
이상에서와 같이 도면과 명세서에서 최적의 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용 된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1 은 본 발명의 실시 예에 따른 반도체 메모리 장치의 블록도;
도 2 내지 도 4는 제 1 접근 시간에 따라서 입력되는 명령을 보여주는 도면;
도 5는 도 1에 도시된 모드 레지스터 셋의 구성을 보여주는 도면;
도 6 및 도 7은 도 1에 도시된 제어신호 발생기의 구성을 보여주는 블록도;
도 8은 다른 실시 예에 따른 제어 신호 발생기의 구성을 보여주는 블록도;
도 9는 도 1에 도시된 데이터 펄스 조절회로의 구성을 보여주는 블록도; 그리고
도 10은 본 발명의 실시 예에 따른 반도체 메모리 장치의 액세스 동작 방법을 설명하기 위한 순서도이다.
<도면의 주요 부분에 대한 부호 설명>
110: 셀 어레이 120:행 디코더
130: 열 디코더 140: 뱅크 디코더
150: 센스 엠프 160: 입/출력 장치
170: 모드 레지스터 셋 180: 제어 신호 발생기
181: 제어 신호 발생부 182: 펄스 폭 조절부
10: 명령 디코더 20_1~20_L, 20_1~20_M:마스터 신호 발생기
30_1~30_M: 뱅크 정보 발생기 40_1~40_5: 플립 플롭
50: 먹스 60: SR 래치
1511: 전송 게이트 1512: 래치 회로

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 복수의 뱅크들을 갖는 복수의 뱅크 그룹으로 구성된 셀 어레이;
    제 1 접근시간 정보를 저장하는 모드 레지스터 셋;
    뱅크 어드레스를 디코딩하여 뱅크를 선택하는 뱅크 디코더;
    가변적인 제 1 접근 시간을 주기로 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받는 제어 신호 발생기; 및
    상기 선택된 뱅크에 대한 데이터 기입 및 독출을 수행하는 센스 엠프를 포함하고,
    상기 제어 신호 발생기는 상기 명령, 상기 뱅크 어드레스, 상기 디코딩된 뱅크 어드레스, 및 상기 제 1 접근 시간 정보에 응답하여 상기 제 1 접근 시간에 대응되는 펄스폭을 갖는 제어 신호를 발생하고,
    상기 센스 엠프는 상기 제어신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 기입 및 독출 데이터의 펄스 폭을 조절하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 접근시간은 동작주파수가 높을수록 길어지는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근시간을 주기로 입력되며, 상기 제 1 접근시간은 상기 제 2 접근시간보다 길거나 같은 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 접근시간이 상기 제 2 접근시간의 2 배수 일 경우, 상기 다른 뱅크 그룹을 액세스하기 위한 명령은 상기 동일 뱅크그룹을 액세스하기 위한 명령을 입력받기 전에 입력되는 반도체 메모리 장치.
  9. 제 5 항에 있어서,
    상기 제어 신호는 읽기 및 쓰기 동작을 수행하기 위한 읽기 및 쓰기 제어 신호를 포함하는 반도체 메모리 장치.
  10. 제 5 항에 있어서,
    상기 제어 신호 발생기는
    상기 명령, 상기 뱅크 어드레스, 및 상기 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호를 발생하는 제어 신호 발생부; 및
    상기 프리 제어 신호 및 상기 제 1 접근시간 정보에 응답하여 상기 제 1 접근시간에 대응되는 펄스 폭을 갖는 제어 신호를 생성하는 펄스 폭 조절부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제어 신호 발생부는
    상기 명령 및 상기 뱅크 어드레스에 응답하여 상기 뱅크 그룹들에 각각 대응되는 디코딩된 명령들을 생성하는 명령 디코더;
    상기 뱅크 그룹들에 각각 대응되며, 대응되는 디코딩된 명령들에 응답하여 각각 마스터 신호를 발생하는 마스터 신호 발생기들; 및
    상기 뱅크들에 각각 대응되며, 대응되는 디코딩된 뱅크 어드레스 비트들에 각각 응답하여 뱅크 정보를 생성하는 뱅크 정보 발생기들을 포함하고,
    상기 뱅크 정보 발생기는 뱅크 정보 및 대응되는 마스터 신호 발생기로부터 제공받은 마스터 신호를 조합하여 프리 제어 신호를 생성하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 제어 신호 발생부는
    상기 명령 및 상기 뱅크 어드레스에 응답하여, 상기 뱅크들에 각각 대응되는 디코딩된 명령들을 생성하는 명령 디코더; 및
    상기 뱅크들에 대응되며, 대응되는 디코딩된 명령들에 각각 응답하여 프리 제어 신호로서의 마스터 신호를 발생하는 마스터 신호 발생기들을 포함하는 반도체 메모리 장치.
  13. 삭제
  14. 제 10 항에 있어서,
    상기 펄스 폭 조절부는
    내부 클록에 동기되어 입력 신호를 출력하는 복수의 플립 플롭들;
    제 1 접근 시간 정보에 응답하여 상기 복수의 플립 플롭들 중에서 제 1 플립 플롭을 제외한 다른 플립 플롭들의 출력 중 하나를 선택하는 먹스; 및
    세트 단자로 상기 제 1 플립 플롭의 출력을, 그리고 리셋 단자로 상기 먹스에 의해 선택된 플립 플롭들의 출력을 입력받는 에스알 래치를 포함하고,
    상기 제 1 플립플롭은 상기 프리 제어 신호를 입력받고, 상기 제 1 플립 플롭을 제외한 상기 다른 플립 플롭들은 각각 이전 플립 플롭의 출력을 입력받는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 플립플롭을 제외한 상기 다른 플립 플롭들은 각각 이전 플립 플롭들의 출력을 한 클록 주기 지연시킨 신호를 출력하는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 에스알 래치의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 제어 신호인 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 센스 엠프는 데이터 펄스 조절 회로를 포함하고,
    상기 데이터 펄스 조절 회로는 상기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 기입 및 독출 데이터의 펄스 폭을 조절하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 데이터 펄스 조절 회로는
    상기 쓰기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 상기 기입 데이터의 펄스 폭을 조절하는 기입 데이터 펄스 조절 회로; 및
    상기 읽기 제어 신호에 응답하여 상기 제 1 접근시간에 대응되는 펄스폭을 갖도록 상기 독출 데이터의 펄스 폭을 조절하는 독출 데이터 펄스 조절 회로를 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 기입 데이터 펄스 조절 회로는
    외부에서 제공된 기입 데이터를 제공받는 인버터;
    상기 쓰기 제어 신호에 의해 활성화되는 전송 게이트; 및
    래치 회로를 포함하며,
    상기 활성화된 전송 게이트는 상기 인버터로부터 제공받은 기입 데이터를 상 기 래치 회로에 제공하고, 상기 래치 회로는 상기 전송게이트가 활성화되는 동안 상기 기입 데이터를 래치하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 래치 회로의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 기입 데이터인 반도체 메모리 장치.
  21. 제 18 항에 있어서,
    상기 독출 데이터 펄스 조절 회로는
    상기 선택된 뱅크에서 독출된 데이터를 제공받는 인버터;
    상기 읽기 제어 신호에 의해 활성화되는 전송 게이트; 및
    래치 회로를 포함하며,
    상기 활성화된 전송 게이트는 상기 인버터로부터 제공받은 독출 데이터를 상기 래치 회로에 제공하고, 상기 래치 회로는 상기 전송게이트가 활성화되는 동안 상기 독출 데이터를 래치 하는 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 래치 회로의 출력은 상기 제 1 접근시간에 대응되는 펄스폭을 갖는 독출 데이터인 반도체 메모리 장치.
  23. 복수의 뱅크들을 갖는 복수의 뱅크 그룹으로 구성된 셀 어레이 및 제 1 접근 시간 정보를 저장하는 모드 레지스터를 포함하는 반도체 메모리 장치의 액세스 방법에 있어서:
    가변적인 제 1 접근시간에 따라서 동일 뱅크 그룹을 액세스하기 위한 명령을 입력받는 단계;
    상기 명령, 뱅크 어드레스, 및 디코딩된 뱅크 어드레스에 응답하여 프리 제어 신호를 발생하는 단계;
    상기 프리 제어 신호 및 상기 제 1 접근시간 정보에 응답하여 상기 가변적인 제 1 접근시간에 대응되는 펄스폭을 갖는 제어 신호를 생성하는 단계; 및
    상기 제어 신호에 응답하여 상기 가변적인 제 1 접근시간에 대응되도록 쓰기 및 독출 데이터 펄스폭을 조절하는 단계를 포함하는 반도체 메모리 장치의 액세스 방법.
  24. 제 23 항에 있어서,
    상기 제 1 접근시간은 동작주파수가 높을수록 길어지고, 다른 뱅크 그룹을 액세스하기 위한 명령은 제 2 접근시간을 주기로 입력되며, 상기 제 1 접근시간은 상기 제 2 접근시간보다 길거나 같은 반도체 메모리 장치의 액세스 방법.
  25. 제 24 항에 있어서,
    상기 제 1 접근시간이 상기 제 2 접근시간의 2 배수 일 경우, 상기 다른 뱅크 그룹을 액세스하기 위한 명령은 상기 동일 뱅크그룹을 액세스하기 위한 명령을 입력받기 전에 입력되는 반도체 메모리 장치의 액세스 방법.
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