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JP3768761B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

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JP3768761B2 JP2000022802A JP2000022802A JP3768761B2 JP 3768761 B2 JP3768761 B2 JP 3768761B2 JP 2000022802 A JP2000022802 A JP 2000022802A JP 2000022802 A JP2000022802 A JP 2000022802A JP 3768761 B2 JP3768761 B2 JP 3768761B2
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semiconductor
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Hitachi Ltd
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、複数枚の半導体チップを積層して単一のパッケージに樹脂封止した半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
フラッシュメモリやＤＲＡＭ(Dynamic Random Access Memory)などのメモリＬＳＩを大容量化する対策の一つとして、これらのメモリＬＳＩが形成された半導体チップを積層して単一のパッケージに封止したメモリ・モジュール構造が種々提案されている。
【０００３】
例えば特開平４−３０２１６４号公報は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
【０００４】
また、特開平１１−２０４７２０号公報は、絶縁性基板上に熱圧着シートを介して第１の半導体チップを搭載し、この第１の半導体チップ上に熱圧着シートを介して、外形寸法が第１の半導体チップよりも小さい第２の半導体チップを搭載し、第１および第２の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第１および第２の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
【０００５】
【発明が解決しようとする課題】
サイズおよびボンディングパッド配置が同一の半導体チップを２枚以上積層して基板上に実装し、それぞれの半導体チップのボンディングパッドと基板の電極とをワイヤで接続した場合、これらの半導体チップの電気的に共通なボンディングパッドと電極とを接続する複数本のワイヤ同士が上方から見たときにほとんど重なり合って見えるため、ワイヤボンディング工程完了後に行われる外観検査工程において、上下のワイヤ同士のショートの有無などを判定することが困難になる。
【０００６】
また、電気的に共通なボンディングパッドと電極とを接続する上記複数本のワイヤのうち、下層の半導体チップのボンディングパッドに接続されるワイヤは、、上層の半導体チップのボンディングパッドに接続されるワイヤのほぼ真下に位置するようになるため、上層の半導体チップのボンディングパッドに接続されるワイヤのループ高さを低くすると、その真下のワイヤとの距離が接近し、両者がショートし易くなる。これを防止するために、上層の半導体チップのボンディングパッドに接続されるワイヤのループ高さを高くすると、半導体チップとワイヤとを封止する樹脂が厚くなるために、パッケージを薄型化することが困難となる。
【０００７】
本発明の目的は、複数枚の半導体チップを積層して樹脂封止した半導体装置において、ワイヤボンディング工程の後に行う外観検査の信頼性を向上させる技術を提供することにある。
【０００８】
本発明の他の目的は、複数枚の半導体チップを積層して樹脂封止した半導体装置の小型化、薄型化を推進する技術を提供することにある。
【０００９】
本発明の他の目的は、複数枚の半導体チップを積層して樹脂封止した半導体装置の製造コストを低減する技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明の半導体装置は、主面の一辺に沿って複数のボンディングパッドが形成された第１の半導体チップが基板上に実装され、主面の一辺に沿って複数のボンディングパッドが形成された第２の半導体チップが前記第１の半導体チップの主面上に積層され、前記第１および第２の半導体チップの前記ボンディングパッドと前記基板上の電極とがワイヤを介して電気的に接続され、前記第１および第２の半導体チップと前記ワイヤとが樹脂により封止され、前記第２の半導体チップは、前記第１の半導体チップの一辺に平行な方向およびこれと直交する方向にずれた状態で前記第１の半導体チップの主面上に積層されている。
【００１３】
本発明の半導体装置は、主面の一辺に沿って複数のボンディングパッドが形成された前記第１の半導体チップが基板上に実装され、主面の一辺に沿って複数のボンディングパッドが形成された第２の半導体チップは、前記第１の半導体チップの主面上であって、前記第２の半導体チップの一辺が前記第１の半導体チップの一辺に対向し、かつ前記第１の半導体チップの前記ボンディングパッドが露出するように、前記第１の半導体チップの一辺に平行な方向およびこれと直交する方向にずれた状態で積層され、主面の一辺に沿って複数のボンディングパッドが形成された第３の半導体チップは、前記第２の半導体チップの主面上であって、前記第３の半導体チップの一辺が前記第１の半導体チップの一辺と同一方向に沿い、かつ前記第１の半導体チップと互いに同一方向を向いた状態で重ね合わされるように積層され、前記第１、第２および第３の半導体チップの前記ボンディングパッドと前記基板上の電極とはそれぞれ、ワイヤを介して電気的に接続され、前記第１、第２および第３の半導体チップと前記ワイヤとが樹脂により封止されている。
【００１４】
本発明の半導体装置の製造方法は、以下の工程を有している。
（ａ）主面の一辺に沿って複数のボンディングパッドが形成された第１の半導体チップを基板上に実装する工程、
（ｂ）主面の一辺に沿って複数のボンディングパッドが形成された第２の半導体チップを、前記第１の半導体チップの一辺に平行な方向およびこれと直交する方向にずらした状態でその主面上に積層する工程、
（ｃ）前記第１および第２の半導体チップに形成された前記複数のボンディングパッドと、前記基板上に形成された電極とをワイヤを介して電気的に接続する工程、
（ｄ）前記第１および第２の半導体チップと前記ワイヤとを樹脂により封止する工程。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本実施形態の半導体装置の外観を示す平面図、図２は、この半導体装置の長手方向（Ａ−Ａ線）に沿った断面図、図３は、この半導体装置のベース基板を示す平面図である。
【００１７】
本実施形態の半導体装置は、主面に半導体素子として例えばフラッシュメモリが形成された２枚の半導体チップ（以下、チップまたはメモリチップという）１Ａ、１Ａと、このフラッシュメモリを制御する回路が形成された１枚の半導体チップ（以下、チップまたはコントロールチップという）１Ｂとをベース基板２上に実装し、これら３枚のチップ１Ａ、１Ａ、１Ｂを樹脂３で封止すると共に、ベース基板２の上面を樹脂製のキャップ４で被覆したメモリカードＭＣである。このメモリカードＭＣは、例えばディジタル・カメラなどの携帯電子機器に内蔵され、画像などのデータを保存するメモリとして使用される。メモリカードＭＣの外形寸法は、一例として長辺が３２ｍｍ、短辺が２４ｍｍ、厚さが１．２ｍｍである。
【００１８】
上記メモリカードＭＣのベース基板２上に実装された２枚のメモリチップ１Ａ、１Ａは、同一の外形寸法を有し、同一記憶容量のフラッシュメモリが形成されている。これらのメモリチップ１Ａ、１Ａは、一方の上部に他方を重ね合わせた状態でベース基板２上に実装されている。下層のメモリチップ１Ａは、ベース基板２の上面に接着剤などで接合されており、上層のメモリチップ１Ａは、下層のメモリチップ１Ａの上面に接着剤などで接合されている。一方、コントロールチップ１Ｂは、メモリチップ１Ａ、１Ａの近傍のベース基板２上に実装されており、同じく接着剤などによってベース基板２の上面に接合されている。これら３枚のチップ１Ａ、１Ａ、１Ｂは、いずれもその主面（素子形成面）を上に向けた状態でベース基板２上に実装されている。
【００１９】
フラッシュメモリが形成された２枚のメモリチップ１Ａ、１Ａのそれぞれの主面には、その一辺に沿って複数のボンディングパッドＢＰが一列に形成されている。すなわち、メモリチップ１Ａは、素子形成面の周辺部にボンディングパッドＢＰを形成し、かつこれらのボンディングパッドＢＰをその一辺に沿って一列に配置する片辺パッド方式を採用している。一方、コントロールチップ１Ｂの主面には、例えば対向する２つの長辺に沿って複数のボンディングパッドＢＰが一列ずつ形成されている。
【００２０】
２枚のメモリチップ１Ａ、１Ａは、互いに同一方向を向いた状態で重ね合わされており、一方のメモリチップ１ＡのボンディングパッドＢＰと他方のメモリチップ１ＡのボンディングパッドＢＰとが近接して配置されている。また、上層のメモリチップ１Ａは、その一部が下層のメモリチップ１ＡのボンディングパッドＢＰと重なることがないよう、下層のメモリチップ１Ａの一辺に平行な方向（Ｘ方向）およびこれと直交する方向（Ｙ方向）にずれた状態で積層されている。
【００２１】
上記チップ１Ａ、１Ａ、１Ｂの近傍のベース基板２上には複数の電極５が形成されており、それぞれのチップ１Ａ、１Ａ、１ＢのボンディングパッドＢＰと対応する電極５とがＡｕ（金）のワイヤ６を介して電気的に接続されている。チップ１Ａ、１Ａ、１ＢのボンディングパッドＢＰは、上記電極５および電極５に電気的に接続されたベース基板２の配線（図示せず）を介して、ベース基板２の一主面の一端に形成された接続端子７Ｂおよび他端に形成されたテストパッド８に電気的に接続されている。接続端子７Ｂは、このメモリカードＭＣを携帯電子機器に装着する際の接続端子として使用され、ベース基板２の下面の外部接続端子７Ａにスルーホール１１を介して電気的に接続されている。また、テストパッド８は、このメモリカードＭＣの組立て工程などにおいて、電気特性を測定するために使用される。
【００２２】
図４（ａ）は、上記２枚のメモリチップ１Ａ、１ＡのボンディングパッドＢＰとベース基板２の対応する電極５とをワイヤ６で接続した状態を簡略化して示す平面図、同図（ｂ）は同じく断面図である。
【００２３】
前述したように、２段に積層されたメモリチップ１Ａ、１Ａのうち、上層のメモリチップ１Ａは、下層のメモリチップ１Ａの一辺に平行なＸ方向およびこれと直交するＹ方向にずれた状態で積層される。そのため、２枚のメモリチップ１Ａ、１Ａの電気的に共通なボンディングパッドＢＰ（例えば上層のメモリチップ１ＡのボンディングパッドＢＰａおよび下層のメモリチップ１ＡのボンディングパッドＢＰｂ）とそれらに対応する電極５とを２本のワイヤ６（例えばワイヤ６ａおよびワイヤ６ｂ）で接続した場合、一方のボンディングパッドＢＰａに接続されるワイヤ６ａと他方のボンディングパッドＢＰｂに接続されるワイヤ６ｂとは、上方から見たときに重なり合うことがない。従って、この場合は、ワイヤボンディング工程完了後に行われる外観検査工程において、ベース基板２の上方からカメラなどを使って上下のワイヤ６同士のショートの有無など、ワイヤ６の接続状態を容易に判定することが可能となる。
【００２４】
これに対し、図５に示すように、上層のメモリチップ１Ａを一方向（例えばＸ方向）にのみずらして重ね合わせた場合は、一方のボンディングパッドＢＰａに接続されるワイヤ６ａと他方のボンディングパッドＢＰｂに接続されるワイヤ６ｂとが上方から見たときにほとんど重なり合って見えるため、上下のワイヤ６同士のショートの有無などを判定することが困難になる。
【００２５】
また、上記図５に示すような積層方式においては、下層のメモリチップ１ＡのボンディングパッドＢＰｂに接続されるワイヤ６ｂが、上層のメモリチップ１ＡのボンディングパッドＢＰａに接続されるワイヤ６ａのほぼ真下に位置するため、ワイヤ６ａのループ高さを低くするとその真下のワイヤ６ｂとの距離が接近し、両者がショートし易くなる。
【００２６】
これに対し、図４に示す本実施形態のチップ積層方式においては、同一の電極５に接続されるワイヤ６ａとワイヤ６ｂとが水平方向にずれているため、ワイヤ６ａのループ高さを低くしてもその下方のワイヤ６ｂとショートする虞れは少ない。すなわち、本実施形態のチップ積層方式を採用することにより、上層のメモリチップ１ＡのボンディングパッドＢＰに接続されるワイヤ６のループ高さを低くすることができるので、その分、チップ１Ａ、１Ａ、１Ｂおよびワイヤ６を封止する樹脂３の厚さを薄くすることができ、メモリカードＭＣの薄型化、軽量化を図ることができる。
【００２７】
上記のように構成された本実施形態のメモリカードＭＣを組み立てるには、まずベース基板２上に接着剤などを使って第１のメモリチップ１Ａを実装し、続いてその上面に接着剤などを使って第２のメモリチップ１Ａを積層する。このとき、第２のメモリチップ１Ａは、第１のメモリチップ１Ａに対してＸ方向およびＹ方向にずらして積層する。また、この作業と前後してベース基板２上の他の領域に、接着剤などを使ってコントロールチップ１Ｂを実装する。
【００２８】
次に、チップ１Ａ、１Ａ、１Ｂが実装された上記ベース基板２をワイヤボンディング装置のヒートステージに搭載し、ベース基板２の裏面を真空吸着などによってヒートステージに固定した後、チップ１Ａ、１Ａ、１ＢのボンディングパッドＢＰと対応する電極５とを順次ワイヤ６で電気的に接続する。ワイヤ６による接続方法としては、例えば熱圧着と超音波振動とを併用したワイヤボンディング方法を使用する。また、上層のメモリチップ１ＡのボンディングパッドＢＰと電極５とをワイヤ６で接続する際には、まず電極５の表面にワイヤ５の一端を接続（ファースト・ボンディング）し、次にボンディングパッドＢＰの表面にワイヤ５の他端を接続（セカンド・ボンディング）するリバース・ボンディング方式を採用することにより、上層のメモリチップ１ＡのボンディングパッドＢＰに接続されるワイヤ６のループ高さをより低くすることができる。
【００２９】
次に、外観検査によってワイヤ６の接続状態の良否を判定した後、チップ１Ａ、１Ａ、１Ｂおよびワイヤ６を樹脂３により封止する。封止方法は、ポッティング樹脂による封止またはモールド樹脂による封止のいずれでもよい。次に、ベース基板２の一端に形成されたテストパッド８にプローブを当てて電気特性検査を行った後、ベース基板２の上面を樹脂製のキャップ４で被覆することにより、前記図１〜図３に示す本実施形態のメモリカードＭＣが完成する。
【００３０】
なお、メモリカードの部品点数を低減して製造コストを下げる対策として、ベース基板２の上面をキャップ４で被覆する手段に代え、例えば図６に示すように、ベース基板２の上面全体を樹脂３で封止してもよい。樹脂封止は個々での封止や多連基板の封止（モールド）一括による個片化ダイシングにての樹脂封止製作も可能である。
【００３１】
上記メモリカードＭＣは、ベース基板２上にコントロールチップ１Ｂを実装しているが、メモリチップ１Ａに比べて外形寸法が小さいコントロールチップ１Ｂは、図７および図８に示すように、上層のメモリチップ１Ａの上面に積層することもできる。
【００３２】
このようなチップ積層方式を採用した場合は、ベース基板２上におけるコントロールチップ１Ｂの実装領域が不要となる分、ベース基板２の外形寸法を小さくすることができるので、メモリカードＭＣの小型、軽量化を図ることができる。
【００３３】
また、このようなチップ積層方式を採用した場合は、チップ１Ａ、１Ａ、１Ｂが３段に積層されるため、チップ１Ａ、１Ａ、１Ｂおよびワイヤ６を封止する樹脂３が厚くなり、メモリカードＭＣの薄型化が阻害される。その対策として、チップ１Ａ、１Ａ、１Ｂの裏面を研磨してそれらの厚さを薄くすることにより、樹脂３の膜厚の増加を抑えることができる。
【００３４】
本実施形態のチップ積層方式は、ＢＧＡ(Ball Grid Array)型のパッケージに適用することもできる。例えば図９および図１０に示すＢＧＡは、２段に積層したメモリチップ１Ａ、１Ａとコントロールチップ１Ｂとが実装されたベース基板２の上面全体を樹脂３により封止し、ベース基板２の下面に半田などからなるバンプ電極１０を接続したものである。また、図１１および図１２に示すＢＧＡは、２段に積層したメモリチップ１Ａ、１Ａの上にさらにコントロールチップ１Ｂを積層したものである。
【００３５】
なお、本実施形態のチップ積層方式をＢＧＡに適用する場合は、下層のメモリチップ１Ａとベース基板２との間にベース基板２を構成する樹脂材料よりも弾性が高いエラストマーまたは多孔質樹脂などからなるシート材を介在させることにより、ＢＧＡを基板に実装したときにバンプ電極１０に加わる熱ストレスを低減することができる。
【００３６】
（実施の形態２）
図１３は、本実施形態の半導体装置の断面図、図１４は、この半導体装置のベース基板を示す平面図である。
【００３７】
本実施形態の半導体装置は、フラッシュメモリが形成された４枚のメモリチップ１Ａ1〜１Ａ4と１枚のコントロールチップ１Ｂとをベース基板２上に実装し、これらのチップ１Ａ1〜１Ａ4、１Ｂを樹脂３で封止すると共に、ベース基板２の上面を樹脂製のキャップ４で被覆したメモリカードＭＣである。
【００３８】
４枚のメモリチップ１Ａ1〜１Ａ4は、同一の外形寸法を有し、同一記憶容量のフラッシュメモリが形成されている。また、これらのメモリチップ１Ａ1〜１Ａ4は、素子形成面の周辺部にボンディングパッドＢＰを形成し、かつこれらのボンディングパッドＢＰをその一辺に沿って一列に配置する片辺パッド方式を採用している。
【００３９】
本実施形態では、上記４枚のメモリチップ１Ａ1〜１Ａ4が４段に重ね合わされた状態でベース基板２上に実装されている。この場合、最下層のメモリチップ１Ａ1および下から３番目のメモリチップ１Ａ3に対して下から２番目および４番目のメモリチップ１Ａ2、１Ａ4はボンディングパッドＢＰが配置された一辺に平行なＸ方向およびこれと直交するＹ方向にずれた状態で積層される。メモリチップ１Ａ1〜１Ａ4は、互いに同一方向を向いた状態で重ね合わされ、メモリチップ１Ａ1と１Ａ3、メモリチップ１Ａ2と１Ａ4はそれぞれ、上から見て互いにずれることなく重ね合わされている。また、下から２番目のメモリチップ１Ａ2および最上層のメモリチップ１Ａ4は、最下層のメモリチップ１Ａ1および下から３番目のメモリチップ１Ａ3とは、ボンディングパッドＢＰの位置が左右逆向きになるように重ね合わされる。
【００４０】
上記した本実施形態のチップ積層方式においては、最下層のメモリチップ１Ａ1および下から３番目のメモリチップ１Ａ3、下から２番目のメモリチップ１Ａ2および最上層のメモリチップ１Ａ4は、それぞれの電気的に共通なボンディングパッドＢＰに接続される２本のワイヤ６、６が水平方向にずれないが、間にメモリチップが存在するため、ワイヤループを気にすることなくワイヤボンディングできる。
【００４１】
従って、同じ側にボンディングされる上下のワイヤ６同士のショートの問題は少ないため、ワイヤボンディング工程完了後に行われる外観検査工程において、カメラなどを使ってワイヤ６の接続状態を容易に判定することができる。
【００４２】
図１５および図１６に示すように、本実施形態のチップ積層方式は、前記実施の形態１のチップ積層方式と同様、ＢＧＡなどの樹脂封止型パッケージに適用することもできる。また、前記実施形態１と同様に最上層のメモリチップ１Ａ4の上面に、それよりも外形寸法の小さいコントロールチップ１Ｂなどを積層してよいことは勿論である。
【００４３】
また、図１７に示すように、２枚のメモリチップ１Ａ、１Ａおよびコントロールチップ１Ｂのそれぞれに共通するボンディングパッドＢＰ（信号ピン）をベース基板２上の同じ電極５に接続してもよい。同図はメモリカードＭＣに適用した例であるが、ＢＧＡ型のパッケージに適用できることは勿論である。
【００４４】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４５】
前記実施の形態では、フラッシュメモリが形成されたチップを積層する場合について説明したが、これに限定されるものではなく、例えば外形寸法が異なる複数枚のチップや異種のメモリが形成された複数枚のチップを積層する場合などにも適用することができる。
【００４６】
また、前記実施の形態では、２枚または４枚のメモリチップを積層する場合について説明したが、これに限定されるものではなく、３枚または５枚以上のチップを積層する場合にも適用することができる。
【００４７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４８】
本発明によれば、複数枚の半導体チップを積層して樹脂封止した半導体装置において、下層の半導体チップのボンディングパッドに接続されたワイヤと上層の半導体チップのボンディングパッドに接続されたワイヤとがショートする不良を低減することができる。
【００４９】
本発明によれば、複数枚の半導体チップを積層して樹脂封止した半導体装置において、ワイヤボンディング工程の後に行う外観検査の信頼性を向上させることができる。
【００５０】
本発明によれば、複数枚の半導体チップを積層して樹脂封止した半導体装置の小型化、薄型化を推進することができる。
【００５１】
本発明によれば、複数枚の半導体チップの積層化が容易になるので、小型、薄型で大容量のメモリパッケージを実現することができる。
【００５２】
本発明によれば、複数枚の半導体チップを積層して樹脂封止した半導体装置において、半導体チップと基板との電気的な接続をワイヤボンディング方式によって行うので、半導体装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置の外観を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】図１に示す半導体装置のベース基板を示す平面図である。
【図４】（ａ）は、本発明のチップ積層方式によって２枚のメモリチップのボンディングパッドとベース基板の対応する電極とをワイヤで接続した状態を簡略化して示す平面図、（ｂ）は同じく断面図である。
【図５】（ａ）は、他の方式によって２枚のメモリチップのボンディングパッドとベース基板の対応する電極とをワイヤで接続した状態を簡略化して示す平面図、（ｂ）は同じく断面図である。
【図６】本発明の他の実施の形態である半導体装置を示す断面図である。
【図７】本発明の他の実施の形態である半導体装置を示す断面図である。
【図８】図７に示す半導体装置のベース基板を示す平面図である。
【図９】本発明の他の実施の形態である半導体装置を示す断面図である。
【図１０】図９に示す半導体装置のベース基板を示す平面図である。
【図１１】本発明の他の実施の形態である半導体装置を示す断面図である。
【図１２】図１１に示す半導体装置のベース基板を示す平面図である。
【図１３】本発明の他の実施の形態である半導体装置を示す断面図である。
【図１４】図１４に示す半導体装置のベース基板を示す平面図である。
【図１５】本発明の他の実施の形態である半導体装置を示す断面図である。
【図１６】図１５に示す半導体装置のベース基板を示す平面図である。
【図１７】本発明の他の実施の形態である半導体装置のベース基板を示す平面図である。
【符号の説明】
１Ａ 半導体チップ（メモリチップ）
１Ｂ 半導体チップ（コントロールチップ）
２ ベース基板
３ 樹脂
４ キャップ
５ 電極
６、６ａ、６ｂ ワイヤ
７ 外部接続端子
８ テストパッド
１０ バンプ電極
１１ スルーホール
ＢＰ、ＢＰａ、ＢＰｂ ボンディングパッド
ＭＣ メモリカード

Claims (14)

  1. 主面の一辺に沿って複数のボンディングパッドが形成された第１の半導体チップが基板上に実装され、主面の一辺に沿って複数のボンディングパッドが形成された第２の半導体チップが前記第１の半導体チップの主面上に積層され、前記第１および第２の半導体チップの前記ボンディングパッドのそれぞれと前記基板上の対応する電極とがワイヤを介して電気的に接続され、前記第１および第２の半導体チップと前記ワイヤとが樹脂により封止された半導体装置であって、
    前記第１および第２の半導体チップは、互いに同一寸法で、かつ同一機能の回路を有し、
    前記第１および第２の半導体チップの前記ボンディングパッドのそれぞれは、前記一辺のみに配置される構成となっており、
    前記第２の半導体チップは、前記第１の半導体チップの主面上に、前記一辺に平行な方向およびこれと直交する方向にずれた位置に、前記第１および第２の半導体チップの前記複数のボンディングパッドが互いに近接して配置された状態で積層されており、
    前記基板上の前記電極は、前記ボンディングパッドの配置に対応して、前記一辺に沿って配置されており、
    前記第２の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置は、前記第２の半導体チップの積層位置から見て、前記第１の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置と同じか、それよりも遠くに配置されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、前記第１および第２の半導体チップの主面には、フラッシュメモリが形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、前記第２の半導体チップの主面上に、前記第２の半導体チップよりも外形寸法が小さい第３の半導体チップが積層されていることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、前記第３の半導体チップは、前記第１の半導体チップの前記ボンディングパッドが形成された一辺に対向する他辺と、前記第２の半導体チップの前記ボンディングパッドが形成された一辺とに囲まれた領域に配置されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、前記基板上に第３の半導体チップが実装されていることを特徴とする半導体装置。
  6. 主面の一辺に沿って複数のボンディングパッドが形成された第１、第２および第３の半導体チップが基板上に積層して実装され、
    前記第１、第２および第３の半導体チップの前記ボンディングパッドのそれぞれと前記基板上の対応する電極とがワイヤを介して電気的に接続された半導体装置であって、
    前記第１、第２および第３の半導体チップは、互いに同一寸法で、かつ同一機能の回路を有し、
    前記第１、第２および第３の半導体チップの前記ボンディングパッドのそれぞれは、前記一辺のみに配置される構成となっており、
    前記第２の半導体チップは、前記第１の半導体チップの主面上であって、前記第２の半導体チップの前記一辺が前記第１の半導体チップの前記一辺に対向した他辺側に位置し、かつ前記第１の半導体チップの前記ボンディングパッドが露出するようにずれた状態で積層されており、
    前記第３の半導体チップは、前記第２の半導体チップの主面上であって、前記第３の半導体チップの前記一辺が前記第１の半導体チップの前記一辺と同一方向に沿い、かつ前記第１の半導体チップと互いに同一方向を向いており、前記第２の半導体チップの前記ボンディングパッドが露出するようにずれた状態で重ね合わされるように積層されており、
    前記基板上の電極は、前記第１の半導体チップの前記一辺に沿って配置された第１の電極群と、前記第１の半導体チップの前記他辺に沿って配置された第２の電極群とによって構成されており、
    前記第１および第３の半導体チップの前記ボンディングパッドは、前記基板上の前記第１の電極群における対応する電極とそれぞれワイヤを介して電気的に接続されており、
    前記第３の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置は、前記第３の半導体チップの積層位置から見て、前記第１の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置と同じか、それよりも遠くに配置されており、
    前記第２の半導体チップの前記ボンディングパッドは、前記基板上の前記第２の電極群における対応する電極とワイヤを介して電気的に接続されており、
    前記第１、第２および第３の半導体チップと前記ワイヤとが樹脂により封止されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、前記第１、第２および第３の半導体チップと同一寸法で、かつ同一機能の回路を有し、主面の一辺に沿って複数のボンディングパッドが形成された第４の半導体チップが、前記第２の半導体チップの一辺と同一方向に沿い、かつ前記第２の半導体チップと同一方向を向いており、前記第３の半導体チップの前記ボンディングパッドが露出するようにずれた状態で重ね合わされるように前記第３の半導体チップの主面上に積層されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、前記第４の半導体チップの主面上に、前記第４の半導体チップよりも外形寸法が小さい第５の半導体チップが積層されていることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、前記第５の半導体チップは、前記第１および第３の半導体チップのボンディングパッドが形成された一辺に対向する他辺と、前記第２および第４の半導体チップのボンディングパッドが形成された一辺に対向する他辺とに囲まれた領域に配置されていることを特徴とする半導体装置。
  10. 請求項７記載の半導体装置において、前記第２および第４の半導体チップは、前記第１および第３の半導体チップの一辺に平行な方向にずれた状態で積層されていることを特徴とする半導体装置。
  11. 請求項７記載の半導体装置において、前記第４の半導体チップは、前記第１の半導体チップの一辺に平行な方向およびこれに直交する方向にずれた状態で積層されていることを特徴とする半導体装置。
  12. 以下の工程を有する半導体装置の製造方法；
    （ａ）互いに同一寸法で、かつ同一機能の回路を有し、主面の一辺に沿って複数のボンディングパッドが形成された第１および第２の半導体チップを用意する工程、
    （ｂ）前記複数のボンディングパッドのそれぞれに対応して配置された複数の電極が形成された基板を用意する工程、
    （ｃ）前記基板上に前記第１の半導体チップを実装する工程、
    （ｄ）前記第２の半導体チップを、前記第１の半導体チップの主面上に、前記一辺に平行な方向およびこれと直交する方向にずらした位置に、前記第１および第２の半導体チップの前記複数のボンディングパッドが互いに近接して配置された状態で積層する工程、
    （ｅ）前記第１および第２の半導体チップに形成された前記ボンディングパッドと、前記基板上に形成された対応する電極とをワイヤを介して、前記第２の半導体チップの積層位置から見て、前記第２の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置が、前記第１の半導体チップに接続される前記ワイヤの前記電極上でのボンディング位置と同じか、それよりも遠くに配置されるように、電気的に接続する工程、
    （ｆ）前記第１および第２の半導体チップと前記ワイヤとを樹脂により封止する工程。
  13. 請求項１２記載の半導体装置の製造方法において、前記第２の半導体チップに形成された前記複数のボンディングパッドと前記電極とを前記ワイヤを介して電気的に接続する際には、まず前記電極の表面に前記ワイヤの一端を接続し、次に前記ボンディングパッドの表面に前記ワイヤの他端を接続することを特徴とする半導体装置の製造方法。
  14. 請求項１２記載の半導体装置の製造方法において、前記基板の他面にバンプ電極を接続する工程をさらに含むことを特徴とする半導体装置の製造方法。
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