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KR101797079B1 - Ｐｏｐ 구조의 반도체 패키지 - Google Patents

Ｐｏｐ 구조의 반도체 패키지 Download PDF

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KR101797079B1
KR101797079B1 KR1020110147418A KR20110147418A KR101797079B1 KR 101797079 B1 KR101797079 B1 KR 101797079B1 KR 1020110147418 A KR1020110147418 A KR 1020110147418A KR 20110147418 A KR20110147418 A KR 20110147418A KR 101797079 B1 KR101797079 B1 KR 101797079B1
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KR
South Korea
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chip
semiconductor chip
semiconductor
channel
substrate
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김용훈
강효순
김진경
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삼성전자 주식회사
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Publication date
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    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

본 발명의 기술적 사상은 패키지의 전체 두께를 감소시킬 수 있고, 배선 경로의 디자인 복잡성(design complexity)을 단순화할 수 있는 POP 구조의 반도체 패키지를 제공한다. 그 반도체 패키지는 제1 기판, 및 상기 제1 기판 상에 실장된 제1 반도체 칩부를 구비한 제1 패키지; 상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 제2 반도체 칩부 구비한 제2 패키지; 및 상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고, 상기 제2 반도체 칩부는 적어도 하나의 반도체 칩을 구비하고, 상기 반도체 칩 각각에는 하나의 채널에 대응하는 칩 패드군이 가장자리 일변에 집중 배치되며, 상기 하나의 채널에 대응하는 IP(Intellectual Property) 코어가 상기 칩 패드군이 집중 배치된 가장자리에 대응하는 상기 제1 반도체 칩부의 가장자리 일변에 형성될 수 있다.

Description

ＰＯＰ 구조의 반도체 패키지{Semiconductor Package with POP(Package On Package) structure}
본 발명의 기술적 사상은 반도체 장치에 관한 것으로서, 특히, POP(Package on Package) 구조를 갖는 반도체 패키지에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 반도체 제품에 사용되는 반도체 칩들의 고집적화 및 단일 패키지화가 요구되고 있다. 또한, 반도체 칩들의 고집적화 함께, 보다 나은 반도체 칩들의 성능과 신뢰성, 그리고 집적화된 반도체 칩들로 구성된 전자 시스템의 고속 동작에 대한 요구가 증대되고 있다.
본 발명의 기술적 사상은 패키지의 전체 두께를 감소시킬 수 있고, 배선 경로의 디자인 복잡성(design complexity)을 단순화할 수 있는 POP 구조의 반도체 패키지를 제공하는 데에 있다.
또한, 본 발명의 기술적 사상은 대역폭(bandwidth)을 확보하면서도 메모리 용량을 증가시킬 수 있는 POP 구조의 반도체 패키지를 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 기판, 및 상기 제1 기판 상에 실장된 제1 반도체 칩부를 구비한 제1 패키지; 상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 제2 반도체 칩부 구비한 제2 패키지; 및 상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고, 상기 제2 반도체 칩부는 적어도 하나의 반도체 칩을 구비하고, 상기 반도체 칩 각각에는 하나의 채널에 대응하는 칩 패드군이 가장자리 일변에 집중 배치되며, 상기 하나의 채널에 대응하는 IP(Intellectual Property) 코어가 상기 칩 패드군이 집중 배치된 가장자리에 대응하는 상기 제1 반도체 칩부의 가장자리 일변에 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지를 제공한다.
본 발명의 일 실시예에 있어서, 상기 반도체 칩 각각에는 다른 하나의 채널에 대응하는 칩 패드군이 상기 가장자리 일변에 대향하는 가장자리 타변에 형성될 수 있다. 상기 하나의 채널은 32 비트용이고, 상기 칩 패드군은 32 비트 데이터 입출력을 위한 어드레스 단자용 패드, 제어 단자용 패드 및 데이터 단자용 패드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩부는 제1 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 가장자리 일변에는 제1 채널에 대응되는 제1 칩 패드군이 형성되고, 상기 가장자리 일변에 대응하는 가장자리 타변에는 제2 채널에 대응되는 제2 칩 패드군이 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩부는 제1 반도체 칩 및 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 가장자리 일변에는 제1 채널에 대응되는 제1 칩 패드군이 형성되고, 상기 제1 반도체 칩의 상기 가장자리 일변에 대응하는 가장자리 타변에는 제2 채널에 대응되는 제2 칩 패드군이 형성되며, 상기 제2 반도체 칩의 상기 가장자리 일변에는 제3 채널에 대응되는 제3 칩 패드군이 형성되고, 상기 제2 반도체 칩의 상기 가장자리 일변에 대응하는 가장자리 타변에는 제4 채널에 대응되는 제4 칩 패드군이 형성되며, 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되되, 상기 제3 및 제4 칩 패드군은 상기 제1 또는 제2 칩 패드군에 90°로 교차하도록 적층될 수 있다. 또한, 상기 제2 기판 상의 가장자리 4 변에는 상기 제1 내지 제4 칩 패드군의 위치에 대응하여 제1 내지 제4 본딩 패드군이 형성되어 있고, 상기 제1 내지 제4 칩 패드군은 와이어 본딩을 통해 대응하는 상기 제1 내지 제4 본딩 패드군에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 반도체 칩부는 제1 반도체 칩 및 제2 반도체 칩을 구비하고, 상기 제1 및 제2 반도체 칩 각각의 상기 가장자리 일변에는 제1 채널에 대응되는 제1 칩 패드군이 형성되고, 각각의 상기 가장자리 일변에 대응하는 가장자리 타변에는 제2 채널에 대응되는 제2 칩 패드군이 형성될 수 있다. 또한, 상기 제1 반도체 칩은 TSV(Through Silicon Via)가 형성되어 있고, 상기 제2 기판 상에 플립-칩 방식으로 적층되며, 상기 제2 반도체 칩은 상기 제1 반도체 칩에 플립-칩 방식으로 적층되되, 상기 제2 반도체 칩의 상기 제1 및 제2 칩 패드군이 상기 TSV를 통해 상기 제1 반도체 칩의 상기 제1 및 제2 칩 패드군에 전기적으로 연결될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 기판; 상기 기판 상에 적층된 적어도 하나의 반도체 칩; 및 상기 적어도 하나의 반도체 칩을 밀봉하는 밀봉재;를 포함하고, 상기 반도체 칩 각각에는 하나의 채널에 대응하는 제1 칩 패드군이 가장자리 일변에 형성되며, 다른 하나의 채널에 대응하는 제2 칩 패드군이 상기 가장자리 일변에 대향하는 가장자리 타변에 형성되는 것을 특징으로 하는 반도체를 제공한다.
본 발명의 일 실시예에 있어서, 상기 적어도 하나의 반도체 칩은 제1 반도체 칩 및 제2 반도체 칩을 구비하고, 상기 제1 반도체 칩의 상기 가장자리 일변에는 제1 채널에 대응되는 제1 칩 패드군이 형성되고, 상기 제1 반도체 칩의 상기 가장자리 일변에 대향하는 가장자리 타변에는 제2 채널에 대응되는 제2 칩 패드군이 형성되며, 상기 제2 반도체 칩의 상기 가장자리 일변에는 제3 채널에 대응되는 제3 칩 패드군이 형성되고, 상기 제2 반도체 칩의 상기 가장자리 일변에 대향하는 가장자리 타변에는 제4 채널에 대응되는 제4 칩 패드군이 형성되며, 상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되되, 상기 제3 및 제4 칩 패드군은 상기 제1 또는 제2 칩 패드군에 90°로 교차하도록 적층될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판 하부에 배치되고, 적어도 하나의 반도체 칩이 실장되는 하부 기판: 및 상기 기판을 지지하고 상기 하부 기판에 연결시키는 기판 간 연결 부재;를 더 포함하고, 상기 기판 상의 상기 적어도 하나의 반도체 칩은 로직 칩이며, 상기 하부 기판 상의 상기 적어도 하나의 반도체 칩은 메모리 칩일 수 있다.
본 발명의 기술적 사상에 따른 POP 구조의 반도체 패키지는 DDR 칩의 칩 패드들이 채널별로 구별되어 양쪽 가장자리에 배치됨으로써, 하부에 배치되는 AP 칩과의 연결 관계를 단순화시킬 수 있다. 그에 따라, DDR 칩이 실장되는 기판의 두께를 감소시킬 수 있고 또한, 전체 반도체 패키지의 두께를 감소시킬 수 있다.
본 발명의 기술적 사상에 따른 POP 구조의 반도체 패키지는 DDR 칩의 칩 패드들이 채널별로 구별되어 양쪽 가장자리에 배치시켜, 하부에 배치되는 AP 칩과의 연결 관계를 단순화시키고, 또한, TSV를 이용하여 DDR 칩들을 적층함으로써, 대역폭(bandwidth)을 확보하면서도 메모리 용량을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 POP 구조의 반도체 패키지에 대한 단면도이다.
도 2는 도 1의 반도체 패키지의 제2 패키지 상에 실장되는 반도체 칩의 채널에 따른 칩 패드 배치를 보여주는 평면도이다.
도 3은 도 1의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널에 따른 DDR IP 코어 위치를 보여주는 평면도이다.
도 4는 도 1의 반도체 패키지에서의 제2 패키지 상의 반도체 칩의 칩 패드, 제1 패키지 상의 반도체 칩의 DDR IP 코어, 및 제2 기판 하면에 배치되는 연결 부재 간의 상대적 위치 관계를 보여주는 개념도이다.
도 5 내지 도 10은 본 발명의 일 실시예들에 따른 POP 구조의 반도체 패키지에 대한 단면도들이다.
도 11은 도 10의 반도체 패키지의 제2 패키지 상에 실장되는 반도체 칩의 채널에 따른 칩 패드 배치를 보여주는 평면도이다.
도 12는 도 10의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널에 따른 DDR IP 코어 위치를 보여주는 평면도이다.
도 13은 도 10의 반도체 패키지에서의 제2 패키지 상의 반도체 칩의 칩 패드, 제1 패키지 상의 반도체 칩의 DDR IP 코어, 및 제2 기판 하면에 배치되는 연결 부재 간의 상대적 위치 관계를 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 POP 구조의 반도체 패키지에 대한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 제1 패키지(100), 제2 패키지(200) 및 기판 간 연결 부재(300)를 포함할 수 있다. 본 실시예에 따른 반도체 패키지(1000)는 도시된 바와 같이 제2 패키지(200)가 제1 패키지(100) 상에 적층되는 패키지 온 패키지(Package On Package: POP) 구조일 수 있다.
제1 패키지(100)는 제1 기판(110), 및 제1 반도체 칩부(105)를 포함할 수 있다.
제1 기판(110)은 제1 반도체 칩부(105)를 지지하고, 하면 및 상면에 패드들이 형성될 수 있다. 예컨대, 제1 기판(110)의 하면에는 하부 패드(112)가 형성되고, 제1 기판(110)의 상면에는 상부 패드(114) 및 중간 패드(116)가 형성될 수 있다. 제1 기판(110)은 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 물론, 제1 기판(110)이 그러한 재질에 한정되는 것은 아니다.
제1 기판(110)은 액티브 웨이퍼(active wafer) 또는 인터포저(interposer) 기판을 기반으로 형성될 수 있다. 여기서, 액티브 웨이퍼는 실리콘 웨이퍼와 같이 반도체 칩이 형성될 수 있는 웨이퍼를 말한다. 또한, 제1 기판(110)은 내부에 배선 패턴들(미도시)이 형성된 다층 구조를 포함할 수 있다. 배선 패턴들을 통해 상부 패드(114) 및 중간 패드(116)가 하부 패드(112)에 전기적으로 연결될 수 있다.
한편, 제1 기판(110)의 하면의 하부 패드(112) 상에는 반도체 패키지를 외부 장치에 실장시키기 위한 외부 연결 부재(400)가 형성될 수 있다.
제1 반도체 칩부(105)는 제1 반도체 칩(120), 연결 부재(130) 및 언더 필(150)을 포함할 수 있다.
제1 반도체 칩(120)의 하면에는 칩 패드(122)가 형성되어 있고, 칩 패드(122)에 접착된 연결 부재(130)를 통해 제1 반도체 칩(120)이 제1 기판(110) 상에 플립-칩 방식으로 실장될 수 있다. 즉, 연결 부재(130)는 칩 패드(122)와 중간 패드(116)를 물리적 및 전기적으로 연결한다.
한편, 제1 반도체 칩(120)과 제1 기판(110) 사이에는 언더 필(150)이 채워질 수 있다. 언더 필(150)은 에폭시 수지와 같은 언더 필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등을 포함할 수 있다. 경우에 따라, 제1 반도체 칩과 제1 기판 사이에 언더 필(150) 대신 접착 부재가 형성될 수 있다. 접착 부재는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등일 수 있다.
한편, 제1 반도체 칩부(105)는 도 9의 외곽 밀봉재(164)와 같이 제1 반도체 칩(120) 및 언더 필(150)을 둘러싸는 외곽 밀봉재를 포함할 수도 있다.
제2 패키지(200)는 제2 기판(210), 제2 반도체 칩부(205) 및 밀봉재(250)를 포함할 수 있다.
제2 기판(210)은 제1 기판(110)과 같이 실리콘, 유리(glass), 세라믹(ceramic), 또는 플라스틱(plastic) 등으로 형성될 수 있다. 제2 기판 역시 상기 재질에 한정되는 것은 아니다. 제2 기판(210)의 상면 및 하면에는 패드들이 형성될 수 있다. 즉, 제2 기판(210)의 상면에는 본딩 패드(214)가 형성되고, 하면에는 연결 패드(212)가 형성될 수 있다. 또한, 제2 기판(210) 역시 내부에 배선 패턴들(미도시)이 형성된 다층 구조를 포함할 수 있다. 배선 패턴들을 통해 본딩 패드(214)가 연결 패드(212)에 전기적으로 연결될 수 있다.
제2 반도체 칩부(205)는 제2 반도체 칩(220), 및 접착제(230)를 포함할 수 있다. 제2 반도체 칩(220)의 상면에는 칩 패드들(222-1, 222-2)이 형성될 수 있고, 이러한 칩 패드들(222-1, 222-2)은 채널별로 구별되어 제2 반도체 칩(220)의 가장자리의 일변, 및 상기 일변에 대향하는 가장자리의 타변에 배치될 수 있다. 예컨대, 칩 패드들(222-1, 222-2)은 채널별로 구별되어 제2 반도체 칩(220)의 오른쪽 가장자리와 왼쪽 가장자리에 배치될 수 있다.
칩 패드들(222-1, 222-2)은 와이어들(240-1, 240-2)을 통해 본딩 패드(214)에 전기적으로 연결될 수 있다. 즉, 제2 반도체 칩(220)은 와이어 본딩 방식으로 제2 기판(210) 상에 실장될 수 있다.
여기서, 왼쪽 및 오른쪽의 칩 패드들 및 와이어들의 참조 번호를 다르게 한 것은, 왼쪽의 칩 패드들(222-1) 및 와이어들(240-1)은 제1 채널에 대응되고, 오른쪽의 칩 패드들(222-2) 및 와이어들(240-2)은 제2 채널에 대응됨을 구별하기 위함이다. 채널 및 칩 패드 배치 구조에 대해서는 도 2 및 3의 설명 부분에서 좀더 상세히 기술한다.
접착제(230)는 제2 반도체 칩(220)을 제2 기판(210)에 고정하는 기능을 수행할 수 있다. 접착제(230)는 예컨대, NCF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등일 수 있다.
밀봉재(250)는 제2 반도체 칩(220) 및 와이어들(240-1, 240-2)을 밀봉하는 기능을 수행한다. 밀봉재(250)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(250)는 EMC(Epoxy Molding Compound)로 형성될 수 있다.
기판 간 연결 부재(300)는 제1 기판(110)의 상부 패드(114)와 제2 기판(210)의 연결 패드(212)가 물리적 전기적으로 연결되도록 하고, 제1 패키지(100) 및 제2 패키지(200)를 구조적으로도 견고하게 고정하는 기능을 할 수 있다. 기판 간 연결 부재(300)는 예컨대 솔더 볼(solder ball)로 형성될 수 있다. 그러나 기판 간 연결 부재(300)의 재질이 솔더(solder)에 한정되는 것은 아니다.
예컨대, 기판 간 연결 부재(300)는, 솔더 이외에도 주석(Sn), 은(Ag), 구리(Cu) 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 또한, 기판 간 연결 부재(300)의 구조가 도시된 것과 같은 볼 형태로 한정되지 않는다. 예를 들어, 기판 간 연결 부재(300)는 원기둥 형태나, 다각 기둥, 다면체 등 다양하게 변형될 수 있다. 덧붙여, 기판 간 연결 부재(300)는 하나의 솔더 볼이 아닌 2개 이상의 솔더 볼로도 형성될 수 있다. 예컨대, 기판 간 연결 부재(300)는 도 7 내지 도 9의 반도체 패키지에서와 같이 하부 솔더 볼 및 상부 솔더 볼이 결합된 구조로 형성될 수도 있다.
본 실시예의 반도체 패키지에서, 제1 반도체 칩부(105) 및 제2 반도체 칩부(205)는 각각 하나의 반도체 칩만을 포함하였으나 그에 한정되지 않고, 제1 반도체 칩부(105) 및 제2 반도체 칩부(205) 중 적어도 하나는 복수의 반도체 칩들을 포함할 수 있음은 물론이다. 도 5 이하에서 제1 반도체 칩부(105) 및/또는 제2 반도체 칩부(205)가 복수의 반도체 칩을 포함하는 실시예들에 대해 기술한다.
또한, 본 실시예의 반도체 패키지에서, 제1 반도체 칩(120) 및 제2 반도체 칩(220)은 동일한 종류이거나 서로 다른 종류의 칩일 수 있다. 예컨대, 제1 반도체 칩(120)은 로직 칩이고 제2 반도체 칩(220)은 메모리 칩일 수 있다.
상기 로직 칩은 마이크로 프로세서(micro-processor)일 수 있고, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다. 또한, 제1 반도체 칩(120)은 모바일 시스템, 예컨대 모바일 폰, MP3 플레이어, 네비게이션, PMP 등에 이용되는 SoC(System on Chip) 타입의 AP(Application Processor) 칩일 수 있다.
상기 메모리 칩은 DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리일 수 있다. 또한, 제2 반도체 칩(220)은 모바일 시스템에서 이용되는 DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 칩(이하, 'DDR 칩' 이라 한다)일 수 있다.
본 실시예의 반도체 패키지는 제2 반도체 칩(220), 예컨대 DDR 칩의 칩 패드들이 채널별로 구별되어 양쪽 가장자리에 배치됨으로써, 하부에 배치되는 제1 반도체 칩(120), 예컨대, AP 칩과의 연결 관계를 단순화시킬 수 있다. 그에 따라, 제2 기판의 두께를 감소시킬 수 있고, 또한, 전체 반도체 패키지의 두께를 감소시킬 수 있다.
도 2는 도 1의 반도체 패키지의 제2 패키지 상에 실장되는 반도체 칩의 채널에 따른 칩 패드 배치를 보여주는 평면도이다.
도 2를 참조하면, 본 실시예의 반도체 패키지에 포함된 제2 반도체 칩(220)은 전술한 DDR 칩일 수 있다. 이러한 제2 반도체 칩(220)은 제1 채널(Ch.1)을 위한 제1 칩 패드들(222-1) 및 제2 채널(Ch.2)을 위한 제2 칩 패드들(222-2)이 왼쪽 가장자리 및 오른쪽 가장자리 부분에 형성될 수 있다.
제1 채널(Ch.1) 및 제2 채널(Ch.2)은 각각 32 비트용 채널들이고, 그에 따라, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 32 비트 데이터 입출력을 위한, 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31)를 포함할 수 있다. 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 전원 전압 인가를 위한 전원 전압 단자(Vcc) 및 그라운드 전압 인가를 위한 그라운드 단자(Vss)를 포함할 수 있다.
전술한 바와 같이 제1 채널 및 제2 채널을 통해 각각 32 비트 데이터를 입출력시키기 때문에, 제2 반도체 칩(220), 즉 DDR 칩은 64 비트 DDR 칩일 수 있다.
도면상 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각이 2열로 왼쪽 및 오른쪽 가장자리에 배치되었지만, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2)의 배열이 그에 한정되는 것은 아니다. 예컨대, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각은 1열 또는 3열 이상으로 배치될 수도 있다. 또한, 제2 반도체 칩(220) 내의 집적 회로의 구조에 따라 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31) 배치 순서도 임의적으로 배치될 수 있다.
도면에서 제1 칩 패드들(222-1)의 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31)와 제2 칩 패드들(222-2)의 어드레스 단자용 패드(A0~N), 제어 단자용 패드(CE0~8) 및 데이터 단자용 패드(D0~31)가 대칭을 이루지 않고 있지만 대칭을 가지도록 배치될 수 있음은 물론이다. 한편, 제1 칩 패드들(222-1) 및 제2 칩 패드들(222-2) 각각에서 전원 전압 단자(Vcc) 및 그라운드 단자(Vss)가 하나씩 배치되었지만 이에 한하지 않고 복수 개씩 배치될 수 있음은 물론이다.
본 실시예에의 반도체 패키지에서, 제2 반도체 칩의 칩 패드들을 32비트용 채널별로 구별하여 양쪽 가장자리 부분에 배치시킴으로써, 제1 반도체 칩과의 배선 연결 관계를 용이하게 할 수 있다. 좀더 구체적으로 설명하면, 종래 32 비트 DDR 칩의 경우 하나의 채널에 대응한 칩 패드들만이 형성되었고, 또한, 데이터 단자용 패드들과 어드레스 단자용 및 제어 단자용 패드들이 서로 반대편에 배치되었다. 한편, 일반적으로 AP 칩의 경우 어느 하나의 채널에 대응하는 DDR IP(Intellectual Property) 코어 부분이 어느 한 변으로 몰려 배치되어 있어 있다. 그에 따라, 32 비트 DDR 칩과 AP 칩의 배선 연결관계는 복잡하였다. 즉, DDR 칩이 실장되는 기판 내에 다층의 배선층이 형성되고 그러한 다층의 배선층을 이용하여 32 비트 DDR 칩과 AP 칩이 연결되게 된다. 특히, 채널 수가 증가함에 따라, 기판 배선층의 디자인 복잡성은 증가하게 된다. 예컨대, 4개의 채널을 구비하는 경우에 DDR 칩 4개가 적층되고, DDR 칩 4개를 AP 칩과 연결하기 위해서는 DDR 칩이 실장되는 기판에 적어도 6층 이상의 배선층이 형성되어야 하고, 그에 따라 기판이 매우 두꺼워지는 문제가 발생한다.
그러나 본 실시예의 반도체 패키지에서는 하나의 DDR 칩에 2개의 채널에 대응하는 32 비트용 칩 패드들이 DDR 칩의 양쪽으로 배치되고, 또한 AP 칩에 각 채널에 대응하는 DDR IP 코어 부분을 칩 패드들과 인접하는 변들에 배치시킴으로써, DDR 칩과 AP 칩의 배선 연결 관계를 매우 단순화시킬 수 있다. 그에 따라, DDR 칩이 실장되는 기판의 두께를 줄일 수 있으며, 또한 DDR 칩의 개수도 반으로 줄일 수 있다. 예컨대, 4개의 채널을 이용하는 경우에 각각 2개의 채널을 위한 칩 패드들을 구비한 2개의 DDR 칩을 적층하여 4채널 반도체 패키지를 구현할 수 있다.
도 3은 도 1의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널에 따른 DDR IP 코어 위치를 보여주는 평면도이다.
도 3을 참조하면, 본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩(120), 즉 AP 칩 내의 DDR IP 코어(125A, 125B)는 제2 반도체 칩, 즉 DDR 칩에 배치되는 칩 패드들에 대응하여 배치될 수 있다. 다시 말해서, 제1 채널(Ch.1)의 칩 패드들에 대응하여 제1 채널용 DDR IP 코어(125A)가 칩의 왼쪽 가장자리 부분에 배치되고, 제2 채널(Ch.2)의 칩 패드들에 대응하여 제2 채널용 DDR IP 코어(125B)가 칩의 오른쪽 가장자리 부분에 배치될 수 있다. 이와 같이 배치됨으로써, 채널별로 DDR 칩의 칩 패드들과 AP 칩의 DDR IP 코어와의 배선 연결 관계가 단순화될 수 있다.
도 4는 도 1의 반도체 패키지에서의 제2 패키지 상의 반도체 칩의 칩 패드, 제1 패키지 상의 반도체 칩의 DDR IP 코어, 및 제2 기판 하면에 배치되는 연결 부재 간의 상대적 위치 관계를 보여주는 개념도이다.
도 4를 참조하면, 도시된 바와 같이, 본 실시예의 반도체 패키지(1000)에서, 제1 반도체 칩(120)의 제1 채널용 DDR IP 코어(125A)가 제2 반도체 칩(220)의 제1 채널용 칩 패드들(222-1)과 인접하도록 배치되며, 또한 제1 반도체 칩(120)의 제2 채널용 DDR IP 코어(125B)가 제2 반도체 칩(220)의 제2 채널용 칩 패드들(222-2)과 인접하도록 배치될 수 있다.
한편, 제2 반도체 칩(220)이 실장되는 제2 기판(210)에 배치되는 기판 간 연결 부재(300)가 점선의 원 형태로 도시되어 있는데, 왼쪽의 해칭된 부분이 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 해칭되지 않는 부분이 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미할 수 있다.
한편, 도면에서 제1 반도체 칩(120)이 제2 반도체 칩(220)보다 크게 도시되고 있으나, 이는 칩 패드들과 DDR IP 코어들 위치 관계를 설명하기 위한 것이다. 따라서, 제1 반도체 칩(120)은 제2 반도체 칩(220)과 동일하거나 작을 수 있다. 또한, 도 1에서 알 수 있듯이 제1 반도체 칩(120)은 제1 기판(110) 상에 실장되므로 제2 기판(210)의 하부에 배치되나, 역시 설명의 편의를 위해 제2 기판(210) 상에 제2 반도체 칩(220)과 함께 도시되고 있다.
이하, 설명의 편의를 위해서 도 1의 설명부분에서 이미 설명한 내용에 대해서는 간단하게 설명하거나 생략한다.
도 5 내지 도 10은 본 발명의 일 실시예들에 따른 POP 구조의 반도체 패키지에 대한 단면도들이다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지(1000a)는 제2 패키지(200a) 부분을 제외하고 도 1의 반도체 패키지(1000)와 유사할 수 있다.
좀더 구체적으로 설명하면, 제2 패키지(200a)는 제2 기판(210) 상에 적층되어 실장된 2 개의 반도체 칩(220a, 220b), 즉 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)을 포함할 수 있다.
제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 도시된 바와 같이 서로 동일한 구조를 가질 수 있다. 그에 따라, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b) 각각은 양쪽 가장자리 부분에 채널에 따른 칩 패드들이 형성될 수 있다. 즉, 제2-1 반도체 칩(220a)의 왼쪽 가장자리 부분에는 제1 채널에 대응한 제1-1 칩 패드(222a-1)가 배치되고, 오른쪽 가장자리 부분에는 제2 채널에 대응한 제2-1 칩 패드(222a-2)가 배치될 수 있다. 또한, 제2-2 반도체 칩(220b)의 왼쪽 가장자리 부분에는 1채널에 대응한 제1-2 칩 패드(222b-1)가 배치되고, 오른쪽 가장자리 부분에는 2 채널에 대응한 제2-2 칩 패드(222b-2)가 배치될 수 있다.
제1-1 칩 패드(222a-1)와 제1-2 칩 패드(222b-1)는 각각의 대응되는 와이어(240a, 240b)를 통해 제2 기판(210)의 왼쪽의 배치된 제1 채널용 본딩 패드(214)에 연결되고, 제2-1 칩 패드(222a-2)와 제2-2 칩 패드(222b-2)는 각각의 대응되는 와이어(240a, 240b)를 통해 제2 기판(210)의 오른쪽에 배치된 제2 채널용 본딩 패드(214)에 연결될 수 있다.
제2-2 반도체 칩(220b)은 인터포저(260)를 매개로 하여 제2-1 반도체 칩(220a) 상에 적층될 수 있다. 한편, 제2-1 반도체 칩(220a), 인터포저(260), 및 제2-2 반도체 칩(220b) 각각은 접착제(230)를 이용하여 제2 기판(210), 제2-1 반도체 칩(220a) 및 인터포저(260) 상에 고정될 수 있다. 경우에 따라, 제2-2 반도체 칩(220b)은 인터포저(260) 없이 제2-1 반도체 칩(220a) 상에 바로 적층될 수도 있다. 제2-1 반도체 칩(220a) 상에 바로 적층될 때, 제2-1 반도체 칩(220a)의 와이어 본딩 공간을 확보하기 위하여, 제2-1 반도체 칩(220a) 상에 접착제(230)가 두껍게 형성될 수 있다.
제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 동일 종류의 메모리 칩 또는 다른 종류의 메모리 칩일 수 있다. 예컨대, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)은 둘 다 DDR 칩들일 수 있다. 이와 같이 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220b)이 적층되고 채널을 공유함에 따라, 반도체 패키지의 메모리 용량을 증가시킬 수 있다.
본 실시예의 반도체 패키지에서, 2개의 반도체 칩이 적층되는 구조를 예시하였지만, 본 실시예에 그에 한정되는 것은 아니다. 예컨대, 제2 기판 상에 3개 이상의 반도체 칩이 적층될 수도 있다. 물론, 각 반도체 칩은 도 5에서와 같이 채널을 공유하는 식으로 제2 기판의 본딩 패드들에 연결될 수 있다.
도 6을 참조하면, 본 실시예에 따른 반도체 패키지(1000b)는 제2 패키지(200b) 부분을 제외하고 도 1의 반도체 패키지(1000)와 유사할 수 있다.
제2 패키지(200b)는 제2 기판(210) 상에 적층되어 실장된 2 개의 반도체 칩(220c, 220d), 즉 제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)을 포함할 수 있다.
제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)은 플립-칩 방식으로 제2 기판(210) 상에 실장될 수 있다. 그에 따라, 제2-1 반도체 칩(220c) 및 제2-2 반도체 칩(220d)은 칩 패들이 형성된 액티브 면이 제2 기판(210)을 향하도록 적층될 수 있다.
구체적으로, 제2-1 반도체 칩(220c)의 왼쪽 액티브 면 상에는 제1 채널에 대응한 제1-1 칩 패드(222c-1) 형성되고, 오른쪽 액티브 면 상에는 제2 채널에 대응한 제2-1 칩 패드(222c-2)가 형성될 수 있다. 제1-1 칩 패드(222c-1) 및 제2-1 칩 패드(222c-2) 각각은 제1 연결 부재(227), 예컨대 범프를 통해 제2 기판(210)의 대응되는 본딩 패드(214)에 연결될 수 있다. 한편, 제2-1 반도체 칩(220c)에는 쓰루 실리콘 비아(225, Through Silicon Via: TSV)가 형성되어 있고, 이러한 TSV(225)는 제2-1 반도체 칩(220c)의 상부 패드(224) 및 칩 패드(222c-1, 222c-2)를 서로 전기적으로 연결할 수 있다.
제2-2 반도체 칩(220d)의 왼쪽 액티브 면 상에는 제1 채널에 대응한 제1-2칩 패드(222d-1) 형성되고, 오른쪽 액티브 면 상에는 제2 채널에 대응한 제2-2 칩 패드(222d-2)가 형성될 수 있다. 제1-2 칩 패드(222c-1) 및 제2-2 칩 패드(222d-2) 각각은 제2 연결 부재(229), 예컨대 범프를 통해 제2-1 반도체 칩(220c)의 대응되는 상부 패드(224)에 연결될 수 있다. 결국, 제2-2 반도체 칩(220d)의 제1-2 칩 패드(222c-1) 및 제2-2 칩 패드(222d-2)는 제2 연결 부재(229), TSV(225) 및 제1 연결 부재(227)를 통해 제2 기판(210)의 대응하는 본딩 패드(214)에 전기적으로 연결될 수 있다.
본 실시예의 반도체 패키지에서, 제2 기판(210) 상에 실장되는 반도체 칩들(220c, 220d)에 칩 패드들이 채널에 따라 양쪽 가장자리 부분으로 배치됨으로써, 하부의 제1 반도체 칩(120)과의 배선 연결 관계를 단순화할 수 있다. 그에 따라, 제2 기판(210)의 두께를 얇게 유지할 수 있다.
본 실시예의 반도체 패키지에서, 제2 기판(210) 상에 2개의 반도체 칩이 적층되었지만, 적층되는 반도체 칩의 개수가 그에 한정되는 것은 아니다. 예컨대, 3개의 이상의 반도체 칩이 적층될 수도 있다. 다만, 플립-칩 방식으로의 적층을 위해, 최상층의 반도체 칩을 제외하고 그 하부의 반도체 칩들에는 TSV가 형성될 수 있다. 여기서, 칩 패드들과 연결되지 않는 연결 부재는 단순히 반도체 칩들을 지지 및 고정하기 위한 더미 연결 부재(227D, 229D)일 수 있다.
본 실시예의 반도체 패키지(1000b)는 도 5의 반도체 패키지(1000a)와 비교할 때, 제2 기판으로 실장되는 반도체 칩들이 와이어 본딩으로 실장되느냐 아니면 플립-칩으로 실장되느냐의 차이이다. 한편, 플립-칩으로 실장될 때, 반도체 패키지의 두께를 줄이는데 유리할 수 있다. 예컨대, 본 실시예에서, 제2-2 반도체 칩(220d)의 상면이 밀봉재(250)에 의해 덮여있지만, 반도체 패키지의 두께를 줄이기 위하여 제2-2 반도체 칩(220d)의 상면이 밀봉재(250)로부터 노출되도록 반도체 패키지가 형성될 수도 있다. 이는 제2-2 반도체 칩(220d)이 플립-칩 방식으로 실장되므로 제2-2 반도체 칩(220d)의 상면은 비액티브 면이고, 그에 따라 외부로 노출되어도 별문제가 없기 때문이다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(1000c)는 기판 간 연결 부재(300a) 부분을 제외하고 도 1의 반도체 패키지(1000)와 유사할 수 있다.
기판 간 연결 부재(300a)는 도 1 반도체 패키지(1000)의 연결 부재(300)와 달리 2개의 솔더 볼이 적층되어 형성될 수 있다. 기판 간 연결 부재(300a)의 재질은 도 1의 반도체 패키지(1000)에서 설명한 바와 동일할 수 있다.
한편, 기판 간 연결 부재(300a)는 2개의 솔더 볼이 적층되어 형성되므로, 기판 간 연결 부재(300a)를 지지하기 위하여 제1 패키지(100a)에는 하부 밀봉재(170)가 형성될 수 있다. 즉, 하부 밀봉재(170)는 제1 반도체 칩(120), 언더 필(150) 및 기판 간 연결 부재(300a)의 측면들을 둘러싸도록 형성될 수 있다. 하부 밀봉재(170)의 재료는 언더 필(150)의 재료와 동일하거나 다를 수 있다. 한편, 하부 밀봉재(170)가 MUF(Molded UnderFill) 공정으로 형성되는 경우에 언더 필(150)은 생략될 수 있다.
기판 간 연결 부재(300a)의 상부 솔더 볼의 일부는 하부 밀봉재(170)에 의해 둘러싸이지 않을 수 있다. 또한, 도시된 바와 같이 제1 반도체 칩(120)의 상면은 하부 밀봉재(170)로부터 노출될 수 있다. 그러나 경우에 따라, 하부 밀봉재(170)는 제1 반도체 칩(120)을 덮도록 형성될 수도 있다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(1000d)는 제2 패키지(200a) 부분을 제외하고 도 7의 반도체 패키지(1000c)와 유사할 수 있다.
제2 패키지(200a)는 도 5의 반도체 패키지(1000a)에서와 같이 제2 기판(210) 상에 와이어 본딩을 통해 실장된 2개의 반도체 칩(220a, 220b)을 포함할 수 있다. 그러나 본 실시예의 반도체 패키지에서, 제2 기판(210) 상에 실장되는 반도체 칩의 개수가 2개에 한정되는 것은 아니다. 예컨대, 제2 기판(210) 상에 3개 이상의 반도체 칩이 적층되어 실장될 수 있다. 또한, 반도체 칩들이 도 6의 반도체 패키지(1000b)와 같이 와이어 본딩이 아닌 플립-칩 방식으로 실장될 수도 있다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(1000e)는 제1 패키지(100b) 부분, 특히 제1 반도체 칩부(105a)을 제외하고 도 7의 반도체 패키지(1000c)와 유사할 수 있다.
제1 패키지(100b)는 제1 기판(110) 상에 실장된 제1 반도체 칩부(105a)를 포함할 수 있다. 제1 반도체 칩부(105a)는 도 1 내지 도 8의 반도체 패키지에서 제1 반도체 칩부(105)와 유사하게 플립-칩 방식으로 제1 기판(110) 상에 실장될 수 있다.
제1 반도체 칩부(105a)는 제1-1 반도체 칩(120a) 및 제1-2 반도체 칩(120b)를 포함할 수 있다. 제1-1 반도체 칩(120a)는 연결 부재(130)를 통해 플립-칩 방식으로 제1 기판(110) 상에 실장될 수 있고, 내부에 TSV(125)가 형성될 수 있다. TSV(125)는 제1-1 반도체 칩(120a)의 상면 및 하면에 형성된 상부 패드(124) 및 칩 패드(122a)를 전기적으로 연결시킬 수 있다.
제1-2 반도체 칩(120b)은 제3 연결 부재(180)를 통해 제1-1 반도체 칩(120a) 상에 플립-칩 방식으로 적층될 수 있다. 제3 연결 부재(180)는 제1-2 반도체 칩(120b) 하면에 형성된 칩 패드(122b)와 제1-1 반도체 칩(120a) 상면의 상부 패드(124)를 물리적 및 전기적으로 연결하여 제1-2 반도체 칩(120b)을 제1-1 반도체 칩(120a) 상에 견고하게 고정시킬 수 있다.
제1-2 반도체 칩(120b)는 내부 밀봉재(160)에 의해 둘러싸일 수 있다. 내부 밀봉재(160)은 언더 필(162)과 외곽 밀봉재(164)를 포함할 수 있다. 언더 필(162)은 제1-1 반도체 칩(120a)과 제1-2 반도체 칩(120b)의 연결 부분, 즉, 제3 연결 부재(180)가 배치되는 부분을 채우며, 외곽 밀봉재(164)는 언더 필(162)의 측면을 둘러쌀 수 있다. 도면에서, 언더 필(162)이 제1-2 반도체 칩(120b)의 측면 전부를 둘러싸고 있지만 경우에 따라 측면 일부 또는 측면을 둘러싸지 않을 수도 있다. 그러한 경우에 외곽 밀봉재(164)는 제1-2 반도체 칩(120b)의 노출된 측면을 둘러쌀 수 있다.
한편, 하부 밀봉재(170)가 제1 반도체 칩부(105a)를 둘러싸도록 형성될 수 있고, 하부 밀봉재(170) 내에는 도 7의 반도체 패키지(1000c)에서와 같은 기판 간 연결 부재(300a)가 배치될 수 있다. 하부 밀봉재(170)는 제1 반도체 칩부(105a) 상면, 즉 제1-2 반도체 칩(120b)의 상면을 노출시킬 수 있다. 그러나 경우에 따라서 하부 밀봉재(170)는 제1 반도체 칩부(105a) 상면을 둘러싸도록 형성될 수도 있다.
기판 간 연결 부재(300a)가 2개의 솔더 볼이 적층되어 형성되었지만, 도 1의 반도체 패키지에서와 같이 1개의 솔더 볼로 형성될 수도 있다. 그러한 경우에, 도 1의 패키지에서처럼 하부 밀봉재(170)가 형성되지 않을 수도 있다.
도 10을 참조하면, 본 실시예의 반도체 패키지(1000f)는 도 5의 반도체 패키지(1000a)에서와 같이 제2 기판(210) 상에 2개의 반도체 칩이 적층된다는 점에서 유사하나, 2개의 채널이 아닌 4개의 채널이 이용된다는 점에서 도 5의 반도체 패키지(1000a)와 다를 수 있다.
좀더 구체적으로 설명하면, 제2 패키지(200c)는 제2 기판(210) 상에 와이어 본딩을 통해 실장되는 2개의 반도체 칩(220a, 220e)을 포함할 수 있다. 2개의 반도체 칩(220a, 220e), 즉, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)은 도 5의 반도체 패키지(1000a)에서와 같이 인터포저(260)를 매개로 하여 적층될 수 있다.
제2-1 반도체 칩(220a)은 도 5의 반도체 패키지(1000a)의 제2-1 반도체 칩(220a)과 동일할 수 있다. 한편, 제2-2 반도체 칩(200e)은 칩 패드 배치 구조는 도 5의 반도체 패키지(1000a)의 제2-2 반도체 칩(220b)과 동일할 수 있으나 연결되는 채널은 다르다. 즉, 제2-2 반도체 칩(200e)의 양쪽 변에 배치되는 칩 패드들(222e-3, 222e-4)은 제3 및 제4 채널을 위한 칩 패드들이다. 또한, 제2-2 반도체 칩(200e)의 칩 패드들(222e-3, 222e-4)은 좌우 양쪽 변에 배치되는 것이 아니라 전후 양쪽 변에 배치될 수 있다. 그에 따라, 제2-2 반도체 칩(200e)의 칩 패드들(222e-3, 222e-4)은 제2-1 반도체 칩(220a)의 칩 패드들(222a-1, 222a-2)에 대하여 90°엇갈려 배치될 수 있다. 이러한 칩 패드들의 배치 구조는 도 11을 통해 확인할 수 있다.
도면에서 제2-2 반도체 칩(200e)의 칩 패드들(222e-3, 222e-4)이 좌우 양쪽으로 그려져 있지만, 이는 설명의 편의를 위한 것으로, 좌측의 칩 패드들(222e-3)은 제2-2 반도체 칩(220e)의 전방의 변에 배치되는 칩 패드들을 의미하며, 우측의 칩 패드들(222e-4)은 제2-2 반도체 칩(220e)의 후방의 변에 배치되는 칩 패드들을 의미한다.
제2-1 반도체 칩(220a)의 칩 패드들(222a-1, 222a-2) 및 제2-2 반도체 칩(220e)의 칩 패드들(222e-3, 222e-4)은 각각 대응하는 와이어(240a, 240e)를 통해 제2 기판(210)의 네 변 가장자리에 배치된 본딩 패드(214)에 전기적으로 연결될 수 있다. 따라서, 제2-1 반도체 칩(220a)의 칩 패드들(222a-1, 222a-2) 및 제2-2 반도체 칩(220e)의 칩 패드들(222e-3, 222e-4)은 와이어(240a, 240e), 제2 기판(210), 기판 간 연결 부재(300) 및 제1 기판(110) 등을 통해 제1 기판(110) 상에 실장된 제1 반도체 칩(120)의 4 변 가장자리로 배치된 각 채널의 DDR IP 코어와 전기적으로 연결될 수 있다.
본 실시예에서, 제2 기판(210) 상으로 제1 및 제2 채널에 대응하는 제2-1 반도체 칩(220a) 1개와 제3 및 제4 채널에 대응하는 제2-2 반도체 칩(220e) 1개가 적층되었지만, 적층되는 반도체 칩들의 개수가 그에 한정되는 것은 아니다. 예컨대, 제1 및 제2 채널에 대응하는 반도체 칩이 2개 이상 적층되고, 또한 제3 및 제4 채널에 대응되는 반도체 칩이 2개 이상 적층될 수 있다. 동일한 채널에 대응되는 반도체 칩들에 형성되는 칩 패널들은 동일 방향의 양쪽 방향으로 배치될 수 있다. 예컨대, 제1 및 제2 채널에 대응하는 반도체 칩들의 경우는 좌우 양변에 칩 패드들이 배치되고, 제3 및 제4 채널에 대응되는 반도체 칩들의 경우는 전후 양변에 칩 패드들이 배치될 수 있다.
한편, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)은 동일 종류의 메모리 칩일 수 있다. 예컨대, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)은 DDR 칩일 수 있다.
본 실시예의 반도체 패키지(1000f)는 각 반도체 칩에서 칩 패드들이 2개의 채널씩 구별되어 양쪽 가장자리에 배치되고, 또한, 제2-1 반도체 칩(220a)의 칩 패드들(222a-1, 222a-2)이 제2-2 반도체 칩(220e)의 칩 패드들(222e-3, 222e-4)에 대하여 90°엇갈려 배치되게 함으로써, 하부로 배치되는 제1 반도체 칩(120)과의 배선 연결 관계를 단순화시킬 수 있고, 그에 따라 전체 반도체 패키지의 두께를 대폭적으로 감소시킬 수 있다.
도 11은 도 10의 반도체 패키지의 제2 패키지 상에 실장되는 반도체 칩의 채널에 따른 칩 패드 배치를 보여주는 평면도이다.
도 11을 참조하면, 본 실시예의 반도체 패키지(1000f)에 포함된 제2-1 반도체 칩(220a)과 제2-2 반도체 칩(220e)은 DDR 칩일 수 있다. 제2-1 반도체 칩(220a)에는 제1 채널(Ch.1)을 위한 제1 칩 패드들(222a-1) 및 제2 채널(Ch.2)을 위한 제2 칩 패드들(222a-2)이 왼쪽 가장자리 및 오른쪽 가장자리 부분에 형성될 수 있다. 또한, 제2-2 반도체 칩(220e)에는 제3 채널(Ch.3)을 위한 제3 칩 패드들(222e-3) 및 제4 채널(Ch.4)을 위한 제4 칩 패드들(222e-4)이 전방 가장자리 및 후방 가장자리 부분에 형성될 수 있다.
제1 채널(Ch.1) 내지 제4 채널(Ch.4)은 각각 32 비트용 채널들이고, 그에 따라, 제1 칩 패드들(222a-1) 내지 제4 칩 패드들(222e-4) 각각은 32 비트 데이터 입출력을 위한, 어드레스 단자용 패드, 제어 단자용 패드 및 데이터 단자용 패드를 포함할 수 있다. 또한, 제1 칩 패드들(222a-1) 내지 제4 칩 패드들(222e-4) 각각은 전원 전압 인가를 위한 전원 전압 단자(Vcc) 및 그라운드 전압 인가를 위한 그라운드 단자(Vss)를 포함할 수 있다.
제2-1 반도체 칩(220a)은 제1 채널 및 제2 채널을 통해, 제2-2 반도체 칩(220e)는 제3 채널 및 제4 채널을 통해 32 비트 데이터를 입출력시키기 때문에, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e) 각각은 64 비트 DDR 칩일 수 있다.
도면상 제2-1 반도체 칩(220a)의 제1 칩 패드들(222a-1) 및 제2 칩 패드들(222a-2) 각각이 2열로 왼쪽 및 오른쪽 가장자리에 배치되고, 제2-2 반도체 칩(220e)의 제3 칩 패드들(222e-3) 및 제4 칩 패드들(222e-4) 각각이 2열로 전방 및 후방 가장자리에 배치되었지만, 제1 칩 패드들(222a-1) 내지 제4 칩 패드들(222e-4)의 배열이 그에 한정되는 것은 아니다. 예컨대, 제1 칩 패드들(222a-1) 내지 제4 칩 패드들(222e-4) 각각은 1열 또는 3열 이상으로 배치될 수도 있다. 또한, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)) 내의 집적 회로의 구조에 따라 어드레스 단자용 패드, 제어 단자용 패드 및 데이터 단자용 패드(D0~31) 배치 순서도 임의적으로 배치될 수 있다. 한편, 제2 칩 패드들(222a-1) 내지 제4 칩 패드들(222e-4) 각각에서 전원 전압 단자(Vcc) 및 그라운드 단자(Vss)는 복수 개씩 배치될 수도 있다.
본 실시예에의 반도체 패키지에서, 제2-1 반도체 칩 및 제2-2 반도체 칩의 칩 패드들을 32비트용 채널별로 구별하여 좌우 양쪽 가장자리 및 전후 양쪽 가장자리 부분에 배치시킴으로써, 제1 반도체 칩과의 배선 연결 관계를 용이하게 할 수 있다. 종래 32 비트 DDR 칩의 경우 하나의 채널에 대응한 칩 패드들만이 형성되었고, 또한, 데이터 단자용 패드들과 어드레스 단자용 및 제어 단자용 패드들이 서로 반대편에 배치되었다. 한편, 일반적으로 AP 칩의 경우 어느 하나의 채널에 대응하는 DDR IP 코어 부분이 어느 한 변으로 몰려 배치되어 있어 있다. 그에 따라, 만약, 4채널을 이용하는 경우에 DDR 칩이 4개가 적층되어야 하고, 또한 그러한 4개의 DDR 칩들을 AP 칩으로 연결하기 위한 배선 연결 관계가 매우 복잡해진다. 또한, 그러한 배선 연결 관계가 제2 기판(210)의 내부 배선층에서 이루어지기 때문에, 제2 기판(210)에 적어도 6층 이상의 배선층이 형성되어야 하며, 그에 따라 제2 기판이 매우 두꺼워지고 또한 전체 반도체 패키지의 두께도 증가하는 문제가 발생한다.
그러나 본 실시예의 반도체 패키지에서는 하나의 DDR 칩 당 2개의 채널에 대응하는 32 비트용 칩 패드들이 DDR 칩의 좌우 또는 전후 양쪽으로 배치되고, 또한 AP 칩에 각 채널에 대응하는 DDR IP 코어 부분을 칩 패드들과 인접하는 4 변들에 배치시킴으로써, DDR 칩과 AP 칩의 배선 연결 관계를 매우 단순화시킬 수 있다. 그에 따라, DDR 칩들이 실장되는 제2 기판의 두께를 줄일 수 있으며, 또한 DDR 칩들의 개수도 반으로 줄일 수 있다. 예컨대, 4개의 채널을 이용하는 경우에는 2개의 채널을 위한 칩 패드들을 각각 구비한 2개의 DDR 칩을 적층하여 4채널 반도체 패키지를 구현할 수 있다.
도 12는 도 10의 반도체 패키지의 제1 패키지 상에 실장되는 반도체 칩의 채널에 따른 DDR IP 위치를 보여주는 평면도이다.
도 12를 참조하면, 본 실시예의 반도체 패키지(1000f)에서, 제1 반도체 칩(120), 예컨대 AP 칩 내의 DDR IP 코어(125A, 125B, 125C, 125D)는 제2-1 반도체 칩 및 제2-2 반도체 칩에 배치되는 칩 패드들에 대응하여 배치될 수 있다. 즉, 제1 채널(Ch.1)의 칩 패드들에 대응하여 제1 채널용 DDR IP 코어(125A)가 칩의 왼쪽 가장자리 부분에 배치되고, 제1 채널(Ch.1)의 칩 패드들에 대응하여 제2 채널용 DDR IP 코어(125B)가 칩의 오른쪽 가장자리 부분에 배치되며, 제3 채널(Ch.3)의 칩 패드들에 대응하여 제3 채널용 DDR IP 코어(125C)가 칩의 전방 가장자리 부분에 배치되며, 제4 채널용 DDR IP 코어(125D)가 칩의 후방 가장자리 부분에 배치될 수 있다. 이와 같이 배치됨으로써, 채널별로 DDR 칩들의 칩 패드들과 AP 칩의 칩 패드들의 배선 연결 관계가 단순화될 수 있다.
도 13은 도 10의 반도체 패키지에서의 제2 패키지 상의 반도체 칩의 칩 패드, 제1 패키지 상의 반도체 칩의 DDR IP, 및 제2 기판 하면에 배치되는 연결 부재 간의 상대적 위치 관계를 보여주는 개념도이다.
도 13을 참조하면, 도시된 바와 같이, 본 실시예의 반도체 패키지(1000f)에서, 제1 반도체 칩(120)의 제1 채널용 DDR IP 코어(125A)가 제2-1 반도체 칩(220a)의 제1 채널용 칩 패드들(222a-1)과 인접하도록 배치되며, 제1 반도체 칩(120)의 제2 채널용 DDR IP 코어(125B)가 제2-1 반도체 칩(220a)의 제2 채널용 칩 패드들(222a-2)과 인접하도록 배치되며, 제1 반도체 칩(120)의 제3 채널용 DDR IP 코어(125C)가 제2-2 반도체 칩(220e)의 제3 채널용 칩 패드들(222e-3)과 인접하도록 배치되며, 제1 반도체 칩(120)의 제4 채널용 DDR IP 코어(125D)가 제2-2 반도체 칩(220e)의 제4 채널용 칩 패드들(222e-4)과 인접하도록 배치될 수 있다.
한편, 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)이 실장되는 제2 기판(210)에 배치되는 기판 간 연결 부재(300)가 점선의 원 형태로 도시되어 있는데, 왼쪽 변 부분의 점선의 원은 제1 채널에 대응하는 기판 간 연결 부재(300-1)를 의미하고, 오른쪽 변 부분의 점선의 원은 제2 채널에 대응하는 기판 간 연결 부재(300-2)를 의미하고, 전방 변 부분의 점선의 원은 제3 채널에 대응하는 기판 간 연결 부재(300-3)를 의미하며, 후방 변 부분의 점선의 원은 제4 채널에 대응하는 기판 간 연결 부재(300-4)를 의미할 수 있다.
한편, 도면에서 제1 반도체 칩(120)이 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)보다 크게 도시되고 있으나, 이는 칩 패드들과 DDR IP 코어들 위치 관계를 설명하기 위한 것이다. 따라서, 제1 반도체 칩(120)은 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)과 동일하거나 작을 수 있다. 또한, 도 10에서 알 수 있듯이 제1 반도체 칩(120)은 제1 기판(110) 상에 실장되므로 제2 기판(210)의 하부로 배치되나, 역시 설명의 편의를 위해 제2 기판(210) 상에 제2-1 반도체 칩(220a) 및 제2-2 반도체 칩(220e)과 함께 도시되고 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b: 제1 패키지, 105: 제1 반도체 칩부, 110: 제1 기판, 112: 하부 패드, 114: 상부 패드, 116: 중간 패드, 120: 제1 반도체 칩, 120a: 제1-1 반도체 칩, 120b: 제1-2 반도체 칩, 122, 122a, 122b: 칩 패드, 124: 상부 패드, 125A: 제1 채널용 DDR IP 코어, 125B: 제2 채널용 DDR IP 코어, 125C: 제3 채널용 DDR IP 코어, 125D: 제4 채널용 DDR IP 코어, 125, 225: TSV, 130: 연결 부재, 150, 162: 언더 필, 160: 하부 밀봉재, 164: 외곽 밀봉재, 170: 하부 밀봉재, 180: 제2 연결 부재, 200, 200a ~ 200c: 제2 패키지, 205: 제2 반도체 칩부, 210: 제2 기판, 212: 연결 패드, 214: 본딩 패드, 220: 제2 반도체 칩, 222-1, 222-2: 칩 패드, 224: 상부 패드, 227: 제1 연결 부재, 229: 제2 연결 부재, 230: 접착제, 240-1, 240-2: 와이어, 250: 밀봉재, 260: 인터포저, 300, 300a: 기판 간 연결 부재, 1000, 1000a ~ 1000f: 반도체 패키지, 400: 외부 연결 부재

Claims (10)

  1. 제1 기판, 및 상기 제1 기판 상에 실장된 제1 반도체 칩부를 구비한 제1 패키지;
    상기 제1 패키지 상에 배치되고, 제2 기판, 및 상기 제2 기판 상에 실장된 제2 반도체 칩부 구비한 제2 패키지; 및
    상기 제1 기판과 제2 기판을 연결하는 기판 간 연결 부재;를 포함하고,
    상기 제2 반도체 칩부는 적어도 하나의 반도체 칩을 구비하고, 상기 반도체 칩 각각에는 제1 채널에 대응하는 제1 칩 패드군이 제1 변 가장자리에 집중 배치되고, 제2 채널에 대응하는 제2 칩 패드군이 상기 제1 변에 대향하는 제2 변의 가장자리에 집중 배치되며,
    상기 제1 채널에 대응하는 제1 IP(Intellectual Property) 코어가 상기 반도체 칩 각각의 상기 제1 변 가장자리에 대응하는 상기 제1 반도체 칩부의 제1 변 가장자리에 형성되고,
    상기 제2 채널에 대응하는 제2 IP 코어가 상기 반도체 칩 각각의 상기 제2 변 가장자리에 대응하는 상기 제1 반도체 칩부의 제2 변 가장자리에 형성된 것을 특징으로 하는 POP 구조의 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 하나의 채널은 32 비트용이고,
    상기 칩 패드군은 32 비트 데이터 입출력을 위한 어드레스 단자용 패드, 제어 단자용 패드 및 데이터 단자용 패드를 포함하는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 반도체 칩부는 제1 반도체 칩을 구비하고,
    상기 제1 반도체 칩의 상기 제1 변 가장자리에는 상기 제1 채널에 대응되는 상기 제1 칩 패드군이 형성되고, 상기 제2 변 가장자리에는 상기 제2 채널에 대응되는 상기 제2 칩 패드군이 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  5. 제1 항에 있어서,
    상기 제2 반도체 칩부는 제1 반도체 칩 및 제2 반도체 칩을 구비하고,
    상기 제1 반도체 칩의 상기 제1 변 가장자리에는 상기 제1 채널에 대응되는 상기 제1 칩 패드군이 형성되고, 상기 제1 반도체 칩의 상기 제2 변 가장자리에는 상기 제2 채널에 대응되는 상기 제2 칩 패드군이 형성되며,
    상기 제2 반도체 칩의 상기 제1 변 가장자리에는 제3 채널에 대응되는 제3 칩 패드군이 형성되고, 상기 제2 반도체 칩의 상기 제2 변 가장자리에는 제4 채널에 대응되는 제4 칩 패드군이 형성되며,
    상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되되, 상기 제3 및 제4 칩 패드군은 상기 제1 또는 제2 칩 패드군에 90°로 교차하도록 적층되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  6. 제5 항에 있어서,
    상기 제2 기판 상의 가장자리 4 변에는 상기 제1 내지 제4 칩 패드군의 위치에 대응하여 제1 내지 제4 본딩 패드군이 형성되어 있고,
    상기 제1 내지 제4 칩 패드군은 와이어 본딩을 통해 대응하는 상기 제1 내지 제4 본딩 패드군에 각각 연결되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  7. 제1 항에 있어서,
    상기 제2 반도체 칩부는 제1 반도체 칩 및 제2 반도체 칩을 구비하고,
    상기 제1 및 제2 반도체 칩 각각의 상기 제1 변 가장자리에는 상기 제1 채널에 대응되는 상기 제1 칩 패드군이 형성되고, 각각의 상기 제2 변 가장자리에는 상기 제2 채널에 대응되는 상기 제2 칩 패드군이 형성되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 반도체 칩은 TSV(Through Silicon Via)가 형성되어 있고, 상기 제2 기판 상에 플립-칩 방식으로 적층되며,
    상기 제2 반도체 칩은 상기 제1 반도체 칩에 플립-칩 방식으로 적층되되, 상기 제2 반도체 칩의 상기 제1 및 제2 칩 패드군이 상기 TSV를 통해 상기 제1 반도체 칩의 상기 제1 및 제2 칩 패드군에 전기적으로 연결되는 것을 특징으로 하는 POP 구조의 반도체 패키지.
  9. 삭제
  10. 기판;
    상기 기판 상에 적층된 적어도 하나의 반도체 칩; 및
    상기 적어도 하나의 반도체 칩을 밀봉하는 밀봉재;를 포함하고,
    상기 적어도 하나의 반도체 칩은 제1 반도체 칩 및 제2 반도체 칩을 구비하고,
    상기 제1 반도체 칩의 제1 변 가장자리에는 제1 채널에 대응되는 제1 칩 패드군이 형성되고, 상기 제1 반도체 칩의 상기 제1 변 가장자리에 대향하는 제2 변 가장자리에는 제2 채널에 대응되는 제2 칩 패드군이 형성되며,
    상기 제2 반도체 칩의 제1 변 가장자리에는 제3 채널에 대응되는 제3 칩 패드군이 형성되고, 상기 제2 반도체 칩의 상기 제1 변 가장자리에 대향하는 제2 변 가장자리에는 제4 채널에 대응되는 제4 칩 패드군이 형성되며,
    상기 제2 반도체 칩은 상기 제1 반도체 칩 상에 적층되되, 상기 제3 및 제4 칩 패드군은 상기 제1 또는 제2 칩 패드군에 90°로 교차하도록 적층되는 것을 특징으로 하는 반도체 패키지.
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