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JP2014220439A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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JP2014220439A
JP2014220439A JP2013099833A JP2013099833A JP2014220439A JP 2014220439 A JP2014220439 A JP 2014220439A JP 2013099833 A JP2013099833 A JP 2013099833A JP 2013099833 A JP2013099833 A JP 2013099833A JP 2014220439 A JP2014220439 A JP 2014220439A
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JP
Japan
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semiconductor chip
chip
semiconductor
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die pad
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金本　光一
Koichi Kanemoto
光一 金本
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Abstract

【課題】半導体装置の信頼性を向上させる。【解決手段】半導体装置の製造方法は、ダイパッド６のチップ搭載面において複数の半導体チップ１、２を隣り合うように配置する工程を含んでいる。また、半導体装置の製造方法は、半導体チップ１と半導体チップ２との間を、ワイヤ５ｃｃを介して電気的に接続する工程を含んでいる。ここで、ワイヤ５ｃｃを接続する工程で第２ボンド側となる半導体チップ１のパッド（チップ間接続用パッド）１ｐｃｃは、半導体チップ１の表面１ａの周縁部からの距離が遠くなるように設けられている。【選択図】図６

Description

本発明は、半導体装置およびその製造技術に関し、例えば、隣り合って配置される半導体チップ同士を、ワイヤを介して電気的に接続する半導体装置に適用して有効な技術に関する。
特開２００４−３５６３８２号公報（特許文献１）には、一つのダイパッドに平面配置された二つの半導体チップ間を、ワイヤを介して電気的に接続した半導体装置が記載されている。
また、特開２０１１−１２４４８７号公報（特許文献２）には、配線基板上に平面配置される二つの半導体チップ間を、ワイヤを介して電気的に接続した半導体装置が記載されている。
特開２００４−３５６３８２号公報 特開２０１１−１２４４８７号公報
１つの半導体装置内に複数種類の半導体チップを混載することでシステムを構築するＳｉＰ（System in Package）型の半導体装置がある。このＳｉＰの構成としては、半導体チップ上に別の半導体チップを積層する積層タイプと、半導体チップの隣に別の半導体チップを並べて配置する平置きタイプがある。平置きタイプの場合、半導体装置の薄型化、および半導体チップと基材とを接続するワイヤ長を低減できる点で、積層タイプよりも有効である。
また、上記とは別に、半導体チップを搭載するダイパッドを封止体から露出させる、ダイパッド露出型の半導体装置がある。ダイパッド露出型の半導体装置は、半導体チップの熱をダイパッドから外部に放出し易いので、放熱性を向上させることができる。
ところが、ダイパッド露出型の半導体装置において平置きタイプを採用し、互いに隣り合う２つの半導体チップ同士を、ワイヤを介して電気的に接続する場合、このワイヤの接続部における電気的信頼性に課題があることが判った。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置の製造方法は、ダイパッドのチップ搭載面において複数の半導体チップを互いに隣り合うように配置する工程を含んでいる。また、半導体装置の製造方法は、上記複数の半導体チップ間を、ワイヤを介して電気的に接続する工程を含んでいる。ここで、上記ワイヤを接続する工程で第２ボンド側となる第１半導体チップのチップ間接続用パッドは、上記第１半導体チップの表面の周縁部からの距離が遠くなるように設けられているものである。
上記一実施の形態によれば、実装強度を向上させた半導体装置を効率的に製造することができる。
一実施の形態である半導体装置の上面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。 図１のＢ−Ｂ線に沿った断面図である。 図３に示す半導体チップの周辺の拡大平面図である。 図５に示す半導体チップ間を電気的に接続している部分の拡大断面図である。 図１〜図６に示す半導体装置の組み立てフローを示す説明図である。 図７に示す基材準備工程で準備するリードフレームを示す拡大平面図である。 図９は、図７に示す半導体チップ準備工程で半導体チップを取得する前の、半導体ウエハの素子形成面側を示す平面図である。 図８に示すダイパッド上に、複数の半導体チップを搭載した後の状態を示す拡大平面図である。 図１０のＡ−Ａ線に沿った拡大断面図である。 図１０に示す半導体チップと図８に示す複数のリード、および図１０に示す複数の半導体チップ間を電気的に接続した状態を示す拡大平面図である。 図１２に示す複数の半導体チップ間、および半導体チップとリードの間の電気的接続状態を示す拡大断面図である。 図１２に示す複数の半導体チップを樹脂で封止した時の実装面側の状態を示す拡大平面図である。 図７に示す封止工程において、成形金型内にリードフレームを配置した状態を示す断面図である。 図１４に示すリードフレームの樹脂からの露出面に金属膜を形成した状態を示す拡大断面図である。 図１４に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。 図１７に示す吊りリードを切断して、デバイス形成部毎に個片化した状態を示す拡大平面図である。 図２に対する変形例である半導体装置を示す断面図である。 図８に示すダイパッドの変形例を示す拡大平面図である。 図２０に示す窪み部の周辺の拡大断面図である。 図８に示すダイパッドの他の変形例を示す拡大平面図である。 図２２に示す突出部材の周辺の拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
（実施の形態１）
以下の実施の形態で説明する技術は、半導体チップおよび半導体チップを封止する封止体を有する半導体装置に広く適用することができる。本実施の形態では、一例として、半導体チップを封止する封止体の四つの側面のそれぞれから、外部端子である複数のリードが露出する、ＱＦＰ（Quad Flat Package）型の半導体装置に適用した実施態様について説明する。
＜半導体装置＞
まず、本実施の形態の半導体装置１０の構成の概要について、図１〜図４を用いて説明する。図１は本実施の形態の半導体装置の平面図である。また、図２は、図１のＡ−Ａ線に沿った断面図である。また、図３は、図１に示す封止体を透視した状態で半導体装置の内部構造を示す透視平面図である。また、図４は図１のＢ−Ｂ線に沿った断面図である。
図１〜図３に示すように、半導体装置１０は、半導体チップ１（図２、図３参照）と、半導体チップ２（図２、図３参照）と、半導体チップ１および半導体チップ２の周囲に配置される外部端子である複数のリード３と、半導体チップ１、半導体チップ２および複数のリード３を相互に電気的に接続する導電性部材である複数のワイヤ５（図２、図３参照）と、を有している。また、半導体チップ１、２および複数のワイヤ５は、封止体（樹脂体）４で封止されている。また、複数のリード３のそれぞれのインナ部３ａ（図３参照）は封止体４で封止され、かつ複数のリード３のそれぞれのアウタ部３ｂは、封止体４から露出している。
図１に示すように、半導体装置１０が備える封止体４の平面形状は四角形から成る。封止体４は上面４ａと、この上面４ａとは反対側の下面（裏面、実装面）４ｂ（図２参照）と、この上面４ａと下面４ｂとの間に位置する複数の（４つの）側面４ｃとを有している。
封止体４は、平面視において、Ｘ方向に延びる辺（主辺）Ｓ１、辺Ｓ１と対向する辺（主辺）Ｓ２、Ｘ方向とは交差（直交）するＹ方向に沿って延びる辺（主辺）Ｓ３、および辺Ｓ３と対向する辺（主辺）Ｓ４を備えている。そして、封止体４が備える４つの側面４ｃは封止体４の各辺に沿って配置されている。また、図１に示す例では、封止体４の各辺が交わる角部４ｄが面取り加工されている。
ここで、封止体４の角部４ｄとは、封止体４の四辺（四つの主辺）のうち、交差する任意の二辺（二つの主辺）の交点である角の周辺領域を含んでいる。なお、厳密には、図１および図３に示すように、封止体４の角部４ｄは、面取り加工されているので、主辺の交点は封止体４の角部４ｄよりも外側に配置される。しかし、面取り加工部は、主辺の長さと比較して十分に小さいため、本願では、面取り加工部の中心を封止体４の角と見做して説明する。つまり、本願においては、封止体４の四辺（四つの主辺）のうち、任意の二辺（二つの主辺）が交差する領域であって、該領域が面取り加工されている場合にはその面取り加工部が角部４ｄに相当し、該領域が面取り加工されていない場合には、任意の二辺（二つの主辺）の交点が角部４ｄに相当する。以下、本願において、封止体４の角部４ｄと説明するときは、特に異なる意味、内容で用いている旨を明記した場合を除き、上記と同様の意味、内容として用いる。
また、半導体装置１０では、平面形状が四角形からなる封止体４の各辺（各主辺）に沿って、それぞれ複数のリード３が配置されている。複数のリード３は、それぞれ金属材料からなり、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属部材である。
複数のリード３のアウタ部３ｂは、封止体４の側面４ｃにおいて、封止体４の外側に向かって突出している。また、複数のリード３のアウタ部３ｂの露出面には、例えば、半田材からなる金属膜（外装めっき膜）ＳＤが形成されている。外部端子である複数のリード３のアウタ部３ｂのそれぞれに、半田材などの金属膜ＳＤを形成することにより、半導体装置１０を図示しない実装基板に実装する際に、接続材となる半田の濡れ性を向上させることができる。これにより、複数のリード３と図示しない実装基板側の端子との接合強度を向上させることができる。
また、図２および図３に示すように、封止体４の内部には、半導体チップ１および半導体チップ２が封止されている。図２に示すように、半導体チップ１は、表面１ａ、表面１ａの反対側に位置する裏面１ｂを有している。図３に示すように、半導体チップ１は、平面視において四角形を成し、表面１ａには、表面１ａの外縁を構成する４つの辺のそれぞれに沿って複数のパッド（ボンディングパッド）１ｐｄが形成されている。半導体チップ１の表面１ａには、半導体チップ１の基板および配線を覆う絶縁膜が形成されており、複数のパッド１ｐｄの表面は、この絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッド１ｐｄは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、半導体チップ１（詳しくは、半導体チップ１が有する半導体基板）は、例えばシリコン（Ｓｉ）から成る。図示は省略するが、半導体チップ１の主面（詳しくは、半導体チップ１の半導体基板の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。そして、複数のパッド１ｐｄは、半導体チップ１の内部（詳しくは、表面１ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。つまり、複数のパッド１ｐｄは、半導体チップ１に形成された回路と、電気的に接続されている。詳細は後述するが、半導体チップ１には、例えば制御回路が形成され、複数のパッド１ｐｄのうちの、少なくとも一部は、この制御回路と電気的に接続されている。
また、図２に示すように、半導体チップ２は、表面２ａ、表面２ａの反対側に位置する裏面２ｂを有している。図３に示すように、半導体チップ２は、平面視において半導体チップ１の表面１ａより面積が大きい四角形を成し、表面２ａには、表面２ａの外縁を構成する４つの辺のそれぞれに沿って複数のパッド（ボンディングパッド）２ｐｄが形成されている。パッド２ｐｄは、上記したパッド１ｐｄと同様に、半導体チップ２の基板および配線を覆う絶縁膜に形成された開口部において、絶縁膜から露出している。また、このパッド２ｐｄは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。
また、半導体チップ２（詳しくは、半導体チップ２が有する半導体基板）は、例えばシリコン（Ｓｉ）から成る。図示は省略するが、半導体チップ２の主面（詳しくは、半導体チップ２の半導体基板の上面に設けられた半導体素子形成領域）には、複数の半導体素子（回路素子）が形成されている。そして、複数のパッド２ｐｄは、半導体チップ２の内部（詳しくは、表面２ａと図示しない半導体素子形成領域の間）に配置される配線層に形成された配線（図示は省略）を介して、この半導体素子と電気的に接続されている。つまり、複数のパッド２ｐｄは、半導体チップ２に形成された回路と、電気的に接続されている。詳細は後述するが、半導体チップ２には、例えば記憶回路が形成され、複数のパッド２ｐｄのうちの、少なくとも一部は、この制御回路と電気的に接続されている。
また、半導体チップ１および半導体チップ２は、それぞれリード３と電気的に接続されている。また、本実施の形態では、半導体チップ１のパッド１ｐｄの一部と、半導体チップ２のパッド２ｐｄの一部は、リード３を介さずに、ワイヤ５を介してお互いに電気的に接続されている。半導体チップ１に形成された回路と半導体チップ２に形成された回路は電気的に接続され、一つのシステムを構成する。このように、一つの封止体４内に封止される複数の半導体チップ間を電気的に接続して、システムを構成する半導体パッケージをＳｉＰ型の半導体装置と呼ぶ。ＳｉＰ型の半導体装置が有するシステム回路には、種々の適用例があるが、例えば、記憶回路が形成されたメモリチップと、メモリチップを制御する制御回路が形成されたコントローラチップとを一つの封止体４内に封止する例を挙げることができる。図３に示す例に当てはめて説明すると、例えば、半導体チップ２は、記憶回路が形成されたメモリチップ、半導体チップ１は、半導体チップ２に形成された記憶回路の動作を制御する制御回路が形成された、コントローラチップである。
本実施の形態のように、複数の半導体チップに形成された回路同士を接続してシステムを構成する場合、一つの半導体チップ内にシステムを構成する全ての回路を形成する場合よりも、汎用性を向上させることができる。例えば、メモリチップの種類を変更することで、システムの有する記憶回路の容量を変更することができる。
また、本実施の形態のように、一つの封止体４内に搭載される、複数の半導体チップ間を、リード３を介さず、ワイヤ５を介して電気的に接続する場合、半導体チップ間の伝送距離を短くすることができる。これにより、伝送経路内におけるノイズを低減し、電気的特性を向上させることができる。
また、図２および図３に示すように、半導体チップ１および半導体チップ２のそれぞれは、一つのダイパッド（チップ搭載部）６に搭載されている。ダイパッド６は、チップ搭載面である上面６ａおよび上面６ａの反対側に位置する下面６ｂを有している。ダイパッド６は、リード３と同じ金属材料、例えば、例えば銅（Ｃｕ）を主成分とする金属材料から成る。
また、図２に示すように、ダイパッド６の下面６ｂは、封止体４の下面４ｂにおいて、封止体４から露出している。つまり、半導体装置１０は、ダイパッド露出型（タブ露出型）の半導体装置である。封止体４よりも熱伝導率が大きいダイパッド６の下面６ｂを封止体４から露出させることで、ダイパッド６が露出しない半導体装置と比較して、パッケージの放熱性を向上させることができる。また、半導体装置１０を図示しない実装基板に実装する際に、ダイパッド６の下面６ｂを実装基板の端子と、例えば半田材（接合材）を介して接続すれば、半導体装置１０で発生した熱をさらに効率的に実装基板側に放熱することができる。
ところで、本実施の形態に対する変形例としては、半導体チップ１を搭載するチップ搭載部と、半導体チップ２を搭載するチップ搭載部を、別々に設けることもできる。ただし、放熱面積を大きくする観点からは、本実施の形態のように、半導体チップ１および半導体チップ２の平面積の合計よりも大きい平面積を有するダイパッド６を設け、一つのダイパッド６に半導体チップ１および半導体チップ２を搭載することが好ましい。
また、図３に示すように、半導体チップ１および半導体チップ２の周囲（言い換えれば、ダイパッド６の周囲）には、例えば、複数のリード３が配置されている。複数のリード３のそれぞれは、封止体４により封止されるインナ部３ａと、封止体から露出するアウタ部３ｂと、を有している。そして、半導体チップ１の表面１ａに形成された複数のパッド１ｐｄ、および半導体チップ２の表面２ａに形成された複数のパッド２ｐｄは、封止体４の内部に位置する複数のリード３のインナ部３ａと、複数のワイヤ（導電性部材）５を介してそれぞれ電気的に接続されている。
ワイヤ５は、例えば、金（Ａｕ）から成り、ワイヤ５の一部（例えば一方の端部）がパッド１ｐｄ、またはパッド２ｐｄに接合され、他部（例えば他方の端部）がインナ部３ａのボンディング部に接合されている。なお、図示は省略するが、リード３のインナ部３ａのボンディング部の表面には、めっき膜が形成されている。めっき膜は例えば、銀（Ａｇ）、金（Ａｕ）、あるいはパラジウム（Ｐｄ）を主成分とする材料（例えば、パラジウム（Ｐｄ）膜上に薄い金（Ａｕ）膜が形成された積層構造）から成る。インナ部３ａのボンディング部の表面に、銀（Ａｇ）、金（Ａｕ）、あるいはパラジウム（Ｐｄ）を主成分とする材料（例えば、パラジウム（Ｐｄ）膜上に薄い金（Ａｕ）膜が形成された積層構造）から成るめっき膜を形成することにより、金（Ａｕ）からなるワイヤ５との接合強度を向上させることができる。
また、図３に示すようにダイパッド６の周囲には複数の吊りリード８が配置される。吊りリード８は、半導体装置１０の製造工程において、リードフレームの支持部にダイパッド６を支持するための部材であって、図３に示す例では、ダイパッド６の角部から封止体４の角部４ｄに向かって４本の吊りリード８が配置されている。詳しくは、複数の吊りリード８は、それぞれ一方の端部がダイパッド６の角部（角）に接続されている。また複数の吊りリード８はそれぞれ他方の端部が封止体４の角部４ｄに向かって延び、角部４ｄの近傍において二又に分岐して、封止体４から露出している。吊りリード８を封止体４の角部４ｄに向かって、延ばすことにより、封止体４の各辺（各主辺）に沿って配置される複数のリード３の配列を阻害することなく配置できる。
また、本実施の形態では、ダイパッド６の上面６ａと、リード３のインナ部３ａの上面が異なる高さに配置されている。図２に示す例では、インナ部３ａの位置よりもダイパッド６の上面６ａの方が低い位置（封止体４の下面４ｂ側）に配置されている。言い換えれば、封止体４の厚さ方向において、インナ部３ａよりもダイパッド６の方が封止体４の下面４ｂ側に配置されている。このため、図３に示す複数の吊りリード８には、ダイパッド６の上面６ａの位置がリード３のインナ部３ａの上面とは異なる高さに位置するように折り曲げられたオフセット部（図３に示す例ではダウンセット部）８ａがそれぞれ設けられている。
また、図４に示すように本実施の形態では、ダイパッド６を封止体４の下面４ｂにおいて、封止体４から露出させるので、オフセット部８ａにおける高低差が大きくなる。このため、図４に示す例では、複数の吊りリード８のそれぞれは、折り曲げ加工部であるオフセット部８ａ１とオフセット部８ａ２を有している。なお、封止体４の厚さが薄い製品の場合には、このオフセット部８ａにおける高低差は小さくなるため、図４のように複数のオフセット部を必ずしも設ける必要はない。言い換えると、吊りリード８に設けられるオフセット部８ａの数は、１つであっても良い。
また、図２に示すように半導体チップ１は、裏面１ｂをダイパッド６の上面６ａと対向させた状態で、接着材（ダイボンド材）７を介してダイパッド６上に搭載されている。また、半導体チップ２は、裏面２ｂをダイパッド６の上面６ａと対向させた状態で、接着材７を介してダイパッド６上に搭載されている。つまり、半導体チップ１および半導体チップ２は、それぞれ複数のパッド１ｐｄ、２ｐｄが形成された表面（主面）１ａ、２ａの反対面（裏面１ｂ、２ｂ）をチップ搭載面（上面６ａ）と対向させる、所謂、フェイスアップ実装方式により搭載されている。この接着材７は、半導体チップ２をダイボンディングする際の接着材であって、例えば、エポキシ系の熱硬化性樹脂に、銀（Ａｇ）などから成る金属粒子を含有させた樹脂接着剤、または半田材などの金属接合材を用いている。
＜半導体チップ間の接続構造の詳細＞
次に、図３に示す複数のワイヤ５のうち、半導体チップ１と半導体チップ２を電気的に接続するワイヤ５ｃｃの周辺構造の詳細について説明する。図５は、図３に示す半導体チップの周辺の拡大平面図である。また、図６は、図５に示す半導体チップ間を電気的に接続している部分の拡大断面図である。
図５に示すように、平面視において四角形を成す半導体チップ１の表面１ａには、表面１ａの各辺に沿って、それぞれ複数のパッド１ｐｄが配列されている。半導体チップ１が有する複数のパッド１ｐｄのうち、半導体チップ２とワイヤ５ｃｃを介して電気的に接続されているパッド１ｐｃｃは、表面１ａの周縁部の各辺のうち、半導体チップ２と対向する辺１ｃ１（もしくは、辺１ｃ１を有する側面）に沿って配置されている。一方、半導体チップ１の辺１ｃ１以外の辺１ｃ２（もしくは、辺１ｃ２を有する側面）に沿って配列されている複数のパッド１ｐｃｌには、ワイヤ５ｃｌの一方の端部が接続されている。ワイヤ５ｃｌの他方の端部は、図３に示すリード３に接続されている。
また、平面視において四角形を成す半導体チップ２の表面２ａには、表面２ａの各辺に沿って、それぞれ複数のパッド２ｐｄが配列されている。半導体チップ２が有する複数のパッド２ｐｄのうち、半導体チップ１とワイヤ５ｃｃを介して電気的に接続されているパッド２ｐｃｃは、表面２ａの周縁部の各辺のうち、半導体チップ１と対向する辺２ｃ１（もしくは、辺２ｃ１を有する側面）に沿って配置されている。一方、半導体チップ２の辺２ｃ１以外の辺２ｃ２（もしくは、辺２ｃ２を有する側面）に沿って配列されている複数のパッド２ｐｃｌには、ワイヤ５ｃｌの一方の端部が接続されている。ワイヤ５ｃｌの他方の端部は、図３に示すリード３に接続されている。
また、図２および図４に示すように、本実施の形態の半導体チップ１の厚さ（表面１ａおよび裏面１ｂのうちの一方から他方までの距離）は、半導体チップ２の厚さ（表面２ａおよび裏面２ｂのうちの一方から他方までの距離）よりも小さい。図２および図４に示す例では、例えば半導体チップ１の厚さ（図２に示すＺ方向における長さ）は２００μｍ程度であり、半導体チップ２の厚さは４００μｍ程度である。半導体チップ１と半導体チップ２とを電気的に接続する方法として、本実施の形態では、半導体チップ１のパッド１ｐｃｃと半導体チップ２のパッド２ｐｃｃとを、ワイヤ５ｃｃを介して接続している。このように、平面視において隣り合って配置される半導体チップ１、２間を、ワイヤ５を介して接続する場合、ワイヤループを形成する観点から、半導体チップ１の表面１ａと、半導体チップ２の表面２ａとを、異なる高さに配置することが好ましい。また表面１ａと表面２ａとの高低差は、２００μｍ程度が好ましい。
また、本実施の形態では、上記の通り、半導体チップ１の厚さが２００μｍ程度と薄型化されている。この理由は詳細には後述するが、１枚の半導体ウエハから取得する半導体チップの数を増加させる観点から隣り合うチップ領域の配置間隔を小さくすると、半導体チップの厚さを薄くしなければ、個片化工程において、チッピングなどの問題が発生する懸念がある。このため、半導体チップ１の厚さは２００μｍ程度と薄くなっている。
このように半導体チップ１の厚さが薄く、かつ、半導体チップ間をワイヤ５ｃｃにより接続する場合、半導体チップ１の表面１ａ上を覆う、封止体４の厚さが厚くなる。特に、本実施の形態では、上述したように、ダイパッド６の下面６ｂを封止体４から露出させるため、ダイパッド６の位置をリード３の位置よりも下方（実装面方向）に大きくオフセットしている。
この結果、図２に示すように、半導体チップ１、半導体チップ２、ダイパッド６、およびリード３を封止体４、（後述するリードフレーム）、もしくは半導体チップ１、２の厚さ方向に沿って切断した断面視において、半導体チップ１の表面１ａおよび半導体チップ２の表面２ａは、リード３のインナ部３ａ（詳しくは、インナ部３ａの上面３ｔ）と、ダイパッド６との間に位置する。言い換えれば、封止体４、（後述するリードフレーム）、もしくは半導体チップ１、２の厚さ方向において、半導体チップ１の表面１ａの高さは、リード３のインナ部３ａの上面３ｔとダイパッド６の上面６ａの間に位置している。また、半導体チップ２の表面２ａの高さは、リード３のインナ部３ａの上面３ｔとダイパッド６の上面６ａの間に位置している。上記高さとは、半導体チップ１、半導体チップ２、ダイパッド６、リード３、もしくは封止体４の厚さ方向（図２ではＺ方向）における位置のことである。
したがって、本実施の形態の場合、半導体チップ１の表面１ａ上を覆う、封止体４の厚さが特に厚くなる。この場合、半導体装置１０に熱負荷が加えられた時に、封止体４の構成材料と、半導体チップ１の構成材料の線膨張係数の違いに起因した応力が発生しやすくなる。また、この応力は、半導体チップ１の表面１ａの周縁部において最も大きくなる。また、平面視において、パッケージ（封止体４の中央部）を基点として反り変形が生じる方向に応力が発生するので、パッケージの中央部で、かつ半導体チップ１の表面１ａの周縁部に相当する部分では、最も応力が大きくなる。
本願発明者の検討によれば、この応力が大きくなる部分にワイヤ５ｃｃの接続部分が配置されている場合、応力の影響により、ワイヤ５ｃｃとパッド１ｐｃｃとの接続部分が損傷する懸念があることが判った。
そこで、本実施の形態では、ワイヤ５ｃｃとパッド１ｐｃｃとの接続部分を、応力が最も大きくなる位置から離れるようにしている。すなわち、図５に示すように、半導体チップ１の表面１ａ側に配置される複数のパッド１ｐｄのうち表面１ａの辺１ｃ１に沿って配置される、チップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１が大きくなるようにしている。
一方、半導体チップ２は、図６に示すように半導体チップ１よりも厚いので、半導体チップ２のパッド２ｐｄとワイヤ５ｃｃとの接続部分は、上記した応力の影響を受けにくい。したがって半導体チップ２の複数のパッド２ｐｄのうち、ワイヤ５ｃｃが接続されるパッド２ｐｃｃは、他のパッド２ｐｃｌと同様に、表面２ａの周縁部側に寄せて配置されている。
このため、図５に示すように、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ２の表面２ａ側に配置される複数のパッド２ｐｄのうち表面２ａの辺２ｃ１に沿って配置される、チップ間接続用のパッド２ｐｃｃから辺２ｃ１までの距離Ｄ２よりも大きくなっている。
また、半導体チップ１の表面１ａに形成された複数のパッド１ｐｃｃと複数のパッド１ｐｃｌの位置を比較すると、以下である。すなわち、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ１の表面１ａ側に配置される複数のパッド１ｐｄのうち、表面１ａの辺１ｃ２に沿って配置される、リード接続用のパッド１ｐｃｌから辺１ｃ２までの距離Ｄ３よりも大きくなっている。
半導体チップ２は、複数のパッド２ｐｄのそれぞれを表面２ａの周縁部側に配置することで、表面２ａの中央に設けられる、論理回路やメモリ回路などの主回路が形成された領域（以下アクティブ領域と記載する）の面積を大きくすることができる。アクティブ領域は、半導体基板の主面（半導体素子形成面）において論理回路を含む主回路を構成する半導体素子形成用領域、および半導体基板上において、半導体素子形成用領域と厚さ方向に重なる部分である。
一方、半導体チップ１は、複数のパッド１ｐｄのうちの一部（パッド１ｐｃｃ）を周縁部よりも内側に寄せて配置するので、アクティブ領域の面積は小さくなる。あるいは、アクティブ領域上に複数のパッド１ｐｃｃが形成される事になる。しかし、上記した応力の影響を受け易い、辺１ｃ１に沿って配列されるパッド１ｐｃｃ以外のパッド１ｐｃｌを、それぞれ表面１ａの周縁部に寄せて配置することで、アクティブ領域の面積を大きくできる。
また、上記では、複数のパッド１ｐｄおよび複数のパッド２ｐｄのそれぞれが、アクティブ領域の外側に形成される例について説明したが、変形例としては、複数のパッド１ｐｄおよび複数のパッド２ｐｄの一部、または全部を、アクティブ領域内に形成することもできる。この場合、アクティブ領域に形成された半導体素子や、配線層が、ワイヤボンディング時の外力により損傷することを抑制する技術が必要となる。詳細については、本実施の形態の半導体装置の製造方法を説明する際に説明する。
また、図６に示すように、半導体チップ１の表面１ａ、および半導体チップ２の表面２ａの周縁部には、金属パターンＭＰＴが形成されている。この金属パターンは、例えば、半導体チップ１や半導体チップ２を個片化する前のウエハ状態において、半導体素子やチップ配線を形成する際に、形成状態を評価するために設けられた、テストパターンの残留物である。
上記のようなテストパターンは、ＴＥＧ（Test Element Group）と呼ばれ、複数のチップ領域を有する半導体ウエハにおいて、隣り合うチップ領域の間に設けられたスクライブ領域に形成される。半導体ウエハを個片化して半導体チップ１や半導体チップ２を取得する際には、スクライブ領域に切断加工を施す。このため、スクライブ領域に形成されたＴＥＧの周囲に十分な加工用のマージンがあれば、個片化の際にＴＥＧ全体を取り除くことができる。
しかし、一枚の半導体ウエハから取得できる半導体チップの数を増加させる観点からは、スクライブ領域の幅を狭くすることが好ましい。このため、切断加工時にＴＥＧの周囲に十分な加工用のマージンが確保し難くなり、ＴＥＧの一部が残ってしまう。図６に示す金属パターンＭＰＴはＴＥＧの一部には限定されないが、金属パターンＭＰＴが形成される理由の一つとして、上記のようにＴＥＧの一部が残ることが挙げられる。
ここで、半導体チップ１の表面１ａや半導体チップ２の表面２ａの周縁部に、金属パターンＭＰＴが残っている場合、例えばワイヤ５と金属パターンＭＰＴが接触すると、電気的信頼性低下の原因になる。例えば、ワイヤ５と金属パターンＭＰＴが接触することで、ワイヤ５を含む伝送経路中のインピーダンスが変化してしまう場合がある。また例えば、金属パターンＭＰＴを介して、隣り合うワイヤ５が電気的に接続してしまう懸念がある。
図６に示すように、ワイヤ５ｃｃの一方の端部は、半導体チップ２のパッド２ｐｃｃに接続され、他方の端部は、半導体チップ１のパッド１ｐｃｃに接続されている。詳細は後述するが、本実施の形態では、ワイヤボンディング工程において、ワイヤ５ｃｃの一方の端部をパッド２ｐｃｃと接続した後、ワイヤ５ｃｃの他方の端部をパッド１ｐｃｃと接続する。言い換えれば、ワイヤ５ｃｃとパッド２ｐｃｃの接続部分は、第１ボンド側、ワイヤ５ｃｃとパッド１ｐｃｃの接続部分（詳しくは、ワイヤ５ｃｃが突起電極１ｂｐを介してパッド１ｐｃｃと接続されている部分）は、第２ボンド側になっている。
ワイヤ５ｃｃとパッド２ｐｃｃの接続部分は、第１ボンド側なので、半導体チップ２の金属パターンＭＰＴを跨ぐようにワイヤループ形状を形成することで、ワイヤ５ｃｃと半導体チップ２の金属パターンＭＰＴが接触することを容易に防止できる。
一方、ワイヤ５ｃｃとパッド１ｐｃｃの接続部分は、第２ボンド側なので、ワイヤ５ｃｃは、半導体チップ２の金属パターンＭＰＴよりも半導体チップ１の金属パターンＭＰＴと、接触し易くなっている。
そこで、本実施の形態の半導体装置１０では、第２ボンド側になるパッド１ｐｃｃの位置を、表面１ａの周縁部から遠ざけるように配置している。言い換えれば、図５に示すように、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ２のチップ間接続用のパッド２ｐｃｃから辺２ｃ１までの距離Ｄ２よりも大きくなっている。
これにより、図６に示すように半導体チップ１の表面１ａの周縁部において、金属パターンＭＰＴからワイヤ５ｃｃまでの高低差ＨＴ１を大きくすることができる。この結果、ワイヤ５ｃｃと半導体チップ１の金属パターンＭＰＴとの接触を抑制できる。
また、断面図による図示は省略するが、図５に示す半導体チップ１の表面１ａに形成された複数のパッド１ｐｄのうち、半導体チップ間の接続用に設けられたパッド１ｐｃｃ以外のパッド１ｐｃｌは、何れも第１ボンド側になっている。図６に示すように半導体チップ間を、ワイヤ５を介して電気的に接続する場合には、少なくとも、一方の接続部分を第２ボンド側にする必要がある。しかし、図２に示すように、半導体チップ１のパッド１ｐｄとリード３を接続する場合には、リード３との接続部分を第２ボンド側にすることができる。このため、半導体チップ１の複数のパッド１ｐｃｌは、表面１ａの周縁部に近づけて配置しても、金属パターンＭＰＴ（図６参照）との接触をワイヤ５ｃｌのループ形状により抑制することができる。
この結果、図５に示すように、本実施の形態では、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ１のリード接続用のパッド１ｐｃｌから辺１ｃ２までの距離Ｄ３よりも大きくなっている。
また、図５および図６に示すように、本実施の形態では、チップ間接続用のパッド１ｐｃｃには突起電極１ｂｐが形成され、ワイヤ５ｃｃの一方の端部は、突起電極１ｂｐに接合されている。ワイヤボンディング工程において、第２ボンド側となる接続部分には、ワイヤ５を圧着する際の力、およびワイヤ５を切断する際の力が必要になるため、第１ボンド側と比較して、パッド１ｐｃｃの周囲に発生する応力が大きくなり易い。このため、パッド１ｐｃｃの直下に配置されている回路素子が、応力の影響により損傷する懸念がある。上記したようにパッド１ｐｃｃは、半導体チップ１のアクティブ領域に配置される場合には、パッド１ｐｃｃの直下に配置されている部材が破損すると、半導体装置１０の信頼性低下の原因になる。特に、トランジスタなどの半導体素子と、パッド１ｐｄとを電気的に接続する、チップ配線層を構成する絶縁材料として、誘電率を低減させた、所謂、Ｌｏｗ−ｋ膜、と呼ばれる絶縁材料を使用する場合、外力が印加されると、クラックが発生し易い。
そこで、本実施の形態では、チップ間接続用のパッド１ｐｃｃに突起電極１ｂｐを形成し、ワイヤ５ｃｃの一方の端部を、突起電極１ｂｐに接合している。突起電極１ｂｐは、例えば金などの比較的やわらかい金属材料で形成されており、ワイヤ５ｃｃを接合する際に半導体チップ１に印加される応力を緩和することができる。したがって、パッド１ｐｃｃの下層に配置される回路素子の破損を抑制することができる。
＜半導体装置の製造方法＞
次に、図１〜図６に示す半導体装置１０の製造工程について、説明する。本実施の形態における半導体装置１０は、図７に示す組立てフローに沿って製造される。図７は、図１〜図６に示す半導体装置の組み立てフローを示す説明図である。
１．基材準備工程；
まず、図７に示す基材準備工程として、図８に示すようなリードフレーム（基材）ＬＦを準備する。図８は、図７に示す基材準備工程で準備するリードフレームを示す拡大平面図である。
本工程で準備するリードフレームＬＦは、枠部ＬＦｂの内側に複数のデバイス形成部ＬＦａを備えている。リードフレームＬＦは、金属から成り、本実施の形態では、例えば銅（Ｃｕ）を主成分とする金属から成る。また、各デバイス形成部ＬＦａの周囲には、各デバイス形成部ＬＦａの周囲をそれぞれ囲むように枠部ＬＦｂが配置されている。この枠部ＬＦｂは、後述する個片化工程（図７参照）において、切断される領域である。また、枠部ＬＦｂは、複数のリード３の周囲を囲むように形成されている。
また、各デバイス形成部ＬＦａの中央部には、平面視において四角形を成すダイパッド６が形成されている。ダイパッド６のチップ搭載面である上面６ａには、半導体チップ１（図３参照）を搭載する予定領域であるチップ搭載領域６ｃｂ１、および半導体チップ２を搭載する予定領域であるチップ搭載領域６ｃｂ２が設けられている。
なお、図８ではチップ搭載領域６ｃｂ１およびチップ搭載領域６ｃｂ２の位置を明示するため、二点鎖線を付して示しているが、チップ搭載領域６ｃｂ１およびチップ搭載領域６ｃｂ２とそれ以外の領域に目視可能な境界線が設けられていなくても良い。
また、ダイパッド６の４つの角部には、それぞれ吊りリード８の一方の端部が接続され、デバイス形成部ＬＦａの角部に向かって延びるように配置されている。また、吊りリード８の他方の端部は、枠部ＬＦｂに接続されている。ダイパッド６は吊りリード８を介して枠部ＬＦｂに繋がっており、枠部ＬＦｂに支持されている。
また、本工程で準備するリードフレームが有する吊りリード８には、それぞれオフセット部８ａが形成されている。図８では、見易さのため、符号を省略しているが、図４を用いて説明したように、複数の吊りリード８のそれぞれは、折り曲げ加工部であるオフセット部８ａ１とオフセット部８ａ２を有している。
また、ダイパッド６の周囲には、複数の吊りリード８の間に、それぞれ複数のリード３が形成されている。複数のリード３は、枠部ＬＦｂにそれぞれ接続されている。また、複数のリード３は、タイバーＴＢを介して互いに連結されている。タイバーＴＢは、複数のリード３を連結する連結部材としての機能の他、図８に示す封止工程において、樹脂の漏れ出しを抑制するダム部材をとしての機能を有する。
また、ダイパッド６の周囲には、複数の吊りリード８の間に、それぞれ複数のリード３が形成されている。また、複数のリード３は、ダイパッド６に対して、複数のリード３よりも外側に配置される枠部ＬＦｂにそれぞれ接続されている。枠部ＬＦｂは複数のリード３、吊りリード８、およびダイパッド６と一体に形成されている。
２．半導体チップ準備工程；
また、図７に示す半導体チップ準備工程では、図５および図６を用いて説明した半導体チップ１および半導体チップ２を準備する。図９は、図７に示す半導体チップ準備工程で半導体チップを取得する前の、半導体ウエハの素子形成面側を示す平面図である。図５および図６に示す半導体チップ２は、平面サイズ、厚さ、および形成される回路が異なる点を除き、半導体チップ１の製造方法と同様に形成することができるので、本セクションでは代表例として半導体チップ１を取り上げて説明する。
図５に示す半導体チップ１に形成されている回路やパッド１ｐｄ、および突起電極１ｂｐは、図９に示すようなウエハ（半導体ウエハ）ＷＨの状態で形成される。ウエハＷＨは、略円形の平面形状を成し、表面（主面、上面）１ａおよび表面１ａの反対側に位置する裏面（主面、下面）（図示は省略）を有している。
また、ウエハＷＨは、表面１ａに形成された複数のチップ領域ＷＨｃ、複数のチップ領域ＷＨｃのうちの互いに隣り合うチップ領域ＷＨｃ間に形成されたスクライブ領域ＷＨｄを有している。複数のチップ領域ＷＨｃのそれぞれは、図５および図６を用いて説明した半導体チップ１に対応し、半導体基板の素子形成面上に複数の半導体素子および半導体素子と電気的に接続される複数のパッド１ｐｄが形成されている。また、複数のパッド１ｐｄのうち、図５に示す半導体チップ２と電気的に接続される予定のパッド１ｐｃｃには、図９に示すように予め突起電極１ｂｐが形成されている。
また、ウエハＷＨのスクライブ領域ＷＨｄには、金属パターンＷＨｍが配置されている。この金属パターンＷＨｍは、例えば、ＴＥＧと呼ばれる評価用の素子であって、ウエハＷＨに複数の半導体素子や配線層からなる集積回路を形成した時に、正しく形成されているかどうかを検査するために形成される。ただし、スクライブ領域ＷＨｄに形成される金属パターンＷＨｍは、ＴＥＧに限定されず、例えば、アライメントマークとして金属パターンＷＨｍを形成する場合がある。また、図９では複数の金属パターンＷＨｍを形成する例を示しているが、金属パターンＷＨｍの数は限定されず、例えばスクライブ領域ＷＨｄに１つの金属パターンＷＨｍが配置される場合、あるいは、複数列のスクライブ領域ＷＨｄに１つの金属パターンＷＨｍを配置する場合が含まれる。
図５に示す半導体チップ１は、図９に示すスクライブ領域ＷＨｄに沿って切断することで、複数のチップ領域ＷＨｃのそれぞれを個片化することで取得できる。切断方法は、例えば、図示しないダイシングブレードをスクライブ領域ＷＨｄの延在方向に沿って走行させて、切削加工を施すことにより切断できる。
ここで、半導体チップ１の製造効率を向上させる観点からは、一枚のウエハＷＨにおけるチップ領域ＷＨｃの占有面積を大きくして、半導体チップの取得数を増加させることが好ましい。言い換えれば、スクライブ領域ＷＨｄの幅Ｗｄを狭くする事が好ましく、例えば図９に示す例では、６０μｍ程度である。一方、金属パターンＷＨｍの平面サイズは、金属パターンＷＨｍの機能に応じて決定されるので、小型化には限界がある。例えば、金属パターンＷＨｍをＴＥＧとして利用する際に、図示しない検査用の端子を接触させる必要がある。この場合、検査用の端子のコンタクト性を考慮して平面サイズを決定する必要があり、出来る限り大きくすることが好ましい。この結果、金属パターンＷＨｍはチップ領域ＷＨｃの近傍に配置されることになる。
このように、半導体チップの取得数を増加させるためにスクライブ領域ＷＨｄの幅Ｗｄを狭くすると、金属パターンＷＨｍとチップ領域ＷＨｃの間のマージンが小さくなる。このため、スクライブ領域ＷＨｄを切断する際の加工精度を考慮すると、金属パターンＷＨｍの一部を残すように切断することになる。この結果、図６に示すように半導体チップ１の表面１ａの周縁部には、金属パターンＭＰＴが形成されている。
また、図９に示すスクライブ領域ＷＨｄの幅Ｗｄを狭くすると、ダイシングブレードによる切削加工幅も狭くなる。しかし、切断対象物であるウエハＷＨの厚さが厚い状態で切削加工幅を狭くすると、切削加工領域に隣接する部分で、チッピングなどが発生する場合がある。このため、本実施の形態では、ウエハＷＨの厚さが２００μｍ以下になるように予め裏面側を研削した後、切削加工を施している。
３．半導体チップ搭載工程；
次に、図７に示す半導体チップ搭載工程として、図１０に示すように半導体チップ１をチップ搭載領域６ｃｂ１に、半導体チップ２をチップ搭載領域６ｃｂ２に、それぞれ搭載する。図１０は、図８に示すダイパッド上に、複数の半導体チップを搭載した後の状態を示す拡大平面図である。また、図１１は、図１０のＡ−Ａ線に沿った拡大断面図である。
本工程では、図１１に示すように、半導体チップ１の裏面１ｂをダイパッド６の上面６ａと対向させた状態で、半導体チップ１をダイパッド６のチップ搭載領域６ｃｂ１（図１０参照）に、所謂フェイスアップ実装方式で搭載する。また、半導体チップ２の裏面２ｂをダイパッド６の上面６ａと対向させた状態で、半導体チップ２をダイパッド６のチップ搭載領域６ｃｂ２（図１０参照）に、所謂フェイスアップ実装方式で搭載する。
また、半導体チップ１および半導体チップ２は、それぞれ、接着材７を介して、ダイパッド６の上面６ａ上に搭載される。接着材７は、硬化（熱硬化）させる前には流動性を有するペースト材である。このようにペースト材を接着材７として用いる場合には、まず、ダイパッド６上に、接着材７を塗布し、その後、半導体チップ１（半導体チップ２）の裏面１ｂ（裏面２ｂ）をダイパッド６の上面６ａに接着する。そして、接着後に、接着材７を硬化させる（例えば熱処理を施す）と、図１１に示すように、半導体チップ１および半導体チップ２は接着材７を介してダイパッド６上に接着固定される。
半導体チップの搭載順序としては、例えば、半導体チップ２を先に搭載し、その後、半導体チップ１を搭載する。ただし、変形例としては、相対的に厚さが薄い半導体チップ１を先に搭載した後、半導体チップ２を搭載することもできる。この場合、半導体チップ２を搭載する際に、既に搭載された半導体チップ１に搭載用の治具が接触し難い点で好ましい。
また、本工程では、図１０に示すように、半導体チップ２の表面２ａの周縁部を構成する四辺のうちの辺２ｃ１と、半導体チップ１の表面１ａの周縁部を構成する四辺のうちの辺１ｃ１とが、互いに隣り合うように搭載する。これにより、チップ間接続用のパッド１ｐｃｃとパッド２ｐｃｃの距離を近づけることができる。
なお、本実施の形態では、接着材７に、熱硬化性樹脂からなるペースト材を用いる実施態様について説明したが、種々の変形例を適用することができる。例えば、ペースト材ではなく、両面に接着層を備えるテープ材（フィルム材）である接着材を、予め半導体チップ１の裏面１ｂ、および半導体チップ２の裏面２ｂに貼り付けておき、テープ材を介して半導体チップ１、２をダイパッド６上に搭載しても良い。
４．ワイヤボンディング工程；
次に、図７に示すワイヤボンディング工程として、図１２に示すように、半導体チップ１のパッド１ｐｃｌとリード３とを、ワイヤ（導電性部材）５ｃｌを介して、それぞれ電気的に接続する。また、半導体チップ２のパッド２ｐｃｌとリード３とを、ワイヤ５ｃｌを介して電気的に接続する。また、半導体チップ１のチップ間接続用のパッド１ｐｃｃと半導体チップ２のチップ間接続用のパッド２ｐｃｃとを、ワイヤ５ｃｃを介して電気的に接続する。図１２は、図１０に示す半導体チップと図８に示す複数のリード、および図１０に示す複数の半導体チップ間を電気的に接続した状態を示す拡大平面図である。また、図１３は、図１２に示す複数の半導体チップ間、および半導体チップとリードの間の電気的接続状態を示す拡大断面図である。
本工程では、例えば、図１３に示すように、ダイパッド６上に半導体チップ１および半導体チップ２が搭載されたリードフレームＬＦを、ヒートステージ（リードフレーム加熱台）ＨＳ上に配置する。そして、半導体チップ１のパッド１ｐｄとリード３、半導体チップ２のパッド２ｐｄとリード３、および半導体チップ１のパッド１ｐｃｃと半導体チップ２のパッド２ｐｃｃを、それぞれワイヤ５を介して電気的に接続する。
ワイヤ５の接続方法は、は、例えばキャピラリＣＰを介してワイヤ５を供給し、超音波と熱圧着を併用してワイヤ５を接合する、所謂、ネイルヘッドボンディング方式を適用することができる。
また、半導体チップ１、２のパッド１ｐｃｌ、２ｐｃｌとリード３とを、それぞれ電気的に接続する時には、ワイヤ５ｃｌの一方の端部を、先にパッド１ｐｃｌ、またはパッド２ｐｃｌに接合する。そして、キャピラリＣＰからワイヤ５を繰り出しながらワイヤ５をリード３の接続部（ボンディング部）に向かって移動させてワイヤ５のループ形状を形成する。次に、リード３のインナ部３ａにワイヤ５ｃｌの他方を接合した後、ワイヤ５を切断することにより、パッド１ｐｃｌ、２ｐｃｌとリード３とが電気的に接続される。つまり、本実施の形態では、ワイヤ５ｃｌを、半導体チップ１、２のパッド１ｐｃｌ、２ｐｃｌに先に接合する、所謂、正ボンディング方式で接続する。
また、リード３の一部（インナ部３ａの先端に配置されたボンディング部）には、例えば、銀（Ａｇ）、あるいは金（Ａｕ）からなるめっき膜（図示は省略）が形成されており、ワイヤ５の一部は、このめっき膜を介してリード３と電気的に接続されている。また、ワイヤ５は金属からなり、本実施の形態では、例えば金（Ａｕ）からなる。
また、半導体チップ１のパッド１ｐｃｃと半導体チップ２のパッド２ｐｃｃとを電気的に接続する時は、ワイヤ５ｃｃの一方の端部を、相対的に厚さが大きい半導体チップ２のパッド２ｐｃｃに先に接続する。そして、キャピラリＣＰからワイヤ５を繰り出しながらワイヤ５を半導体チップ１のパッド１ｐｃｃ（詳しくは突起電極１ｂｐ）に向かって移動させてワイヤ５のループ形状を形成する。次に、パッド１ｐｃｃに予め形成された突起電極１ｂｐにワイヤ５ｃｃの他方を接合した後、ワイヤ５を切断することにより、パッド１ｐｃｃとパッド２ｐｃｃとが電気的に接続される。つまり、本実施の形態では、相対的に厚さが小さい半導体チップ１のパッド１ｐｃｃが第２ボンド側になっている。
ここで、本実施の形態では、図１０に示すように、第２ボンド側になるパッド１ｐｃｃの位置を、表面１ａの周縁部から遠ざけるように配置している。言い換えれば、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ２のチップ間接続用のパッド２ｐｃｃから辺２ｃ１までの距離Ｄ２よりも大きくなっている。
これにより、図６に示すように半導体チップ１の表面１ａの周縁部において、金属パターンＭＰＴからワイヤ５ｃｃまでの高低差ＨＴ１を大きくすることができる。この結果、ワイヤ５ｃｃと半導体チップ１の金属パターンＭＰＴとの接触を抑制できる。また、半導体チップ１のパッド１ｐｃｃ以外のパッド、すなわち、半導体チップ１のパッド１ｐｃｌ、半導体チップ２のパッド２ｐｃｃおよびパッド２ｐｃｌは、それぞれ第１ボンド側になる。したがって、表面１ａまたは表面２ａの周縁部において、金属パターンＭＰＴ（図６参照）との接触をワイヤ５ｃｌのループ形状により抑制することができる。
また、図１３に示すように、チップ間接続用のパッド１ｐｃｃには突起電極１ｂｐが予め形成され、ワイヤ５ｃｃの一方の端部は、突起電極１ｂｐに接合されている。このため、ワイヤ５ｃｃをパッド１ｐｃｃに直接接合する場合と比較して、圧着時に印加される応力を低減できる。したがって、パッド１ｐｃｃの下層に配置される回路素子の破損を抑制することができる。
５．封止工程；
次に、図７に示す封止工程として、図１４に示すように、封止体４を形成し、図１３に示すダイパッド６、半導体チップ１、半導体チップ２、複数のワイヤ５、および複数のリードのインナ部３ａを樹脂で封止する。図１４は、図１２に示す複数の半導体チップを樹脂で封止した時の実装面側の状態を示す拡大平面図である。また、図１５は、図７に示す封止工程において、成形金型内にリードフレームを配置した状態を示す断面図である。
本工程では、図１４に示すように、各デバイス形成部ＬＦａに設けられた複数のリード３のアウタ部３ｂがそれぞれ露出するように、封止体４を形成する。また、本実施の形態では、デバイス形成部ＬＦａに設けられたダイパッド６の下面６ｂがそれぞれ露出するように、封止体４を形成する。本工程では、例えば、図１５に示す成形金型５０でリードフレームＬＦを挟んだ状態で、成形金型５０内に軟化した樹脂を圧入した後、硬化させる、所謂トランスファモールド方式により封止体４を形成する。
成形金型５０は、リードフレームＬＦの上側に配置する上型（金型）５１と、リードフレームＬＦの下側に配置する下型（金型）５２とを備える。上型５１は、リードフレームＬＦを押さえるクランプ面（金型面、押し付け面、面）５１ａと、クランプ面５１ａの内側に形成されたキャビティ（窪み部）５１ｂを備える。また、下型５２は、クランプ面５１ａと対向するように配置されてリードフレームＬＦを押さえるクランプ面（金型面、押し付け面、面）５２ａと、クランプ面５２ａの内側に形成されたキャビティ（窪み部）５２ｂを備える。
封止工程では、キャビティ５１ｂおよびキャビティ５２ｂを組み合わせて形成される空間に封止用の樹脂を圧入し、ダイパッド６、半導体チップ１、半導体チップ２、複数のワイヤ５、および複数のリードのインナ部３ａを樹脂で封止する。そして、キャビティ５１ｂ、５２ｂに供給した樹脂を熱硬化させることで封止体４を形成する。
また、本工程では、ダイパッド６の下面６ｂを、キャビティ５２ｂの底面に接触させた状態で樹脂を供給する。あるいは、本実施の形態の変形例として、キャビティ５２ｂに樹脂製のフィルム材を配置する時は、フィルム材とダイパッド６の下面６ｂとを接触させる。このように、ダイパッド６の下面６ｂを成型用の治具（下型５２やフィルム材）に接触させた状態で樹脂を供給することにより、ダイパッド６のチップ搭載面とは反対側の面である下面６ｂが露出するように、封止体４を形成することができる。
また、本実施の形態では、上記したように、半導体チップ１の表面１ａの高さは、リード３のインナ部３ａの上面３ｔとダイパッド６の上面６ａの間に位置している。また、半導体チップ２の表面２ａの高さは、リード３のインナ部３ａの上面３ｔとダイパッド６の上面６ａの間に位置している。このため、図示しない比較例として半導体チップの上面が、リードのインナ部の上面よりも高くなっている場合と比較して、半導体チップ１の表面１ａ上、および半導体チップ２の表面２ａ上、すなわち、ワイヤ５による接続部分に供給される樹脂量が多くなっている。そして、封止工程において、樹脂の供給量が多くなると、樹脂の供給圧力によりワイヤ５のループ形状が変形しやすくなる。
上記したように、半導体チップ間を接続するワイヤ５ｃｃの第２ボンド側では、ワイヤ５ｃｃと半導体チップ１の表面１ａとの距離が第１ボンド側よりも近い。このため、表面１ａの周縁部に金属パターンＭＰＴ（図１１参照）が形成されている場合、樹脂の供給圧力でワイヤ５ｃｃが変形すると、金属パターンＭＰＴとワイヤ５ｃｃが接触する可能性がある。
ここで、本実施の形態では、封止工程において、金属パターンＭＰＴと接触する可能性が最も大きい部分において、ワイヤ５ｃｃと表面１ａの高低差が大きくなるように、パッド１ｐｃｃの位置を、表面１ａの周縁部から遠ざけるように配置している。すなわち、図１０に示すように、半導体チップ１の表面１ａ側に配置される複数のパッド１ｐｄのうち表面１ａの辺１ｃ１に沿って配置される、チップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１が大きくなるようにしている。
一方、半導体チップ２の表面２ａは、図１３に示すようにパッド２ｐｃｃとの接続部分から上方にワイヤ５ｃｃを延ばすようにワイヤ５ｃｃのループ形状を形成することで、半導体チップ２の周縁部と、ワイヤ５ｃｃの高低差を容易に調整することができる。したがって半導体チップ２の複数のパッド２ｐｄのうち、ワイヤ５ｃｃが接続されるパッド２ｐｃｃは、他のパッド２ｐｃｌと同様に、表面２ａの周縁部側に寄せて配置されている。
この結果、図１０に示すように、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ２の表面２ａ側に配置される複数のパッド２ｐｄのうち表面２ａの辺２ｃ１に沿って配置される、チップ間接続用のパッド２ｐｃｃから辺２ｃ１までの距離Ｄ２よりも大きくなっている。
また、半導体チップ１の表面１ａに形成された複数のパッド１ｐｄ同士で比較すると、以下である。すなわち、半導体チップ１のチップ間接続用のパッド１ｐｃｃから辺１ｃ１までの距離Ｄ１は、半導体チップ１の表面１ａ側に配置される複数のパッド１ｐｄのうち表面１ａの辺１ｃ２に沿って配置される、リード接続用のパッド１ｐｃｌから辺１ｃ２までの距離Ｄ３よりも大きくなっている。半導体チップ１の表面１ａ側に配置される複数のパッド１ｐｄのうち表面１ａの辺１ｃ２に沿って配置される、リード接続用のパッド１ｐｃｌは、図１３に示すように、ワイヤ５ｃｌの第１ボンド側になっている。このため、パッド１ｐｃｌにおけるワイヤ５ｃｌとの接続部分から上方にワイヤ５ｃｌを延ばすようにワイヤ５ｃｌのループ形状を形成することで、半導体チップ１の周縁部と、ワイヤ５ｃｃの高低差を容易に調整することができる。したがって、仮に、辺１ｃ２（図１０参照）に金属パターンＭＰＴ（図１１参照）が形成されていた場合でも、ワイヤ５ｃｌと金属パターンＭＰＴとが接触することを抑制できる。
６．めっき工程；
次に、図７に示すめっき工程として、図１６に示すように、複数のリード３の封止体４からの露出面に金属膜ＳＤを形成する。図１６は、図１４に示すリードフレームの樹脂からの露出面に金属膜を形成した状態を示す拡大断面図である。
本工程では、樹脂から露出した金属部材の表面に、例えば、電解めっき法により半田からなる金属膜ＳＤを形成する。本実施の形態の金属膜ＳＤは、鉛（Ｐｂ）を実質的に含まない、所謂、鉛フリー半田からなり、例えば錫（Ｓｎ）のみ、錫−ビスマス（Ｓｎ−Ｂｉ）、または錫−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。
電解めっき法により金属膜ＳＤを形成する場合、樹脂から露出した金属部材の表面に金属膜ＳＤが形成される。したがって、本実施の形態では、封止体４の外側に露出するリード３のアウタ部３ｂの上面および下面を覆うように、金属膜ＳＤが形成される。また、本実施の形態ではダイパッド６の下面６ｂが封止体４の下面４ｂにおいて、封止体４から露出している。したがって、電解めっき法により金属膜ＳＤを形成する場合、ダイパッド６の下面６ｂを覆うように金属膜ＳＤが形成される。金属膜ＳＤの膜厚は、製品仕様に応じて変更することができるが、例えば、１０μｍ〜２０μｍ程度の厚さを有する膜を形成する。
７．リード成形工程；
次に、図７に示すリード成形工程では、図１７に示すように、複数のリード３のそれぞれを切断し、図２に示すような曲げ加工を施す。図１７は、図１４に示す複数のリードの露出面に金属膜を形成し、それぞれ切断した後、成形した状態を示す拡大平面図である。
本工程では、複数のリード３を連結しているタイバーＴＢを切断する。また、複数のリード３のそれぞれを枠部ＬＦｂから切り離す。これにより、複数のリード３は、それぞれが分離した独立部材になる。また、複数のリード３が切り離された後は、封止体４および複数のリード３は、吊りリード８を介して枠部ＬＦｂに支持された状態になる。
複数のリード３やタイバーＴＢは、例えば、図示しない切断金型を用いて、プレス加工により切断することができる。また、切断後の複数のリード３は、例えば、図示しない成形金型を用いたプレス加工で曲げ加工を施すことにより、例えば図２に示すように成形することができる。本工程では、リード３のアウタ部３ｂが実装面に向かって延びるように曲げ加工を施している。図２に示す例では、封止体４の下面４ｂ側が実装面になっているので、封止体４の上面４ａから下面４ｂに向かう方向に複数のリード３のそれぞれに、曲げ加工を施す。
８．個片化工程；
次に、図７に示す個片化工程では、図１８に示すように、複数の吊りリード８をそれぞれ切断して、複数のデバイス形成部ＬＦａのそれぞれにおいて半導体パッケージを分離する。図１８は、図１７に示す吊りリードを切断して、デバイス形成部毎に個片化した状態を示す拡大平面図である。
本工程では複数の吊りリード８、および封止体４の角部に残った樹脂を切断して、半導体装置（検査体１０ｔ）を取得する。切断方法は、例えば、上記リード成形工程と同様に、図示しない切断金型を用いて、プレス加工により切断することができる。なお、詳しくは、本工程の後、外観検査、電気的試験など、必要な検査、試験を行い、合格したものが、図１〜図６を用いて説明した、完成品の半導体装置１０となる。そして、半導体装置１０は出荷され、あるいは図示しない実装基板に実装される。
＜変形例＞
以上、本願発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
（変形例１）
例えば、上記実施の形態では、図２に示すように、封止体４の下面４ｂ側が実装面となっており、ダイパッド６の下面６ｂが実装面側において露出した実施態様について説明した。しかし、図１９に示す変形例の半導体装置１０Ａのように、ダイパッド６が、実装面とは反対側の面において露出する構造としても良い。図１９は、図２に対する変形例である半導体装置を示す断面図である。図１９に示す半導体装置１０Ａは、上記した図７に示すリード成形工程において、封止体４の下面４ｂから上面４ａに向かう方向に複数のリード３のそれぞれに、曲げ加工を施すことにより形成される。
半導体装置１０Ａの場合、リード３のアウタ部３ｂの曲げ加工の方向以外は、上記実施の形態で説明した半導体装置１０の上下を反転させた構造になっている。このため、半導体装置１０Ａの実装面が下に向くように配置すると、半導体チップ１の表面１ａおよび半導体チップ２の表面２ａは、それぞれリード３の上面３ｔよりも上方に位置している。
（変形例２）
また例えば、上記実施の形態では、図８に示すダイパッド６のチップ搭載面において、チップ搭載領域６ｃｂ１およびチップ搭載領域６ｃｂ２の周囲は、平坦になっている実施態様について説明した。しかし、図２０に示す変形例のように、チップ搭載領域６ｃｂ１およびチップ搭載領域６ｃｂ２の周囲に、複数の窪み部６ｄｐを形成することができる。図２０は、図８に示すダイパッドの変形例を示す拡大平面図である。また、図２１は、図２０に示す窪み部の周辺の拡大断面図である。
図２０や図２１に示す複数の窪み部６ｄｐをチップ搭載領域６ｃｂ１、６ｃｂ２の周囲に配置することで、ダイパッド６と封止体４（図２参照）の接触を増大させることができる。これにより、ダイパッド６と封止体４密着強度を向上させて、剥離の進展を抑制することができる。
（変形例３）
また例えば、上記変形例２とは別の変形例として、図２２および図２３に示すように、ダイパッド６の周縁部に、封止体４に封止される突出部材６ｆｎを取り付けることもできる。図２２は、図８に示すダイパッドの他の変形例を示す拡大平面図である。また、図２３は、図２２に示す突出部材の周辺の拡大断面図である。
図２２および図２３に示す突出部材６ｆｎは、例えばダイパッド６と一体に形成されており、ダイパッド６と突出部材６ｆｎの境界には曲げ加工が施されている。これにより、図２３に示すように、ダイパッド６の下面６ｂは、封止体４から露出しているが、突出部材６ｆｎの下面６ｆｎｂは、封止体４に封止されている。
図２２および図２３に例示するような突出部材６ｆｎを設けると、半導体装置１０（図２参照）を実装した後、温度サイクル負荷が印加された時に、平面視において、パッケージ（封止体４の中央部）を基点として反り変形が生じ難くなる。したがって、封止体４の反り変形の影響により、図６に示すワイヤ５ｃｃとパッド１ｐｃｃとの接続部分の損傷を更に抑制できる。
（変形例４）
また例えば、上記実施の形態では、ＳｉＰ型の半導体装置の例として、一方の半導体チップがメモリチップ、他方の半導体チップがコントローラチップの場合を取り上げて説明した。しかし、半導体チップ間を電気的に接続して構成されるシステムは上記の他、種々の変形例を適用できる。例えば、複数の制御回路を電的に接続してシステムを構成する場合、第１の半導体チップと第２の半導体チップ間をワイヤ５を介して電気的に接続し、第１の半導体チップに形成された第１の制御回路を、第２の半導体チップに形成された第２の制御回路により制御することもできる。
（変形例５）
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
１、２ 半導体チップ
１ａ、２ａ 表面（主面、上面）
１ｂ、２ｂ 裏面
１ｂｐ 突起電極
１ｃ１、１ｃ２、２ｃ１、２ｃ２ 辺（側面）
１ｐｃｃ、２ｐｃｃ パッド（チップ間接続用パッド）
１ｐｃｌ、２ｐｃｌ パッド（リード接続用パッド）
１ｐｄ、２ｐｄ パッド（ボンディングパッド）
３ リード
３ａ インナ部
３ｂ アウタ部
３ｔ 上面
４ 封止体（樹脂体）
４ａ 上面
４ｂ 下面（裏面、実装面）
４ｃ 側面
４ｄ 角部
５ ワイヤ（導電性部材）
５ｃｃ ワイヤ（チップ間接続用ワイヤ）
５ｃｌ ワイヤ（リード接続用ワイヤ）
６ ダイパッド（チップ搭載部）
６ａ 上面
６ｂ 下面
６ｃｂ１、６ｃｂ２ チップ搭載領域
６ｄｐ 窪み部
６ｆｎ 突出部材
６ｆｎｂ 下面
７ 接着材（ダイボンド材）
８ 吊りリード
８ａ、８ａ１、８ａ２ オフセット部
１０、１０Ａ 半導体装置
１０ｔ 検査体
５０ 成形金型
５１ 上型（金型）
５１ａ、５２ａ クランプ面（金型面、押し付け面、面）
５１ｂ、５２ｂ キャビティ（窪み部）
５２ 下型（金型）
Ｄ１、Ｄ２、Ｄ３ 距離
ＨＳ ヒートステージ（リードフレーム加熱台）
ＨＴ１ 高低差
ＬＦ リードフレーム（基材）
ＬＦａ デバイス形成部
ＬＦｂ 枠部
ＭＰＴ 金属パターン
Ｓ１、Ｓ２、Ｓ３、Ｓ４ 辺（主辺）
ＳＤ 金属膜（外装めっき膜）
ＴＢ タイバー
Ｗｄ 幅
ＷＨ ウエハ（半導体ウエハ）
ＷＨｃ チップ領域
ＷＨｄ スクライブ領域
ＷＨｍ 金属パターン

Claims (17)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）ダイパッド、前記ダイパッドを支持する複数の吊りリードおよび平面視において前記ダイパッドの周囲に配置された複数のリードを備えたリードフレームと、
    第１主面、前記第１主面の各辺に沿って前記第１主面上に形成された複数の第１パッドおよび前記第１主面とは反対側の第１裏面を有する第１半導体チップと、
    第２主面、前記第２主面の各辺に沿って前記第２主面上に形成された複数の第２パッドおよび前記第２主面とは反対側の第２裏面を有する第２半導体チップと、
    をそれぞれ準備する工程；
    （ｂ）前記（ａ）工程の後、前記ダイパッドのチップ搭載面における第１チップ搭載領域に前記第１半導体チップを搭載し、
    前記ダイパッドのチップ搭載面において前記第１チップ搭載領域の隣に位置する第２チップ搭載領域に前記第２半導体チップを搭載する工程；
    （ｃ）前記（ｂ）工程の後、前記第１半導体チップの前記複数の第１パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第１リード群とを複数のワイヤを介して、
    前記第２半導体チップの前記複数の第２パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第２リード群とを複数の第２ワイヤを介して、
    前記第１半導体チップの前記複数の第１パッドのうちの複数のチップ間接続用パッドと前記第２半導体チップの前記複数の第２パッドのうちの複数のチップ間接続用パッドとを複数の第３ワイヤを介して、
    それぞれ電気的に接続する工程；
    （ｄ）前記ダイパッドの前記チップ搭載面とは反対側の面および前記複数のリードのそれぞれの一部が露出するように、前記ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ、前記複数の第２ワイヤおよび前記複数の第３ワイヤを樹脂で封止する工程；
    ここで、
    前記（ｂ）工程では、前記第１主面の第１辺と前記第２主面の第１辺とが互いに隣り合うように、前記第１半導体チップおよび第２半導体チップを搭載し、
    前記（ｃ）工程では、前記第２半導体チップに前記複数の第３ワイヤのそれぞれの一部を電気的に接続した後、前記第１半導体チップに前記複数の第３ワイヤのそれぞれの他部を電気的に接続し、
    前記第１半導体チップの第１辺に沿って形成された前記第１半導体チップの複数のチップ間接続用パッドから前記第１半導体チップの第１辺までの距離は、前記第２半導体チップの第１辺に沿って形成された前記第２半導体チップの複数のチップ間接続用パッドから前記第２半導体チップの第１辺までの距離よりも大きく、
    前記リードフレームの厚さ方向において、前記第１半導体チップおよび前記第２半導体チップの前記第１主面および前記第２主面は、前記複数のリードのそれぞれと前記ダイパッドの間に位置する。
  2. 請求項１において、
    前記第１半導体チップの厚さは、前記第２半導体チップの厚さよりも薄い、半導体装置の製造方法。
  3. 請求項２において、
    前記（ａ）工程で準備する前記第１半導体チップの前記第１主面の周縁部には、金属パターンが形成されている、半導体装置の製造方法。
  4. 請求項３において、
    前記（ｄ）工程では、成形金型が有するキャビティ内に、前記第１半導体チップ、第２半導体チップ、前記ダイパッド、前記複数の第１ワイヤ、前記複数の第２ワイヤ、前記複数の第３ワイヤ、および前記複数のリードそれぞれの一部を配置した状態で、前記キャビティ内に樹脂を圧入して封止体を形成する、半導体装置の製造方法。
  5. 請求項１において、
    前記（ａ）工程では、前記複数のチップ間接続用パッドのそれぞれに、突起電極が予め形成された前記第１半導体チップを準備する、半導体装置の製造方法。
  6. 請求項１において、
    前記（ａ）工程で準備する前記第１半導体チップには、前記第１主面の第２辺に沿って、前記第１半導体チップの複数のリード接続用パッドの一部が配置されており、
    前記第１半導体チップの前記第２辺に沿って配置される前記第１半導体チップの複数のリード接続用パッドから前記第１半導体チップの前記第２辺までの距離は、前記第１半導体チップの複数のチップ間接続用パッドから前記第１半導体チップの第１辺までの距離よりも小さい、半導体装置の製造方法。
  7. 請求項１において、
    前記（ａ）工程で準備する前記リードフレームの前記複数の吊りリードのそれぞれには、第１折り曲げ加工部と、第２折り曲げ加工部と、が形成されている、半導体装置の製造方法。
  8. 請求項１において、
    前記（ａ）工程で準備する前記リードフレームの前記ダイパッドには、前記第１チップ搭載領域および前記第２チップ搭載領域の周囲に、複数の窪み部が形成されている、半導体装置の製造方法。
  9. 請求項３において、
    前記（ａ）工程で準備する前記第２半導体チップの前記第２主面の周縁部には、金属パターンが形成されている、半導体装置の製造方法。
  10. ダイパッドと、
    前記ダイパッドに接続される複数の吊りリードと、
    平面視において前記ダイパッドの周囲に配置されている複数のリードと、
    第１主面、前記第１主面の各辺に沿って前記第１主面上に形成された複数の第１パッドおよび前記第１主面とは反対側の第１裏面を有し、前記ダイパッドのチップ搭載面の第１チップ搭載領域に搭載されている第１半導体チップと、
    第２主面、前記第２主面の各辺に沿って前記第２主面上に形成された複数の第２パッドおよび前記第２主面とは反対側の第２裏面を有し、前記ダイパッドの前記チップ搭載面の第２チップ搭載領域に搭載されている第２半導体チップと、
    前記第１半導体チップの前記複数の第１パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第１リード群とに接続されている複数の第１ワイヤと、
    前記第２半導体チップの前記複数の第２パッドのうちの複数のリード接続用パッドと前記複数のリードのうちの第２リード群とに接続されている複数の第２ワイヤと、
    前記第１半導体チップの前記複数の第１パッドのうちの複数のチップ間接続用パッドと前記第２半導体チップの前記複数の第２パッドのうちの複数のチップ間接続用パッドとに電気的に接続されている複数の第３ワイヤと、
    前記ダイパッドの前記チップ搭載面とは反対側の面および前記複数のリードのそれぞれの一部が露出するように、前記ダイパッド、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ、前記複数の第２ワイヤ、および前記複数の第３ワイヤを封止する封止体と、
    を有し、
    前記第１半導体チップおよび前記第２半導体チップは、前記第１主面の第１辺と前記第２主面の第１辺とが互いに隣り合うように、前記ダイパッドに搭載されており、
    前記第１半導体チップの第１辺に沿って形成された前記第１半導体チップの複数のチップ間接続用パッドから前記第１半導体チップの第１辺までの距離は、前記第２半導体チップの第１辺に沿って形成された前記第２半導体チップの複数のチップ間接続用パッドから前記第２半導体チップの第１辺までの距離よりも大きく、
    前記封止体の厚さ方向において、前記第１半導体チップおよび前記第２半導体チップの前記第１主面および前記第２主面は、前記複数のリードのそれぞれと前記ダイパッドの間に位置する、半導体装置。
  11. 請求項１０において、
    前記第１半導体チップの厚さは、前記第２半導体チップの厚さよりも薄い、半導体装置。
  12. 請求項１１において、
    前記第１半導体チップの前記第１主面の周縁部には、金属パターンが形成されている、半導体装置。
  13. 請求項１０において、
    前記第１半導体チップの複数のチップ間接続用パッドのそれぞれには、突起電極が形成され、前記複数の第３ワイヤのそれぞれは、一方の端部が前記突起電極に接合されている、半導体装置。
  14. 請求項１０において、
    前記第１半導体チップには、前記第１主面の第２辺に沿って、前記第１半導体チップの複数のリード接続用パッドの一部が配置されており、
    前記第１半導体チップの前記第２辺に沿って配置される前記第１半導体チップの複数のリード接続用パッドから前記第１半導体チップの前記第２辺までの距離は、前記第１半導体チップの複数のチップ間接続用パッドから前記第１半導体チップの第１辺までの距離よりも小さい、半導体装置。
  15. 請求項１０において、
    前記複数の吊りリードのそれぞれには、第１折り曲げ加工部と、第２折り曲げ加工部と、が形成されている、半導体装置。
  16. 請求項１０において、
    前記ダイパッドには、前記第１チップ搭載領域および前記第２チップ搭載領域の周囲に、複数の窪み部が形成されている、半導体装置。
  17. 請求項１２において、
    前記第２半導体チップの前記第２主面の周縁部には、金属パターンが形成されている、半導体装置。
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