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JP2010021449A - 半導体装置 - Google Patents

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JP2010021449A
JP2010021449A JP2008182086A JP2008182086A JP2010021449A JP 2010021449 A JP2010021449 A JP 2010021449A JP 2008182086 A JP2008182086 A JP 2008182086A JP 2008182086 A JP2008182086 A JP 2008182086A JP 2010021449 A JP2010021449 A JP 2010021449A
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JP
Japan
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chip
memory
cell array
memory cell
semiconductor substrate
Prior art date
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JP2008182086A
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English (en)
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Isao Ozawa
勲 小澤
Hidetoshi Suzuki
秀敏 鈴木
Atsushi Kaneko
淳 金子
Yuka Matsunaga
悠加 松永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to US12/497,045 priority patent/US20100007014A1/en
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Abstract

【課題】基板上に複数のメモリチップとコントローラチップを搭載した半導体装置において、チップ間の配線を短縮するチップレイアウトを実現して性能向上を実現することができる半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、半導体基板と、一方の表面上の中央部に複数のパッドが形成され、前記半導体基板上に搭載されたメモリチップと、前記メモリチップの外形サイズより外形サイズが小さく、一方の表面上の周辺部に複数のパッドが形成され、前記メモリチップの一方の表面上の中央部を除く一部分に搭載されたコントローラチップと、前記メモリチップの一方の表面上の中央部に形成された複数のパッドと前記コントローラチップの一方の表面上の周辺部に形成された複数のパッドとを電気的に接続する複数の金属ワイヤと、を備える。
【選択図】図９

Description

本発明は、半導体装置に関し、特に基板上に複数のメモリチップを搭載した半導体装置に関する。
以下の特許文献１に記載された半導体メモリカードでは、基板の外周部の一部領域にソルダーレジスにより被覆されない開口が形成され、この開口にモールド樹脂が入り込んで基板とモールド樹脂とを直接接触させることにより、基板とモールド樹脂の密着力を高めている。
また、以下の特許文献２に記載された半導体装置では、チップは素子形成面側のチップ一辺に沿って集中して配置された片側パッド構成であるため、パッドと周辺回路との間の配線の引き回しが合理化され、チップ面積を縮小させている。
特開２００７−４７７５号公報 特開２００７−１２９１８２号公報
本発明は、基板上に複数のメモリチップとコントローラチップを搭載した半導体装置において、チップ間の配線を短縮するチップレイアウトを実現して性能向上を実現することができる半導体装置を提供する。
本発明の実施の形態に係る半導体装置は、半導体基板と、一方の表面上の中央部に複数のパッドが形成され、前記半導体基板上に搭載されたメモリチップと、前記メモリチップの外形サイズより外形サイズが小さく、一方の表面上の周辺部に複数のパッドが形成され、前記メモリチップの一方の表面上の中央部を除く一部分に搭載されたコントローラチップと、前記メモリチップの一方の表面上の中央部に形成された複数のパッドと前記コントローラチップの一方の表面上の周辺部に形成された複数のパッドとを電気的に接続する複数の金属ワイヤと、を備える。
本発明の実施の形態に係る半導体装置は、半導体基板と、前記半導体基板上に搭載され、前記半導体基板上の中央部を除く一部分に配置された第１のメモリセルアレイと、前記半導体基板上の中央部と前記第１のメモリセルアレイの配置部分を除く一部分に配置された第２のメモリセルアレイと、前記第１のメモリセルアレイと前記第２のメモリセルアレイを制御する各種回路を含み、前記半導体基板上の中央部に配置された周辺回路と、を有するメモリチップと、前記メモリチップの上層に形成され、前記第１のメモリセルアレイと前記周辺回路とを電気的に接続する複数の配線パターンが形成された配線層と、前記配線パターンの端部に沿って前記半導体基板上に形成された複数のパッドと前記複数の配線パターンとを電気的に接続する複数の金属ワイヤと、を備える。
本発明の実施の形態に係る半導体装置は、半導体基板と、前記半導体基板上に搭載され、前記半導体基板上の中央部を除く一部分に配置された第１のメモリセルアレイと、前記半導体基板上の中央部と前記第１のメモリセルアレイの配置部分を除く一部分に配置された第２のメモリセルアレイと、前記第１のメモリセルアレイと前記第２のメモリセルアレイを制御する各種回路を含み、前記半導体基板上の中央部に配置されたデコーダ回路と、前記第１のメモリセルアレイと前記第２のメモリセルアレイと前記デコーダ回路の各配置位置に沿って配置され、前記第１のメモリセルアレイと前記第２のメモリセルアレイと前記デコーダ回路に対する入力回路と、を有するメモリチップと、前記入力回路の配置位置に沿って前記半導体基板上に形成された複数のパッドと前記入力回路とを電気的に接続する複数の金属ワイヤと、を備える。
本発明の実施の形態に係る半導体装置は、チップが搭載される搭載面上の一部分に接続部が形成された印刷配線基板と、前記印刷配線基板の搭載面上に設けられた複数のバンプに接着面が接着されて搭載された第１のメモリチップと、前記第１のメモリチップの非接着面上に接着面が接着されて搭載された第２のメモリチップと、前記第２のメモリチップの非接着面上に接着面が接着されて搭載されたコントローラチップと、前記印刷配線基板の表面上に形成された接続部と前記コントローラチップとを電気的に接続する金属ワイヤと、を備える。
本発明よれば、基板上に複数のメモリチップとコントローラチップを搭載した半導体装置において、チップ間の配線を短縮するチップレイアウトを実現して性能向上を実現することができる半導体装置を提供することができる。
以下、本発明の実施の形態を、図面を参照して説明する。実施の形態に係る半導体装置はここではＮＡＮＤ型フラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
（第１の実施の形態）
図１は、ＮＡＮＤ型フラッシュメモリ１のチップレイアウトの一例を示す平面図である。図１において、ＮＡＮＤ型フラッシュメモリ１は、半導体基板２上にセルアレイ３、ロウデコーダ４、ビット線選択回路５、センスアンプ及びラッチ回路６、カラムデコーダ７、ドライバ８、周辺回路９、及びパッド入力保護回路１０が配置さていれる。この図１に示すＮＡＮＤ型フラッシュメモリ１において、セルアレイ３は複数の不揮発性メモリセルがマトリクス状に配置されている。このセルアレイ３内の回路構成（ビット線やワード線の配置など）に従って、ロウデコーダ３４、ビット線選択回路５、センスアンプ及びラッチ回路６、カラムデコーダ７、ドライバ８、周辺回路９、及びパッド入力保護回路１０のレイアウトが決定されている。
図２は、ＮＡＮＤメモリチップを搭載したＮＡＮＤ型フラッシュメモリ２０内の構成の一例を示す断面図である。図２において、ＮＡＮＤ型フラッシュメモリ２０は、印刷配線基板２１のチップ搭載面上にＮＡＮＤメモリチップ２２が接着剤２４により接着されるとともに、ＮＡＮＤメモリチップ２２の表面上にはコントローラチップ２３が接着剤２４により接着されている。印刷配線基板２１のチップ搭載面（上面）とチップ非搭載面（下面）には、ソルダーレジスト２８が塗布されるとともに、ボンディング端子メッキ２６が形成されている。このボンディング端子メッキ２６は、ＮＡＮＤメモリチップ２２の表面とコントローラチップ２３の表面に各々形成されたパッド（図示せず）と、ボンディングワイヤ２５により電気的に接続されている。印刷配線基板２１の図中の下面側の左端部には、外部端子メッキ３０が形成されている。ボンディング端子メッキ２６の下層と外部端子メッキ３０の上層には、各々銅配線２７が形成されている。印刷配線基板２１の図中の左側に形成された各銅配線２７は、スルーホール２９を介して接続され、ＮＡＮＤメモリチップ２２のパッドと外部端子メッキ３０とを電気的に接続している。また、印刷配線基板２１のＮＡＮＤメモリチップ２２とコントローラチップ２３が搭載された搭載面は、モールド樹脂３１により封止されている。
図３（Ａ）は、図２に示したＮＡＮＤ型フラッシュメモリ２０をチップ搭載面から見た場合のチップレイアウトの一例を示す平面図である。図３（Ａ）において、ＮＡＮＤメモリチップ２２は、図中の上端部分に直線状に複数のパッドが形成されている。これら複数のパッドは、印刷配線基板２１に設けられた複数のパッドとボンディングワイヤ２５により電気的に接続されている。また、コントローラチップ２３は、図中の左端部分と下端部分に直線状に複数のパッドが形成されている。これら複数のパッドは、印刷配線基板２１に設けられた複数のパッドとボンディングワイヤ２５により電気的に接続されている。図３（Ｂ）は、ＮＡＮＤメモリチップ２２のパッドの形成位置を右端部側に変更した場合のボンディングワイヤ２５の接続状態を示す平面図である。
図４（Ａ）は、図３（Ａ）に示したチップレイアウトにおいて、コントローラチップ２３の複数のパッドを左端部側のみに形成した場合の平面図である。図４（Ｂ）は、図３（Ｂ）に示したチップレイアウトにおいて、コントローラチップ２３の複数のパッドを左端部側のみに形成した場合の平面図である。
上記図１に示したＮＡＮＤ型フラッシュメモリ１のチップレイアウトでは、メモリ容量の増大に伴ってセルアレイ３部分の面積が大きくなり、セルアレイ３内で接続されるビット線が長くなる。このため、セルアレイ３内におけるデータ送受信時の遅延が増加し、消費電力が増加する可能性が高くなる。この傾向は、図２〜図４に示したチップレイアウトにおいても同様である。
そこで、図５に示すように、ビット線選択回路４４、センスアンプ及びラッチ回路４５、カラムデコーダ４６、周辺回路４７、パッド入力保護回路４８及びドライバ４９を半導体基板４１の中央部に配置することが考えられる。
図５は、ＮＡＮＤ型フラッシュメモリ４０のチップレイアウトの他の一例を示す平面図である。図５において、ＮＡＮＤ型フラッシュメモリ４０は、半導体基板４１のチップ搭載面において図中の上側領域と下側領域に２つのセルアレイ４２Ａ，４２Ｂを配置した例である。この場合、２つのセルアレイ４２Ａ，４２Ｂの間に、ビット線選択回路４４、センスアンプ及びラッチ回路４５、カラムデコーダ４６、周辺回路４７、パッド入力保護回路４８及びドライバ４９が配置されている。また、２つのセルアレイ４２Ａ，４２Ｂの配置位置に合わせてロウデコーダ４２Ａ，４２Ｂが配置されている。この場合、ビット線選択回路４４、センスアンプ及びラッチ回路４５、カラムデコーダ４６、周辺回路４７、パッド入力保護回路４８及びドライバ４９は、２つのセルアレイ４２Ａ，４２Ｂで共有さていれる。
このチップレイアウトの場合、ビット線選択回路４４から見たセルアレイ４２Ａ，４２Ｂ内へのビット線長が、図１〜図４に示したチップレイアウトの場合より半分になるため、ビット線の負荷容量も減少する可能性がある。このため、データ送受信時の遅延も減少し、消費電力も減少する可能性がある。
また、図５に示したチップレイアウトの他の形態として図６に示すチップレイアウトも考えられる。図６は、図５に示したチップレイアウト同様に半導体基板５１上に配置された２つのセルアレイ５２Ａ，５２Ｂに対して、ビット線選択回路５４Ａ，５４Ｂ、センスアンプ及びラッチ回路５５Ａ，５５Ｂ、カラムデコーダ５６Ａ，５６Ｂが分割して配置されている。また、パッド／入力保護回路／周辺回路５７は、２つのセルアレイ５２Ａ，５２Ｂで共有されている。
このチップレイアウトの場合も図５と同様に、ビット線選択回路４４から見たセルアレイ４２Ａ，４２Ｂ内へのビット線長が、図１〜図４に示したチップレイアウトの場合より半分になるため、ビット線の負荷容量も減少する可能性がある。このため、データ送受信時の遅延も減少し、消費電力も減少する可能性がある。さらに、図６に示したチップレイアウトの場合は、電源やグランドに関する配線距離も平均化されるため、セルアレイ５２Ａ，５２Ｂ内に供給される電源のバラツキも減少させることが可能になる。
図７は、ＮＡＮＤ型フラッシュメモリをメモリチップとして搭載したメモリパッケージ６０内の構成の一例を示す断面図である。図７において、図２に示したメモリパッケージ２０と異なる点は、ＮＡＮＤメモリチップ２２のパッドが図中の上面の中央部に形成されたことである。このＮＡＮＤメモリチップ２２のパッドと、印刷配線基板２１のチップ搭載面に形成されたボンディング端子メッキ２６とがボンディングワイヤ６１により電気的に接続されている。図７において、他の構成は図２に示したものと同様であるため、同一符号を付して説明を省略する。
図８（Ａ）は、図７に示したメモリパッケージ６０をチップ搭載面から見た場合のチップレイアウトの一例を示す平面図である。図８（Ａ）において、ＮＡＮＤメモリチップ２２は、図中の中央部に直線状に複数のパッドが形成されている。これら複数のパッドは、印刷配線基板２１に設けられた複数のパッドとボンディングワイヤ６１により電気的に接続されている。図８（Ａ）において、他の構成は図３（Ａ）に示したものと同様であるため、同一符号を付して説明を省略する。図８（Ｂ）は、ＮＡＮＤメモリチップ２２のパッドの形成位置を右端部側に変更した場合のボンディングワイヤ２５の接続状態を示す平面図である。
図７及び図８に示したチップレイアウトでは、パッドの形成位置をチップ上の中央部に設定した。この場合、ＮＡＮＤメモリチップ２２と印刷配線基板２１とを接続するボンディングワイヤ６１が長くなり、モールド形成時にワイヤ流れなどの現象が発生する可能性が高くなる。
そこで、図９（Ａ）、（Ｂ）に示すように、チップと基板の間を接続するボンディングワイヤの長さを短縮するチップレイアウトが考えられる。図９（Ａ）、（Ｂ）に示すＮＡＮＤ型フラッシュメモリ７０おいて、図３に示したＮＡＮＤ型フラッシュメモリ２０と同一の構成部分には同一符号を付している。
図９（Ａ）に示すＮＡＮＤ型フラッシュメモリ７０において、印刷配線基板２１のチップ搭載面（基板上）に搭載されたＮＡＮＤメモリチップ２２の一方の表面上の中央部には、直線状に複数のパッド７２が形成されている。また、ＮＡＮＤメモリチップ２２の一方の表面上のパッド形成位置を除く一部分には、ＮＡＮＤメモリチップ２２の外形サイズより小さい外形サイズのコントローラチップ２３が搭載されている。このコントローラチップ２３の一方の表面上には、その周辺部である図中の上端部分と下端部分に直線状に複数のパッド７２が形成されている。また、印刷配線基板２１のチップ搭載面には、コントローラチップ２３の搭載位置に合わせて、直線状に複数のパッド７２が形成されている。そして、これらのパッド７２は、ボンディングワイヤ７１により電気的に接続されている。
したがって、図９（Ａ）に示すＮＡＮＤ型フラッシュメモリ７０のチップレイアウトでは、印刷配線基板２１と、ＮＡＮＤメモリチップ２２及びコントローラチップ２３との間を接続するボンディングワイヤ７１の長さを、図７及び図８に示したチップレイアウトに比べて短縮することができる。その結果、ＮＡＮＤ型フラッシュメモリ７０をモールド樹脂で封止する際に、ワイヤ流れの発生を防止することが可能になる。また、図９（Ａ）に示すＮＡＮＤ型フラッシュメモリ７０では、ボンディングワイヤ７１の長さを短くできるため、ボンディングワイヤ７１による信号の遅延も減少させることができ、チップ性能の向上を図ることができる。
図９（Ｂ）に示すＮＡＮＤ型フラッシュメモリ７０では、コントローラチップ２３の一方の表面上に形成した複数のパッド７２位置が、図９（Ａ）に示したＮＡＮＤ型フラッシュメモリ７０と異なる部分である。この場合も印刷配線基板２１と、ＮＡＮＤメモリチップ２２及びコントローラチップ２３との間を接続するボンディングワイヤ７１の長さを、図７及び図８に示したチップレイアウトに比べて短くすることができる。その結果、ＮＡＮＤ型フラッシュメモリ７０をモールド樹脂で封止する際に、ワイヤ流れの発生を防止することが可能になる。
図１０（Ａ）、（Ｂ）及び図１１（Ａ）、（Ｂ）は、図９（Ａ）、（Ｂ）に示したチップレイアウトの変形例を示す図である。これらのチップレイアウトの場合も印刷配線基板２１と、ＮＡＮＤメモリチップ２２及びコントローラチップ２３との間を接続するボンディングワイヤ７１の長さを、図７及び図８に示したチップレイアウトに比べて短縮することができる。その結果、ＮＡＮＤ型フラッシュメモリ７０をモールド樹脂で封止する際に、ワイヤ流れの発生を防止することが可能になる。
（第２の実施の形態）
本発明の第２の実施の形態は、基板上に搭載されるメモリチップの上層にメモリチップと基板との間を電気的に接続する配線層を形成した例を説明する。
図１２は、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ８０のチップレイアウトを示す平面図である。図１３は、図１２に示すＮＡＮＤ型フラッシュメモリ８０のＡ−Ｂ線矢視断面図である。図１２及び図１３において、ＮＡＮＤ型フラッシュメモリ８０は、印刷配線基板８１のチップ搭載面にはＮＡＮＤメモリチップ９０が搭載されている。このＮＡＮＤメモリチップ９０において図中の上側領域と下側領域に２つのメモリセルアレイ８２Ａ（第１のメモリセルアレイ），８２Ｂ（第２のメモリセルアレイ）を配置した例である。この場合、２つのメモリセルアレイ８２Ａ，８２Ｂの間の中央部には周辺回路８３が配置されている。この周辺回路８３には、メモリセルアレイ８２Ａ，８２Ｂの各動作を制御する制御回路、電源を供給する電源回路等が含まれる。
図１３において、ＮＡＮＤ型フラッシュメモリ８０は、印刷配線基板８１のチップ搭載面上にＮＡＮＤメモリチップ９０が接着剤９５により接着されている。図１３に示すように、ＮＡＮＤメモリチップ９０の上層には、絶縁層８５を介して配線層８４が形成されている。この配線層８４には、図１２及び図１３に示すように上辺部に直線状に複数のコンタクトプラグ９２が形成されている。図１２及び図１３に示すように、周辺回路８３の上層の絶縁層８５には、配線層８４と電気的に接続される複数のコンタクトプラグ９３が直線状に形成されている。図１２に示すように、配線層８４には、コンタクトプラグ９２とコンタクトプラグ９３を電気的に接続する配線パターン８４Ａと、配線パターン８４Ａと同等の形状を有するダミーパターン８４Ｂが形成されている。さらに、図１２において、印刷配線基板８１のチップ搭載面上には、配線層８４のコンタクトプラグ９２の形成位置近傍に直線状に複数のパッド９４が形成されている。また、コンタクトプラグ９２と印刷配線基板８１に形成されたパッド９４は、複数のボンディングワイヤ８７により電気的に接続されている。
図１３において、印刷配線基板８１のチップ搭載面（上面）とチップ非搭載面（下面）には、ソルダーレジスト８９が塗布されるとともに、ボンディング端子メッキ８６が形成されている。このボンディング端子メッキ８６は、配線層８４に形成されたコンタクトプラグ９２と、ボンディングワイヤ８７により電気的に接続されている。すなわち、ボンディング端子メッキ８６は、図１２に示したパッド９４を構成する。印刷配線基板８１の図中の下面側の右端部には、外部端子メッキ９１が形成されている。ボンディング端子メッキ８６の下層と外部端子メッキ９１の上層には、各々銅配線８８が形成されている。印刷配線基板８１の図中の右側に形成された各銅配線８８は、スルーホール９０を介して接続され、配線層８４のコンタクトプラグ９２と外部端子メッキ９１とを電気的に接続している。
以上のように、第２の実施の形態に係るＮＡＮＤ型フラッシュメモリ８０は、印刷配線基板８１のチップ搭載面上に搭載されたＮＡＮＤメモリチップ９０は、その中央部に周辺回路８３を配置し、ＮＡＮＤメモリチップ９０の上層に配線層８４を形成する構成とした。このため、ＮＡＮＤメモリチップ９０内で中央部に配置された周辺回路８３から見たメモリセルアレイ８２Ａ，８２Ｂ内へのビット線長が、図１〜図４に示したチップレイアウトの場合より半分になるため、ビット線の負荷容量を減少させて、データ送受信時の遅延の減少と消費電力の減少を実現することが可能になる。さらに、印刷配線基板８１とＮＡＮＤメモリチップ９０間の接続を配線層８４により行うようにしたため、ボンディングワイヤ８７の長さも短くできるため、ボンディングワイヤ８７による信号の遅延も減少させることができ、チップ性能の向上を図ることができる。
（第３の実施の形態）
本発明の第３の実施の形態は、基板の中央部にロウデコーダを配置し、チップレイアウトに沿って基板のロウ方向に周辺回路とパッド入力保護回路を配置した例を説明する。
図１４は、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００のチップレイアウトを示す平面図である。図１４において、ＮＡＮＤ型フラッシュメモリ１００は、印刷配線基板１０１のチップ搭載面にＮＡＮＤメモリチップ１０８が搭載されている。図１４において図中の上側領域と下側領域に２つのメモリセルアレイ１０２Ａ（第１のメモリセルアレイ），１０２Ｂ（第２のメモリセルアレイ）を配置した例である。この場合、２つのメモリセルアレイ１０２Ａ，１０２Ｂの間の中央部にはロウデコーダ１０３（デコーダ回路）が配置されている。印刷配線基板１０１のチップ搭載面において図中の左側には、メモリセルアレイ１０２Ａ，１０２Ｂとロウデコーダ１０３の各搭載位置の左辺部に沿って周辺回路１０４とパッド入力保護回路１０５が搭載されている。周辺回路１０４には、メモリセルアレイ１０２Ａ，１０２Ｂの各動作を制御する制御回路、電源を供給する電源回路等が含まれる。
パッド入力保護回路１０５には、図中の左辺部に沿って直線状に複数のコンタクトプラグ１０６が形成されている。パッド入力保護回路１０５には、メモリセルアレイ１０２Ａ，１０２Ｂ及びロウデコーダ１０３に対する入力保護回路（図示せず）が含まれる。図１４において、印刷配線基板１０１のチップ搭載面上には、コンタクトプラグ１０６の形成位置近傍に直線状に複数のパッド１０８が形成されている。コンタクトプラグ１０６とパッド１０８は、複数のボンディングワイヤ１０７により電気的に接続されている。
以上のように、第３の実施の形態に係るＮＡＮＤ型フラッシュメモリ１００では、メモリセルアレイ１０２Ａ，１０２Ｂの間にロウデコーダ１０３を配置し、印刷配線基板１０１の左辺側に周辺回路１０４とパッド入力保護回路１０５を配置し、コンタクトプラグ１０６とパッド１０８をパッド入力保護回路１０４の配置位置に沿って形成する構成とした。このため、ロウデコーダ１０３から見たメモリセルアレイ１０２Ａ，１０２Ｂ内へのワード線長を短くすることができ、ワード線の負荷容量を減少させて、データ送受信時の遅延の減少と消費電力の減少を実現することが可能になる。さらに、パッド入力保護回路１０４に形成されたコンタクトプラグ１０６に沿って印刷配線基板１０１上にパッド１０８を形成するようにしたため、ボンディングワイヤ１０７の長さを更に短くすることができ、ボンディングワイヤ１０７による信号の遅延も減少させることができ、チップ性能の向上を図ることができる。
（第４の実施の形態）
本発明の第４の実施の形態は、フリップチップ実装方法を利用して複数のＮＡＮＤメモリチップを基板に搭載する例を説明する。
図１５は、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリ１１０のチップレイアウトを示す断面図である。図１５において、ＮＡＮＤ型フラッシュメモリ１１０は、印刷配線基板１０１のチップ搭載面に複数のバンプ１１２がアレイ状に配置されている。１１３はＮＡＮＤメモリチップであり、印刷配線基板１０１のチップ搭載面と対向する面にバンプ１１２の形成位置に合わせて複数のパッド（図示せず）がアレイ状に形成されている。したがって、ＮＡＮＤメモリチップ１１３は、印刷配線基板１０１のチップ搭載面のバンプ１１２の配置位置に合わせて搭載される。ＮＡＮＤメモリチップ１１３の上面には、接着剤１１６によりＮＡＮＤメモリチップ１１４が接着されている。ＮＡＮＤメモリチップ１１４の上面には、接着剤１１６によりコントローラチップ１１５が接着されている。
図１５において、印刷配線基板１０１のチップ搭載面（上面）とチップ非搭載面（下面）には、ソルダーレジスト１２２が塗布されるとともに、ボンディング端子メッキ１１７が形成されている。このボンディング端子メッキ１１７は、コントローラチップ１１５の表面に形成されたパッド（図示せず）と、ボンディングワイヤ１１８により電気的に接続されている。印刷配線基板１０１の図中の下面側の右端部には、外部端子メッキ１２１が形成されている。ボンディング端子メッキ１１７の下層と外部端子メッキ１２１の上層には、各々銅配線１１９が形成されている。印刷配線基板１１１の図中の右側に形成された各銅配線１１９は、スルーホール１２０を介して接続され、コントローラチップ１１５のパッドと外部端子メッキ１２１とを電気的に接続している。
以上のように、第４の実施の形態に係るＮＡＮＤ型フラッシュメモリ１１０では、フリップチップ実装方法を利用してＮＡＮＤメモリチップ１１３を印刷配線基板１１１に搭載する構成とした。このため、印刷配線基板１１１とＮＡＮＤメモリチップ１１３を直接的に接続することができ、ボンディングワイヤを利用して接続する場合よりもデータ送受信時の遅延の減少と消費電力の減少を実現することが可能になる。
（第５の実施の形態）
本発明の第５の実施の形態は、複数のＮＡＮＤメモリチップを多層に実装し、チップの上層にチップと基板との間を電気的に接続する配線層を形成した例を説明する。
図１６は、第５の実施の形態に係るＮＡＮＤ型フラッシュメモリ２００のチップレイアウトを示す断面図である。図１６において、ＮＡＮＤ型フラッシュメモリ２００は、印刷配線基板２０１のチップ搭載面にＮＡＮＤメモリチップ２０２〜２０９が積層されている。各ＮＡＮＤメモリチップ２０２〜２０９は、図中の左側領域と右側領域にそれぞれメモリセルアレイ２０２Ａ〜２０９Ａ，２０２Ｂ〜２０９Ｂが配置されている。各ＮＡＮＤメモリチップ２０２〜２０９は、メモリセルアレイ２０２Ａ〜２０９Ａ，２０２Ｂ〜２０９Ｂの間の中央部には周辺回路２１０〜２１７が配置されている。各周辺回路２１０〜２１７には、同層に積層された両側部のメモリセルアレイ２０２Ａ及び２０２Ｂ，２０３Ａ及び２０３Ｂ，２０４Ａ及び２０４Ｂ，２０５Ａ及び２０５Ｂ，２０６Ａ及び２０６Ｂ，２０７Ａ及び２０７Ｂ，２０８Ａ及び２０８Ｂ，２０９Ａ及び２０９Ｂの各動作を制御する制御回路、電源を供給する電源回路等が含まれる。
図１６において、ＮＡＮＤ型フラッシュメモリ２００は、印刷配線基板２０１のチップ搭載面上にＮＡＮＤメモリチップ２０２〜２０９が層毎に接着剤２１９〜２２６により接着されている。図１６に示すように、ＮＡＮＤメモリチップ２０９の上層には、絶縁層２３５を介して配線層２１８が形成されている。この配線層２１８には、図１２に示した配線層８４と同様に上辺部（周辺部）に直線状（図面の奥行き方向）に複数のコンタクトプラグ２３４が形成されている。また、図１２に示した周辺回路８３の上層の絶縁層８５と同様に、周辺回路２１７の上層の絶縁層２３５には、配線層２１８と電気的に接続される複数のコンタクトプラグ２３３が直線状（図面の奥行き方向）に形成されている。図１６に示すように、配線層２１８には、コンタクトプラグ２３３とコンタクトプラグ２３４を電気的に接続する配線パターン２１８Ａと、配線パターン２１８Ａと同等の形状を有するダミーパターン２１８Ｂが形成されている。さらに、図１２に示した配線層８４及び印刷配線基板８１と同様に、配線層２１８のコンタンクトプラグ２３４の形成位置近傍の印刷配線基板２０１のチップ搭載面上には直線状（図面の奥行き方向）に複数のパッド２２８が形成されている。また、配線層２１８の配線パターン２１８Ａの端部に形成されたコンタクトプラグ２３４と印刷配線基板２０１に形成されたパッド２２８は、複数のボンディングワイヤ２２７により電気的に接続されている。
図１６において、印刷配線基板２０１のチップ搭載面（上面）とチップ非搭載面（下面）には、ソルダーレジスト２３２が塗布されるとともに、ボンディング端子メッキ２２８が形成されている。このボンディング端子メッキ２２８は、配線パターン２１８Ａの端部に形成されたコンタクトプラグ２３４と、ボンディングワイヤ２２７により電気的に接続されている。すなわち、ボンディング端子メッキ２２８は、印刷配線基板２０１のパッド２２８を構成する。印刷配線基板２０１の図中の下面側の右端部には、外部端子メッキ２３１が形成されている。ボンディング端子メッキ２２８の下層と外部端子メッキ２３１の上層には、各々銅配線２２９が形成されている。印刷配線基板２０１の図中の右側に形成された各銅配線２２９は、スルーホール２３０を介して接続され、配線パターン２１８Ａの端部に形成されたコンタクトプラグ２３４と外部端子メッキ２３１とを電気的に接続している。
以上のように、第５の実施の形態に係るＮＡＮＤ型フラッシュメモリ２００は、印刷配線基板２０１のチップ搭載面上に積層された各ＮＡＮＤメモリチップ２０２〜２０９内の中央部に周辺回路２１０〜２１７を配置し、最上層のＮＡＮＤメモリチップ２０９の上層に配線層２１８を形成する構成とした。このため、周辺回路２１０〜２１７から見たＮＡＮＤメモリチップ２０２〜２０９内へのビット線長が、図１〜図４に示したチップレイアウトの場合より半分になるため、ビット線の負荷容量を減少させて、データ送受信時の遅延の減少と消費電力の減少を実現することが可能になる。さらに、印刷配線基板２０１とチップ間の接続を配線層２１８により行うようにしたため、ボンディングワイヤ２２７の長さも短くできるため、ボンディングワイヤ２２７による信号の遅延も減少させることができ、チップ性能の向上を図ることができる。
本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す平面図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリを構成するパッケージ内のチップレイアウトを示す断面図である。 （Ａ）及び（Ｂ）は第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 （Ａ）及び（Ｂ）は第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 第１の実施の形態に係るＮＡＮＤ型フラッシュメモリを構成するパッケージ内の他のチップレイアウトを示す断面図である。 （Ａ）及び（Ｂ）は図７のＮＡＮＤ型フラッシュメモリに係るチップレイアウト例を示す平面図である。 （Ａ）及び（Ｂ）は第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 （Ａ）及び（Ｂ）は第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 （Ａ）及び（Ｂ）は第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの他のチップレイアウトを示す平面図である。 本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す平面図である。 図１２のＡ−Ｂ線矢視断面図である。 本発明の第３の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す平面図である。 本発明の第４の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す断面図である。 本発明の第５の実施の形態に係るＮＡＮＤ型フラッシュメモリのチップレイアウトを示す断面図である。
符号の説明
２１…半導体基板、２２，９０，１０８，１１３，１１４，２０２〜２０９…ＮＡＮＤメモリチップ、２３，１１５…コントローラチップ、７０…ＮＡＮＤフラッシュメモリ、７１，８７，１０７，２２７…ボンディングワイヤ、７２，９４，１０８，１１８，２２８…パッド、８１，１０１，１１１，２０１…印刷配線基板、８２Ａ，８２Ｂ，１０２Ａ，１０２Ｂ，２０２Ａ〜２０９Ａ，２０２Ｂ〜２０９Ｂ…メモリセルアレイ、１１２…バンプ。

Claims (5)

  1. 半導体基板と、
    一方の表面上の中央部に複数のパッドが形成され、前記半導体基板上に搭載されたメモリチップと、
    前記メモリチップの外形サイズより外形サイズが小さく、一方の表面上の周辺部に複数のパッドが形成され、前記メモリチップの一方の表面上の中央部を除く一部分に搭載されたコントローラチップと、
    前記メモリチップの一方の表面上の中央部に形成された複数のパッドと前記コントローラチップの一方の表面上の周辺部に形成された複数のパッドとを電気的に接続する複数の金属ワイヤと、
    を備えることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に搭載され、前記半導体基板上の中央部を除く一部分に配置された第１のメモリセルアレイと、前記半導体基板上の中央部と前記第１のメモリセルアレイの配置部分を除く一部分に配置された第２のメモリセルアレイと、前記第１のメモリセルアレイと前記第２のメモリセルアレイを制御する各種回路を含み、前記半導体基板上の中央部に配置された周辺回路と、を有するメモリチップと、
    前記メモリチップの上層に形成され、前記第１のメモリセルアレイと前記周辺回路とを電気的に接続する複数の配線パターンが形成された配線層と、
    前記配線パターンの端部に沿って前記半導体基板上に形成された複数のパッドと前記複数の配線パターンとを電気的に接続する複数の金属ワイヤと、
    を備えることを特徴とする半導体装置。
  3. 半導体基板と、
    前記半導体基板上に搭載され、前記半導体基板上の中央部を除く一部分に配置された第１のメモリセルアレイと、前記半導体基板上の中央部と前記第１のメモリセルアレイの配置部分を除く一部分に配置された第２のメモリセルアレイと、前記第１のメモリセルアレイと前記第２のメモリセルアレイを制御する各種回路を含み、前記半導体基板上の中央部に配置されたデコーダ回路と、前記第１のメモリセルアレイと前記第２のメモリセルアレイと前記デコーダ回路の各配置位置に沿って配置され、前記第１のメモリセルアレイと前記第２のメモリセルアレイと前記デコーダ回路に対する入力回路と、を有するメモリチップと、
    前記入力回路の配置位置に沿って前記半導体基板上に形成された複数のパッドと前記入力回路とを電気的に接続する複数の金属ワイヤと、
    を備えることを特徴とする半導体装置。
  4. チップが搭載される搭載面上の一部分に接続部が形成された印刷配線基板と、
    前記印刷配線基板の搭載面上に設けられた複数のバンプに接着面が接着されて搭載された第１のメモリチップと、
    前記第１のメモリチップの非接着面上に接着面が接着されて搭載された第２のメモリチップと、
    前記第２のメモリチップの非接着面上に接着面が接着されて搭載されたコントローラチップと、
    前記印刷配線基板の表面上に形成された接続部と前記コントローラチップとを電気的に接続する金属ワイヤと、
    を備えることを特徴とする半導体装置。
  5. 前記メモリチップは、不揮発性メモリであることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置。
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