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JP5150242B2 - 半導体記憶装置 - Google Patents

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Description

本発明は半導体記憶装置に関する。
ＮＡＮＤ型フラッシュメモリ等を内蔵するメモリカード（半導体メモリカード）は、急速に小型化と高容量化が進められている。小型化されたメモリカードを実現するために、メモリ素子やコントローラ素子等の半導体素子は配線基板上に積層して搭載されている。さらに、メモリカードの高容量化を図るために、メモリ素子自体も配線基板上に多段に積層されるようになってきている。メモリ素子やコントローラ素子等の半導体素子の電極パッドはワイヤボンディングを適用して配線基板の接続パッドと電気的に接続される。
メモリ素子の積層数は増加傾向にあり、メモリカードの記憶容量に応じて４段、さらには８段もしくはそれ以上に積層することが検討されている。多段に積層された半導体素子（メモリ素子）に対してワイヤボンディングを行うためには、例えば短辺片側パッド構造の半導体素子の電極パッドをそれぞれ露出させるように、複数の半導体素子を階段状に積層することが考えられる（例えば、特許文献１参照）。露出された電極パッドはボンディングワイヤ（金属ワイヤ等）を介して配線基板の接続パッドと電気的に接続される。
片側パッド構造の半導体素子を多段（例えば８段もしくはそれ以上）に階段積層する場合、半導体素子の積層数に応じて階段方向の長さが長くなる。このため、上段側に配置された半導体素子の電極パッドと配線基板の接続パッドとの距離は増大する傾向にある。多段に積層された半導体素子の電極パッドのうち、電気特性や信号特性等が等しい電極パッドについては金属ワイヤで順に接続することができる。しかし、チップセレクト用の電極パッドについては、制御信号に応じて配線基板の接続パッドと接続する必要がある。
例えば、多段に積層する半導体素子を第１の素子群と第２の素子群とに分け、これら素子群に応じてチップセレクトを行う制御信号用の金属ワイヤを、配線基板の接続パッドと接続する。このようなチップセレクト用の金属ワイヤに関しては、上段側の第２の素子群に接続された金属ワイヤを、下段側の第１の素子群に接続された金属ワイヤを避けてワイヤリングする必要がある。このため、第２の素子群はチップセレクト用の金属ワイヤに入線角度を付け、第１の素子群の金属ワイヤとの接触を抑制することが検討されている。
しかしながら、半導体素子を例えば８段もしくはそれ以上というように多段化した場合、第２の素子群の金属ワイヤに入線角度を付けても、第１の素子群に接続された金属ワイヤとの接触が避けられないおそれがある。このため、金属ワイヤの接触を避けることが可能な半導体素子の積層構造や金属ワイヤの接続構造等が求められている。なお、特許文献１には２個のメモリ素子を階段状に積層するにあたって、２個のメモリ素子をパッド配列辺と直交する方向にもずらして積層することが記載されている。これは２個のメモリ素子の電極パッドを個々に配線基板の接続パッドと接続するにあたって、金属ワイヤの重なりを防止するものであり、半導体素子の多段積層については考慮されていない。
特開２００１−２１７３８３号公報
本発明の目的は、半導体素子を配線基板上に多段に積層するにあたって、金属ワイヤの接触を防止した半導体記憶装置を提供することにある。
本発明の態様に係る半導体記憶装置は、外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第１のメモリ素子群と、外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記第１のメモリ素子群上に前記第１のメモリ素子群とパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第２のメモリ素子群と、前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、前記第１および第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、前記第２のメモリ素子群は、前記第１のメモリ素子群に対して前記電極パッドの配列方向にずらした状態で配置されていると共に、前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドが前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドの間に位置するように配置されており、前記第１の金属ワイヤは、前記第１および第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続するデータ信号用金属ワイヤと、前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第１の制御信号用金属ワイヤと、前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第２の制御信号用金属ワイヤとを備え、前記第２の制御信号用金属ワイヤは前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッド間にワイヤリングされていることを特徴としている。
本発明の態様に係る半導体記憶装置においては、第２のメモリ素子群を第１のメモリ素子群に対して電極パッドの配列方向にずらした状態で配置している。従って、第２のメモリ素子群に接続された金属ワイヤを第１のメモリ素子群の電極パッド間にワイヤリングすることができるため、第１のメモリ素子群に接続された金属ワイヤと第２のメモリ素子群に接続された金属ワイヤとの接触を抑制することが可能となる。
以下、本発明を実施するための形態について、図面を参照して説明する。図１および図２は本発明の実施形態による半導体記憶装置（半導体装置）の構成を示す図であって、図１は半導体記憶装置（半導体装置）の平面図、図２はそのＡ−Ａ線に沿った断面図（長辺方向に切断した断面図）である。これらの図に示される半導体記憶装置１は半導体メモリカードを構成しており、例えば半導体記憶装置１のみでマイクロＳＤTM規格のメモリカードとして使用される。半導体記憶装置１はケースレスのメモリカードである。
半導体記憶装置１は素子実装基板と端子形成基板とを兼ねる配線基板２を備えている。配線基板２は、例えば絶縁性樹脂基板の内部や表面に配線網を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等を使用したプリント配線板が適用される。配線基板２は、端子形成面となる第１の主面２ａと、素子実装面となる第２の主面２ｂとを備えている。配線基板２の第２の主面２ｂには、第１ないし第３のチップコンデンサＣ１〜Ｃ３が実装されている。
配線基板２は概略矩形状の外形を有している。配線基板２の一方の短辺３Ａはメモリカードをカードスロットに挿入する際の先端部に相当する。他方の短辺３Ｂはメモリカードの後方部に相当する。配線基板２の一方の長辺４Ａは直線形状であるのに対し、他方の長辺４Ｂはメモリカードの前後や表裏の向きを示す切り欠き部やくびれ部を有している。さらに、配線基板２の各角部は曲線状（Ｒ形状）とされている。
配線基板２の第１の主面２ａには、メモリカードの入出力端子となる外部接続端子５が形成されている。外部接続端子５は電解めっき等により形成された金属層で構成されている。なお、配線基板２の第１の主面２ａはメモリカードの表面に相当する。さらに、配線基板２の第１の主面２ａには、外部接続端子５の形成領域を除く領域に第１の配線網（図示せず）が設けられている。第１の配線網は例えばメモリカードのテストパッドを有している。第１の主面２ａに設けられた第１の配線網は、絶縁性の接着シールや接着テープ等を用いた絶縁層（図示せず）で覆われている。
配線基板２の第２の主面２ｂは、素子搭載部６と、ワイヤボンディング時のボンディング部となる接続パッド７を含む第２の配線網とを備えている。なお、配線基板２の第２の主面２ｂはメモリカードの裏面に対応するものである。接続パッド７を有する第２の配線網は、配線基板２の図示を省略した内部配線（スルーホール等）を介して、外部接続端子５や第１の配線網と電気的に接続されている。接続パッド７は短辺３Ｂに沿った第１のパッド領域８Ａと長辺４Ａに沿った第２のパッド領域８Ｂのそれぞれに配置されている。
配線基板２の素子搭載部６には、複数のメモリ素子（半導体素子）９が積層されて搭載されている。メモリ素子９としては、ＮＡＮＤ型フラッシュメモリ等の半導体メモリ素子が用いられる。メモリ素子９上にはコントローラ素子（半導体素子）１０が積層されている。コントローラ素子１０は、複数のメモリ素子９からデータの書き込みや読み出しを行うメモリ素子を選択（チップセレクト）し、選択したメモリ素子９へのデータを書き込み、また選択したメモリ素子９に記憶されたデータの読み出し等を行う。
配線基板２の第２の主面２ｂ上には、第１のメモリ素子９Ａ、第２のメモリ素子９Ｂ、第３のメモリ素子９Ｃ、第４のメモリ素子９Ｄ、第５のメモリ素子９Ｅ、第６のメモリ素子９Ｆ、第７のメモリ素子９Ｇおよび第８のメモリ素子９Ｈが順に積層されている。第１ないし第８のメモリ素子９Ａ〜９Ｈは矩形状の同一形状を有し、それぞれ電極パッド１１Ａ〜１１Ｈを備えている。第１ないし第８の電極パッド１１Ａ〜１１Ｈは、第１ないし第８のメモリ素子９Ａ〜９Ｈの外形の一辺、具体的には一方の短辺に沿って配列されている。第１ないし第８のメモリ素子９Ａ〜９Ｈは短辺片側パッド構造を有している。
第１のメモリ素子９Ａは、第１の電極パッド１１Ａが形成された電極形成面を上方に向けて、配線基板２の素子搭載部６上に接着層を介して接着されている。接着層には一般的なポリイミド樹脂、エポキシ樹脂、アクリル樹脂等を主成分とするダイアタッチフィルム（接着剤フィルム）が用いられる。他のメモリ素子９の接着層も同様である。第１のメモリ素子９Ａはパッド配列辺（一方の短辺）を配線基板２の短辺３Ｂに向けて配置されている。すなわち、第１のメモリ素子９Ａは電極パッド１１Ａが配線基板２の第１のパッド領域８Ａの近傍に位置するように配置されている。
第２のメモリ素子９Ｂは、第２の電極パッド１１Ｂが形成された電極形成面を上方に向けて、第１の電極パッド１１Ａを露出させつつ、第１のメモリ素子９Ａ上に接着層を介して接着されている。同様に、第３のメモリ素子９Ｃは第２のメモリ素子９Ｂ上に、また第４ないし第８のメモリ素子９Ｄ〜９Ｈはそれぞれ下段側のメモリ素子９Ｃ〜９Ｇ上にそれぞれ接着層を介して接着されている。第２ないし第８のメモリ素子９Ｂ〜９Ｈは、それぞれ第１のメモリ素子９Ａとパッド配列辺を同方向に向け、かつ下段側のメモリ素子９の電極パッド１１が露出するように階段状に積層されている。
このように、第１ないし第８のメモリ素子９Ａ〜９Ｈは、それらのパッド配列辺（一方の短辺）を同方向に向け、かつ下段側のメモリ素子９の電極パッド１１が露出するように、短辺（パッド配列辺）を長辺方向にずらして階段状に順に積層されている。第１ないし第８のメモリ素子９Ａ〜９Ｈの階段構造の積層状態に基づいて、第１ないし第８の電極パッド１１Ａ〜１１Ｈはいずれも上方に向けて露出されており、その状態で第１のパッド領域８Ａの近傍に位置している。
第１ないし第８のメモリ素子９Ａ〜９Ｈは、コントローラ素子１０による素子選択の制御信号に基づいて、第１のメモリ素子群１２と第２のメモリ素子群１３とに分けられている。第１のメモリ素子群１２は第１ないし第４のメモリ素子９Ａ〜９Ｄにより構成されており、第２のメモリ素子群１３は第５ないし第８のメモリ素子９Ｅ〜９Ｈにより構成されている。第１のメモリ素子群１２を構成する第１ないし第４のメモリ素子９Ａ〜９Ｄは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１１が露出するように短辺を長辺方向にずらして階段状に積層されている。
同様に、第２のメモリ素子群１３を構成する第５ないし第８のメモリ素子９Ｅ〜９Ｈは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１１が露出するように短辺を長辺方向にずらして階段状に積層されている。ただし、第２のメモリ素子群１３は第１のメモリ素子群１２に対して電極パッド１１の配列方向にずらした状態で配置されている。すなわち、第２のメモリ素子群１３はそれを構成する第５ないし第８のメモリ素子９Ｅ〜９Ｈの電極パッド１１Ｅ〜１１Ｈが第１のメモリ素子群１１を構成する第１ないし第４のメモリ素子９Ａ〜９Ｄの電極パッド１１Ａ〜１１Ｄの間に位置するように配置されている。
例えば、電極パッド１１の配置間隔が２２６μｍの場合、第２のメモリ素子群１３は第１のメモリ素子群１２に対して電極パッド１１の配列方向に、例えばパッド間隔（２２６μｍ）の半分の距離（１１３μｍ）だけオフセットされた状態で配置される。図１は第２のメモリ素子群１３を長辺４Ａに向けてオフセットさせて配置した状態を示している。第２のメモリ素子群１３を第１のメモリ素子群１２に対して電極パッド１１の配列方向にずらした状態で配置することによって、第５ないし第８の電極パッド１１Ｅ〜１１Ｈは第１ないし第４の電極パッド１１Ａ〜１１Ｄの間に位置することになる。
このように、第１のメモリ素子群１２を構成する第１ないし第４のメモリ素子９Ａ〜９Ｄは、それらのパッド配列辺を同方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１１が露出するように、素子搭載部６上に階段状に積層されている。第２のメモリ素子群１３を構成する第５ないし第８のメモリ素子９Ｅ〜９Ｈは、それらのパッド配列辺を第１のメモリ素子群１２と同方向に向け、かつ長辺を揃えると共に、下段側のメモリ素子９の電極パッド１１が露出するように、第１のメモリ素子群１２上に階段状に積層されている。第２のメモリ素子群１３は第１のメモリ素子群１２に対して電極パッド１１の配列方向にずらした状態で配置されている。
第１ないし第８のメモリ素子９Ａ〜９Ｈの電極パッド１１Ａ〜１１Ｈは、第１のパッド領域８Ａに配置された接続パッド７と第１の金属ワイヤ１４を介して電気的に接続されている。第１ないし第８のメモリ素子９Ａ〜９Ｈの電極パッド１１のうち、データ信号用端子（Ｉ／Ｏ）等に関しては図３および図４に示すように、第１ないし第８の電極パッド１１Ａ〜１１Ｈがデータ信号用金属ワイヤ１４ａで順に接続されている。このように、電極パッド１１の電気特性や信号特性等が等しい場合には、全てのメモリ素子９Ａ〜９Ｈの電極パッド１１Ａ〜１１Ｈを第１の金属ワイヤ１４で順に接続することができ、その上で配線基板２の接続パッド７と第１の金属ワイヤ１４を介して接続することができる。
一方、素子選択等の制御信号用の電極パッド（ＣＥ，ＲＢ，素子選択等）に関しては、第１のメモリ素子群１２と第２のメモリ素子群１３とに分けて、配線基板２の接続パッド７と電気的に接続する必要がある。図５に半導体記憶装置１の素子選択構造を示す。図５に示すように、素子選択は第１のメモリ素子群１２と第２のメモリ素子群１３とに分けて制御される。第１のメモリ素子群１２に関しては、第１ないし第４のメモリ素子９Ａ〜９Ｄの素子選択０端子および素子選択１端子の通電状態を確認して素子選択を行う。第２のメモリ素子群１３も同様であり、第５ないし第８のメモリ素子９Ｅ〜９Ｈの素子選択０端子および素子選択１端子の通電状態を確認して素子選択を行う。
第１のメモリ素子群１２を構成する第１ないし第４のメモリ素子９Ａ〜９Ｄの電極パッド１１のうち、ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）端子やＲＢ（Ｒｅａｄｙ／Ｂｕｓｙ）端子は図３および図６に示すように、第１の制御信号用金属ワイヤ１４ｂで第１ないし第４の電極パッド１１Ａ〜１１Ｄが順に接続され、その上で第１の電極パッド１１Ａと接続パッド７とが第１の制御信号用金属ワイヤ１４ｂを介して接続されている。第２のメモリ素子群１３も同様であり、ＣＥ端子やＲＢ端子は第２の制御信号用金属ワイヤ１４ｃで第５ないし第８の電極パッド１１Ｅ〜１１Ｈが順に接続され、その上で第５の電極パッド１１Ａと接続パッド７とが第２の制御信号用金属ワイヤ１４ｃを介して接続されている。
第１の制御信号用金属ワイヤ１４ｂに関しては、接続パッド７とその近傍に位置する第１のメモリ素子９Ａの電極パッド１１Ａとを接続しているため、通常のワイヤボンディングで問題となることはない。一方、第２の制御信号用金属ワイヤ１４ｃに関しては、第１ないし第４の半導体素子９Ａ〜９Ｄの電極パッド１１Ａ〜１１Ｄを飛び越えて、接続パッド７と第５のメモリ素子９Ｅの電極パッド１１Ｅとの間を接続する必要がある。このため、半導体素子９の積層構造によっては、第２の制御信号用金属ワイヤ１４ｃがその下方に位置する第１の制御信号用金属ワイヤ１４ｂと接触するおそれがある。
例えば、単純に第１ないし第８の半導体素子９Ａ〜９Ｈの長辺を揃えて階段状に積層した場合、第２の制御信号用金属ワイヤ１４ｂは第１の制御信号用金属ワイヤ１４ｂ上をワイヤリングされるために接触しやすくなる。また、第２の制御信号用金属ワイヤ１４ｂに入線角度をつけたとしても、例えばメモリ素子９を８段もしくはそれ以上というように多段に積層した場合、入線角度に限界があることから、第２の制御信号用金属ワイヤ１４ｂの第１の制御信号用金属ワイヤ１４ｂとの接触が避けられないおそれがある。
このような点に対して、この実施形態では第２のメモリ素子群１３を第１のメモリ素子群１２に対してずらして配置し、それによって第５ないし第８の電極パッド１１Ｅ〜１１Ｈを第１ないし第４の電極パッド１１Ａ〜１１Ｄの間に位置させている。このため、第２の制御信号用金属ワイヤ１４ｂは図３に示すように、入線角度をつけることなく、第１ないし第４の電極パッド１１Ａ〜１１Ｄの間にワイヤリングすることができる。従って、第２のメモリ素子群１３に第２の制御信号用金属ワイヤ１４ｂを接続する場合に、第１の制御信号用金属ワイヤ１４ｂとの接触を抑制することが可能となる。
上述したように、この実施形態の半導体記憶装置１においては、第２のメモリ素子群１３を第１のメモリ素子群１２に対してずらして配置し、第５ないし第８の電極パッド１１Ｅ〜１１Ｈを第１ないし第４の電極パッド１１Ａ〜１１Ｄの間に位置させているため、第１のメモリ素子群１２に接続された第１の制御信号用金属ワイヤ１４ｂと第２のメモリ素子群１３に接続された第２の制御信号用金属ワイヤ１４ｂとの接触を防止することができる。従って、メモリ素子９を例えば８段もしくはそれ以上に積層する場合において、金属ワイヤ１４間の接触による不良発生を抑制することが可能となる。
第２のメモリ素子群１３（具体的には第８のメモリ素子９Ｈ）上には、コントローラ素子１０が接着層を介して接着されている。コントローラ素子１０はＬ型パッド構造を有しており、第１の外形辺とそれと直交する第２の外形辺のそれぞれに沿って配列された電極パッド１５Ａ、１５Ｂを備えている。これら電極パッド１５Ａ、１５Ｂのうち、第２のパッド領域８Ｂの近傍に位置する電極パッド１５Ａ（配線基板２の長辺４Ａと平行な第１の外形辺に沿って配列された電極パッド１５Ａ）は、第２のパッド領域８Ｂに配置された接続パッド７と第２の金属ワイヤ１６を介して電気的に接続されている。
ここで、第１ないし第８のメモリ素子９Ａ〜９Ｈは順に階段状に積層されているため、メモリ素子９の積層構造における階段方向の長さが長くなる。このため、配線基板２に対するメモリ素子９の占有面積（全素子の投影面積）が増加し、配線基板２の短辺に沿ったパッド配置領域が制約を受けることになる。半導体メモリカードは寸法が規定されているため、この実施形態では配線基板２の短辺３Ｂに沿った領域にコントローラ素子１０用のパッド領域を設定することができない。コントローラ素子１０はＬ型パッド構造を有するため、配線基板２の長辺４Ａに沿った第２のパッド領域８Ｂのみでは全ての電極パッド１５を接続パッド７と直接ワイヤボンディングすることができない。
この実施形態による半導体記憶装置１においては、第２のメモリ素子群１３上にコントローラ素子１０と並列して中継素子１７を配置している。中継素子１７は他の素子と同様に接着層を介して第８のメモリ素子９Ｈ上に接着されている。中継素子１７は１つの外形辺とそれと直交する他の外形辺のそれぞれに沿って配列された電極パッド（中継パッド）１８Ａ、１８Ｂを有している。中継素子１７は電極パッド１８Ａがコントローラ素子１０の電極パッド１５Ｂと対向し、かつ電極パッド１８Ｂが第２のパッド領域８Ｂの近傍に位置するように配置されている。中継素子５０は通常の半導体素子と同様な構造を有する。
コントローラ素子１０の電極パッド１５Ｂ（配線基板２の長辺４Ａと直交する第２の外形辺に沿って配列された電極パッド）は、第３の金属ワイヤ（第１の中継用金属ワイヤ）１９Ａを介して中継素子１７の電極パッド１８Ａと電気的に接続されている。さらに、中継素子１７の電極パッド１８Ｂは、第３の金属ワイヤ（第２の中継用金属ワイヤ）１９Ｂを介して第２のパッド領域８Ｂに配置された接続パッド７と電気的に接続されている。中継素子１７は電極パッド１８Ａと電極パッド１８Ｂとを繋ぐ配線層を有している。コントローラ素子１０の電極パッド１５Ｂと第２のパッド領域８Ｂに配置された接続パッド７とは、中継素子１７を介して第３の金属ワイヤ１９により電気的に接続されている。
なお、ここでは中継素子１７を用いているが、コントローラ素子１０の電極パッド１５と配線基板２の接続パッド７との接続はこれに限られるものではない。例えば、配線基板２のパッド領域８Ａのスペースに余裕がある場合には、コントローラ素子１０の電極パッド１５Ｂ（この場合にはパッド領域８Ａ側の外形辺に沿って配列された電極パッド１５Ｂ）を接続パッド７と第２の金属ワイヤ１６を介して接続することができる。
メモリ素子９やコントローラ素子１０が実装された配線基板２の第２の主面２ｂには、例えばエポキシ樹脂からなる封止樹脂層２０がモールド成形されている。メモリ素子９やコントローラ素子１０は、金属ワイヤ１４、１６、１９等と共に封止樹脂層２０で一体的に封止されている。封止樹脂層２０の先端には、メモリカードの前方を示す傾斜部２１が設けられている。封止樹脂層２０の後方には封止樹脂を一部盛り上げた取手部２２が設けられている。これらによって、半導体メモリカードとして用いられる半導体記憶装置１が構成されている。なお、図１では封止樹脂層２０の図示を省略している。
なお、第１および第２のメモリ素子群１２、１３を構成する第１ないし第８のメモリ素子９Ａ〜９Ｈは、電極パッド１１Ａ〜１１Ｈを露出させるように階段状に積層されているため、電極パッド１１が配列された一方の短辺と対向する他方の短辺側は順にひさし状に張り出している。メモリ素子９の積層体によるひさし部分は封止樹脂層２０の先端に設けられた傾斜部２１と同方向に傾斜している。メモリ素子９の積層体はひさし部分の一部が封止樹脂層２０の傾斜部２１と重なるように配置されている。これによって、封止樹脂層２０内に収容するメモリ素子数の増加に対応することが可能となる。
半導体記憶装置１は、ベースカードのような収納ケースを用いることなく、それ単体で半導体メモリカード（例えばマイクロＳＤTMカード）を構成するものである。従って、封止樹脂層２０等は直接外部に露出した状態とされる。すなわち、半導体記憶装置１は封止樹脂層２０等を外部に露出させたケースレスの半導体メモリカードである。このため、上述したメモリカードの前後や表裏の向き等を示す切り欠き部やくびれ部、また傾斜部２１は半導体記憶装置１自体に設けられている。
第１ないし第８のメモリ素子９Ａ〜９Ｈの厚さは、最下段に位置する第１のメモリ素子９Ａを除いて１０〜５０μｍの範囲とすることが好ましい。第１のメモリ素子９Ａの厚さは配線基板２の表面凹凸に起因する割れやクラック等の発生を抑制するために５０〜１５０μｍの範囲とすることが好ましい。例えば、配線基板２の厚さを１２５μｍ、第１のメモリ素子９Ａの厚さを６０μｍ、その接着層の厚さを２０μｍ、第２ないし第８の半導体素子９Ｂ〜９Ｈの各厚さを４０μｍ、それらの接着層の厚さを５μｍ、コントローラ素子１０の厚さを４０μｍ、その接着層の厚さを５μｍ、封止樹脂層２０の素子上樹脂厚を１３５μｍとしたとき、これらの合計厚は７００μｍとなり、例えばマイクロＳＤTMカードに求められるカード厚（７００〜７４０μｍの範囲）を満足させることが可能となる。
この実施形態の半導体記憶装置１において、メモリ素子９の搭載数（積層数）は８個に限られるものではなく、第１および第２のメモリ素子群１２、１３を構成するメモリ素子９の数がそれぞれ複数個であればよい。ただし、半導体記憶装置１の高容量化を図る上で、メモリ素子９の数は８個もしくはそれ以上であることが好ましい。例えば、記憶容量が１ＧＢのメモリ素子９を８個使用することで、８ＧＢのマイクロＳＤTMカードを半導体記憶装置４１で実現することが可能となる。また、メモリ素子９の積層構造は各素子群を構成するメモリ素子９を階段状に積層していればよく、各素子群は例えばスペーサを介した２段もしくはそれ以上の積層構造としてもよい。
また、この実施形態の半導体記憶装置１はそれら単体で構成するケースレスの半導体メモリカードに対して有効であるが、必ずしもベースカードのようなケースを用いた半導体メモリカードを除外するものではない。さらに、半導体メモリカード以外の半導体記憶装置にも適用可能である。具体的には、実施形態の装置構造はＢＧＡパッケージ構造やＬＧＡパッケージ構造を有する半導体記憶装置に適用することができる。
なお、本発明の半導体装置および半導体記憶装置は上記した実施形態に限定されるものではなく、配線基板上に複数のメモリ素子を積層して搭載した各種の半導体記憶装置等に適用可能である。本発明の半導体装置および半導体記憶装置の具体的な構造は、本発明の基本構成を満足するものであれば種々に変形が可能である。さらに、実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
本発明の実施形態による半導体記憶装置を示す平面図である。 図１のＡ−Ａ線に沿った断面図である。 図１に示す半導体記憶装置を構成する第１および第２のメモリ素子群と配線基板との金属ワイヤによる接続状態を示す図である。 図１に示す半導体記憶装置の素子選択構造を示す図である。 図１に示す半導体記憶装置を構成する第１および第２のメモリ素子群と配線基板とのデータ信号用金属ワイヤによる接続状態を示す図である。 図１に示す半導体記憶装置を構成する第１および第２のメモリ素子群と配線基板との制御信号用金属ワイヤによる接続状態を示す図である。
符号の説明
１…半導体記憶装置、２…配線基板、５…外部接続端子、６…素子搭載部、７…接続パッド、８…パッド領域、９…メモリ素子、１０…コントローラ素子、１１，１５…電極パッド、１２…第１のメモリ素子群、１３…第２のメモリ素子群、１４…第１の金属ワイヤ、１４ａ…データ信号用金属ワイヤ、１４ｂ，１４ｃ…制御信号用金属ワイヤ、１６…第２の金属ワイヤ、２０…封止樹脂層。

Claims (4)

  1. 外部接続端子を備える第１の主面と、素子搭載部と接続パッドとを備え、前記第１の主面とは反対側の第２の主面とを有する配線基板と、
    外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記配線基板の前記素子搭載部上にパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第１のメモリ素子群と、
    外形の一辺に沿って配列された電極パッドを有する複数のメモリ素子を備え、前記複数のメモリ素子は前記第１のメモリ素子群上に前記第１のメモリ素子群とパッド配列辺を同方向に向け、かつ前記電極パッドが露出するように順に階段状に積層されている第２のメモリ素子群と、
    前記第２のメモリ素子群上に積層され、少なくとも外形の一辺に沿って配列された電極パッドを有するコントローラ素子と、
    前記第１および第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第１の金属ワイヤと、
    前記コントローラ素子の前記電極パッドと前記配線基板の前記接続パッドとを電気的に接続する第２の金属ワイヤと、
    前記第１および第２のメモリ素子群と前記コントローラ素子を前記第１および第２の金属ワイヤと共に封止するように、前記配線基板の前記第２の主面上に形成された封止樹脂層とを具備し、
    前記第２のメモリ素子群は、前記第１のメモリ素子群に対して前記電極パッドの配列方向にずらした状態で配置されていると共に、前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドが前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドの間に位置するように配置されており、
    前記第１の金属ワイヤは、前記第１および第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続するデータ信号用金属ワイヤと、前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第１の制御信号用金属ワイヤと、前記第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドと前記配線基板の前記接続パッドとを順に接続する第２の制御信号用金属ワイヤとを備え、
    前記第２の制御信号用金属ワイヤは前記第１のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッド間にワイヤリングされていることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置において、
    さらに、前記第２のメモリ素子群上に前記コントローラ素子と並列して配置され、第１の外形辺に沿って配列された第１の中継パッド、前記第１の外形辺と直交する第２の外形辺に沿って配列された第２の中継パッド、および前記第１の中継パッドと前記第２の中継パッドとを電気的に繋ぐ配線層を有する中継素子を具備し、
    前記コントローラ素子の前記電極パッドは、第１の外形辺に沿って配列された第１の電極パッドと、前記第１の外形辺と直交する第２の外形辺に沿って配列された第２の電極パッドとを有し、
    前記コントローラ素子の前記第１の電極パッドは、前記配線基板の前記接続パッドと前記第２の金属ワイヤを介して電気的に接続されており、
    前記コントローラ素子の前記第２の電極パッドは、前記中継素子の前記第１の中継パッドと第１の中継用金属ワイヤを介して電気的に接続されており、
    前記中継素子の前記第２の中継パッドは、前記配線基板の前記接続パッドと第２の中継用金属ワイヤを介して電気的に接続されていることを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置において、
    前記配線基板は略矩形状の外形を有し、前記外形は直線形状の第１の長辺、切り欠き部を有する第２の長辺、第１の短辺および第２の短辺を有し、
    前記配線基板の前記第２の主面は、前記第１の短辺に沿って設けられた第１のパッド領域と、前記第１の長辺に沿って設けられた第２のパッド領域とを有し、
    前記第１および第２のメモリ素子群を構成する前記複数のメモリ素子の前記電極パッドは、前記第１のパッド領域に配置された前記接続パッドと前記第１の金属ワイヤを介して電気的に接続されており、
    前記コントローラ素子の前記第１の電極パッドは、前記第２のパッド領域に配置された前記接続パッドと前記第２の金属ワイヤを介して電気的に接続されており、
    前記中継素子の前記第２の中継パッドは、前記第２のパッド領域に配置された前記接続パッドと前記第２の中継用金属ワイヤを介して電気的に接続されていることを特徴とする半導体記憶装置。
  4. 請求項１ないし請求項３のいずれか１項記載の半導体記憶装置において、
    前記半導体記憶装置は半導体メモリカードであることを特徴とする半導体記憶装置。
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JP5670120B2 (ja) * 2009-08-13 2015-02-18 株式会社ディスコ 半導体装置及びその製造方法
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JP4674113B2 (ja) * 2005-05-06 2011-04-20 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
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