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JPH04302164A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04302164A
JPH04302164A JP3066270A JP6627091A JPH04302164A JP H04302164 A JPH04302164 A JP H04302164A JP 3066270 A JP3066270 A JP 3066270A JP 6627091 A JP6627091 A JP 6627091A JP H04302164 A JPH04302164 A JP H04302164A
Authority
JP
Japan
Prior art keywords
package
semiconductor device
electrodes
semiconductor
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3066270A
Other languages
English (en)
Inventor
Masanori Yoshimoto
吉本　正則
Kazuto Tsuji
和人 辻
Junichi Kasai
純一 河西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3066270A priority Critical patent/JPH04302164A/ja
Publication of JPH04302164A publication Critical patent/JPH04302164A/ja
Pending legal-status Critical Current

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  • Power Engineering (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。詳
しくは１つのパッケージに複数個の半導体チップを積み
重ねて収容した半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は図５に示すようにダ
イステージ部８、インナーリード１ａ、アウターリード
１ｂより構成されるリードフレーム又はリードベースを
使用して製造される。すなわち、ダイステージ部８へ半
導体チップ３をダイ付けし、該半導体チップ３の電極と
インナーリード１ａとの間を金線５等でワイヤボンディ
ングした後、樹脂６で封止しており、１つのパッケージ
に１つの半導体チップが基本であった。
【０００３】
【発明が解決しようとする課題】近年の電子機器類の発
展に伴い、半導体装置は小型化・薄型化・大容量化・多
機能化が求められるようになってきている。
【０００４】前者の小型化・薄型化に対しては、狭ピッ
チＱＦＰ　（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）　
やＴＳＯＰ（Ｔｈｉｎ　Ｓｍａｌｌ　　Ｏｕｔｌｉｎｅ
　　Ｐａｃｋａｇｅ）　等の開発により対応可能である
が、後者の大容量化・多機能化については、半導体チッ
プの集積度及びプロセス技術に負うところが多く、パッ
ケージング技術によりこの要求を満たすことは困難であ
る。
【０００５】本発明は、パッケージング技術により、大
容量化・多機能化した半導体装置を実現しようとする。
【０００６】
【課題を解決するための手段】本発明の半導体装置に於
いては、１つのパッケージ内に複数の同一機能、同一サ
イズの半導体チップが絶縁層を介して階段状に積み重ね
て搭載され、各半導体チップの階段状部分に露出した電
極と、パッケージのインナーリードとが電気的に接続さ
れて成ることを特徴とする。
【０００７】また、それに加えて、上記半導体チップは
、その一辺又は隣接する２辺に電極が設けられ、該電極
が露出するように一方向又は２方向にずらして積み重ね
られていることを特徴とする。また、それに加えて、上
記半導体チップの電極とパッケージのインナーリードと
の電気的接続は、ワイヤボンディング技術又はテープオ
ートメイテッドボンディング技術により接続されたもの
であることを特徴とする。
【０００８】また、それに加えて、上記半導体チップの
電極とパッケージのインナーリードとのワイヤボンディ
ングにおいて、同一インナーリードに接続される電極は
それぞれ別個のワイヤでインナーリードに接続されるか
又は一本のワイヤで各電極を順次接続し、さらにインナ
ーリードに接続されていることを特徴とする。この構成
を採ることに依り、大容量化・多機能化した半導体装置
が得られる。
【０００９】
【作用】一つのパッケージに複数の半導体チップを階段
状に積み重ねて搭載することにより、各半導体チップの
電極とリードフレームのインナーリードとのワイヤボン
ディングが容易となる。また従来に比して１つのパッケ
ージで複数倍の容量・機能を持たすことができ、大容量
化・多機能化が実現される。
【００１０】
【実施例】図１は本発明の第１の実施例を示す図であり
、（ａ）は（ｂ）図のａ−ａ線における断面図、（ｂ）
は平面図である。本実施例はＣＯＬ　構造のプラスチッ
クパッケージの半導体装置であり、同図において１，２
はリード、３は半導体チップ、４は絶縁層、５はワイヤ
、６は封止樹脂、７は電極である。
【００１１】リード１はインナーリード１ａとアウター
リード１ｂとよりなり、リード２はインナーリード２ａ
とアウターリード２ｂと該インナーリード２ａとアウタ
ーリード２ｂをつなぐ中間リード２ｃとよりなり、複数
のリード１がパッケージの一方の辺に、複数のリード２
が他方の辺に配設され、それぞれのインナーリード１ａ
，２ａがパッケージの一方の辺に集められている。
【００１２】また該リード２の中間リード２ｃはダイス
テージの役目をなし、その上には複数個の同一サイズで
同一機能を有し、且つ電極７が一方の辺に集中して設け
られた半導体チップ３が、それぞれ絶縁層４を介し、且
つ、その電極７が露出するように階段状にずらして積層
されている。
【００１３】そして各半導体チップ３の同一作用をなす
電極７は（ｂ）図のイ部分に示すように、同一インナー
リード１ａ又は２ａにワイヤ５でワイヤボンデイングさ
れている。また素子選択用の電極７は（ｂ）図のロ部分
に示すように、それぞれ単独で１つのインナーリード１
ａ又は２ａにワイヤボンディングされている。
【００１４】このように構成された本実施例は、外部か
らのチップセレクト信号により、複数個の半導体チップ
３から所要の半導体チップ３を選択し駆動することがで
きる。また本実施例によれば同一パッケージに複数個の
半導体チップを搭載しているため、従来に比して大容量
化・多機能化することができる。
【００１５】図２は本発明の第２の実施例を示す図であ
り、（ａ）は（ｂ）図のａ−ａ線における断面図、（ｂ
）は平面図である。同図において、図１と同一部分は同
一符号を付して示した。本実施例が前実施例と異なると
ころは、本実施例はＺＩＰ　型としたことであり、リー
ド１をパッケージの一方の辺に集め、且つダイステージ
部８を有するリードフレームを用いたことである。
【００１６】そして、複数の同一大きさ、同一機能の半
導体チップ３を絶縁層４を介し、階段状に積層したこと
、及びワイヤボンディング等は前実施例と同様である。 従って本実施例の作用効果も前実施例と同様である。
【００１７】図３は本発明の第３の実施例を説明するた
めの図である。同図において図２と同一部分は同一符号
を付して示した。本実施例は前実施例と同様なＺＩＰ　
型プラスチックパッケージであり、前実施例と異なると
ころは、前実施例が、複数の半導体チップ３を一方向に
のみずらせて階段状としたことに対し、本実施例では、
半導体チップ３の隣接する２辺に電極７を設け、該電極
７が露出するように２方向にずらして階段状に積層した
ことである。
【００１８】このように構成された本実施例の作用、効
果は前実施例と全く同様である。なお前述した各実施例
では、樹脂封止型半導体装置で説明したが、セラミック
型半導体装置でも同様である。また半導体チップ３の電
極７とインナーリード１ａ又は２ａとの接続方法は、ワ
イヤボンディング方法で説明したが、ＴＡＢ（テープオ
ートメイテッドボンディング）　方式でも可能である。 また各実施例においては各電極７から直接インナーリー
ド１ａ又は２ａにワイヤボンディングされているが、図
４に示すように同一のインナーリード１ａに接続される
各電極７を１本のワイヤ５で順次ボンディングしても良
い。
【００１９】
【発明の効果】本発明に依れば、従来と同様なパッケー
ジに、同一機能、同一サイズの半導体チップを複数個搭
載することができ、半導体装置の大容量化・多機能化に
寄与することろ大である。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す図で、（ａ）は（
ｂ）図のａ−ａ線における断面図、（ｂ）は平面図であ
る。
【図２】本発明の第２の実施例を示す図で、（ａ）は（
ｂ）図のａ−ａ線における断面図、（ｂ）は平面図であ
る。
【図３】本発明の第３の実施例を示す図である。
【図４】本発明の実施例のワイヤボンディングの１例を
示す図である。
【図５】従来の半導体装置を示す図である。
【符号の説明】
１，２…リード １ａ，２ａ…インナーリード １ｂ，２ｂ…アウターリード ３…半導体チップ ４…絶縁層 ５…ワイヤ ６…封止樹脂 ７…電極 ８…ダイステージ部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　１つのパッケージ内に、複数の同一機
    能、同一サイズの半導体チップ（３）　が絶縁層（４）
    　を介して階段状に積み重ねて搭載され、各半導体チッ
    プ（３）　の階段状部分に露出した電極（７）　とパッ
    ケージのインナーリード（１ａ，２ａ）とが電気的に接
    続されて成ることを特徴とする半導体装置。
  2. 【請求項２】　　上記半導体チップ（３）　は、その一
    辺又は隣接する２辺に電極（７）　が設けられ、該電極
    （７）　が露出するように一方向又は２方向にずらして
    積み重ねられていることを特徴とする請求項１の半導体
    装置。
  3. 【請求項３】　　上記半導体チップ（３）　の電極（７
    ）　とパッケージとインナーリード（１ａ，２ａ）　と
    の電気的接続は、ワイヤボンディング技術又はテープオ
    ートメイテッドボンディング技術により接続されたもの
    であることを特徴とする請求項１の半導体装置。
  4. 【請求項４】　　上記半導体チップ（３）　の電極（７
    ）　とパッケージのインナーリード（１ａ，２ａ）　と
    のワイヤボンディングにおいて、同一インナーリードに
    接続される電極（７）　はそれぞれ別個のワイヤでイン
    ナーリードに接続されるか、又は一本のワイヤで各電極
    （７）　を順次接続し、さらにインナーリード（１ａ　
    又は２ａ）　に接続されていることを特徴とする請求項
    １の半導体装置。
JP3066270A 1991-03-29 1991-03-29 半導体装置 Pending JPH04302164A (ja)

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JP3066270A JPH04302164A (ja) 1991-03-29 1991-03-29 半導体装置

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JP3066270A JPH04302164A (ja) 1991-03-29 1991-03-29 半導体装置

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