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KR20060130125A - 반도체 패키지 및 반도체장치 - Google Patents

반도체 패키지 및 반도체장치 Download PDF

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KR20060130125A
KR20060130125A KR1020067014695A KR20067014695A KR20060130125A KR 20060130125 A KR20060130125 A KR 20060130125A KR 1020067014695 A KR1020067014695 A KR 1020067014695A KR 20067014695 A KR20067014695 A KR 20067014695A KR 20060130125 A KR20060130125 A KR 20060130125A
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KR
South Korea
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substrate
terminal
semiconductor chip
semiconductor
semiconductor package
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Application number
KR1020067014695A
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슈우이치 오사카
히토시 후지모토
테쓰야 히로세
나오유키 시노나가
Original Assignee
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

멀티칩화한 반도체집적회로의 기능 향상, 소형화, 시스템화를 도모하는 패키지 구조를 제공한다. 표면에 복수의 테스트용 단자와 복수의 외부접속용 단자가 배치되고, 이면에 복수의 내부접속용 단자가 배치된 기판과, 표면에 내부회로와 접속한 복수의 표면단자가 형성된 반도체칩을 준비하고, 이 반도체칩의 이면을 상기 기판의 이면에 접합하며, 반도체칩의 표면단자를 기판의 원하는 내부접속용 단자에 접속한 후, 밀봉부재에 의해 반도체칩을 기판의 이면에 밀봉하여 캡슐화된 반도체 패키지를 구성한다. 또한 외부접속 단자가 형성되어 기판 위에 탑재된 다른 반도체칩에, 상기의 캡슐화된 반도체 패키지를 접합한 후 밀봉하여 멀티칩 구조로 한다.
테스트용 단자, 외부접속용 단자, 내부접속용 단자, 반도체칩

Description

반도체 패키지 및 반도체장치{SEMICONDUCTOR PACKAGE AND SEMICONDUCTOR DEVICE}
본 발명은 캡슐화된 반도체 패키지 및 이 반도체 패키지를 조합한 반도체장치에 관한 것이다.
현재 이용되고 있는 반도체 디바이스의 기능 향상, 소형화, 시스템화는, 복수의 IC칩을 직접, 수직방향으로 축적, 인터포저 기판에 직접 와이어 본딩하는 멀티칩 패키지가 메모리 품종을 중심으로 이용되고 있다.(예를 들면 특허문헌 1, 2참조).
특허문헌 1 : 일본국 공개특허공보 특개2002-231885호 공보
특허문헌 2 : 일본국 공개특허공보 특개2002-217367호 공보
[발명의 개시]
[발명이 해결하고자 하는 과제]
전술한 바와 같은 종래의 방식은, 칩 탑재면이 단일이기 때문에, 일반적으로 디바이스 조합의 범용성이 낮다. 또한 복수 칩을 조립하여 완성후에 전기검사를 행하므로, 불량품의 발생 손실이 많아 제조 원가의 절감이 어렵다. 또한 와이어링의 내부 인회의 자유도가 낮으므로, 다층구조 인터포저 기판이 필요하게 되고, 기판 원가의 상승, 패키지 부피가 커지는 등의 문제가 있었다.
[과제를 해결하기 위한 수단]
본 발명은 이러한 종래의 과제를 해결하기 위한 것으로서, 미리 검사되어 캡슐화된 반도체 패키지를 사용하고, 이것을 예를 들면 다른 고기능의 반도체칩과 조합시키는 것에 의해, 반도체집적회로장치의 기능 향상, 소형화, 시스템화를 도모하는 패키지 구조를 제공하고자 하는 것이다.
상기한 바와 같은 과제를 해결하기 위해서, 본 발명에서는 우선 캡슐화된 반도체 패키지를 제공한다. 즉, 본 발명에 의한 반도체 패키지는,
표면에 복수의 테스트용 단자와 복수의 외부접속용 단자가 배치되고, 이면에 복수의 내부접속용 단자가 배치되며, 상기 내부접속용 단자가 원하는 상기 테스트용 단자 및 또는 외부접속용 단자와 내부접속된 기판과,
표면에 내부회로와 접속한 복수의 표면단자가 형성되고, 이면이 상기 기판의 상기 이면에 대향하도록 배치된 적어도 하나의 반도체칩과,
상기 반도체칩의 상기 표면단자를 상기 기판의 원하는 상기 내부접속용 단자에 접속하는 배선과,
상기 반도체칩을 상기 기판의 상기 이면에 밀봉하는 밀봉부재를 구비한 것이다.
또한 본 발명에 의한 반도체장치는, 상기의 캡슐화된 반도체 패키지를 다른 기능을 가지는 다른 반도체칩 등과 조합하여 멀티칩화한 반도체장치를 제공하는 것이다. 즉, 본 발명의 반도체장치는,
주표면에 복수의 접속용 주단자가 배치되고, 이면에 복수의 외부접속용 주단자가 배치되며, 상기 접속용 주단자가 원하는 상기 외부접속용 주단자와 내부접속된 주기판과,
주표면에 내부회로와 접속한 복수의 표면단자가 형성되고, 이면이 상기 주기판의 상기 표면에 대향하도록 배치된 적어도 하나의 주반도체칩과,
상기 주반도체칩의 상기 표면에 그 밀봉부재가 대향하도록 배치된 적어도 하나의 본 발명에 의한 캡슐화된 반도체 패키지와,
상기 주반도체칩의 상기 표면단자와, 상기 반도체 패키지의 상기 외부접속용 단자를 상기 주기판의 원하는 상기 접속용 주단자에 접속하는 배선과,
상기 주반도체칩 및 상기 반도체 패키지를 상기 주기판의 상기 표면에 밀봉하는 주밀봉부재를 구비한 것이다.
본 발명의 그 밖의 특징 또는 변형은, 이하에 상세하게 설명한다.
[발명의 효과]
본 발명에 의하면, 미리 검사되어 캡슐화된 반도체 패키지를, 기능하고 있는 전용시스템LSI등 다른 반도체칩에 접속하는 것으로, 기능이 다른 칩을 조합하여 동작할 수 있으며, 시스템화가 용이하게 행해진다.
또한 미리 검사되어 캡슐화된 반도체 패키지를 사용하는 것으로, 이와 조합하는 다른 반도체칩이 양품임에도 불구하고 사용할 수 없는 동반 불량을 없앨 수 있다. 따라서, 검사 부하를 최소로 하여 제조 손실을 방지할 수 있다.
또한 베어 칩이 아닌, 캡슐화된 반도체 패키지를 사용하므로, 외부 인출, 테스트, 핸들링이 용이하게 되고 양품 선별도 용이하게 된다.
도 1은 본 발명의 실시예 1에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 2는 본 발명의 실시예 2에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 3은 본 발명의 실시예 3에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 4는 본 발명의 실시예 4에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 5는 본 발명의 실시예 5에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 6은 본 발명의 실시예 6에 있어서의 반도체 패키지의 구조를 나타내는 도 면,
도 7은 본 발명의 실시예 6에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 8은 본 발명의 실시예 7에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 9는 본 발명의 실시예 8에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 10은 본 발명의 실시예 9에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 11은 본 발명의 실시예 10에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 12는 본 발명의 실시예 11에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 13은 본 발명의 실시예 12에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 14는 본 발명의 실시예 13에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 15는 본 발명의 실시예 14에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 16은 본 발명의 실시예 14에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 17은 본 발명의 실시예 14에 있어서의 반도체 패키지의 구조를 나타내는 도면,
도 18은 본 발명의 실시예 15에 있어서의 반도체 패키지의 구조를 나타내는 도면이다.
[부호의 설명]
10 : 반도체 패키지 11 : 기판
12 : 테스트용 단자 13 : 외부접속용 단자
14 : 내부접속용 단자 15 : 반도체칩
16 : 표면단자 17 : 배선
18 : 밀봉부재 20 : 반도체장치
21 : 주기판 22 : 접속용 주단자
23 : 외부접속용 주단자 24 : 주반도체칩
25 : 표면단자 26 : 고정재
27a , 27b : 배선 28 : 주밀봉부재
51 : 스페이서 61 : 접착성 부재
[발명을 실시하기 위한 최선의 형태]
이하에 본 발명의 실시예에 대해서 도면을 참조하여 상세하게 설명한다. 또 한, 각 도면에서 동일 또는 해당하는 부분에는 동일한 부호를 붙여 경우에 따라 설명을 간략 내지 생략한다.
실시예 1
도 1은, 본 발명의 실시예 1에 의한 캡슐화한 반도체 패키지의 구조를 나타내는 도면으로, (a)도는 평면도, (b)도는 단면도를 나타낸다.
도 1의 반도체 패키지(10)에 있어서, 인터포저 또는 인터포저 기판이라고도 불리는 기판(11)의 표면에는, 복수의 테스트용 단자(12)와 복수의 외부접속용 단자(13)가 배치되고, 그 이면에는 복수의 내부접속용 단자(14)가 배치되어 있다. 내부접속용 단자(14)는 원하는 테스트용 단자(12)와 내부접속되어 있다. 또 내부접속용 단자(14)는 원하는 외부접속용 단자(13)와도 내부접속되어 있다. 보통은 하나의 테스트용 단자(12)와 하나의 외부접속용 단자(13)는 대응하고 있으며 서로 전기적 접속된 상태에 있지만, 대응한 외부접속 단자(13)가 없는 테스트용 단자(12)가 있어도 된다.
이 기판(11)의 이면측에는 반도체칩(15)이 그 이면측을 대향하도록 배치되고 있으며, 반도체칩(15)의 표면에는 그 내부회로와 접속된 복수의 표면단자(16)가 형성되어 있다. 기판(11)과 반도체칩(15)은 접착층으로 접착해도 된다.
그리고, 배선(17)에 의해 반도체칩(15)의 표면단자(16)와 기판(11)의 원하는 내부접속용 단자(14)가 접속되어 있다.
그리고, 밀봉부재(18)에 의해 반도체칩(15)과 배선(17)이 기판(11)의 이면측에 밀봉되어 있다.
여기에서 각각 단자라 칭한 것은, 통상은 와이어링용 패드 내지 본딩 패드로서 도전성 박막으로 형성되어 있는 것이다. 또한 배선이라 칭한 것은, 통상은 본딩 접속되는 와이어링이다. 또한 밀봉부재라 칭한 것은, 통상은 밀봉용의 수지이다. 또한 반도체칩(15)은 통상은 접착층을 통해 기판(11)에 접합되어 있다.
이상과 같이, 반도체칩(15)의 표면단자(16)와 기판(11)의 내부접속용 단자(14) 사이에 배선(17)에 의해 원하는 접속이 이루어지고, 또한 기판(11)의 내부접속용 단자(14)와 외부접속용 단자(13) 사이에 원하는 내부접속이 이루어지고 있기 때문에, 외부로부터 기판(11)의 외부접속을 통해 반도체칩에 소정의 동작을 할 수 있게 된다.
또한 반도체칩(15)의 표면단자(16)와 기판(11)의 내부접속용 단자(14) 사이에 배선(17)에 의해 원하는 접속이 이루어지고, 또한 기판(11)의 내부접속용 단자(14)와 테스트용 단자(12) 사이의 원하는 내부접속이 이루어지고 있기 때문에, 외부에서 기판(11)의 테스트용 단자(12)를 통해 반도체칩(15)의 소정의 동작을 테스트할 수 있다.
다음에 도 1(a)의 기판(11)의 표면도에 나타내는 바와 같이, 기판(11)의 표면에 있어서, 복수의 테스트용 단자(12)의 배치 영역과 복수의 외부접속용 단자(13)의 배치 영역은 분리되어 있다. 구체적으로는, 외부접속용 단자(13)의 배치 영역은 기판(11)의 주변부에 배치되고, 테스트용 단자(12)의 배치 영역은 기판(11)의 상기 주변부를 제외한 내측부에 배치되어 있다.
다음에 도 1(b)의 기판(11)의 단면도로부터 알 수 있는 것과 같이, 기판(11) 의 이면에 있어서, 내부접속용 단자(14)는 기판(11)의 주변부에 배치되어 있다. 그리고, 기판(11)의 내부접속용 단자(14)의 배치 영역보다 내측에, 바꿔 말하면 중심부에 반도체칩(15)이 배치되어 있다.
다음에 도 1(b)의 기판(11)의 단면도로부터 알 수 있는 바와 같이, 기판(11)의 이면에 밀봉부재(16)가 일정한 두께로 형성되고 있으며, 이 반도체 패키지(10)는 전체적으로 일정 두께의 사각형을 나타내고 있다.
이상에서 설명한 바와 같이, 이 반도체 패키지(10)는, 외부접속용 단자(13)에 의해 외부제품과 전기적으로 접속된다.
그리고, 기판(11)에 있어서, 내부접속용 단자(14), 테스트용 단자(12), 외부접속용 단자(13)는 전기적으로 접속되고, 반도체칩(15)과 외부제품의 입출력이 대응하도록 설계되어 있다.
반도체칩(15)은 배선(17), 내부접속용 단자(14), 테스트용 단자(12), 외부접속용 단자(13)를 통해 외부제품과 전기적으로 접속되고, 외부로부터 전원, 신호를 받아 그 동작 결과를 출력한다.
이 반도체 패키지(10)는, 조립후 테스트용 단자(12)를 사용하여 전기 특성을 계측하여 양품인지 불량품인지를 판정된다. 양품 판정된 제품은 외부접속용 단자(13)를 통해 외부제품과 접속되어 소정의 동작을 행한다.
이상의 구조를 다른 표현으로 다음과 같이 설명할 수 있다.
이 실시예의 반도체 패키지(10)는, 반도체칩(IC칩)과 거의 같은 사이즈의 인터포저 기판(11)의 이면위에 이 반도체칩의 이면을 다이 부착하고, 반도체칩 표면 의 표면단자(16)(본딩 전극)와 인터포저 기판(11)의 이면위에 배선된 내부접속용 단자(14)(와이어 본딩용의 전극) 사이를 금속배선(17)으로 와이어 본딩하고, 반도체칩(15)의 표면과 측면을 절연성의 밀봉부재(18)(몰드 수지)로 보호한 것이다.
또한 인터포저 기판(11)의 이면에 복수배치된 도전성의 내부접속용 단자(14)(와이어 본딩용의 전극)는, 기판(11)의 단면을 통해서 기판(11)의 표면에 배선되고, 인터포저 기판(11)의 표면의 도전성의 테스트용 단자(12)(테스트용 전극)로 이끔과 동시에, 기판(11) 표면의 주위에 배치된 와이어 본딩용의 외부접속용 단자(13)(외부인출단자)로 이끌고 있다.
또한, 기판(11)의 표면의 중앙부로 인회된 테스트용 단자(12)(테스트용의 전극단자)와, 기판(11)의 표면의 주위에 배치된 다른 외부 디바이스와의 접속용의 외부접속용 단자(13)(외부인출전극)가 분리되어 있다.
그리고, 기판(11)의 테스트용 단자(12)(테스트용의 전극단자)를 사용하여 미리 내장한 반도체칩(15)(IC칩)의 기능을 검사함으로써 양품만을 선별하는 것이 가능하게 된다.
또한 이 실시예의 반도체 패키지(10)에서는, 도 1(a)에 나타내는 바와 같이, 기판(11)의 표면에 있어서, 복수의 테스트용 단자(12)의 배치 영역과 복수의 외부접속용 단자(13)의 배치 영역을 분리하여 배치할 수 있다. 테스트용 단자(12)가 별도로 설치되지 않고, 외부접속용 단자(13)를 테스트용으로도 사용하는 종래의 타입에서는, 외부접속용 단자(13)가 테스트시에 손상을 받을 가능성이 있지만, 이 실시예의 반도체 패키지(10)에서는, 예를들면, 테스트용 단자(12)가 손상을 받아도, 외부접속용 단자(13)는 손상없이 보호된다.
또한 이 실시예와 같이 기판(11)을 사용하면, 테스트용 단자(12)의 배치 영역을 충분히 확보할 수 있다. 따라서, 복수의 테스트용 단자(12)의 배열을 자유롭게 선택할 수 있다. 또한 개개의 테스트용 단자(12)의 크기를 외부접속용 단자(13)보다 크게 할 수도 있으므로, 테스트용 단자에는 테스트시에 큰 전력이 인가되는 경우가 있어도 손상을 잘 받지 않는다는 장점이 있다.
또한 테스트용 단자의 크기, 형상을, 외부접속용 단자의 크기, 형상과는 달리 필요한 크기, 형상으로 설정할 수 있다.
이상에서 설명한 바와 같이, 이 실시예에서는, 다른 고기능 반도체칩과 조합하여 멀티칩화해야 할 반도체칩을 베어 칩 상태로 하지 않고, 미리 본 실시예에서 설명한 것 같은 캡슐화한 반도체 패키지를 준비한다. 이 캡슐화한 반도체 패키지는 칩과 같은 정도의 크기로 작게 형성할 수 있다. 본원 발명자들은 이를 칩 캡슐 내지 칩사이즈 캡슐로 부르고 있다.
베어 칩을 사용하여 멀티칩화할 경우에는 핸들링이 곤란하지만, 이 실시예와 같이 캡슐화하면, 외부인출, 테스트, 핸들링이 용이하게 되어 양품 선별도 용이하게 되고, 베어 칩의 결점을 해결할 수 있다.
그리고, 미리 검사되어 캡슐화된 반도체 패키지를 사용하는 것으로, 뒤에 설명한 바와 같이, 이미 기능하고 있는 전용시스템LSI등 다른 칩에 그대로 접속하는 것으로, 용이하게 기능이 다른 칩이 동작하는 멀티칩 모듈로서 시스템화하는 것이 용이하다.
실시예 2
도 2는, 본 발명의 실시예 2에 의한 반도체장치(20)의 구조를 나타내는 단면도이다. 이 반도체장치(20)는, 실시예 1에서 설명한 캡슐화된 반도체 패키지(10)를 다른 집적회로장치 등의 반도체칩 위에 적층하여 멀티칩의 패키지 제품으로 한 것이다.
도 2에 나타내는 반도체장치(20)에 있어서, 인터포저 또는 인터포저 기판이라고도 칭하는 주기판(21)의 주표면(단면도로 보아서 위쪽)에는 복수의 접속용 주단자(22)가 배치되고, 그 이면에는 복수의 외부접속용 주단자(23)가 배치되어 있다. 그리고, 접속용 주단자(22)는 원하는 외부접속용 주단자(23)와 내부접속되어 있다.
주기판(21)의 표면에는, 주반도체칩(24)이 그 이면(단면도로 보아서 아래쪽)을 대향시켜 배치되고 있고, 주반도체칩(24)의 주표면(단면도에서 보아서 위쪽)에는 내부에 형성된 회로와 접속된 복수의 표면단자(25)가 형성되어 있다.
주반도체칩(24)의 주표면에는, 실시예에서 설명한 반도체 패키지(10)가 그 밀봉부재(18)를 주반도체칩(24)의 주표면에 대향되도록 배치되어 고정재(26)로 고정되고 있다.
배선(27a)은 주반도체칩(24)의 표면단자(25)와 주기판(21)의 원하는 접속용 주단자(22)를 접속하고, 배선(27b)은 반도체 패키지(10)의 외부접속용 단자(13)와 주기판(21)의 원하는 접속용 주단자(22)를 접속하고 있다.
또한 주밀봉부재(28)는 주반도체칩(24) 및 반도체 패키지(10)를 주기판(21) 의 주표면에 밀봉하고 있다.
여기에서 주기판(21)의 접속용 주단자(22)와 주반도체칩(24)의 표면단자(25)는, 통상은 와이어링용 패드 또는 본딩 패드로서 도전성 박막으로 형성되어 있는 것이다. 또한 주기판(21)의 외부접속용 주단자(23)는, 통상은 다른 실장기판에 실장될 때의 전기적 접속용의 솔더볼이다. 또한 배선(27a, 27b)이라 칭한 것은, 통상은 본딩 접속되는 와이어링이다. 또한 주밀봉부재(28)라 칭한 것은 통상은 밀봉용의 수지이며, 고정재(26)라 칭한 것은 통상은 수지에 의한 접착층이다.
또한, 여기에서 주기판(21), 접속용 주단자(22), 외부접속용 주단자(23), 주반도체칩(24), 주밀봉부재(28)등과 같이 "주"라는 단어를 부가하고 있지만, 이것은 실시예 1에서 이용한 용어와의 구별을 도모하기 위한, 단순히 설명의 편의를 위한 것이다. 실시예 1의 것을 반도체 패키지라 칭하고, 실시예 2의 것을 반도체제품으로 칭하고 있지만, 이것도 양자의 구별을 하기 위한 단순한 설명상의 편의를 위한 것이다.
이상에서 설명한 바와 같이, 실시예 1에서 설명한 것 같은, 본 발명의 반도체 패키지(10)는, 도 2에 나타나 있는 바와 같이 주반도체칩(24)(하단 칩) 위에 적층되고, 그 후에 주반도체칩(24)과 동일한 주기판(21) 위에 와이어 본딩되며, 수지밀봉된다. 여기에서, 주반도체칩(24)(하단 칩)용의 접속용 주단자(22)와, 반도체 패키지(10)용의 접속용 주단자(22)와, 주기판(21)의 외부접속용 주단자(23)는 원하는 상태로 전기적으로 접속되어, 최종제품으로서 기능하도록 설계되고 있으며, 이 반도체장치(20)에 의해, 복수의 반도체칩이 적층된 상태와 동등한 기능을 얻을 수 있다.
또한 반도체 패키지(10)는 미리 양품 선별되고 있기 때문에, 반도체 패키지(10)에 수납된 반도체칩(15)(상단 칩)의 불량에 의한 주반도체칩(24)(하단 칩)의 동반 불량화를 억제할 수 있다.
이상과 같이, 이 실시예의 반도체장치(20)는, 실시예 1에서 설명한 반도체 패키지(10)의 이면(기판(11)측과는 반대의 밀봉부재(18)측)을, 다른 주반도체칩(24)(IC칩)의 표면에 고정재(26)등를 통해 직접적으로 <또는, 부속의 스페이서로>서로 붙여, 반도체 패키지(10)의 인터포저 기판(11)의 표면측의 외부접속용 단자(13)(외부전극)를 주기판(21)이나 상기 다른 주반도체칩(24)(IC칩)에 와이어 본딩으로 서로 접속하여 복합 기능을 가지는 구조로 한 것이다.
이상과 같이, 본 발명에 의하면, 외부접속용 단자와 테스트용 단자를 표면에 설치하고, 칩과 거의 같은 사이즈로 수납 보호한, 본 발명의 캡슐화된 반도체 패키지의 테스트 완료된 것을, 다른 기능을 가지는 다른 반도체칩 위에 적층하고, 서로 와이어 본드로 배선한 반도체장치를 제조함으로써, 각 반도체칩을 분업하여 제작한 후, 용이하게 복합 기능을 가지는 시스템이 가능한 시스템 패키지의 제공이 가능하게 된다.
즉, 미리 검사된 본 발명의 반도체 패키지를 사용하여, 이미 기능하고 있는 전용시스템LSI등 다른 칩과 일체화하여 접속하는 것으로, 용이하게 기능이 다른 칩을 복합시켜 동작시킬 수 있으며, 시스템화를 용이하게 도모할 수 있다.
예를 들면 하단의 전용시스템LSI칩 위에 메모리 칩을 포함하는 본 발명의 반 도체 패키지를 싣는 것에 의해, 복수의 다른 기능의 칩의 다층 축적 조합을 가능하게 하고, MCP의 범용성을 높일 수 있다.
또한 미리 검사된 본 발명의 반도체 패키지를 사용하는 것으로, 제조 손실을 방지하고, 검사 부하를 최소로 하며, 설비투자를 억제하고, 패키지에 의한 시스템의 제공을 용이하게 할 수 있다.
또한 인터포저 기판의 구조를 간단하게 하여 저비용화를 도모할 수 있다.
또한, 종래의 베어 칩을 사용하는 구조로 외부인출하는 것은, 핸들링이 곤란하고, 또한 테스트도 그 상태로는 불가능하지만 본 발명의 반도체 패키지를 사용함으로써, 외부인출, 테스트, 핸들링이 용이하게 되고, 양품 선별도 용이하게 된다.
또한 예를 들면 양품 선별된 메모리를 전용시스템LSI칩 등과 조합할 수 있기 때문에, 양품의 전용시스템LSI칩을 불량품의 메모리와 조합하여 동반 불량이 되는 경우가 없으며, 생산성 향상의 효과가 크다.
실시예 3
도 3은, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 단면도이다.
이 실시예에서는, 2개의 반도체칩(15a, 15b)이 기판(11)의 이면에 배치되고, 반도체칩(15a, 15b)의 표면에 배치된 표면단자(16a, 16b)가 각각 기판(11)의 이면의 내부접속용 단자(14)에 접속되어 있다.
기판(11)측에서 보아, 하단의 반도체칩(15a)의 표면주위에 표면단자(16a)가 배치되고, 그 내측의 무단자 영역에, 상단의 반도체칩(15b)이 배치되어 있다. 적 층하는 반도체칩은 2개로 한정되지 않고, 2개 이상 필요한 개수를 적층할 수 있다. 기판(11) 및 반도체칩(15a, 15b)은 접착층으로 접착해도 좋다. 이러한 적층에 의해 집적도를 높일 수 있다.
또한, 도 3에서는, 반도체칩(15a, 15b)의 표면단자(16a, 16b)가 동일한 내부접속용 단자(14)에 접속되고 있는 것처럼 보이지만, 이것은 단면도 때문으로, 실제로는 내부접속용 단자(14)는 도면 안쪽 방향으로 일렬로 여러개 배치되고 있으며, 일반적으로는 다른 내부접속용 단자(14)에 접속되고 있는 것이다.
실시예 4
도 4는, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 도면으로, (a)는 단면도, (b)는 저면도이다.
도 4에 나타내는 반도체 패키지에 있어서는, 배선의 일부가 밀봉부재의 표면에 노출하여 외부로부터 목시할 수 있는 상태로 되어있다. 도 1∼도 3에서 설명한 것 같은 반도체 패키지(10)에서는, 내부의 배선(17)은 밀봉부재(18) 안에 보이지 않도록 묻혀져 있다. 이와 같이 할 경우, 밀봉부재(18)의 두께가 두꺼워지는 경향에 있다. 한편, 이 실시예의 도 4와 같이 , 배선(17)이 반도체 패키지(10)의 배면으로 노출해도 된다고 할 경우에는, 밀봉 부재(18)의 두께를 얇게 형성할 수 있다.
또한 밀봉부재(18)는 통상은 불투명하지만, 이 경우에 투명부재로 형성하는 것도 생각할 수 있다. 그렇게 하면 밀봉부재(18)로부터 노출하는 배선(17)이 눈에 띄지 않으므로 외관상 편리하다.
실시예 5
도 5는, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 단면도이다.
도 5에 나타내는 반도체 패키지에서는, 반도체칩(15)의 표면에 금속 또는 실리콘편 또는 비도전성의 스페이서(51)를 설치하고, 그 표면을 밀봉부재(18)로부터 노출시키고 있다. 스페이서(51)는 반도체칩(15)에 접착층에서 접착해도 좋다. 이와 같이 하면, 전열성의 스페이서(51)를 통해 방열하므로 방열성이 향상한다. 또한 뒤에 설명하는 것 같이 스페이서(51)를 사용해서 다른 반도체칩에 접착시키면, 접착성이 향상된다.
실시예 6
도 6, 도 7은, 각각 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 단면도이다.
도 6에 나타내는 반도체 패키지에서는, 도 5에 나타낸 반도체 패키지(10)의 스페이서(51)의 표면에 열연화 혹은 열경화성의 수지 등으로 이루어지는 접착성 부재(61)를 도포하거나 또는 서로 붙이고 있다. 이와 같이 하면, 뒤에 설명한 바와 같이, 다른 반도체칩에 접합할 때 그 접합성이 향상한다.
또한 도 7에 나타내는 반도체 패키지에서는, 도 1에 나타낸 반도체 패키지(10)의 배면측에서 밀봉부재(18)의 표면에 열연화 혹은 열경화성의 수지 등으로 이루어지는 접착성 부재(61)를 도포하거나 또는 서로 붙이고 있다. 이와 같이 하면, 뒤에 설명한 바와 같이, 다른 반도체 칩에 접합할 때에 그 접합성이 향상한다.
실시예 7
도 8은, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 도면으로, (a)는 단면도, (b)은 저면에서 본 투시도이다. 이 반도체 패키지(10)는, 내부접속용 단자를 2그룹 이상으로 나누어서 설치하여 적절히 사용된다.
도 8(a)는 이 실시예의 반도체 패키지(10)의 단면도, 도 8(b)는 기판(11)의 이면의 내부접속 단자(14)의 배치를 나타내는 도면이고, 도 8(a)를 하측으로부터 올려 보았을 때의 투시도이다.
이 도 8에 나타내는 반도체 패키지(10)에서는, 기판(11)의 복수의 내부접속용 단자를 2그룹 설치하고 있다. 즉, 내부접속용 단자(14a)의 열의 제 1그룹과, 내부접속용 단자(14b)의 열의 제 2그룹이다.
그리고, 반도체칩(15)의 표면단자(16)와 제 1그룹의 내부접속용 단자(14a)와의 사이에서 배선(17a)에 의해 원하는 접속을 행한다. 또한 표면단자(16)와 제 2그룹의 내부접속용 단자(14b) 사이에서 배선(17b)에 의해 원하는 접속을 행한다.
또한, 제 1그룹의 내부접속용 단자(14a)와 외부접속용 단자(13) 사이에 제1의 원하는 내부접속을 행한다. 또한 제 2그룹의 내부접속용 단자(14b)와 외부접속용 단자(13) 사이에 제2의 원하는 내부접속을 행한다. 바꿔 말하면, 이러한 기판(11)을 준비한다.
이와 같이 하면, 외부접속 단자(13)를 통해 외부기판이나 소자와의 다른 접속 형태를 실현할 수 있다.
또한 이와는 별도로, 반도체칩(15)의 다른 내부회로 또는 기능을 가지는 것을 동일한 기판(11)에 탑재하여 배선(17a, 17b)을 적절히 사용함으로써, 동일한 기 판(11)을 사용하여 외부접속 단자(13)를 통해 외부와 다른 접속 형태를 취할 수 있다.
이것을 설명 방법을 바꾸어서 설명하면 도 8에 나타내는 반도체 패키지에서는, 반도체 패키지(10)안의 반도체칩(15)으로부터 와이어링하기 위한 내부접속 단자(14)(본딩 패드)를 복수개 설치하고, 동일 칩을 사용하지만 외부제품과의 전도를 취하는 접합 패드 배치가 다른 경우에, 패드14a와 14b를 와이어17a와 17b로 적절히 사용함으로써 다른 접속 형태라도 동일한 기판에서 생산할 수 있다. 즉, 기판의 공통화를 도모할 수 있다.
또한 반도체칩(15)(IC칩)을 탑재하는 인터포저 기판(11)의 이면의 내부접속 단자(14)(와이어 본딩용의 전극)에는, IC칩 기능의 변경에 대응할 수 있도록 복수의 내부접속 단자(14)(리드 단자)를 배치하여, 와이어 본딩의 배선(17)에 의해 각 기능 대응의 내부접속 단자(14)(전극)를 선택할 수 있다.
실시예 8
도 9는, 본 발명의 다른 실시예에 의한 반도체장치의 구조를 나타내는 단면도이다. 이 실시예 8은 실시예 2와 마찬가지로, 본 발명의 반도체 패키지를 다른 반도체칩(집적회로장치등) 위에 적층하여 패키지 제품으로 한 것이다.
실시예 2의 도 2에 있어서는, 도 1에 나타나 있는 바와 같은 반도체 패키지(10)를 주반도체칩(24)위에 탑재하고 있지만, 이 실시예의 도 9에서는, 도 5에 나타나 있는 바와 같은 반도체 패키지(10)을 주반도체칩(24) 위에 탑재하고 있다. 즉, 반도체 패키지(10)의 스페이서(51)의 외측 표면을 주반도체칩(24)의 표면에 접 촉시키고 있다. 이것은 접착층를 통해 접합시켜도 좋다.
이 도 9의 경우에서는, 반도체 패키지(10)의 스페이서(51)는 밀봉부재(18)의 표면으로부터 약간 높아, 주반도체칩(24)의 표면과의 접합성을 좋게 하고 있다.
이와 같이, 반도체 패키지(10)에 스페이서(51)를 설치하고, 스페이서를 통해 주반도체칩(24)에 접합함으로써, 상호접합을 용이하게 하는 동시에 방열성이 향상된다.
또한, 상기의 각 실시예에서는, 반도체 패키지(10)에 있어서의 기판(11)의 외부접속 단자(13)의 배열이나 그에 따르는 배선(와이어 본딩)의 방향 또는 주기판(21)의 접속용 주단자(22)의 배열 등에 대해서 2방향에만 존재하는 것과 같이 설명했지만, 이것은 2방향이라도 좋고, 사물에 따라 4방향으로 존재해도 좋다. 또한 반도체 패키지(10), 반도체장치(20) 및 그 구성 부분의 높이나 형상도 임의로 설정할 수 있다.
실시예 9
도 10은, 본 발명의 다른 실시예에 의한 반도체장치의 구조를 나타내는 단면도이다. 이 실시예는, 본 발명의 캡슐화된 반도체 패키지를 복수 적층하여 형성한 반도체장치에 관한 것이다.
도 10에 나타내는 반도체 장치에서는, 주반도체칩(24) 위에 하단의 제1의 반도체 패키지(10A)를 장착하고, 또한 그 위에 상단의 제2 반도체 패키지(10B)를 장착하는 것이다.
상단의 반도체 패키지(10B)는 하단의 반도체 패키지(10A)의 외부접속용 단자 를 피하도록 사이즈를 작게 한 것을 적층한다. 도 10에서는 2단의 적층이지만, 2단 이상 복수단을 적층해도 된다.
이와 같이, 하단의 반도체 패키지의 외부접속 단자를 피해서 상단의 반도체 패키지를 적층하도록 하면, 외부접속 단자에 대한 와이어 본딩을 행하기 쉽다. 또한 테스트도 행하기 쉽다.
또한, 이 경우의 반도체 패키지(10)는, 기판(11)의 테스트용 단자(12) 및 외부접속용 단자(13)가 기판(11)의 주변부에 배치되고, 기판(11)의 중앙부는 단자가배치되지 않는 무단자 영역으로 되어 있는 것이 적층에 편리하다.
실시예 10
도 11은, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 도면으로, (a)는 평면도, (b)는 단면도이다.
도 11에 나타내는 반도체 패키지(10)에서는, 기판(11)에 있어서, 외부접속용 단자(13)의 배치 영역이 기판(11)의 대향하는 2변의 주변부에 배치되고, 테스트용 단자(12)의 배치 영역이 기판(11)의 다른 대향하는 2변의 주변부에 배치되어 있다. 그리고, 기판(11) 중앙부에 단자가 배치되지 않는 무단자 영역이 형성되어 있다.
또한 밀봉부재(18)가 기판(11)의 이면에 일정한 두께로 형성되는 동시에, 기판(11)의 외부접속용 단자(13)의 배치 영역에 대응하는 부분에서는 상대적으로 작은 두께로 형성되어 있다. 구체적으로는, 각 부에서 오목히 들어간 단차를 형성하고 있다.
더 설명하면 도 11에 나타내는 반도체 패키지(10)에서는, 인터포저 기판(11) 의 외부접속용 단자(13)는 물론, 테스트용 단자(12)(테스트용 패드)도 가능한 한 기판(11)의 주변 단부에 배치한다.
또한 반도체칩(15)의 표면단자(16)와 인터포저 기판(11)은 탭에 의한 배선(17)으로 접합하고, 가능한 한 높이 방향을 얇게 형성한다.
또한 밀봉부재(18)(몰드 수지)는 주변부의 외부접속용 단자(13)에 대응한 부분에서 깍이도록 단차를 설치한다.
이러한 구조로 하면, 뒤에 설명한 바와 같이, 동일 사이즈의 반도체 패키지(10)를 다수적층 하는 것이 가능하게 된다.
실시예 11
도 12는, 본 발명의 다른 실시예에 의한 반도체장치의 구조를 나타내는 단면도이다. 이 실시예의 반도체장치는, 실시예 10(도 11)의 반도체 패키지를 복수적층하여 형성한 반도체장치에 관한 것이다.
도 12에 나타내는 반도체 장치에서는, 주반도체칩(24) 위에 하단의 제1의 반도체 패키지(10A)를 장착하고, 또한 그 위에 상단의 제2 반도체 패키지(10B)를 실은 것이다.
상단의 반도체 패키지(10B)는, 하단의 반도체 패키지(10A)의 외부접속용 단자에 대응하는 위치에서 단차를 형성하고 있으므로, 외부접속용 단자로의 와이어 본딩이 용이하며, 또한 전체의 적층의 높이를 낮게 억제할 수 있다.
이러한 구조로 하면, 실시예 10(도 11)에서 설명한 구조의 동일 사이즈의 반도체 패키지를 다수적층 하는 것이 가능하게 된다.
실시예 12
도 13은, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 도면으로, (a)는 평면도, (b)는 단면도이다.
도 13에 나타내는 반도체 패키지(10)에서는, 기판(11)에 있어서, 외부접속용 단자(13)의 배치 영역이 기판(11)의 가장 주변부에 배치되고, 테스트용 단자(12)의 배치 영역이 기판(11)의 상기 주변부에 인접하는 내측부에 배치되며, 기판(11)의 중앙부에는 단자가 배치되지 않는 무단자 영역이 형성되어 있다.
즉, 도 13에 나타내는 반도체 패키지에서는, 테스트용 단자(12)를 인터포저 기판(11)의 주위에 배치한다. 그리고, 그 테스트용 단자(12)의 외주에 외부접속용 단자(13)(외부접속용 패드)를 배치한다.
또한 QPF용의 칩과 같이 반도체칩(15)의 표면(주면)에 표면단자(16)(패드)가 설치되고, 인터포저 기판(11)의 이면에 반도체칩(15)의 표면단자(16)(패드)와 TAB접속하는 내부접속용 단자(14)(패드)를 설치한다. 또한 실시예 10(도 11)과 동일한 단차 몰드를 행한다.
이 실시예에 의하면, QFP타입의 칩을 가지는 CSC에 대응가능하다. 또한 테스트 패드 배치의 자유도가 증가한다.
실시예 13
도 14는, 본 발명의 다른 실시예에 의한 반도체장치의 구조를 나타내는 단면도이다. 이 실시예의 반도체장치는, 실시예 12(도 13)의 반도체 패키지를 복수적층하여 형성한 반도체장치에 관한 것이다.
도 14에 나타내는 반도체 장치에서는, 주반도체칩(24) 위에 하단의 제1의 반도체 패키지(10A)를 장착하고, 또한 그 위에 상단의 제2 반도체 패키지(10B)를 장착한 것이다.
상단의 반도체 패키지(10B)는, 하단의 반도체 패키지(10A)의 외부접속용 단자에 대응하는 위치에서 잘라내는 것으로 단차를 형성하고 있으므로, 외부접속용 단자로의 와이어 본딩이 용이하게 되며, 또 전체의 적층의 높이를 낮게 억제할 수 있다.
이러한 구조로 하면, 실시예 12(도 13)에서 설명한 것 같은 구조의 동일 사이즈의 반도체 패키지를 다수적층 하는 것이 가능하게 된다.
또한, 이 실시예는 동일 사이즈의 반도체 패키지(10)을 적층하고, 4방향에 있어서 와이어 본딩을 행하는 구조이다.
실시예 14
도 15, 도 16, 도 17은, 각각 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 도면으로, (a)는 평면도, (b)는 단면도이다.
도 15에 나타내는 반도체 패키지에서는, 기판(11)이 밀봉부재(18)의 가장자리부분에서 외측으로 뻗어 연장한 외주부(11a)를 가지고, 외부접속용 단자(13)가 기판(11)의 상기 외주부(11a)에 배치되고 있다.
바꿔 말하면, 기판(11)의 외부접속용 단자(13)가 내부접속용 단자(14)로부터 외측에 배치되고, 밀봉부재(18)가 외부접속용 단자(13)에 대응하는 영역에는 이르지 않는 범위에서 내부접속용 단자(14)를 감싸도록 형성되어 있다.
즉, 도 15에 나타내는 반도체 패키지에서는, 밀봉부재(18)(몰드)에 단차를 설치하지 않고, 인터포저 기판(11)의 표면(주면)의 적어도 외부접속용 단자(13)(패드)의 배치 위치를 피하는 범위에서 형성되어 있다.
이와 같이 하면, 동일 사이즈의 반도체 패키지(10)를 다수적층 하는 것이 용이하게 된다.
도 16 및 도 17의 반도체 패키지(10)도, 도 15와 마찬가지로, 기판(11)이 밀봉부재(18)의 가장자리부분에서 외측으로 뻗어 연장한 외주부(11a)를 가지고, 외부접속용 단자(13)가 기판(11)의 상기 외주부(11a)에 배치되어 있다.
도 15, 도 16, 도 17의 차이는, 도 15의 것에서는, 기판(11) 표면의 대향하는 2변에 각각 테스트용 단자(12)가 일렬, 외부접속용 단자(13)가 일렬배치되어 있다. 도 16의 것에서는, 기판(11) 표면의 대향하는 2변에 외부접속용 단자(13)가 각각 일렬 배치되고 있으며, 테스트용 단자(12)는 기판(11)의 4변에 일렬로 고리 형상으로 배치되어 있다. 또한 도 17의 것에서는, 기판(11)의 4변의 최외주에 외부접속용 단자(13)가 일렬로 고리 모양으로 배치되고 있으며, 인접하는 내측에 테스트용 단자(12)가 기판(11)의 4변에 일렬로 고리 모양으로 배치되고 있다.
실시예 15
도 18은, 본 발명의 다른 실시예에 의한 반도체 패키지의 구조를 나타내는 단면도이다.
도 18에 나타내는 반도체 패키지에서는, 밀봉부재(18)가 기판(11)의 이면에 일정한 두께로 형성되는 동시에, 기판(11)의 바깥둘레 단부를 반대측까지(상측까 지) 감싸도록 형성되어 있다.
즉, 도 17에 나타내는 반도체 패키지에서는, 밀봉부재(18)(몰드)를 인터포저 기판(11)의 단부에 한정되는 것은 아니고, 인터포저 기판(11)의 단부를 노출시키지 않도록, 인터포저 기판(11)의 단부를 감싸서 표면까지 피복하는 것이다. 이와 같이 하면 인터포저 기판(11)의 계면과 밀봉부재(18)(몰드)와의 박리가 잘 일어나지 않는 효과가 있다.
본 발명에 의하면, 미리 캡슐화된 반도체 패키지를, 다른 반도체칩과 결합시킨 반도체장치를 얻을 수 있다. 이에 따라 미리 캡슐화되어 검사된 반도체 패키지를 기능이 다른 칩과 조합하여 동작시킬 수 있고, 시스템화한 반도체장치를 얻는 것이 용이하게 된다.

Claims (19)

  1. 표면에 복수의 테스트용 단자와 복수의 외부접속용 단자가 배치되고, 이면에 복수의 내부접속용 단자가 배치되며, 상기 내부접속용 단자가 원하는 상기 테스트용 단자 및 또는 외부접속용 단자와 내부접속된 기판과,
    표면에 내부회로와 접속한 복수의 표면단자가 형성되고, 이면이 상기 기판의 상기 이면에 대향하도록 배치된 적어도 하나의 반도체칩과,
    상기 반도체칩의 상기 표면단자를 상기 기판의 원하는 상기 내부접속용 단자에 접속하는 배선과,
    상기 반도체칩을 상기 기판의 상기 이면에 밀봉하는 밀봉부재를 구비한 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 반도체칩의 상기 표면단자와 상기 기판의 상기 내부접속용 단자와의 사이의 원하는 접속 및 상기 기판의 상기 내부접속용 단자와 상기 외부접속용 단자와의 사이의 원하는 접속에 의해, 상기 기판의 상기 외부접속 단자를 통해 상기 반도체칩에 소정의 동작을 행할 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 기판의 상기 복수의 내부접속용 단자를 2그룹 이상 설치하고, 제 1그룹의 내부접속용 단자와 상기 외부접속용 단자와의 사이의 제1의 원하는 접속 또는 제 2그룹의 내부접속용 단자와 상기 외부접속용 단자와의 사이의 제2 원하는 접속 및 상기 반도체칩의 상기 표면단자와 상기 기판의 상기 제 1그룹 또는 제 2그룹의 내부접속용 단자와의 사이의 원하는 접속에 의해, 상기 반도체칩에 다른 동작을 행할 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 반도체칩의 상기 표면단자와 상기 기판의 상기 내부접속용 단자와의 사이의 원하는 접속 및 상기 기판의 상기 내부접속용 단자와 상기 테스트용 단자와의 사이의 원하는 접속에 의해, 상기 기판의 상기 테스트용 단자를 통해 상기 반도체칩의 소정의 동작을 테스트할 수 있도록 한 것을 특징으로 하는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 기판에서, 상기 복수의 테스트용 단자의 배치 영역과 상기 복수의 외부접속용 단자의 배치 영역이 분리된 것을 특징으로 하는 반도체 패키지.
  6. 제 5항에 있어서,
    상기 기판에서 상기 외부접속용 단자의 배치 영역이 상기 기판의 주변부에 배치되고, 상기 테스트용 단자의 배치 영역이 상기 기판의 상기 주변부를 제외하는 내측부에 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제 5항에 있어서,
    상기 기판에서 상기 외부접속용 단자의 배치 영역이 상기 기판의 대향하는 2변의 주변부에 배치되고, 상기 테스트용 단자의 배치 영역이 상기 기판의 다른 대향하는 2변의 주변부에 배치되며, 기판의 중앙부에 단자가 배치되지 않는 무단자 영역을 형성한 것을 특징으로 하는 반도체 패키지.
  8. 제 5항에 있어서,
    상기 기판에서 상기 외부접속용 단자의 배치 영역이 상기 기판의 주변부에 배치되고, 상기 테스트용 단자의 배치 영역이 상기 기판의 상기 주변부에 인접하는 내측부에 배치되며, 기판의 중앙부에 단자가 배치되지 않는 무단자 영역을 형성한 것을 특징으로 하는 반도체 패키지.
  9. 제 1항에 있어서,
    상기 기판에서 상기 내부접속용 단자가 상기 기판의 주변부에 배치된 것을 특징으로 하는 반도체 패키지.
  10. 제 1항에 있어서,
    상기 하나 이상의 반도체칩이 두개 이상의 적층된 반도체칩인 것을 특징으로 하는 반도체 패키지.
  11. 제 1항에 있어서,
    상기 반도체칩의 상기 표면에 상기 밀봉부재로부터 노출하는 스페이서를 배치한 것을 특징으로 하는 반도체 패키지.
  12. 제 1항에 있어서,
    상기 배선의 일부를 상기 밀봉부재의 표면에 노출시킨 것을 특징으로 하는 반도체 패키지.
  13. 제 1항에 있어서,
    상기 밀봉부재의 표면에 접착성 부재를 부착시킨 것을 특징으로 하는 반도체 패키지.
  14. 제 5항에 있어서,
    상기 밀봉부재가 상기 기판의 이면에 일정한 두께로 형성되는 동시에, 상기 기판의 상기 외부접속용 단자의 배치 영역에 대응하는 부분에서는 상대적으로 작은 두께로 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  15. 제 7항 또는 제 8항에 있어서,
    상기 기판이 상기 밀봉부재의 둘레 가장자리변부로부터 외측으로 뻗어 연장한 외주부를 가지고, 상기 외부접속용 단자가 상기 기판의 상기 외주부에 배치된 것을 특징으로 하는 반도체 패키지.
  16. 제 5항에 있어서,
    상기 밀봉부재가 상기 기판의 이면에 일정한 두께로 형성되는 동시에, 상기 기판의 바깥둘레 단부를 감싸도록 형성되어 있는 것을 특징으로 하는 반도체 패키지.
  17. 제 1항에 있어서,
    상기 기판의 상기 테스트용 단자, 외부접속용 단자, 내부접속용 단자 및 상기 반도체칩의 상기 표면단자가 와이어 본딩용의 패드이며, 상기 배선이 본딩용 와이어인 것을 특징으로 하는 반도체 패키지.
  18. 주표면에 복수의 접속용 주단자가 배치되고, 이면에 복수의 외부접속용 주단자가 배치되며, 상기 접속용 주단자가 원하는 상기 외부접속용 주단자와 내부접속된 주기판과,
    주표면에 내부회로와 접속한 복수의 표면단자가 형성되고, 이면이 상기 주기판의 상기 표면에 대향하도록 배치된 적어도 하나의 주반도체칩과,
    상기 주반도체칩의 상기 표면에 그 밀봉부재가 대향하도록 배치된 적어도 하나의 제 1항의 반도체 패키지와,
    상기 주반도체칩의 상기 표면단자와, 상기 반도체 패키지의 상기 외부접속용 단자를 상기 주기판의 원하는 상기 접속용 주단자에 접속하는 배선과,
    상기 주반도체칩 및 상기 반도체 패키지를 상기 주기판의 상기 표면에 밀봉 하는 주밀봉부재를 구비한 것을 특징으로 하는 반도체장치.
  19. 제 11항에 있어서,
    상기 적어도 하나의 반도체 패키지가, 하단과 상단에 적층된 두개 이상의 반도체 패키지이며, 하단의 반도체 패키지의 외부접속용 단자가 배치되지 않는 무단자 영역에 상단의 반도체 패키지가 올려 놓여진 것을 특징으로 하는 반도체장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963150B2 (en) 2011-08-02 2015-02-24 Samsung Display Co., Ltd. Semiconductor device having a test pad connected to an exposed pad
KR20170085065A (ko) * 2014-11-21 2017-07-21 마이크론 테크놀로지, 인크 메모리 패키지들 아래에 제어기들을 갖는 메모리 디바이스들 및 관련 시스템들 및 방법들

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216911A (ja) * 2005-02-07 2006-08-17 Renesas Technology Corp 半導体装置およびカプセル型半導体パッケージ
JP4539396B2 (ja) * 2005-03-28 2010-09-08 ソニー株式会社 半導体装置の実装構造
US8563331B2 (en) * 2005-06-03 2013-10-22 E. I. Du Pont De Nemours And Company Process for fabricating and repairing an electronic device
JP4602223B2 (ja) * 2005-10-24 2010-12-22 株式会社東芝 半導体装置とそれを用いた半導体パッケージ
US7420206B2 (en) 2006-07-12 2008-09-02 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US8035205B2 (en) * 2007-01-05 2011-10-11 Stats Chippac, Inc. Molding compound flow controller
US8067830B2 (en) * 2007-02-14 2011-11-29 Nxp B.V. Dual or multiple row package
JP2008251608A (ja) 2007-03-29 2008-10-16 Casio Comput Co Ltd 半導体装置およびその製造方法
US8134227B2 (en) * 2007-03-30 2012-03-13 Stats Chippac Ltd. Stacked integrated circuit package system with conductive spacer
JP5301126B2 (ja) * 2007-08-21 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
US9267985B2 (en) 2009-07-31 2016-02-23 Altera Corporation Bond and probe pad distribution
CN102576685B (zh) * 2009-07-31 2017-03-08 阿尔特拉公司 接合和探针焊盘分布以及封装结构
JP2011066298A (ja) * 2009-09-18 2011-03-31 Renesas Electronics Corp 半導体チップ、及びこれを備えた半導体装置
KR20130030761A (ko) * 2010-12-07 2013-03-27 카와사키 주코교 카부시키 카이샤 사판형 액압 회전기
US9784605B2 (en) * 2012-06-15 2017-10-10 Hitachi Automotive Systems, Ltd. Thermal flow meter including a cover mounted on a housing and where a bypass passage is formed by the cover and a bypass passage trench

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259306A (ja) * 1992-03-12 1993-10-08 Fujitsu Ltd 半導体装置
KR970000214B1 (ko) * 1993-11-18 1997-01-06 삼성전자 주식회사 반도체 장치 및 그 제조방법
JPH09181254A (ja) * 1995-12-27 1997-07-11 Fujitsu Ten Ltd モジュールの端子構造
JPH1117058A (ja) * 1997-06-26 1999-01-22 Nec Corp Ｂｇａパッケージ、その試験用ソケットおよびｂｇａパッケージの試験方法
JP2000323623A (ja) * 1999-05-13 2000-11-24 Mitsubishi Electric Corp 半導体装置
JP2002040095A (ja) * 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP3904934B2 (ja) * 2002-01-29 2007-04-11 京セラ株式会社 半導体装置
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8963150B2 (en) 2011-08-02 2015-02-24 Samsung Display Co., Ltd. Semiconductor device having a test pad connected to an exposed pad
KR20170085065A (ko) * 2014-11-21 2017-07-21 마이크론 테크놀로지, 인크 메모리 패키지들 아래에 제어기들을 갖는 메모리 디바이스들 및 관련 시스템들 및 방법들
US10727206B2 (en) 2014-11-21 2020-07-28 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods
US11658154B2 (en) 2014-11-21 2023-05-23 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods

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