JP2527050B2 - 半導体メモリ用センスアンプ回路 - Google Patents
半導体メモリ用センスアンプ回路Info
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- JP2527050B2 JP2527050B2 JP1280240A JP28024089A JP2527050B2 JP 2527050 B2 JP2527050 B2 JP 2527050B2 JP 1280240 A JP1280240 A JP 1280240A JP 28024089 A JP28024089 A JP 28024089A JP 2527050 B2 JP2527050 B2 JP 2527050B2
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- Japan
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- channel mos
- sense amplifier
- mos transistor
- circuit
- gate
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体メモリ用センスアンプ回路に関し、
特に、CMOS回路によって構成されたSRAM用のセンスアン
プ回路に関する。
特に、CMOS回路によって構成されたSRAM用のセンスアン
プ回路に関する。
［従来の技術］ 従来のこの種の半導体メモリ用センスアンプ回路は、
第５図に示すように、カレントミラー型CMOS回路で構成
されている。
第５図に示すように、カレントミラー型CMOS回路で構成
されている。
第５図に示すように、ｐチャネルMOSトランジスタ
（以下、pMOSと記す）Q1、Q2とｎチャネルMOSトランジ
スタ（以下、nMOSと記す）Q3〜Q5から構成されるセンス
アンプ回路は、その入力信号Ｄ、をメモリセルアレイ
２から受け取り、その出力信号DOUTをpMOSQ2のドレイン
とnMOSQ4のドレインとの接続点から出力する。メモリセ
ルアレイ２内のワード線は、アドレス入力信号A1、A2、
…、Anが入力されるアドレスデコーダ１によって選択さ
れる。
（以下、pMOSと記す）Q1、Q2とｎチャネルMOSトランジ
スタ（以下、nMOSと記す）Q3〜Q5から構成されるセンス
アンプ回路は、その入力信号Ｄ、をメモリセルアレイ
２から受け取り、その出力信号DOUTをpMOSQ2のドレイン
とnMOSQ4のドレインとの接続点から出力する。メモリセ
ルアレイ２内のワード線は、アドレス入力信号A1、A2、
…、Anが入力されるアドレスデコーダ１によって選択さ
れる。
［発明が解決しようとする課題］ 上述した従来のセンスアンプ回路では、入力信号Ｄ、
の電位差信号：ΔＶ＝Ｄ−に応じて出力信号DOUTを
出力する。したがって、アドレスが変化し、選択される
メモリセルのデータが直前に選択されていたメモリセル
のデータと異なる場合、センスアンプの入力電位差信号
は±ΔＶから に変化する。このときの入出力特性は第６図に示す曲線
になる。すなわち、電位差信号が−ΔＶからΔＶに変化
するのに応じて、出力信号DOUTはほぼ0Vから電源電圧V
DDレベルまで変化する。この際出力端子に接続された負
荷容量をCLとすると、センスアンプのpMOSQ2とnMOSQ4と
は、Ｑ＝VDD・CLの電荷を充放電しなければならない。
而して、MOSトランジスタの負荷駆動能力はそのゲート
サイズ（ゲート幅）に依存しており、ゲートサイズが大
きくなる程駆動能力が増大するから、pMOSQ2とnMOSQ4の
ゲートサイズとセンスアンプ回路の伝播遅延時間tpdと
の関係は、第２図に示すように逆比例関係にある。とこ
ろが、pMOSQ2、nMOSQ4のサイズを大きくすると、これら
のトランジスタを通って電源VDDからグランドに向かっ
て常時流れる貫通電流も大きくなり消費電力が増大す
る。したがって、従来のセンスアンプ回路では、センス
アンプの伝播遅延時間tpdを小さくするためには消費電
力が大きくなるという欠点があった。
の電位差信号：ΔＶ＝Ｄ−に応じて出力信号DOUTを
出力する。したがって、アドレスが変化し、選択される
メモリセルのデータが直前に選択されていたメモリセル
のデータと異なる場合、センスアンプの入力電位差信号
は±ΔＶから に変化する。このときの入出力特性は第６図に示す曲線
になる。すなわち、電位差信号が−ΔＶからΔＶに変化
するのに応じて、出力信号DOUTはほぼ0Vから電源電圧V
DDレベルまで変化する。この際出力端子に接続された負
荷容量をCLとすると、センスアンプのpMOSQ2とnMOSQ4と
は、Ｑ＝VDD・CLの電荷を充放電しなければならない。
而して、MOSトランジスタの負荷駆動能力はそのゲート
サイズ（ゲート幅）に依存しており、ゲートサイズが大
きくなる程駆動能力が増大するから、pMOSQ2とnMOSQ4の
ゲートサイズとセンスアンプ回路の伝播遅延時間tpdと
の関係は、第２図に示すように逆比例関係にある。とこ
ろが、pMOSQ2、nMOSQ4のサイズを大きくすると、これら
のトランジスタを通って電源VDDからグランドに向かっ
て常時流れる貫通電流も大きくなり消費電力が増大す
る。したがって、従来のセンスアンプ回路では、センス
アンプの伝播遅延時間tpdを小さくするためには消費電
力が大きくなるという欠点があった。
［課題を解決するための手段］ 本発明の半導体メモリ用センスアンプ回路は、カレン
トミラー型のCMOS回路によって構成されたものあって、
その負荷駆動用のpMOSとnMOSには、通常の常時動作して
いるpMOSとnMOSの外にアドレス入力信号が変化した時の
み、すなわちセンスアンプの入力信号が変化する可能性
のある時のみ、動作状態となるpMOSとnMOSとが設けられ
ており、そしてこれら２組のCMOS回路は入力端子および
出力端子を共通にして並列に接続されている。すなわ
ち、本発明のセンスアンプ回路においては、負荷駆動用
のpMOSとnMOSとの実効的ゲート幅がアドレス入力信号が
変化したときにのみ一時的増大される。
トミラー型のCMOS回路によって構成されたものあって、
その負荷駆動用のpMOSとnMOSには、通常の常時動作して
いるpMOSとnMOSの外にアドレス入力信号が変化した時の
み、すなわちセンスアンプの入力信号が変化する可能性
のある時のみ、動作状態となるpMOSとnMOSとが設けられ
ており、そしてこれら２組のCMOS回路は入力端子および
出力端子を共通にして並列に接続されている。すなわ
ち、本発明のセンスアンプ回路においては、負荷駆動用
のpMOSとnMOSとの実効的ゲート幅がアドレス入力信号が
変化したときにのみ一時的増大される。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。同
図において、第５図の従来例の部分と同等の部分には同
一の符号が付せられている。本実施例のセンスアンプ回
路では、従来例において用いられた、負荷駆動用のpMOS
Q2とnMOSQ4との直列回路に、pMOSQ6、Q2aおよびnMOSQ4
a、Q7からなる直列回路が並列に接続されている。この
直列回路のpMOSQ6、nMOSQ7は、遅延回路４の出力する制
御信号CSまたはそのインバータ回路５による反転信号に
よって制御される。この制御信号CSは、アドレス入力信
号の変化を検知してワンショットのパルスを発生するパ
ルス発生器３の出力を一定時間遅延させたものである。
図において、第５図の従来例の部分と同等の部分には同
一の符号が付せられている。本実施例のセンスアンプ回
路では、従来例において用いられた、負荷駆動用のpMOS
Q2とnMOSQ4との直列回路に、pMOSQ6、Q2aおよびnMOSQ4
a、Q7からなる直列回路が並列に接続されている。この
直列回路のpMOSQ6、nMOSQ7は、遅延回路４の出力する制
御信号CSまたはそのインバータ回路５による反転信号に
よって制御される。この制御信号CSは、アドレス入力信
号の変化を検知してワンショットのパルスを発生するパ
ルス発生器３の出力を一定時間遅延させたものである。
次に、この実施例の動作について説明する。待機時の
アドレス入力信号に変化のない状態ではトランジスタQ
6、Q7がオフしているので、この状態では、負荷駆動部
の貫通電流はトランジスタQ2、Q4を通って流れる電流の
みである。
アドレス入力信号に変化のない状態ではトランジスタQ
6、Q7がオフしているので、この状態では、負荷駆動部
の貫通電流はトランジスタQ2、Q4を通って流れる電流の
みである。
いま、アドレス入力信号A1、A2、…、Anのうちいずれ
かが変化した場合、その変化を検知して、パルス発生回
路３は、ある一定のパルス幅のワンショットパルスを発
生する。このパルスはある適当な遅延を与える遅延回路
４を経てQ6、Q7をコントロールする制御信号CSとなり、
ある所定の期間のみQ6、Q7を導通させる。したがって、
このパルスの存続期間には、出力負荷をトランジスタQ
2、Q2a、およびQ4、Q4aで駆動することができる。
かが変化した場合、その変化を検知して、パルス発生回
路３は、ある一定のパルス幅のワンショットパルスを発
生する。このパルスはある適当な遅延を与える遅延回路
４を経てQ6、Q7をコントロールする制御信号CSとなり、
ある所定の期間のみQ6、Q7を導通させる。したがって、
このパルスの存続期間には、出力負荷をトランジスタQ
2、Q2a、およびQ4、Q4aで駆動することができる。
ここで、トランジスタQ2（Q4）のゲートサイズをＢと
し、Q2とQ2a（Q4とQ4a）との合計ゲートサイズをＡとす
れば、Q6、Q7が導通しているときには、負荷駆動トラン
ジスタの実効的ゲートサイズはＡとなるから、本実施例
によれば、センスアンプ回路の伝播遅延時間tpdを第２
図に示すように、tBからtAに短縮することができる。ま
た、入力信号Ｄ、に対する出力信号DOUTの波形は第３
図に示すようになる。ここで、DOUT（Ar）、DOUT（Af）
は本実施例回路による立上がり、立下がり波形、D
OUT（Br）、DOUT（Bf）は従来回路により立上がり、立
下がり波形を示している。
し、Q2とQ2a（Q4とQ4a）との合計ゲートサイズをＡとす
れば、Q6、Q7が導通しているときには、負荷駆動トラン
ジスタの実効的ゲートサイズはＡとなるから、本実施例
によれば、センスアンプ回路の伝播遅延時間tpdを第２
図に示すように、tBからtAに短縮することができる。ま
た、入力信号Ｄ、に対する出力信号DOUTの波形は第３
図に示すようになる。ここで、DOUT（Ar）、DOUT（Af）
は本実施例回路による立上がり、立下がり波形、D
OUT（Br）、DOUT（Bf）は従来回路により立上がり、立
下がり波形を示している。
一方、消費電力に関しては、アドレス入力信号が変化
したときにのみ所定の期間トランジスタQ6、Q2a、Q4a、
Q7を通る貫通電流が流れるだけであり、それ以外の期間
に流れる電流は従来回路とかわらないので、消費電力が
大きく増加することはない。
したときにのみ所定の期間トランジスタQ6、Q2a、Q4a、
Q7を通る貫通電流が流れるだけであり、それ以外の期間
に流れる電流は従来回路とかわらないので、消費電力が
大きく増加することはない。
第４図は本発明の他の実施例を示す回路図である。本
実施例では、pMOSQ1、Q2、およびnMOSQ3〜Q5からなる従
来のセンスアンプに、これと同様の構成を有するpMOSQ1
b、Q2bおよびnMOSQ3b〜Q5bからなるセンスアンプが並列
に接続されている。この回路では、nMOSQ5bが、遅延回
路４から出力される制御信号CSによってコントロールさ
れる。したがって、この実施例では待機状態においては
上側のセンスアンプに電流が流れるのみであるが、アド
レス入力信号が変化した後の一定期間には、下側のセン
スアンプにも電流が流れ、２つのセンスアンプにより負
荷を駆動することになる。
実施例では、pMOSQ1、Q2、およびnMOSQ3〜Q5からなる従
来のセンスアンプに、これと同様の構成を有するpMOSQ1
b、Q2bおよびnMOSQ3b〜Q5bからなるセンスアンプが並列
に接続されている。この回路では、nMOSQ5bが、遅延回
路４から出力される制御信号CSによってコントロールさ
れる。したがって、この実施例では待機状態においては
上側のセンスアンプに電流が流れるのみであるが、アド
レス入力信号が変化した後の一定期間には、下側のセン
スアンプにも電流が流れ、２つのセンスアンプにより負
荷を駆動することになる。
［発明の効果］ 以上説明したように、本発明によれば、アドレス入力
信号が変化した際にのみ、ある所定の期間だけセンスア
ンプの駆動能力を増加させることができるので、消費電
力をほとんど増加させることなく、センスアンプ回路の
伝播遅延時間tpdを小さくすることができる。
信号が変化した際にのみ、ある所定の期間だけセンスア
ンプの駆動能力を増加させることができるので、消費電
力をほとんど増加させることなく、センスアンプ回路の
伝播遅延時間tpdを小さくすることができる。
第１図は、本発明の一実施例を示す回路図、第２図およ
び第３図は、それぞれその動作説明図、第４図は、本発
明の他の実施例を示す回路図、第５図は、従来例を示す
回路図、第６図は、その動作説明図である。 １……アドレスデコーダ、２……メモリセルアレイ、３
……パルス発生回路、４……遅延回路、５……インバー
タ回路、A1、A2、…、An……アドレス入力信号、CS……
制御信号、Ｄ、……センスアンプ入力信号、DOUT……
センスアンプ出力信号。
び第３図は、それぞれその動作説明図、第４図は、本発
明の他の実施例を示す回路図、第５図は、従来例を示す
回路図、第６図は、その動作説明図である。 １……アドレスデコーダ、２……メモリセルアレイ、３
……パルス発生回路、４……遅延回路、５……インバー
タ回路、A1、A2、…、An……アドレス入力信号、CS……
制御信号、Ｄ、……センスアンプ入力信号、DOUT……
センスアンプ出力信号。
Claims (1)
- 【請求項１】負荷となる第１のｐチャネルMOSトランジ
スタとメモリの出力データがゲートに入力される第１の
ｎチャネルMOSトランジスタとからなる第１の直列回路
と、前記第１のｐチャネルMOSトランジスタとカレント
ミラー回路を構成する負荷となる第２のｐチャネルMOS
トランジスタとゲートに前記出力データと相補関係にあ
る相補出力データが入力される第２のｎチャネルMOSト
ランジスタとからなる第２の直列回路と、負荷となる第
３のｐチャネルMOSトランジスタとゲートが前記第２の
ｎチャネルMOSトランジスタのゲートに接続されドレイ
ンが前記第２のｎチャネルMOSトランジスタのドレイン
に接続された第３のｎチャネルMOSトランジスタとから
なる第３の直列回路と、が高位側の電源端子と低位側の
電源端子との間に接続されており、かつ、前記第３の直
列回路は、アドレス入力信号が変化した後のセンスアン
プへの入力信号がスイッチする時点を含む一定期間のみ
動作せしめられるものであることを特徴とする半導体メ
モリ用センスアンプ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280240A JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
| US07/604,301 US5157632A (en) | 1989-10-27 | 1990-10-29 | High-speed low-power consumption sense amplifier circuit incorporated in semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1280240A JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142788A JPH03142788A (ja) | 1991-06-18 |
| JP2527050B2 true JP2527050B2 (ja) | 1996-08-21 |
Family
ID=17622253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1280240A Expired - Lifetime JP2527050B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ用センスアンプ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5157632A (ja) |
| JP (1) | JP2527050B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100250977B1 (ko) * | 1997-10-16 | 2000-04-15 | 이계철 | 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기 |
| US7632803B2 (en) | 1999-10-01 | 2009-12-15 | Dmi Life Sciences, Inc. | Metal-binding compounds and uses therefor |
| US7592304B2 (en) | 1999-10-01 | 2009-09-22 | Dmi Life Sciences, Inc. | Metal-binding compounds and uses therefor |
| JP4639030B2 (ja) * | 2002-11-18 | 2011-02-23 | パナソニック株式会社 | 半導体記憶装置 |
| CA2523000A1 (en) * | 2003-05-07 | 2004-11-25 | Dmi Biosciences, Inc. | Oral care methods and products |
| JP5400262B2 (ja) * | 2005-12-28 | 2014-01-29 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
| JP5759091B2 (ja) | 2009-01-30 | 2015-08-05 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置及び半導体記憶装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150227A (en) * | 1981-03-12 | 1982-09-17 | Nec Corp | Buffer circuit |
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPS62140292A (ja) * | 1985-12-13 | 1987-06-23 | Toshiba Corp | 半導体メモリ |
| JPH0812756B2 (ja) * | 1987-06-22 | 1996-02-07 | 松下電子工業株式会社 | スタチックｒａｍ回路 |
-
1989
- 1989-10-27 JP JP1280240A patent/JP2527050B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-29 US US07/604,301 patent/US5157632A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5157632A (en) | 1992-10-20 |
| JPH03142788A (ja) | 1991-06-18 |
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