JPS62140292A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPS62140292A JPS62140292A JP60280444A JP28044485A JPS62140292A JP S62140292 A JPS62140292 A JP S62140292A JP 60280444 A JP60280444 A JP 60280444A JP 28044485 A JP28044485 A JP 28044485A JP S62140292 A JPS62140292 A JP S62140292A
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- JP
- Japan
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- circuit
- output
- sense
- sense amplifier
- latch circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ、特にアドレス変化検出回路を備
えた半導体メモリにおける相補性絶縁ゲート型（ＣＭＯ
Ｓ型）のセンス出力ラッチ回路に関する。
えた半導体メモリにおける相補性絶縁ゲート型（ＣＭＯ
Ｓ型）のセンス出力ラッチ回路に関する。
最近のリード・ライト型のＲＡＭ （ランダム・アクセ
ス・メモリ）は、殆んどが内部同期式（外部非同期式）
のシステムを有している。内部同期式とは、非同期に入
力されるアドレス等の変化を検出して単発パルスを作成
し、このパルスをクロックとして用いてＲＡＭ内部の動
作を制御するシステムである。一方、ＲＡＭのリードモ
ードにおけるアクセスタイムを高速化するために、メモ
リセルアレイのピット線にセンスアンプを接続し、メモ
リセルからビット線に読み出されたデータを素早く増幅
している。しかし、一般にセンスアンプは消費電力が多
いので、センスアンプに何らかの対策を施して消費電力
の低減化を１指しているのが現、状である。
ス・メモリ）は、殆んどが内部同期式（外部非同期式）
のシステムを有している。内部同期式とは、非同期に入
力されるアドレス等の変化を検出して単発パルスを作成
し、このパルスをクロックとして用いてＲＡＭ内部の動
作を制御するシステムである。一方、ＲＡＭのリードモ
ードにおけるアクセスタイムを高速化するために、メモ
リセルアレイのピット線にセンスアンプを接続し、メモ
リセルからビット線に読み出されたデータを素早く増幅
している。しかし、一般にセンスアンプは消費電力が多
いので、センスアンプに何らかの対策を施して消費電力
の低減化を１指しているのが現、状である。
その−例として、従来はセンスアンプにセンスアンプ制
御用クロックによりスイッチ制御されるトランジスタを
接続し、センスアンプの動作が必要でない期間にセンス
アンプの動作を停止させてセンスアンプの消費電力を削
減している。
御用クロックによりスイッチ制御されるトランジスタを
接続し、センスアンプの動作が必要でない期間にセンス
アンプの動作を停止させてセンスアンプの消費電力を削
減している。
この場合、センスアンプの出力をラッチするためのセン
ス出力ラッチ回路がセンスアンプに接続されている。
ス出力ラッチ回路がセンスアンプに接続されている。
第６図は、従来のＲＡＭにおけるセンスアンプ１、セン
ス出力ラッチ回路６０．アドレス変化検出回路２、セン
スアンプ制御用クロック生成回路３を取り出して示して
いる。即ち、センスアンプＩは、それぞれソース・バッ
クゲート相互が接続されたセンス増幅用のＮチャネルＭ
Ｏ８）ランジスタＱ＋ 、Ｑ、２の負荷としてＰチャ
ネルＭＯ８）ランジスタＱ３ 、Ｑ、からなるカレント
ミラー回路を有し、センス動作制御用のスイッチング用
のＮチャネルＭＯ８）ランジスタＱ、を有し、上記セン
ス増幅用トランジスタＱ１− Ｑ２の各ゲートにはビッ
ト線対ＢＬ。
ス出力ラッチ回路６０．アドレス変化検出回路２、セン
スアンプ制御用クロック生成回路３を取り出して示して
いる。即ち、センスアンプＩは、それぞれソース・バッ
クゲート相互が接続されたセンス増幅用のＮチャネルＭ
Ｏ８）ランジスタＱ＋ 、Ｑ、２の負荷としてＰチャ
ネルＭＯ８）ランジスタＱ３ 、Ｑ、からなるカレント
ミラー回路を有し、センス動作制御用のスイッチング用
のＮチャネルＭＯ８）ランジスタＱ、を有し、上記セン
ス増幅用トランジスタＱ１− Ｑ２の各ゲートにはビッ
ト線対ＢＬ。
Ｂ Ｌが対応して接続されており、スイッチング用トラ
ンジスタＱ５．のゲートにはセンスアンプ制御用クロッ
クφが与えられ、前記センス増幅用トランジスタＱ２の
ドレインからセンス出力が取シ出されるようになってい
る。なお、ＶＤＤ。
ンジスタＱ５．のゲートにはセンスアンプ制御用クロッ
クφが与えられ、前記センス増幅用トランジスタＱ２の
ドレインからセンス出力が取シ出されるようになってい
る。なお、ＶＤＤ。
ＶＳＳは電源電位である。また、ｍＩ記センス出カグツ
チ回路６０は、それぞれＰチャネルＭＯ８トランジスタ
６１およびＮチャネルＭＯ８）ランジスタロ２からなる
２個のＣＭＯＳインバー′ タロＢ、６４の互いの入
出力端相互を接続してなるフリップフロップ回路により
前記センス出力をラッチするようにしたものであり、こ
のラッチ出力はデータ出力回路側に導かれるようになっ
ている。一方、前記アドレス変化検出回路２は、外部か
らのアドレス信号入力を所定時間だけ遅延させる遅延回
路４と、この遅延回路４の出力および上記アドレス信号
入力の排他的オア処理を行なって上記遅延回路４の遅延
時間に相当する幅の単発パルスからなるアドレス変化検
出パルスを出力する排他１的オア回路５とからなる。そ
して、前記センスアンプ制御用クロック生成回路３は、
上記アドレス変換回路２からの単発パルス入力を所定時
間だけ遅延させると共にパルス幅を引き延ばすだめの遅
延回路６と、この遅延回路６の出力および上記単発パル
ス入力のノア処理を行なって所定のタイミングを有する
センスアンプ制御用クロックφをａカするノア回路７と
からなる。
チ回路６０は、それぞれＰチャネルＭＯ８トランジスタ
６１およびＮチャネルＭＯ８）ランジスタロ２からなる
２個のＣＭＯＳインバー′ タロＢ、６４の互いの入
出力端相互を接続してなるフリップフロップ回路により
前記センス出力をラッチするようにしたものであり、こ
のラッチ出力はデータ出力回路側に導かれるようになっ
ている。一方、前記アドレス変化検出回路２は、外部か
らのアドレス信号入力を所定時間だけ遅延させる遅延回
路４と、この遅延回路４の出力および上記アドレス信号
入力の排他的オア処理を行なって上記遅延回路４の遅延
時間に相当する幅の単発パルスからなるアドレス変化検
出パルスを出力する排他１的オア回路５とからなる。そ
して、前記センスアンプ制御用クロック生成回路３は、
上記アドレス変換回路２からの単発パルス入力を所定時
間だけ遅延させると共にパルス幅を引き延ばすだめの遅
延回路６と、この遅延回路６の出力および上記単発パル
ス入力のノア処理を行なって所定のタイミングを有する
センスアンプ制御用クロックφをａカするノア回路７と
からなる。
次に、上記ＲＡＭのリードモードにおける動作の概要に
ついて第７図のタイミングチャートを参照して説明する
。アドレス信号入力が変化したとき、アドレス変化検出
パルスＡＴＤが発生シ、このパルスＡＴＤの後縁かラ一
定パルス幅を有するセンスアンプ制御用クロックφが発
生し、このクロックφのｌ”レベル期間にセンスアンプ
１が動作状態になシ、そのときのビット線対ＢＬ 、Ｂ
Ｌ間の電位差（メモリセルからの読み出しデータに対応
している）をセンス増幅し、このセンス出力をラッチ回
路６０がラッチする。この場合、ピット線ＢＬｌ１位が
ビット線ＢＬ’ｌｉｊ位より高いときにはセンス出力は
１０”、ラッチ出力は１″であり、ＢＬ電位がＢＬ電位
より低いときにはセンス出力は１”、ラッチ出力はＯ”
である。次に、センスアンプ制御用クロックφが″′０
″レベルになってセンスアンプ１の動作が停止するが、
このときラッチ回路６０によりデータ保持が行なわれて
いる。
ついて第７図のタイミングチャートを参照して説明する
。アドレス信号入力が変化したとき、アドレス変化検出
パルスＡＴＤが発生シ、このパルスＡＴＤの後縁かラ一
定パルス幅を有するセンスアンプ制御用クロックφが発
生し、このクロックφのｌ”レベル期間にセンスアンプ
１が動作状態になシ、そのときのビット線対ＢＬ 、Ｂ
Ｌ間の電位差（メモリセルからの読み出しデータに対応
している）をセンス増幅し、このセンス出力をラッチ回
路６０がラッチする。この場合、ピット線ＢＬｌ１位が
ビット線ＢＬ’ｌｉｊ位より高いときにはセンス出力は
１０”、ラッチ出力は１″であり、ＢＬ電位がＢＬ電位
より低いときにはセンス出力は１”、ラッチ出力はＯ”
である。次に、センスアンプ制御用クロックφが″′０
″レベルになってセンスアンプ１の動作が停止するが、
このときラッチ回路６０によりデータ保持が行なわれて
いる。
ところで、センス出力″０″をラッチ回路６０でラッチ
してセンス動作が終了した後のデータ保持状態において
、ラッチ出力″１”により第２のＣＭＯＳインバータ６
４のＮチャネルトランジスタ６２は飽和領域（完全にオ
ン状態）にあシ、センスアンプ１の負荷トランジスタＱ
４はＶＤＤ−ＶＴＨＰ３（負荷トランジスタＱ３の閾値
電圧）のゲートバイアスがかかっているので非飽和領域
にある。これによって、図示矢印の如＜Ｖ’ｐＤ電源か
ら上記負荷トランジスタＱ４および第２のＣＭＯＳイン
バータ６４のＮチャネルトランジスタ６２を経て接地端
に貫通電流Ｉが流れることになシ、消費電力の低減化の
妨げとなる。また、このときのラッチ回路入力ノード（
センスアンプ出力ノード）の電位は上記貫通電流ｉが流
れる２個のトランジスタＱ、、６２の抵抗分割によって
定まるので、このようにｉする上記ノードのレベルを考
慮してラッチ回路６０の第１のＣＭＯＳインバータ６３
が誤って反転しないように、その使用トランジスタ６１
．６２のデメンジョンを決定しなければならないという
設計の煩雑さも加わる。
してセンス動作が終了した後のデータ保持状態において
、ラッチ出力″１”により第２のＣＭＯＳインバータ６
４のＮチャネルトランジスタ６２は飽和領域（完全にオ
ン状態）にあシ、センスアンプ１の負荷トランジスタＱ
４はＶＤＤ−ＶＴＨＰ３（負荷トランジスタＱ３の閾値
電圧）のゲートバイアスがかかっているので非飽和領域
にある。これによって、図示矢印の如＜Ｖ’ｐＤ電源か
ら上記負荷トランジスタＱ４および第２のＣＭＯＳイン
バータ６４のＮチャネルトランジスタ６２を経て接地端
に貫通電流Ｉが流れることになシ、消費電力の低減化の
妨げとなる。また、このときのラッチ回路入力ノード（
センスアンプ出力ノード）の電位は上記貫通電流ｉが流
れる２個のトランジスタＱ、、６２の抵抗分割によって
定まるので、このようにｉする上記ノードのレベルを考
慮してラッチ回路６０の第１のＣＭＯＳインバータ６３
が誤って反転しないように、その使用トランジスタ６１
．６２のデメンジョンを決定しなければならないという
設計の煩雑さも加わる。
本発明は上記の事情に鑑みてなされたもので、センス出
力データの保持状態においてセンスアンプとセンス出力
ラッチ回路との間に貫通電流が流れず、センス出力ラッ
チ回路の入力段トランジスタの設計が容易になり、低消
費電力化が可節な半導体メモリを提供するものである。
力データの保持状態においてセンスアンプとセンス出力
ラッチ回路との間に貫通電流が流れず、センス出力ラッ
チ回路の入力段トランジスタの設計が容易になり、低消
費電力化が可節な半導体メモリを提供するものである。
即ち、本発明は、アドレス変化検出回路の検出パルスに
基いて発生するセンスアンプ制御用クロックによりセン
スアンプの動作を制御し、このセンスアンプのセンス出
力をラッチ回路によりラッチするようにした半導体メモ
リにおいて、上記ラッチ回路の入手段に、前記センスア
ンプ制御用クロックと同じあるいはほぼ同じタイミング
を有するクロックおよびその反転クロックによ多動作が
制御されるゲート回路を設け、このゲート回路の出力を
上記ゲート回路とは相補的に動作が制御されるフリップ
フロップ回路によりラツチするようにしてなることを特
徴とするものである。
基いて発生するセンスアンプ制御用クロックによりセン
スアンプの動作を制御し、このセンスアンプのセンス出
力をラッチ回路によりラッチするようにした半導体メモ
リにおいて、上記ラッチ回路の入手段に、前記センスア
ンプ制御用クロックと同じあるいはほぼ同じタイミング
を有するクロックおよびその反転クロックによ多動作が
制御されるゲート回路を設け、このゲート回路の出力を
上記ゲート回路とは相補的に動作が制御されるフリップ
フロップ回路によりラツチするようにしてなることを特
徴とするものである。
したがって、センス出力データの保持状態においてセン
ス出力ラッチ回路入力段のゲート回路が非動作状態にな
るので、センスアンプとセンス出力ラッチ回路との間に
１通電流が流れることはなく、低消費電力化が可能にな
シ、しかも上記ゲート回路はセンス出力ラッチ動作時の
入力レベルに着目して設計すればよいので、その設計が
容易になる。
ス出力ラッチ回路入力段のゲート回路が非動作状態にな
るので、センスアンプとセンス出力ラッチ回路との間に
１通電流が流れることはなく、低消費電力化が可能にな
シ、しかも上記ゲート回路はセンス出力ラッチ動作時の
入力レベルに着目して設計すればよいので、その設計が
容易になる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はＲＡＭの一部を示しておシ、第６図を参照して
前述したＲＡＭのセンスラッチ系に比べて、センス出力
ラッチ回路１０の構成と、このラッチ回路１０にセンス
アンプ制御用クロックφおよびそれをＣＭＯＳインバー
タ１ノによ）反転させた反転クロックφを与えるように
した点が異なう、その他は同じであるので第６図中と目
−符号を付してその説明を省略する。
前述したＲＡＭのセンスラッチ系に比べて、センス出力
ラッチ回路１０の構成と、このラッチ回路１０にセンス
アンプ制御用クロックφおよびそれをＣＭＯＳインバー
タ１ノによ）反転させた反転クロックφを与えるように
した点が異なう、その他は同じであるので第６図中と目
−符号を付してその説明を省略する。
上記センス出力ラッチ回路１０は、センス出力をクロッ
クドＣＭＯＳインバータ１２に入力させ、このクロック
ドＣＭＯＳインバータ１２の出力をフリップフロップ回
路ＦＦによりラッチさせてラッチ出力とするようにした
ものである。
クドＣＭＯＳインバータ１２に入力させ、このクロック
ドＣＭＯＳインバータ１２の出力をフリップフロップ回
路ＦＦによりラッチさせてラッチ出力とするようにした
ものである。
上記クロックドＣＭＯＳインバータ１２はＶＤＤ電源ノ
ードと接地端との間にＰチャネルトランジスタ１３．１
４およびＮｆヤネルトランジスタ１５．１６が直列に接
続され、トランジスタ１３．１６の各ゲートが相互接続
されてセンス出力の入力端になっており、トランジスタ
１４゜１５の各ゲートに対応して前記クロックφ、φが
与えられる。また、前記フリップフロップ回路ＦＦは、
ＣＭＯＳインバータ１７とクロックドＣＭＯＳインバー
タ１８との互いの入出力端相互を接続してなシ、上記ク
ロックドＣＭＯ８インバータ１８は鹸記入力段のクロッ
クドＣＭＯＳインパーク１２とは相補的に動作状態とな
るようにクロック６、φの与え方が逆に一部っている。
ードと接地端との間にＰチャネルトランジスタ１３．１
４およびＮｆヤネルトランジスタ１５．１６が直列に接
続され、トランジスタ１３．１６の各ゲートが相互接続
されてセンス出力の入力端になっており、トランジスタ
１４゜１５の各ゲートに対応して前記クロックφ、φが
与えられる。また、前記フリップフロップ回路ＦＦは、
ＣＭＯＳインバータ１７とクロックドＣＭＯＳインバー
タ１８との互いの入出力端相互を接続してなシ、上記ク
ロックドＣＭＯ８インバータ１８は鹸記入力段のクロッ
クドＣＭＯＳインパーク１２とは相補的に動作状態とな
るようにクロック６、φの与え方が逆に一部っている。
第２図は上記ＲＡＭのリードモードにおける動作タイミ
ングを示しておシ、第７図を参照して前述した動作に比
べて次の点が異なる。即ち、センス出力ラッチ回路１０
においては、センスアンプ制御用クロックφが′１”レ
ベルのときにクロックドＣＭＯＳインバータ１２が動作
状態になシ、このとき動作状態になっているセンスアン
プ１のセンス出力を読み出す。このとき、フリップフロ
ップ回路ＦＦのクロックドＣＭＯＳインバータ１８は非
動作状態になっている。
ングを示しておシ、第７図を参照して前述した動作に比
べて次の点が異なる。即ち、センス出力ラッチ回路１０
においては、センスアンプ制御用クロックφが′１”レ
ベルのときにクロックドＣＭＯＳインバータ１２が動作
状態になシ、このとき動作状態になっているセンスアン
プ１のセンス出力を読み出す。このとき、フリップフロ
ップ回路ＦＦのクロックドＣＭＯＳインバータ１８は非
動作状態になっている。
次ニ、クロックφが１０”レベル（クロックφが１”レ
ベル）になると、フリップフロップ回路ＦＦのクロック
ドＣＭＯＳインバータ１８が動作状態になって、フリッ
プフロップ回路ＦＦが前記クロックドＣＭ、 ＯＳイン
バータ１２の出力をラッチしてデータ保持状態になる。
ベル）になると、フリップフロップ回路ＦＦのクロック
ドＣＭＯＳインバータ１８が動作状態になって、フリッ
プフロップ回路ＦＦが前記クロックドＣＭ、 ＯＳイン
バータ１２の出力をラッチしてデータ保持状態になる。
このデータ保持状態の間は、ラッチ回路１０の入力段の
クロックドＣＭＯＳインバータ１２およびセンスアンプ
１は共に非動作状態になっている。
クロックドＣＭＯＳインバータ１２およびセンスアンプ
１は共に非動作状態になっている。
したがって、データ保持状態において、センスアンプ１
の負荷トランジスタＱ４が非飽和領域になってもセンス
出力が入力するクロックドＣＭＯＳインバータ１２は非
動作状態になっているので、従来例のようなセンスアン
プ１とラッチ回路１０との間の貫通電流が流れることは
なく、消費電力の低減化が可能になる。これと共に、ラ
ッチ回路１０の入力レベルはセンスアンプ１のセンス出
力のみに影響されるので、入力段のクロックドＣＭＯＳ
インバータ１２の各トランジスタのデメンジョンの決定
が容易になシ、設計が容易になる。
の負荷トランジスタＱ４が非飽和領域になってもセンス
出力が入力するクロックドＣＭＯＳインバータ１２は非
動作状態になっているので、従来例のようなセンスアン
プ１とラッチ回路１０との間の貫通電流が流れることは
なく、消費電力の低減化が可能になる。これと共に、ラ
ッチ回路１０の入力レベルはセンスアンプ１のセンス出
力のみに影響されるので、入力段のクロックドＣＭＯＳ
インバータ１２の各トランジスタのデメンジョンの決定
が容易になシ、設計が容易になる。
しかも、上記したようなラッチ回路１０の構成は比較的
簡易であり、メモリチップ上の占有面積の増加、ひいて
はチップ面積の増加も少なくて済み、安価なメモリチッ
プを供給できる。
簡易であり、メモリチップ上の占有面積の増加、ひいて
はチップ面積の増加も少なくて済み、安価なメモリチッ
プを供給できる。
なお、本発明は上記実施例に限られるものでケカ″く、
上記実施例のクロックドＣＭＯＳインバータ１２．１８
に代えて第３図に示すラッチ回路３０のようにＣＭＯ８
）ランスファゲート３１．３２を用い、フリップフロッ
プ回路ＦＦを２個のＣＭＯＳインバータ３３．３４と上
記ＣＭＯ８）ランスファゲート３２により構成し、入力
段のＣＭＯ８）ランスファゲート３１の出力をフリップ
フロップ回路ＦＦでラッチすると共に反転させて出力さ
せるようにしてもよい。
上記実施例のクロックドＣＭＯＳインバータ１２．１８
に代えて第３図に示すラッチ回路３０のようにＣＭＯ８
）ランスファゲート３１．３２を用い、フリップフロッ
プ回路ＦＦを２個のＣＭＯＳインバータ３３．３４と上
記ＣＭＯ８）ランスファゲート３２により構成し、入力
段のＣＭＯ８）ランスファゲート３１の出力をフリップ
フロップ回路ＦＦでラッチすると共に反転させて出力さ
せるようにしてもよい。
この場合にも、前記実施例と同様な動作、効果が得られ
る。
る。
また、第１図のラッチ回路１０に与えるクロックφ、φ
に代えて、第４図に示すようにセンスアンプ制御用クロ
ック生成回路３の遅延回路６の中間段から得られる遅延
信号とアドレス変化検出パルスＡＴＤとを二人カノア回
路４１に専いて得た反転クロックφ′およびこれをＣＭ
ＯＳインバータ４２により反転させたクロックφ′を用
いるようにしてもよく、この場合のリードモードにおけ
る動作タイミングを第５図に示している。
に代えて、第４図に示すようにセンスアンプ制御用クロ
ック生成回路３の遅延回路６の中間段から得られる遅延
信号とアドレス変化検出パルスＡＴＤとを二人カノア回
路４１に専いて得た反転クロックφ′およびこれをＣＭ
ＯＳインバータ４２により反転させたクロックφ′を用
いるようにしてもよく、この場合のリードモードにおけ
る動作タイミングを第５図に示している。
また、本発明は前記実施例のＲＡＭに限らず、ＲＯＭ（
読み出し専用メモリ）にも適用可能である。
読み出し専用メモリ）にも適用可能である。
上述したように本発明の半導体メモリによれば、センス
出力データの保持状態においてセンスアンプとセンス出
力ラッチ回路との間に貫通電流が流れないようにしたの
で、センス出力ラッチ回路の入力段ゲート回路のトラン
ジスタの設計が容易になると共に低消費電力化を実理す
ることができる。
出力データの保持状態においてセンスアンプとセンス出
力ラッチ回路との間に貫通電流が流れないようにしたの
で、センス出力ラッチ回路の入力段ゲート回路のトラン
ジスタの設計が容易になると共に低消費電力化を実理す
ることができる。
第１図は本発明の半導体メモリの一実施例の要部を示す
回路図、第２図は第１図のメモリのリードモードにおけ
る動作を示すタイミング図、第３図および第４図はそれ
ぞれ本発明の他の実施例の要部を示す回路図、第５図は
第４図のメモリのリードモードにおける動作を示すタイ
ミング図、第６図は従来の半導体メモリの一部を示′子
回路図、第７図は第６図のメモリのリードモードにおけ
る動作を示すタイミング図である。 １・・・センスアンプ、２・・・アドレス変化検出回路
、３・・・センスアンプ制御用クロック生成回路、１０
．３０・・・センス出力ラッチ回路、１１゜１７．３３
，３４．４２・・・ＣＭＯＳインバータ、１２．１８・
・・クロククドＣＭＯＳインバータ、３１．３２・・・
０ＭＯ８）ランスファゲート、ＦＦ・・・フリップフロ
ップ回路。
回路図、第２図は第１図のメモリのリードモードにおけ
る動作を示すタイミング図、第３図および第４図はそれ
ぞれ本発明の他の実施例の要部を示す回路図、第５図は
第４図のメモリのリードモードにおける動作を示すタイ
ミング図、第６図は従来の半導体メモリの一部を示′子
回路図、第７図は第６図のメモリのリードモードにおけ
る動作を示すタイミング図である。 １・・・センスアンプ、２・・・アドレス変化検出回路
、３・・・センスアンプ制御用クロック生成回路、１０
．３０・・・センス出力ラッチ回路、１１゜１７．３３
，３４．４２・・・ＣＭＯＳインバータ、１２．１８・
・・クロククドＣＭＯＳインバータ、３１．３２・・・
０ＭＯ８）ランスファゲート、ＦＦ・・・フリップフロ
ップ回路。
Claims (4)
- （１）アドレス変化検出回路の検出パルスに基いて発生
するセンスアンプ制御用クロックにより動作が制御され
るセンスアンプおよびこのセンスアンプの出力をラッチ
するセンス出力ラッチ回路を有する半導体メモリにおい
て、上記センス出力ラッチ回路は入力段に前記センスア
ンプ制御用クロックと同じもしくはほぼ同じタイミング
を有するクロックおよびその反転クロックにより動作が
制御されるゲート回路を有し、このゲート回路の出力を
上記ゲート回路とは相補的に動作が制御されるフリップ
フロップ回路によりラッチするようにしてなることを特
徴とする半導体メモリ。 - （２）前記センスアンプは、駆動用の２個のＮチャネル
トランジスタの負荷としてカレントミラー接続された２
個のＰチャネルトランジスタを有するものであることを
特徴とする前記特許請求の範囲第１項記載の半導体メモ
リ。 - （３）前記ゲート回路はクロックドＣＭＯＳインバータ
であり、前記フリップフロップ回路の一部にクロックド
ＣＭＯＳインバータが用いられてなることを特徴とする
前記特許請求の範囲第１項または第２項記載の半導体メ
モリ。 - （４）前記ゲート回路はＣＭＯＳトランスファゲートで
あり、前記フリップフロップ回路の一部にＣＭＯＳトラ
ンスファゲートが用いられてなることを特徴とする前記
特許請求の範囲第１項または第２項記載の半導体メモリ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280444A JPS62140292A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60280444A JPS62140292A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140292A true JPS62140292A (ja) | 1987-06-23 |
Family
ID=17625139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60280444A Pending JPS62140292A (ja) | 1985-12-13 | 1985-12-13 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140292A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01204294A (ja) * | 1988-02-08 | 1989-08-16 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH01248392A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH03142788A (ja) * | 1989-10-27 | 1991-06-18 | Nec Corp | 半導体メモリ用センスアンプ回路 |
| JPH04229490A (ja) * | 1990-07-31 | 1992-08-18 | Internatl Business Mach Corp <Ibm> | データ出力ドライバのデータ有効時間を延長する回路 |
| JP4514945B2 (ja) * | 2000-12-22 | 2010-07-28 | 富士通セミコンダクター株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60170091A (ja) * | 1984-02-13 | 1985-09-03 | Toshiba Corp | センス回路 |
-
1985
- 1985-12-13 JP JP60280444A patent/JPS62140292A/ja active Pending
Patent Citations (1)
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