[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPS6214520A - メモリの出力バツフア回路 - Google Patents

メモリの出力バツフア回路

Info

Publication number
JPS6214520A
JPS6214520A JP60153686A JP15368685A JPS6214520A JP S6214520 A JPS6214520 A JP S6214520A JP 60153686 A JP60153686 A JP 60153686A JP 15368685 A JP15368685 A JP 15368685A JP S6214520 A JPS6214520 A JP S6214520A
Authority
JP
Japan
Prior art keywords
circuit
output
channel mos
mos transistor
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60153686A
Other languages
English (en)
Inventor
Kazuo Watanabe
和雄 渡辺
Yoshinori Sato
義則 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP60153686A priority Critical patent/JPS6214520A/ja
Priority to US06/883,119 priority patent/US4774690A/en
Priority to CA000513380A priority patent/CA1259136A/en
Priority to GB8616813A priority patent/GB2177865B/en
Priority to FR868610227A priority patent/FR2584849B1/fr
Priority to DE3623516A priority patent/DE3623516C2/de
Priority to KR1019860005640A priority patent/KR950007449B1/ko
Priority to NL8601835A priority patent/NL8601835A/nl
Publication of JPS6214520A publication Critical patent/JPS6214520A/ja
Priority to US07/249,302 priority patent/US4922458A/en
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16Modifications for eliminating interference voltages or currents
    • H03K17/161Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
    • H03K17/163Soft switching
    • H03K17/164Soft switching using parallel switching arrangements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。
A 産業上の利用分野 B 発明の概要 C従来の技術 D 発明が解決しようとする問題点 E 問題点を解決するための手Bt(第1図、第3図) F 作用 G 実施例 G1一実施例(第1図、第2図) G2他の実施例(第3図、第4図) H発明の効果 A 産業上の利用分野 本発明はメモリの出力バッファ回路に関する。
B 発明の概要 本発明は、相補接続されたPチャンネル及びNチャンネ
ルMOSトランジスタを有する、メモリの出力バッファ
回路において、負荷容量の充放電電流の経路となるMO
Sトランジスタを適宜サイズに2分すると共に、その一
方を適宜遅延させてオン状態とすることにより、メモリ
のアクセスタイムに殆ど影響なく、充放電電流による誘
起電圧を低減するようにしたものである。
C従来の技術 従来、MOSトランジスタを構成要素とするメモリセル
を多数配列してメモリマトリクスを形成し、任意に選択
したアドレスに従って、このメモリマトリクスに情報を
書き込み、または、読み出す機能を有するMOSメモリ
が電子計算機の記憶装置等に広く使用されている。
まず、第5図〜第8図を参照しながら、従来のMOSメ
モリについて説明する。
第5図に従来のMOSメモリの構成例を示す。
この第5図において、(1)はメモリマトリクスであっ
て、デコーダ(2)及び(3)にアドレス入力が供給さ
れると、両デコーダ(2)、 +31及びセレクタ(4
)によって、マトリクスf1)の所定のアドレスのメモ
リセル(図示を省略)が選択され、このメモリセルに書
き込まれたデータが、セレクタ(4)及び出力バッファ
回路(5)を介して、入出力端子(6)に読み出される
なお、入力コントロール回路(7)はセレクタ(4)と
入出力端子(6)との間に介在し、出力バフ2フ回路(
5)と共に、R/Wコントロール回路(8)により、読
み度し/書き込みモードに応じて制御される。
第6図に出力バッファ回路(5)の具体的構成例を示す
第6図において、データ入力端子a〔からのデータ信号
がナンド回路(11)及びノア回路(12)の各一方の
入力端子に共通に供給される。また、制御信号入力端子
(13)からの制御信号(出力ディスエイプル信号、以
下OD倍信号略称する)がノア回路(12)の他方の入
力端子に直接供給されると共に、インバータ(14)を
介してナンド回路(11)の他方の入力端子に供給され
る。ナンド回路(11)及びノア回路(12)の出力は
それぞれ相補接続されたPチャンネルMOSトランジス
タ(15)及びNチャンネルMOSトランジスタ(16
)の各ゲートに供給される。PチャンネルMOSトラン
ジスタ(15)のソースが電源端子(17)に接続され
、NチャンネルMOSトランジスタ(16)のソースが
リードインダクタンス(18)を介して接地され、両M
OSトランジスタ(15) 、  (16)のドレイン
が直接に接続されると共に、両ドレインの接続中点に出
力端子(20)が接続される。この出力端子(20)に
は、MOSメモリの規格に応じて、所定の負荷容量Cが
接続される。また、メモリには、その出力ポートの数に
対応して、第6図に示すような出力バッファ回路が複数
個搭載される。
リードインダクタンス(18)は半導体チップ内のアル
ミニウムの配線やボンディングワイヤ、リードフレーム
等の導入線に存在するものであって、第4図の両デコー
ダ(2)、 (3)、セレクタ(4)、及び両コントロ
ール回路(71,(81から成る周辺回路(9)もこの
リードインダクタンス(9)を介して接地される。
第6図の出力バッファ回路の動作は次のとおりである。
まず、制御信号入力端子(13)のOD倍信号“1″で
あるとき、インバータ(14)の出力の“0”がナンド
回路(11)の他方の入力となるので、一方の入力のデ
ータ信号の如何に拘らず、ナンド回路(11)の出力は
“1″となり、PチャンネルMOSトランジスタ(15
)は非導通(オフ)状態となる。このとき、ノア回路(
12)の他方の入力が11”となるので、一方の入力の
データ信号の如何に拘らず、ノア回路(12)の出力は
“0”となり、NチャンネルMOSトランジスタ(16
)もまたオフ状態となる。従って、OD倍信号“1”で
あるときは、第6図の出力バッファ回路は動作しない。
上述から容易に理解されるように、ナンド回路(11)
、ノア回路(12)は出力バッファ回路をトライステー
トとするために使用される。
次に、制御信号入力端子(13)のOD倍信号“0”で
あるとき、入力端子Qlのデータ信号が“1′になると
、インバータ(14)の出力の“1″がナンド回路(1
1)の他方の入力となるので、ナンド回路(11)の出
力は“0”となり、PチャンネルMOSトランジスタ(
15)が導通(オン)状態となる。一方、ノア回路(1
2)は一方の入力が“1”となって、その出力は“O”
となり、NチャンネルMOSトランジスタ(16)はオ
フ状態となる。従って、出力端子(20)はオン状態の
MOSトランジスタ(15)を介して電源端子(17)
に接続され、負荷容量CはMOSトランジスタ(15)
を流れる充電電流により充電されて、その端子電圧は電
源電圧VDDに等しくなる。
この状態で、第7図Aに示すように、入力端子αののデ
ータ信号■が“1”から“0”に変化すると、ナンド回
路(11)の一方の入力が“0″となるので、第7図B
に示すように、ナンド回路(11)の出力■は“1”と
なる。一方、ノア回路(12)の両人力が“0”となる
ので、第7図Cに示すように、ノア回路(12)の出力
■もまた11”となる。従って、上述とは逆に、Pチャ
ンネルMOSトランジスタ(15)がオフ状態に転する
と共に、NチャンネルMOSトランジスタ(16)がオ
ン状態に転じ、負荷容ilCの電荷はNチャンネルMO
Sトランジスタ(16)及びリートインダクタンス(1
8)を通って放電する。
D 発明が解決しようとする問題点 上述のように、負荷容量Cの充電電荷が放電するとき、
NチャンネルMOSトランジスタ(16)及びリードイ
ンダクタンス(18)には、第6図りに示すように、極
めて短時間Δtだけ尖頭値が1゜の放電電流(以下、単
に電流と呼ぶ)idが流れる。
リードインダクタンス(18)には、その大きさをLと
して、電流fdによって、次の(1)式で表されされる
電圧1/Jが誘起される。
“=L〜口・ゝ   ゛″(″)    1t この誘起電圧Vlは、第7図已に示すように、電流id
の立上り側で正となって、周辺回路(9)の基準点(ア
ースライン)の電位を変動させる。
高速メモリにおいては、アクセスタイムを短くするため
、電流idの流通時間Δtもなるべく短く、例えば数ナ
ノ秒程度に設定される。また、メモリに第6図のような
出力バッファ回路が複数個搭載された場合、全バッファ
回路が同時に上述のような放電状態になり得ることもあ
って、誘起電圧■2の正の尖頭値V、は意外に大きく、
例えば数百mVを越える場合も起こり得る。
ところが、周辺回路(9)に供給されるアドレス入力や
WE (ライトエネイブル)、C3(チップセレクト)
等の制御信号の人力レベルは、第8図に示すようなTT
Lレベルで規定されているため、上述のような大きさの
誘起電圧v、gが周辺回路(9)のアース電位を変動さ
せると、TTLレベルのHi側の入力電圧が見掛は上小
さくなり、例えば、あたかもアドレス入力の遷移があっ
たようになる。
そうすると、図示を省略したアドレス遷移検出回路が動
作して、これも図示を省略したセンス増幅器の差動入力
端子が短絡(イコライズ)されるため、読み出されたデ
ータ信号に波形歪が発生してしまうという問題があった
電流idの流通時間Δtは負荷容量CとNチャンネルM
OSトランジスタ(16)の駆動能力とにより定まるた
め、MOSトランジスタ(16)のサイズを小さくして
その駆動能力を低下させれば、電流f4の流通時間Δt
が延長されて誘起電圧v2を減少させることができる。
しかしながら、この場合はメモリのアクセスタイムが長
くなるという、高速メモリにとって致命的な問題が生ず
る。
以上、負荷容量Cの放電時におけるアース側のリードイ
ンダクタンスの影響について説明したが、負荷容MCの
充電時にも、電源側のリードインダクタンスによって、
上述と全く同様の現象が起り、電源ラインの誘起電圧が
ノイズとなってメモリに悪影響を及ぼすという問題があ
った。
か\る点に鑑み、本発明の目的は、メモリのアクセスタ
イムに殆ど影響することなく、負荷容量の充電放電電流
によってアースライン、電源ラインに誘起される誘起電
圧を減少させた、メモリの出力バッファ回路を提供する
ところにある。
E 問題点を解決するための手段 本発明は、相補接続されたPチャンネルMOSトランジ
スタ(32) 、  (35)及びNチャンネルMOS
トランジス9 (24) 、  (26)を有し、メモ
リから読み出されたデータ信号がPチャンネルMOSト
ランジスタ(32) 、  (35)及びNチャンネル
MOSトランジスタ(24) 、  (26)の各入力
電極に共通に供給されると共に、PチャンネルMOSト
ランジスタ(32) 、  (35)及びNチャンネル
MOSトランジスタ(24) 、  (26)の各出力
電極の接続中点から出力を取り出すようにしたメモリの
出力バッファ回路において、少なくともPチャンネルM
OSトランジスタ(32) 、  (35)及びNチャ
ンネルMOSトランジスタ(24) 、  (26)の
いずれか一方を適宜に2分割すると共に、データ信号を
適宜時間遅延させる遅延素子(22) 。
(23)を設け、分割された一方のMOSトランジスタ
(26)または(35)の入力電極にデータ信号を直接
に供給すると共に、分割された他方のMOSトランジス
タ(24)または(32)の入力電極に遅延素子(22
) 、  (23)を介してデータ信号を供給するよう
にしたメモリの出力バッファ回路である。
F 作用 か\る構成によれば、PチャンネルMOSトランジスタ
(32) 、  (35)を介して負荷容量に流入する
充電電流、もしくは、NチャンネルMOSトランジスタ
(24) 、  (26)を介して負荷容量から流出す
る放電電流の尖頭値及び立上りが、メモリのアクセスタ
イムに殆ど影響を与えないように抑制され、充放電電流
によって電源ライン、アースラインに誘起される誘起電
圧が低減される。
G 実施例 G1一実施例 以下、第1図及び第2図を参照しながら、本発明による
メモリの出力バッファ回路の一実施例について説明する
本発明の一実施例の構成を第1図に示す。この第1図に
おいて、第6図に対応する部分には同一の符号を付して
重複説明を省略する。
第1図において、データ入力端子αΦからのデータ信号
がノア回路(21)の第1の入力端子に、遅延用の縦続
接続された2個のインバータ(22)。
(23)を介して供給されると共に、第2の入力端子に
直接に供給される。ノア回路(21)の第3の入力端子
は制御信号入力端子(13)に接続される。
ノア回路(21)の出力はNチャンネルMOSトランジ
スタ(24)のゲートに供給され、このMOSトランジ
スタ(24)のドレイン及びソースは、第6図のNチャ
ンネルMOSトランジスタ(16)と同様に接続された
、NチャンネルMOSトランジスタ(26)のドレイン
及びソースにそれぞれ接続される0両MOSトランジス
タ(24)及び(26)のサイズは第6図のMOSトラ
ンジスタ(16)のサイズを100として、それぞれ略
40及び60に選定される。その余の構成は第6図の回
路と同様である。
本実施例の動作は次のとおりである。
まず、制御信号入力端子(13)のOD倍信号“l”で
ある場合、ノア回路(21)は第3の入力が“1”とな
るので、第1、第2の入力の如何に拘らず、ノア回路(
21)の出力は“0”となり、NチャンネルMOSトラ
ンジスタ(24)はオフ状態となる。このとき、MOS
トランジスタ(15)。
(26)も、前述のようにオフ状態であるから、本実施
例は動作しない。
次に、制御信号入力端子(13)のOD倍信号“0”で
あるとき、入力端子αφのデータ信号が“l”になると
、ノア回路(21)は第2の入力が“1”となって、そ
の出力は“0″となり、NチャンネルMOSトランジス
タ(24)はオフ状態となる。従って、出力端子(20
)は、前述のように、オン状態のMOSトランジスタ(
15)を介して電源端子(17)に接続され、負荷容量
Cは充電されてその端子電圧は電源電圧VOOに等しく
なる。
この状態で、第2図Aに示すように、入力端子αlのデ
ータ信号■が“1”から0”に変化すると、ナンド回路
(11)の出力■が、第2図Bに示すように“1″とな
ると共に、第2図Cに示すように、ノア回路(12)の
出力■もまた1″となる。ノア回路(21)の第1の入
力は、インバータ(22) 、  (23)を経由する
ことにより、第2の入力、即ち、第2図Aに示すデータ
信号■から所定の遅延時間τだけ遅れて“1”から“O
”に反転するので、ノア回路(21)の出力■は、第2
図りに示すように、ノア回路(12)の出力■(第2図
C)よりも1時間だけ遅れて“0”から“1″に反転す
る。データ信号■の反転に伴い、PチャンネルMOSト
ランジスタ(15)がオフ状態に転すると同時に、Nチ
ャンネルMOSトランジスタ(26)がオン状態に転じ
、更に、これよりτ時間遅れて、NチャンネルMOSト
ランジスタ(24)がオン状態に転する。
従って、負荷容量Cの充電電荷は、まず、60%サイズ
のNチャンネルMOSトランジスタ(26)を遺り、第
2図已に示すように、従来回路よりも緩かに立上り、略
等しい流通時間ΔL1と小さな尖頭値■1の電流i 2
Gによって放電される。
MOSトランジスタ(26)による放電開始からτ時間
遅れて、放電の進行に伴い、負荷容量Cの端子電圧が電
源電圧vDDから成程度低下した時点で、第2図Fに示
すように、40%サイズのNチャンネルMOSトランジ
スタ(24)を通る電流i24による放電が始まる。こ
の電流124は12εよりも更に小さな尖頭■2と短い
流通時間Δt2を有する。
本実施例において、リードインダクタンス(18)に流
れる全電流isは、両MOSトランジスタ(24) 、
  (26)を流れる電流i 24及び12εの和であ
って、第2図Gに示すように、60%サイズのMOSト
ランジスタ(26)の電流i 2Gと同等の立上り及び
尖頭値11を有する。また、電流tSは従来回路の電流
idの流通時間Δtよりも稍長い流通時間Δt3を有し
、その積分値が従来回路の電流fdの積分値と等しくな
るように、電流124      !□及びi 28の
大きさ及びタイミングが選定される。
換言すれば、両NチャンネルMOSトランジスタ(24
)及び(26)のサイズが前述のように選定されると共
に、インバータ(22) 、  (23)の遅延時間τ
が例えば2nSに選定される。
本実施例においては、上述のように、負荷容量Cの放電
電流の経路となるMOSトランジスタ(26) 、  
(24)を適宜サイズに2分すると共に、その一方が適
宜遅延してオン状態となるようにしたので、その流通時
間を僅かに延長するのみで、即ち、アクセスタイムに殆
ど影響なく放電電流によるリードインダクタンス(18
)の誘起電圧v2の尖頭値v1を従来回路の75%まで
に低減することができた。
また、本実施例においては、放電電流fgの積分値を従
来回路のそれと等しくなるようにしたので、出力信号が
“Lo ”であるときの吸い込み電流(直流分)を従来
回路と同様に大きく維持することができて、動作の安定
性が損なわれることがない。
G2他の実施例 次に、第3図及び第4図を参照しながら、本発明による
メモリの出力バッフプ回路の他の実施例について説明す
る。
本発明の他の実施例の構成を第3図に示す、この第3図
において、第1FI!J及び第6図に対応する部分には
同一の符号を付して重複説明を省略する。
第3図において、データ入力端子Qlからデータ信号が
ナンド回路(31)の第1の入力端子に、縦続接続され
た2個のインバータ(22) 、  (23)を介して
供給されると共に、第2の入力端子に直接に供給される
。ナンド回路(31)の第3の入力端子は制御信号入力
端子(13)に接続される。ナンド回路(31)の出力
はPチャンネルMOSトランジスタ(32)のゲートに
供給される。このMOSトランジスタ(32)のソース
は、そのゲートにナンド回路(11)の出力が供給され
るPチャンネルMOSトランジスタ(35)のソースと
共に、電源ラインのリードインダクタンス(19)を介
して、電源端子(17)に接続され、両MOSトランジ
スタ(32) 、  (35)の各ドレインは、共にN
チャンネルMOSトランジスタ(16)のドレイン及び
出力端子(20)に接続される。PチャンネルMOSト
ランジスタ(32)及び(35)のサイズは、前述の実
施例と同様に、第6図のPチャンネルMOSトランジス
タ(15)のサイズを100として、それぞれ略40及
び60に選定される。その余の構成は第6図の従来回路
と同様である。
本実施例の動作は次のとおりである。
まず、制御信号入力端子(13)のOD倍信号“1”で
ある場合、ナンド回路(31)は第3の入力が“0″と
なるので、第1、第2の入力の如何に拘らず、ナンド回
路(31)の出力は11″となり、PチャンネルMOS
トランジスタ(32)はオフ状態となる。このとき、M
OSトランジスタ(18) 、  (35)も、前述の
ようにオフ状態であるから、本実施例は動作しない。
次に、再入力端子αΦ及び(13)からのデータ信号及
びOD倍信号共に“0”である場合、ナンド回路(11
)の一方の入力とナンド回路(31)の第1及び第2の
入力が“0”となるので、両ナンド回路(11)及び(
31)の出力が共に“1”となり、両PチャンネルMO
Sトランジスタ(32)及び(35)は共にオフ状態と
なる。一方、ノア回路(12)の再入力が共に“0”と
なるので、ノア回路(12)の出力は“1”となり、N
チャンネルMOSトランジスタ(16)がオン状態とな
る。従って、負荷容i1Gの電荷は、MOSトランジス
タ(16)を通して放電され、負荷容量Cの端子電圧は
Oとなる。
この状態で、第4図Aに示すように、データ信号■が“
0”から11″に転すると、第4図Bに示すように、ノ
ア回路(12)の出力■が“1”から“0”になり、N
チャンネルMOSトランジスタ(16)がオフ状態に転
する。同時に、第4図Cに示すように、ナンド回路(1
1)の出力■もまた“0”となって、PチャンネルMO
Sトランジスタ(35)がオン状態に転する。第4図り
に示すように、ナンド回路(31)の第1の入力がデー
タ信号■の立上りからτ時間遅れて1″に転すると同時
に、ナンド回路(31)の出力■も“0”となり、Pチ
ャンネルMOSトランジスタ(32)がオン状態に転す
る。
前述の一実施例の場合と同様に、負荷容量Cは、まず、
60%サイズのPチャンネルMOSトランジスタ(35
)を通る電流1315により充電され、負荷容量Cの端
子電圧が成程度上昇した時点で、40%サイズのPチャ
ンネルMOSトランジスタ(32)を通る電流i32に
よる充電が始まる。全充電電流ic及び電源ラインの誘
起電圧が、第4図G、 Hに示すように、第1図の実施
例の全放電電流is及びアースラインの誘起電圧と同一
の波形を呈し、同一の効果を奏することは、両実施例が
、単に極性が相違するのみであることから、容易に理解
されるところである。
なお、第1図及び第3図の両実施例を組合せて実施し得
ることは言うまでもない。
H発明の効果 以上詳述のように、本発明によれば、負荷容量の充電電
流の経路となるMOSトランジスタを適宜サイズに2分
すると共に、その一方が適宜遅延してオン状態となるよ
うにしたので、メモリのアクセスタイムに殆ど影響なく
、充放電電流による電源ライン、アースラインの誘起電
圧を低減することができるメモリの出力バッファ回路が
得られる。
【図面の簡単な説明】
第1図は本発明によるメモリの出力バッファ回路の一実
施例を示す結線図、第2図は本発明の一実施例のタイム
チャート、第3図は本発明の他の実施例を示す結線図、
第4図は本発明の他の実施例のタイムチャート、第5図
は本発明の説明に供するMOSメモリの構成例を示すブ
ロック図、第6図は従来の出力バッファ回路の構成例を
示す結線図、第7図及び第8図は従来回路の説明のため
のタイムチャート及び線図である。 (22) 、  (23)は遅延素子、(24) 、 
 (26)はNチャンネルMOSトランジスタ、(32
) 、  (35)はPチャンネルMOSトランジスタ
である。 vpD −りC力°恨イダリー系ΔmV 第1図 一慣1かミイ列めタイSン7゛+ダート第2図 イv! #I プC方性イ列 第3図 イtの賞方賎イ列のタイム+ベート 第4図 Van tt来の出fJR,ノア7回路 第8図 第1図

Claims (1)

  1. 【特許請求の範囲】 相補接続されたPチャンネルMOSトランジスタ及びN
    チャンネルMOSトランジスタを有し、メモリから読み
    出されたデータ信号が上記PチャンネルMOSトランジ
    スタ及びNチャンネルMOSトランジスタの各入力電極
    に共通に供給されると共に、上記PチャンネルMOSト
    ランジスタ及びNチャンネルMOSトランジスタの各出
    力電極の接続中点から出力を取り出すようにしたメモリ
    の出力バッファ回路において、 少なくとも上記PチャンネルMOSトランジスタ及びN
    チャンネルMOSトランジスタのいずれか一方を適宜に
    2分割すると共に、上記データ信号を適宜時間遅延させ
    る遅延素子を設け、 上記分割された一方のMOSトランジスタの入力電極に
    上記データ信号を直接に供給すると共に、上記分割され
    た他方のMOSトランジスタの入力電極に上記遅延素子
    を介して上記データ信号を供給するようにしたことを特
    徴とするメモリの出力バッファ回路。
JP60153686A 1985-07-12 1985-07-12 メモリの出力バツフア回路 Pending JPS6214520A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP60153686A JPS6214520A (ja) 1985-07-12 1985-07-12 メモリの出力バツフア回路
US06/883,119 US4774690A (en) 1985-07-12 1986-07-08 Output buffer circuit
CA000513380A CA1259136A (en) 1985-07-12 1986-07-09 Output buffer circuit
GB8616813A GB2177865B (en) 1985-07-12 1986-07-10 Output buffer circuit
FR868610227A FR2584849B1 (fr) 1985-07-12 1986-07-11 Circuit tampon de sortie a semi-conducteurs a grille isolee par oxyde metallique, pour memoire rapide
DE3623516A DE3623516C2 (de) 1985-07-12 1986-07-11 Ausgangspufferschaltung
KR1019860005640A KR950007449B1 (ko) 1985-07-12 1986-07-12 메모리의 출력 버퍼 회로
NL8601835A NL8601835A (nl) 1985-07-12 1986-07-14 Uitgangsbuffercircuit.
US07/249,302 US4922458A (en) 1985-07-12 1988-09-26 Output buffer circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60153686A JPS6214520A (ja) 1985-07-12 1985-07-12 メモリの出力バツフア回路

Publications (1)

Publication Number Publication Date
JPS6214520A true JPS6214520A (ja) 1987-01-23

Family

ID=15567933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60153686A Pending JPS6214520A (ja) 1985-07-12 1985-07-12 メモリの出力バツフア回路

Country Status (8)

Country Link
US (2) US4774690A (ja)
JP (1) JPS6214520A (ja)
KR (1) KR950007449B1 (ja)
CA (1) CA1259136A (ja)
DE (1) DE3623516C2 (ja)
FR (1) FR2584849B1 (ja)
GB (1) GB2177865B (ja)
NL (1) NL8601835A (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路
JPS63234623A (ja) * 1987-03-23 1988-09-29 Toshiba Corp 半導体集積回路
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
KR880013321A (ko) * 1987-04-07 1988-11-30 언윈 엘. 콰텍 집적회로에서의 과도적잡음을 줄이기 위한 방법 및 그 장치
US4791521A (en) * 1987-04-07 1988-12-13 Western Digital Corporation Method and apparatus for reducing transient noise by premagnetization of parasitic inductance
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
JPH01130388A (ja) * 1987-11-16 1989-05-23 Nec Corp 半導体記憶装置
NL8800234A (nl) * 1988-02-01 1989-09-01 Philips Nv Geintegreerde schakeling met logische circuits en ten minste een push-pull-trap.
JPH01279631A (ja) * 1988-05-02 1989-11-09 Toshiba Corp 半導体集積回路の出力回路
US4851720A (en) * 1988-09-02 1989-07-25 Cypress Semiconductor Corporation Low power sense amplifier for programmable logic device
KR910005602B1 (ko) * 1989-06-15 1991-07-31 삼성전자 주식회사 어드레스 변환 검출에 따른 출력버퍼의 프리챠아지 제어방법
US5278803A (en) * 1991-09-11 1994-01-11 Compaq Computer Corporation Memory column address strobe buffer and synchronization and data latch interlock
JP2792795B2 (ja) * 1992-10-29 1998-09-03 三菱電機株式会社 半導体集積装置
KR960007258B1 (ko) * 1993-09-03 1996-05-29 금성일렉트론 주식회사 출력 버퍼
KR970005570B1 (ko) * 1994-07-14 1997-04-17 현대전자산업 주식회사 데이타 출력버퍼
JPH09306183A (ja) * 1996-05-10 1997-11-28 Mitsubishi Electric Corp 半導体記憶装置
KR100301055B1 (ko) * 1999-05-21 2001-09-26 윤종용 전압 레귤레이터를 위한 차아지 보상기
US7286417B2 (en) * 2005-06-21 2007-10-23 Micron Technology, Inc. Low power dissipation voltage generator
JPWO2012020756A1 (ja) * 2010-08-09 2013-10-28 三洋電機株式会社 電力制御装置
KR102647359B1 (ko) 2018-10-16 2024-03-14 엘지전자 주식회사 세탁장치 및 이의 제어방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61125222A (ja) * 1984-11-21 1986-06-12 Nec Corp 出力バツフア

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5690483A (en) * 1979-12-19 1981-07-22 Fujitsu Ltd Address buffer circuit
JPS58133038A (ja) * 1982-02-03 1983-08-08 Nec Corp インバ−タ回路
JPS59181829A (ja) * 1983-03-31 1984-10-16 Toshiba Corp 半導体素子の出力バツフア回路
JPS6214520A (ja) * 1985-07-12 1987-01-23 Sony Corp メモリの出力バツフア回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61125222A (ja) * 1984-11-21 1986-06-12 Nec Corp 出力バツフア

Also Published As

Publication number Publication date
DE3623516A1 (de) 1987-01-22
FR2584849A1 (fr) 1987-01-16
KR950007449B1 (ko) 1995-07-11
GB2177865A (en) 1987-01-28
GB2177865B (en) 1990-05-16
KR870001599A (ko) 1987-03-14
NL8601835A (nl) 1987-02-02
CA1259136A (en) 1989-09-05
DE3623516C2 (de) 1996-05-09
US4922458A (en) 1990-05-01
GB8616813D0 (en) 1986-08-20
US4774690A (en) 1988-09-27
FR2584849B1 (fr) 1992-08-14

Similar Documents

Publication Publication Date Title
JPS6214520A (ja) メモリの出力バツフア回路
US4918339A (en) Data output circuit
KR0127220B1 (ko) 메모리소자의 출력버퍼회로
US4654831A (en) High speed CMOS current sense amplifier
US5805505A (en) Circuit and method for converting a pair of input signals into a level-limited output signal
JPH02125521A (ja) 半導体装置
JPS60694A (ja) 半導体メモリ
JPH0456399B2 (ja)
US4622479A (en) Bootstrapped driver circuit for high speed applications
US4063118A (en) MIS decoder providing non-floating outputs with short access time
CA1115843A (en) Dynamic precharge circuitry
JP2527050B2 (ja) 半導体メモリ用センスアンプ回路
JPH0766675B2 (ja) プログラマブルrom
US6181610B1 (en) Semiconductor device having current auxiliary circuit for output circuit
US4042833A (en) In-between phase clamping circuit to reduce the effects of positive noise
JPS6299981A (ja) スタテイツクram
JPS59132491A (ja) センスアンプ
JP2793296B2 (ja) 半導体装置
JPH01112815A (ja) 半導体集積回路
JP2833899B2 (ja) 半導体読み出し専用メモリ
JPS62172595A (ja) 半導体集積回路記憶装置
JPH0237633B2 (ja)
JPS5919473Y2 (ja) 論理回路
JPS61131297A (ja) マスクrom
JPH07192473A (ja) 半導体記憶装置