JPH0812756B2 - スタチックram回路 - Google Patents
スタチックram回路Info
- Publication number
- JPH0812756B2 JPH0812756B2 JP62154745A JP15474587A JPH0812756B2 JP H0812756 B2 JPH0812756 B2 JP H0812756B2 JP 62154745 A JP62154745 A JP 62154745A JP 15474587 A JP15474587 A JP 15474587A JP H0812756 B2 JPH0812756 B2 JP H0812756B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- word line
- address
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、アドレス入力の遷移を検出して内部同期動
作するスタチックRAM回路に関するものである。
作するスタチックRAM回路に関するものである。
従来の技術 スタチックRAMにおいて、アドレス入力の遷移を検出
してパルスを発生させ、そのアドレス遷移検出パルスに
より作成されたパルスが生じている期間のみ、ワード線
やビット線以降、例えばセンス・アンプ回路などを活性
状態にする、いわゆる、内部同期動作方式などが用いら
れる。活性期間中に読み出されたデータは、例えば出力
バッファ等の回路でラッチして活性パルス期間終了後も
データを保持することとし、活性パルス期間終了後は全
てのワード線を低レベルに落としてメモリーセルでの消
費電流をなくし、ビット線以降、例えばセンス・アンプ
などの回路も活性パルス期間終了後は非活性状態とし
て、全体の消費電流を低減している。
してパルスを発生させ、そのアドレス遷移検出パルスに
より作成されたパルスが生じている期間のみ、ワード線
やビット線以降、例えばセンス・アンプ回路などを活性
状態にする、いわゆる、内部同期動作方式などが用いら
れる。活性期間中に読み出されたデータは、例えば出力
バッファ等の回路でラッチして活性パルス期間終了後も
データを保持することとし、活性パルス期間終了後は全
てのワード線を低レベルに落としてメモリーセルでの消
費電流をなくし、ビット線以降、例えばセンス・アンプ
などの回路も活性パルス期間終了後は非活性状態とし
て、全体の消費電流を低減している。
内部同期動作方式のスタチックRAM回路について説明
する。
する。
第3図は、従来のスタチックRAM回路の一例を示すブ
ロック図であり、図中、1はアドレス入力端子(AD)、
2はアドレス遷移検出パルス発生回路(ATD)、3はワ
ード線活性パルス発生回路(WLE)、4はアドレス・デ
コード回路(RD)、5はメモリーセル(MC)、6はワー
ド線(WL)、7,7′はビット線(BL,▲▼)、8はビ
ット線のデータをセンス・アンプへ伝達する回路(P
S)、9はセンス・アンプ回路(SA)、10,10′はセンス
・アンプ回路の出力線(SAO,▲▼)、11は出力バ
ッファ回路(DOB)、12はデータ出力端子(DO)であ
る。第4図は、第3図で示したブロック図における各波
形を示すタイミング図である。
ロック図であり、図中、1はアドレス入力端子(AD)、
2はアドレス遷移検出パルス発生回路(ATD)、3はワ
ード線活性パルス発生回路(WLE)、4はアドレス・デ
コード回路(RD)、5はメモリーセル(MC)、6はワー
ド線(WL)、7,7′はビット線(BL,▲▼)、8はビ
ット線のデータをセンス・アンプへ伝達する回路(P
S)、9はセンス・アンプ回路(SA)、10,10′はセンス
・アンプ回路の出力線(SAO,▲▼)、11は出力バ
ッファ回路(DOB)、12はデータ出力端子(DO)であ
る。第4図は、第3図で示したブロック図における各波
形を示すタイミング図である。
アドレス入力端子1が高レベルから低レベルに、もし
くは低レベルから高レベルに遷移すると、各アドレスに
ついて遷移検出パルス発生回路2で検出パルスを発生
し、その論理和をとってアドレス遷移検出パルスATDが
発生する。そして、アドレス遷移検出パルスATDによっ
てワード線活性パルス発生回路3でワード線活性パルス
WLEを発生させる。ワード線活性パルスWLEによって、ワ
ード線やビット線以降の各回路部、すなわち、ビット線
信号伝達回路8およびセンス・アンプ回路9が活性状態
となり、アドレス・デコード回路4により選択されたワ
ード線6が高レベルに立ち上がる。そして、メモリーセ
ルMCのデータがビット線7に伝達され、ビット線7にレ
ベル差を生じる。そのデータは伝達回路8を経てセンス
・アンプ回路9に伝達され、センス・アンプ回路9で増
幅された信号SAOとなり、信号線10を通じて出力バッフ
ァ回路11へ伝達されて出力端子12に現れる。
くは低レベルから高レベルに遷移すると、各アドレスに
ついて遷移検出パルス発生回路2で検出パルスを発生
し、その論理和をとってアドレス遷移検出パルスATDが
発生する。そして、アドレス遷移検出パルスATDによっ
てワード線活性パルス発生回路3でワード線活性パルス
WLEを発生させる。ワード線活性パルスWLEによって、ワ
ード線やビット線以降の各回路部、すなわち、ビット線
信号伝達回路8およびセンス・アンプ回路9が活性状態
となり、アドレス・デコード回路4により選択されたワ
ード線6が高レベルに立ち上がる。そして、メモリーセ
ルMCのデータがビット線7に伝達され、ビット線7にレ
ベル差を生じる。そのデータは伝達回路8を経てセンス
・アンプ回路9に伝達され、センス・アンプ回路9で増
幅された信号SAOとなり、信号線10を通じて出力バッフ
ァ回路11へ伝達されて出力端子12に現れる。
アドレス入力端子にスキューが入った場合でも常にア
クセス時間を一定にするために、アドレスが確定した後
で選択されたワード線が高レベルになるようになってい
る。そのために、ワード線活性パルス発生回路3では、
アドレス遷移検出パルスATDのパルス終了エッジによっ
て同ワード線活性パルスが発生される。したがって、ワ
ード線6が高レベルに立ち上がるまでの時間は、アドレ
ス入力をデコードして所定のワード線を選択する信号を
つくるアドレス・デコード回路4の動作速度で決まるの
ではなく、アドレス遷移検出パルスATDのパルス終了エ
ッジによって発生されるワード線活性パルスWLEの速度
で決まる。
クセス時間を一定にするために、アドレスが確定した後
で選択されたワード線が高レベルになるようになってい
る。そのために、ワード線活性パルス発生回路3では、
アドレス遷移検出パルスATDのパルス終了エッジによっ
て同ワード線活性パルスが発生される。したがって、ワ
ード線6が高レベルに立ち上がるまでの時間は、アドレ
ス入力をデコードして所定のワード線を選択する信号を
つくるアドレス・デコード回路4の動作速度で決まるの
ではなく、アドレス遷移検出パルスATDのパルス終了エ
ッジによって発生されるワード線活性パルスWLEの速度
で決まる。
そして、ワード線活性パルスWLEの期間が終了する
と、全てのワード線を低レベル(接地GNDレベル)に落
とし、伝達回路8およびセンス・アンプ回路9も非活性
状態になして、全体の消費電流を低減している。その場
合、出力データDOは、例えば出力バッファ回路11でラッ
チして、活性パルス期間終了後もそのデータを保持して
いる。
と、全てのワード線を低レベル(接地GNDレベル)に落
とし、伝達回路8およびセンス・アンプ回路9も非活性
状態になして、全体の消費電流を低減している。その場
合、出力データDOは、例えば出力バッファ回路11でラッ
チして、活性パルス期間終了後もそのデータを保持して
いる。
発明が解決しようとする問題点 しかしながら、上記の従来の構成では、ワード線が高
レベルに立ち上がるまでの速度は、アドレス・デコード
回路の動作速度ではなく、ワード線活性パルスの速度に
よって決まる。ワード線活性パルスは、アドレス遷移検
出パルスのパルス終了エッジによって発生されているた
めに、アドレス・デコード回路の動作速度に比べて、か
なり遅い。そのため、ワード線が高レベルに立ち上がる
までの時間にロスが生じ、スタチックRAMの高速化にと
って大きな問題点となっている。
レベルに立ち上がるまでの速度は、アドレス・デコード
回路の動作速度ではなく、ワード線活性パルスの速度に
よって決まる。ワード線活性パルスは、アドレス遷移検
出パルスのパルス終了エッジによって発生されているた
めに、アドレス・デコード回路の動作速度に比べて、か
なり遅い。そのため、ワード線が高レベルに立ち上がる
までの時間にロスが生じ、スタチックRAMの高速化にと
って大きな問題点となっている。
本発明は、上記従来の問題点を解決するもので、ワー
ド線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間が短いスタチックRAM回路を提供する
ことを目的とする。
ド線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間が短いスタチックRAM回路を提供する
ことを目的とする。
問題点を解決するための手段 この目的を達成するために、本発明のスタチックRAM
回路は、アドレス入力の遷移を検出して発生したアドレ
ス遷移検出パルスのパルス開始エッジによって発生され
る第1のパルスと、前記アドレス遷移検出パルスのパル
ス終了エッジによって発生される第2のパルスとを発生
する回路を有し、前記第1のパルスによりワード線を活
性状態とし、前記第2のパルスによりビット線に結合の
各回路部を活性状態とする構成を有している。
回路は、アドレス入力の遷移を検出して発生したアドレ
ス遷移検出パルスのパルス開始エッジによって発生され
る第1のパルスと、前記アドレス遷移検出パルスのパル
ス終了エッジによって発生される第2のパルスとを発生
する回路を有し、前記第1のパルスによりワード線を活
性状態とし、前記第2のパルスによりビット線に結合の
各回路部を活性状態とする構成を有している。
作用 この構成によって、ワード線を活性状態にするワード
線活性パルスは、アドレス遷移検出パルスのパルス開始
エッジにより発生されるために、アドレス遷移から短期
間で活性状態になり、ワード線が高レベルに立ち上がる
までの時間のロスをなくすことができ、アクセス時間を
短縮することができる。また、アドレス遷移検出パルス
のパルス終了エッジにより発生される第2のパルスによ
ってビット線に結合の各回路部を活性状態とするため
に、アドレス入力にスキューが入った場合でも、ビット
線に結合の各回路部が活性状態になるタイミングを常に
一定にすることができ、アクセス時間も常に一定にする
ことができる。
線活性パルスは、アドレス遷移検出パルスのパルス開始
エッジにより発生されるために、アドレス遷移から短期
間で活性状態になり、ワード線が高レベルに立ち上がる
までの時間のロスをなくすことができ、アクセス時間を
短縮することができる。また、アドレス遷移検出パルス
のパルス終了エッジにより発生される第2のパルスによ
ってビット線に結合の各回路部を活性状態とするため
に、アドレス入力にスキューが入った場合でも、ビット
線に結合の各回路部が活性状態になるタイミングを常に
一定にすることができ、アクセス時間も常に一定にする
ことができる。
実施例 以下、本発明の一実施例について、図面を参照しなが
ら説明する。
ら説明する。
第1図は、本発明の一実施例におけるスタチックRAM
回路のブロック図を示すものであり、1はアドレス入力
端子、2はアドレス遷移検出パルス発生回路、13は活性
パルス発生回路、4はアドレス・デコード回路、5はメ
モリーセル、6はワード線、7,7′はビット線、8はビ
ット線のデータをセンス・アンプへ伝達する回路、9は
センス・アンプ回路、10,10′はセンス・アンプ回路の
出力線、11は出力バッファ回路、12はデータ出力端子で
ある。第2図は、第1図で示したブロック図における各
波形を示すタイミング図である。
回路のブロック図を示すものであり、1はアドレス入力
端子、2はアドレス遷移検出パルス発生回路、13は活性
パルス発生回路、4はアドレス・デコード回路、5はメ
モリーセル、6はワード線、7,7′はビット線、8はビ
ット線のデータをセンス・アンプへ伝達する回路、9は
センス・アンプ回路、10,10′はセンス・アンプ回路の
出力線、11は出力バッファ回路、12はデータ出力端子で
ある。第2図は、第1図で示したブロック図における各
波形を示すタイミング図である。
アドレス入力端子1が高レベルから低レベルに、もし
くは低レベルから高レベルに遷移すると、各アドレスに
ついてアドレス遷移検出パルス発生回路2からアドレス
遷移検出パルスATDが発生する。そして活性パルス発生
回路13では、アドレス遷移検出パルスATDのパルス開始
エッジと同パルス終了エッジとによって、ワード線を活
性状態にする第1の活性パルス、すなわち、ワード線活
性パルスWLEと第2の活性パルス、すなわち、ビット線
に結合している各回路の状態を活性化するための活性化
パルスが発生する。まず、ワード線活性パルスWLEは、
アドレス遷移検出パルスのパルス開始エッジによって発
生するために、アドレス遷移から短期間で活性状態にす
ることができる。そのため、アドレス入力ADをデコード
して所定のワード線を選択する信号をつくるアドレス・
デコード回路RDの動作速度と、ワード線活性パルスWLE
の速度を同程度になるように決めることができる。それ
ゆえ、ワード線WLは、アドレス遷移からロスを生じるこ
となく、高レベルに立ち上がる。そして、メモリーセル
MCのデータがビット線BLに伝達され、ビット線BLにレベ
ル差を生じる。
くは低レベルから高レベルに遷移すると、各アドレスに
ついてアドレス遷移検出パルス発生回路2からアドレス
遷移検出パルスATDが発生する。そして活性パルス発生
回路13では、アドレス遷移検出パルスATDのパルス開始
エッジと同パルス終了エッジとによって、ワード線を活
性状態にする第1の活性パルス、すなわち、ワード線活
性パルスWLEと第2の活性パルス、すなわち、ビット線
に結合している各回路の状態を活性化するための活性化
パルスが発生する。まず、ワード線活性パルスWLEは、
アドレス遷移検出パルスのパルス開始エッジによって発
生するために、アドレス遷移から短期間で活性状態にす
ることができる。そのため、アドレス入力ADをデコード
して所定のワード線を選択する信号をつくるアドレス・
デコード回路RDの動作速度と、ワード線活性パルスWLE
の速度を同程度になるように決めることができる。それ
ゆえ、ワード線WLは、アドレス遷移からロスを生じるこ
となく、高レベルに立ち上がる。そして、メモリーセル
MCのデータがビット線BLに伝達され、ビット線BLにレベ
ル差を生じる。
一方、アドレス遷移検出パルスATDのパルス終了エッ
ジのタイミングで発生された第2の活性パルスSAEによ
って、伝達回路8およびセンス・アンプ回路9が活性状
態になり、ビット線BLのデータは、伝達回路8を通って
センス・アンプ回路9へ伝達され、センス・アンプ回路
9で増幅された信号SAOが、出力バッファ回路11へ伝達
されて出力端子12に出力DOを生じる。
ジのタイミングで発生された第2の活性パルスSAEによ
って、伝達回路8およびセンス・アンプ回路9が活性状
態になり、ビット線BLのデータは、伝達回路8を通って
センス・アンプ回路9へ伝達され、センス・アンプ回路
9で増幅された信号SAOが、出力バッファ回路11へ伝達
されて出力端子12に出力DOを生じる。
第2図のタイミング図を参照して、回路動作を信号順
にのべると、アドレス入力ADにスキューが入った場合、
第1の活性パルス、すなわち、ワード線活性パルスWLE
はアドレス遷移検出パルスATDのパルス開始エッジによ
って発生するので、確定したアドレスに対応するワード
線WLが高レベルに立ち上がる以前に、他のワード線が一
時選択されてしまう。そしてビット線BLは、それぞれの
アドレスに対応したメモリーセルのデータが順次伝達さ
れ、高レベルと低レベルとの間を変化する。しかし、ビ
ット線の振幅は一般に小さく抑えられているので、確定
したアドレスに対応するメモリーセルのデータがビット
線BLに伝達されて、そのデータに対応するレベル差が生
じるまでの時間は短い。そのため、アドレス遷移検出パ
ルスATDのパルス終了エッジにより発生する第2の活性
パルスSAEによってビット線以降が活性状態になるまで
に、ビット線BLには、確定したアドレスに対応するメモ
リーセルのデータが出力されている。したがって、アド
レス入力ADにスキューが入った場合でも、ビット線に結
合の各回路が動作を始める時間は、第2の活性パルスSA
Eによって決まるので、常に同一であり、アクセス時間
も常に一定にすることができる。
にのべると、アドレス入力ADにスキューが入った場合、
第1の活性パルス、すなわち、ワード線活性パルスWLE
はアドレス遷移検出パルスATDのパルス開始エッジによ
って発生するので、確定したアドレスに対応するワード
線WLが高レベルに立ち上がる以前に、他のワード線が一
時選択されてしまう。そしてビット線BLは、それぞれの
アドレスに対応したメモリーセルのデータが順次伝達さ
れ、高レベルと低レベルとの間を変化する。しかし、ビ
ット線の振幅は一般に小さく抑えられているので、確定
したアドレスに対応するメモリーセルのデータがビット
線BLに伝達されて、そのデータに対応するレベル差が生
じるまでの時間は短い。そのため、アドレス遷移検出パ
ルスATDのパルス終了エッジにより発生する第2の活性
パルスSAEによってビット線以降が活性状態になるまで
に、ビット線BLには、確定したアドレスに対応するメモ
リーセルのデータが出力されている。したがって、アド
レス入力ADにスキューが入った場合でも、ビット線に結
合の各回路が動作を始める時間は、第2の活性パルスSA
Eによって決まるので、常に同一であり、アクセス時間
も常に一定にすることができる。
そして、ワード線活性パルス期間が終了すると、全て
のワード線を低レベルに落とし、第2の活性パルス期間
が終了すると、ビット線に結合の各回路も非活性状態と
して、全体の消費電流を低減している。その場合、出力
データは出力バッファ回路でラッチして、活性パルス終
了後もデータを保持している。
のワード線を低レベルに落とし、第2の活性パルス期間
が終了すると、ビット線に結合の各回路も非活性状態と
して、全体の消費電流を低減している。その場合、出力
データは出力バッファ回路でラッチして、活性パルス終
了後もデータを保持している。
以上のように本実施例によれば、アドレス遷移検出パ
ルスのパルス開始エッジにより発生される第1の活性パ
ルスでワード線を活性状態にし、アドレス遷移検出パル
スのパルス終了エッジにより発生される第2の活性パル
スで、ビット線に結合の各回路を活性状態にする構成に
することによって、アドレス遷移からワード線が高レベ
ルに立ち上がるまでの時間のロスをなくすことができ、
アクセス時間を短縮することができる。また、アドレス
入力にスキューが入った場合でも、アクセス時間を常に
一定にすることができる。
ルスのパルス開始エッジにより発生される第1の活性パ
ルスでワード線を活性状態にし、アドレス遷移検出パル
スのパルス終了エッジにより発生される第2の活性パル
スで、ビット線に結合の各回路を活性状態にする構成に
することによって、アドレス遷移からワード線が高レベ
ルに立ち上がるまでの時間のロスをなくすことができ、
アクセス時間を短縮することができる。また、アドレス
入力にスキューが入った場合でも、アクセス時間を常に
一定にすることができる。
発明の効果 本発明によれば、アドレス入力の遷移を検出して内部
同期動作をするスタチックRAM回路において、アドレス
遷移検出パルスのパルス開始エッジによって発生される
第1のパルと、前記アドレス遷移検出パルスのパルス終
了エッジによって発生される第2のパルスとを発生する
回路を有し、前記第1のパルスによりワード線を活性状
態とし、前記第2のパルスによりビット線以降を活性状
態とする構成を有したことにより、アドレス遷移からワ
ード線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間を短縮することができ、また、アクセ
ス時間を、アドレス入力によらず、常に一定にすること
ができる。
同期動作をするスタチックRAM回路において、アドレス
遷移検出パルスのパルス開始エッジによって発生される
第1のパルと、前記アドレス遷移検出パルスのパルス終
了エッジによって発生される第2のパルスとを発生する
回路を有し、前記第1のパルスによりワード線を活性状
態とし、前記第2のパルスによりビット線以降を活性状
態とする構成を有したことにより、アドレス遷移からワ
ード線が高レベルに立ち上がるまでの時間のロスをなく
し、アクセス時間を短縮することができ、また、アクセ
ス時間を、アドレス入力によらず、常に一定にすること
ができる。
第1図は本発明の一実施例スタチックRAM回路のブロッ
ク図、第2図は第1図の要部の波形のタイミング図、第
3図は従来のスタチックRAM回路のブロック図、第4図
は第3図の要部の波形のタイミング図である。 1……アドレス入力(AD)、2……アドレス遷移検出パ
ルス(ATD)、4……アドレス・デコード回路(RD)、
5……メモリー・セル(MC)、6……ワード線(WL)、
7,7′……ビット線(BL)、8……伝達回路(PS)、9
……センス・アンプ回路(SA)、10,10′……センス・
アンプ回路出力線(SAO)、11……出力バッファ回路(D
OB)、12……データ出力端子(DO)、13……活性パルス
発生回路。
ク図、第2図は第1図の要部の波形のタイミング図、第
3図は従来のスタチックRAM回路のブロック図、第4図
は第3図の要部の波形のタイミング図である。 1……アドレス入力(AD)、2……アドレス遷移検出パ
ルス(ATD)、4……アドレス・デコード回路(RD)、
5……メモリー・セル(MC)、6……ワード線(WL)、
7,7′……ビット線(BL)、8……伝達回路(PS)、9
……センス・アンプ回路(SA)、10,10′……センス・
アンプ回路出力線(SAO)、11……出力バッファ回路(D
OB)、12……データ出力端子(DO)、13……活性パルス
発生回路。
Claims (1)
- 【請求項1】アドレス遷移検出パルスのパルス開始エッ
ジによって発生される第1のパルスと、前記アドレス遷
移検出パルスのパルス終了エッジによって発生される第
2のパルスとを発生する回路を有し、前記第1のパルス
によりワード線を活性状態とし、前記第2のパルスによ
りビット線に結合の各回路部を活性状態とする構成を有
したことを特徴とするスタチックRAM回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62154745A JPH0812756B2 (ja) | 1987-06-22 | 1987-06-22 | スタチックram回路 |
US07/207,650 US4947379A (en) | 1987-06-22 | 1988-06-16 | High speed static random access memory circuit |
DE8888305509T DE3878320T2 (de) | 1987-06-22 | 1988-06-16 | Statischer ram-speicher. |
EP88305509A EP0296760B1 (en) | 1987-06-22 | 1988-06-16 | A static random access memory circuit |
KR1019880007532A KR910009439B1 (ko) | 1987-06-22 | 1988-06-22 | 스태틱 ram 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62154745A JPH0812756B2 (ja) | 1987-06-22 | 1987-06-22 | スタチックram回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63318000A JPS63318000A (ja) | 1988-12-26 |
JPH0812756B2 true JPH0812756B2 (ja) | 1996-02-07 |
Family
ID=15590983
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62154745A Expired - Fee Related JPH0812756B2 (ja) | 1987-06-22 | 1987-06-22 | スタチックram回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4947379A (ja) |
EP (1) | EP0296760B1 (ja) |
JP (1) | JPH0812756B2 (ja) |
KR (1) | KR910009439B1 (ja) |
DE (1) | DE3878320T2 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2527050B2 (ja) * | 1989-10-27 | 1996-08-21 | 日本電気株式会社 | 半導体メモリ用センスアンプ回路 |
JP2925600B2 (ja) * | 1989-11-07 | 1999-07-28 | 富士通株式会社 | 半導体記憶装置 |
US5327394A (en) * | 1992-02-04 | 1994-07-05 | Micron Technology, Inc. | Timing and control circuit for a static RAM responsive to an address transition pulse |
JPH05325569A (ja) * | 1992-05-27 | 1993-12-10 | Toshiba Corp | 半導体記憶装置 |
US5349566A (en) * | 1993-05-19 | 1994-09-20 | Micron Semiconductor, Inc. | Memory device with pulse circuit for timing data output, and method for outputting data |
KR0141933B1 (ko) * | 1994-10-20 | 1998-07-15 | 문정환 | 저전력의 스테이틱 랜덤 억세스 메모리장치 |
KR0136668B1 (ko) * | 1995-02-16 | 1998-05-15 | 문정환 | 메모리의 펄스 발생회로 |
JPH08293198A (ja) * | 1995-04-21 | 1996-11-05 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
JPH09282889A (ja) * | 1996-04-09 | 1997-10-31 | Toshiba Corp | 半導体装置 |
KR100218307B1 (ko) * | 1996-07-01 | 1999-09-01 | 구본준 | 반도체 메모리소자의 칼럼디코딩회로 |
KR100253282B1 (ko) * | 1997-04-01 | 2000-05-01 | 김영환 | 메모리소자의소모전력자동감소회로 |
SE514107C2 (sv) * | 1999-05-05 | 2001-01-08 | Valmet Karlstad Ab | Arrangemang för positionering av en värmare vid en vals och en pressanordning med ett sådant arrangemang |
US7000065B2 (en) * | 2002-01-02 | 2006-02-14 | Intel Corporation | Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers |
KR100439839B1 (ko) * | 2002-05-31 | 2004-07-12 | 주식회사 한일농원 | 닭고기 육포의 제조방법 |
US7152167B2 (en) * | 2002-12-11 | 2006-12-19 | Intel Corporation | Apparatus and method for data bus power control |
US20040128416A1 (en) * | 2002-12-11 | 2004-07-01 | Tsvika Kurts | Apparatus and method for address bus power control |
KR100642759B1 (ko) * | 2005-01-28 | 2006-11-10 | 삼성전자주식회사 | 선택적 리프레쉬가 가능한 반도체 메모리 디바이스 |
KR100761848B1 (ko) * | 2006-06-09 | 2007-09-28 | 삼성전자주식회사 | 반도체 장치에서의 데이터 출력장치 및 방법 |
US8279659B2 (en) * | 2009-11-12 | 2012-10-02 | Qualcomm Incorporated | System and method of operating a memory device |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
JPS5954093A (ja) * | 1982-09-21 | 1984-03-28 | Toshiba Corp | 半導体記憶装置 |
JPS5963094A (ja) * | 1982-10-04 | 1984-04-10 | Fujitsu Ltd | メモリ装置 |
JPS60154709A (ja) * | 1984-01-25 | 1985-08-14 | Toshiba Corp | クロツク信号発生回路 |
JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
US4712194A (en) * | 1984-06-08 | 1987-12-08 | Matsushita Electric Industrial Co., Ltd. | Static random access memory |
JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
US4728820A (en) * | 1986-08-28 | 1988-03-01 | Harris Corporation | Logic state transition detection circuit for CMOS devices |
-
1987
- 1987-06-22 JP JP62154745A patent/JPH0812756B2/ja not_active Expired - Fee Related
-
1988
- 1988-06-16 DE DE8888305509T patent/DE3878320T2/de not_active Expired - Lifetime
- 1988-06-16 US US07/207,650 patent/US4947379A/en not_active Expired - Lifetime
- 1988-06-16 EP EP88305509A patent/EP0296760B1/en not_active Expired - Lifetime
- 1988-06-22 KR KR1019880007532A patent/KR910009439B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR910009439B1 (ko) | 1991-11-16 |
EP0296760A3 (en) | 1990-11-28 |
EP0296760A2 (en) | 1988-12-28 |
US4947379A (en) | 1990-08-07 |
KR890001091A (ko) | 1989-03-18 |
DE3878320T2 (de) | 1993-05-27 |
DE3878320D1 (de) | 1993-03-25 |
JPS63318000A (ja) | 1988-12-26 |
EP0296760B1 (en) | 1993-02-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0812756B2 (ja) | スタチックram回路 | |
US6542417B2 (en) | Semiconductor memory and method for controlling the same | |
US5872742A (en) | Staggered pipeline access scheme for synchronous random access memory | |
EP0186906A2 (en) | Semiconductor memory attaining high data read speed and having high noise margin | |
EP0435581A2 (en) | Output amplifying stage with power saving feature | |
CN101441888B (zh) | 用于半导体存储器的差分输入锁存器以及用于差分数据读出的方法 | |
US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
JPH08195085A (ja) | データメモリ内のセンス増幅 | |
JP2925600B2 (ja) | 半導体記憶装置 | |
US4872143A (en) | Pseudo static random access memory employing dynamic memory cells | |
US5901110A (en) | Synchronous memory with dual sensing output path each of which is connected to latch circuit | |
JP3072698B2 (ja) | 半導体メモリ・システム | |
KR910003605B1 (ko) | Sram 센스앰프의 등화회로 | |
KR100388317B1 (ko) | 반도체메모리소자 | |
JP3306702B2 (ja) | メモリ素子のデータ読み出し回路 | |
US5627796A (en) | Pulse generation circuit and memory circuit including same | |
JPH0758590B2 (ja) | 半導体記憶装置 | |
US6850456B2 (en) | Subarray control and subarray cell access in a memory module | |
KR100246337B1 (ko) | 램버스 디램의 뱅크선택회로 | |
JP2658533B2 (ja) | 半導体記憶装置 | |
JPH08161883A (ja) | 半導体記憶装置 | |
JPH0490190A (ja) | 半導体記憶装置 | |
KR100238863B1 (ko) | 데이타 출력버퍼의 제어회로 | |
JP3284989B2 (ja) | 半導体記憶システム | |
KR100481827B1 (ko) | 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |