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JP3083654B2 - 出力回路 - Google Patents

出力回路

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Publication number
JP3083654B2
JP3083654B2 JP04233927A JP23392792A JP3083654B2 JP 3083654 B2 JP3083654 B2 JP 3083654B2 JP 04233927 A JP04233927 A JP 04233927A JP 23392792 A JP23392792 A JP 23392792A JP 3083654 B2 JP3083654 B2 JP 3083654B2
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JP04233927A
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孝幸 田中
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Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
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Publication date
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、複数の出力端子を有す
るダイナミックランダムアクセスメモリ(以下、DRA
Mという)のような半導体記憶装置等に設けられる出力
回路に関するものである。
【0002】
【従来の技術】図2は、例えばDRAMに設けられる
来の出力回路の一構成例を示す回路図である。
【0003】この出力回路は、メモリセルアレイから読
出された第1,第2の入力信号S1,S2をそれぞれ入
力する一対の入力端子1,2を有し、その入力端子1,
2が第1,第2の出力トランジスタ(例えば、N型エン
ハンスメント型MOSFET、以下NMOSという)
3,4のゲートにそれぞれ接続されている。第1のNM
OS3は、ドレインが外部の電源電位Vccに、ソース
が第2のNMOS4のドレイン及び出力端子6に、それ
ぞれ接続されている。第2のNMOS4のソースは、ノ
ードN1に接続され、そのノードN1が寄生抵抗5を介
して接地電位Vssに接続されている。出力端子6に
は、外部の負荷回路10が接続されている。この外部の
負荷回路10は、例えば100pFの負荷容量11を有
している。図3は、図2に示す出力回路のタイムチャー
トであり、この図を参照しつつ、図2の動作を説明す
る。リセット時は、入力端子1,2に入力される第1,
第2の入力信号S1,S2がVssレベルであり、NM
OS3,4がオフ状態となる。そのため、出力端子6が
ハイインピーダンス状態(以下、HZ状態という)とな
り、例えば1.5Vに設定されている。“0”読出し時
は、入力端子1に入力される第1の入力信号S1がVs
sレベルを保持し、入力端子2に入力される第2の入力
信号S2がVccレベルへ遷移する。そのため、NMO
S3がオフ状態を保持し、NMOS4がオン状態とな
り、出力端子6がノードN1及び寄生抵抗5を介してV
ssレベルへ遷移し、“0”が読出される。
【0004】同様に、“1”読出し時は、入力端子1に
入力される第1の入力信号S1がVccレベルへ遷移
し、入力端子2に入力される第2の入力信号S2がVs
sレベルを保持する。そのため、NMOS3がオン状態
となり、NMOS4がオフ状態を保持するため、出力端
子6が(Vcc−Vth)レベル(但し、Vth;NM
OSの閾値電圧)へ遷移し、“1”が読出される。
【0005】
【発明が解決しようとする課題】しかしながら、上記構
成の出力回路では、次のような課題があった。図2の出
力回路において、“0”読出し時には、NMOS4及び
寄生抵抗5を介して出力端子6をVssレベルへ遷移さ
せるために、100pFの負荷容量11の電荷量150
pQ(100pF×1.5V)を放電する必要があり、
この放電の際に、NMOS4を介した放電電流により、
寄生抵抗5に接続されたノードN1がVssレベルから
上昇する。そのため、NMOS4のドレイン・ソース間
の電位差が小さくなり、該NMOS4のゲイン(以下、
gmという)が減少し、“0”読出し速度が遅くなる。
通常、DRAMでは、出力端子6の電位が0.4Vに達
した時点で“0”読出しが外部に認識されるので、その
“0”読出し時の応答が遅くなる。特に、DRAMのよ
うに複数ビットの出力端子6を有する場合、放電電流が
さらに増加するため、“0”読出し速度がさらに遅くな
るという問題があり、それを比較的簡単な回路で解決す
ることが困難であった。本発明は、前記従来技術が持っ
ていた課題として、“0”読出し速度が遅いという点に
ついて解決した、DRAM等に設けられる出力回路を提
供するものである。
【0006】
【課題を解決するための手段】記課題を解決するため
に、本発明のうちの第1の発明は、DRAM等の出力回
路において、出力端子と第1の電源電位との間に接続さ
れ、第1の入力信号によってオン,オフ動作する第1の
出力トランジスタと、前記出力端子と第2の電源電位と
の間に接続され、第2の入力信号によってオン,オフ動
作する第2の出力トランジスタと、ノードと前記第1の
電源電位との間に接続された容量と、前記ノードと前記
第2の電源電位との間に接続され、第1の制御信号によ
りオン状態となって該ノードを該第2の電源電位に設定
する第1のスイッチ手段と、前記出力端子と前記ノード
との間に接続され、前記第1の制御信号により前記第1
のスイッチ手段がオフ状態になった後に、第2の制御信
号によりオン状態となる第2のスイッチ手段と、を有し
ている。
【0007】第2の発明は、DRAM等の出力回路にお
いて、出力端子と第1の電源電位との間に接続され、第
1の入力信号によってオン,オフ動作する第1の出力ト
ランジスタと、前記出力端子と第2の電源電位との間に
接続され、第2の入力信号によってオン,オフ動作する
第2の出力トランジスタと、第1のノードと第2のノー
ドとの間に接続された容量と、前記第1のノードと前記
第2の電源電位との間に接続され、第1の制御信号によ
りオン状態となって該第1のノードを該第2の電源電位
に設定する第1のスイッチ手段と、入力側に前記第2の
入力信号または該第2の入力信号よりも所定時間遅れた
第2の制御信号が入力され、出力側が前記第2のノード
に接続され、該入力側に入力された信号を反転して該出
力側に接続された該第2のノードの電位を、前記第1の
電源電位から前記第2の電源電位へ遷移させるインバー
タと、前記出力端子と前記第1のノードとの間に接続さ
れ、前記第1の制御信号により前記第1のスイッチ手段
がオフ状態になった後に、前記第2の入力信号または前
記第2の制御信号によりオン状態となる第2のスイッチ
手段と、を有している。
【0008】第3の発明は、DRAM等の出力回路にお
いて、出力端子と第1の電源電位との間に接続され、第
1の入力信号によってオン,オフ動作する第1の出力ト
ランジスタと、前記出力端子と第2の電源電位との間に
接続され、第2の入力信号によってオン,オフ動作する
第2の出力トランジスタと、第1のノードと第2のノー
ドとの間に接続された容量と、前記第1のノードと前記
第2の電源電位との間に接続され、第1の制御信号によ
りオン状態となって該第1のノードを該第2の電源電位
に設定する第1のスイッチ手段と、入力側に前記第2の
入力信号よりも所定時間遅れた第2の制御信号が入力さ
れ、出力側が前記第2のノードに接続され、該入力側に
入力された該第2の制御信号を反転して該出力側に接続
された該第2のノードの電位を、前記第1の電源電位か
ら前記第2の電源電位へ遷移させるインバータと、前記
出力端子と前記第1のノードとの間に接続され、前記第
1の制御信号により前記第1のスイッチ手段がオフ状態
になった後に、前記第2の入力信号によりオン状態とな
る第2のスイッチ手段と、を有している。
【0009】
【作用】第1の発明によれば、以上のように出力回路を
構成したので、容量と第1,第2のスイッチ手段を有す
る容量性の分流回路が、例えば“0”の読出し動作時に
おいて出力端子を第2の電源電位に放電する際に、第2
の出力トランジスタと並列に接続される。即ち、“0”
の読出し時において、放電電流の分流用の容量の一方の
電極側のノードが、第1のスイッチ手段によって予め第
2の電源電位に設定される。そして、“0”の読出し動
作に同期して第2のスイッチ手段がオン状態となり、ノ
ードが出力端子に接続されて分流回路が活性化される。
これにより、“0”の読出し速度の向上が図れる。
【0010】第2及び第3の発明では、容量、第1,第
2のスイッチ手段、及びインバータを有する容量性の分
流回路が、例えば“0”の読出し時において出力端子を
第2の電源電位へ放電する際に、第2の出力トランジス
タと並列に接続される。即ち、“0”の読出し時におい
て、放電電流の分流用の容量の一方の電極側の第1のノ
ードが、第1のスイッチ手段によって予め第2の電源電
位に設定されると共に、該容量の他方の電極側の第2の
ノードが、インバータの出力によって予め第1の電源電
位に設定される。そして、“0”の読出し動作に同期し
て、第2のノードが第1の電源電位から第2の電源電位
へ遷移する際、容量帰還が働き、“0”の読出し速度の
向上が図れる。従って、前記課題を解決できるのであ
る。
【0011】
【実施例】第1の実施例 図1は、本発明の第1の実施例を示すDRAMの出力回
路の回路図であり、従来の図2中の要素と共通の要素に
は共通の符号が付されている。この出力回路では、従来
の図2と同様に、図示しないメモリセルアレイから読出
された第1,第2の入力信号S1,S2を入力する一対
の入力端子1,2を有し、その入力端子1,2が、第1
の出力トランジスタであるNMOS3のゲートと、第2
の出力トランジスタであるNMOS4のゲートとに、そ
れぞれ接続されている。NMOS3のドレインは第1の
電源電位(例えば、外部の電源電位)Vccに接続さ
れ、ソースがNMOS4のドレイン及び出力端子6に接
続されている。NMOS4のソースは、ノードN1及び
寄生抵抗5を介して第2の電源電位(例えば、接地電
位)Vssに接続されている。出力端子6には、例えば
100pFの負荷容量11を有する外部の負荷回路10
が接続されている。
【0012】本実施例の出力回路では、従来の図2の出
力回路に、分流回路20が接続されている。分流回路2
0は、読出すべきメモリセルのデータ“0”,“1”に
応じた第1,第2の制御信号S21,S22を入力する
入力端子21,22を有し、その入力端子21が第1の
スイッチ手段(例えば、NMOS)23のゲートに接続
され、さらに入力端子22が第2のスイッチ手段(例え
ば、NMOS)24のゲートに接続されている。NMO
S23のソースは接地電位Vssに接続され、ドレイン
がノードN21に接続されている。NMOS24のドレ
インは出力端子6に接続され、ソースがノードN21に
接続されている。ノードN21は、容量25を介して電
源電位Vccに接続されている。
【0013】図4は、図1に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図1の動作を説明す
る。リセット時は、第1,第2の入力信号S1,S2が
入力される入力端子1,2がVssレベルである。その
ため、NMOS3,4がオフ状態となり、出力端子6が
HZ状態となって例えば1.5Vに設定されている。ま
た、制御信号S21が入力される入力端子21がVcc
レベル、制御信号S22が入力される入力端子22がV
ssレベルである。入力端子21がVccレベルのと
き、NMOS23がオン状態となり、ノードN21がV
ssレベルへ放電される。入力端子22がVssレベル
のとき、NMOS24がオフ状態となり、該分流回路2
0が出力端子6から切り離される。
【0014】図示しないメモリセルアレイから“0”を
読出す場合、まず、制御信号S21が入力される入力端
子21がVccレベルからVssレベルへ遷移し、NM
OS23がオフ状態になる。次に、制御信号S22が入
力される入力端子22がVssレベルからVccレベル
へ遷移し、NMOS24がオン状態となる。NMOS2
4がオン状態になると、出力端子6とノードN21が導
通し、負荷容量11の電荷が容量25と電荷再分配さ
れ、該出力端子6の電位が低下していく。出力端子6の
電位が低下していくとき、制御信号S22が入力される
入力端子22がVccレベルからVssレベルへ遷移
し、NMOS24がオフ状態となって出力端子6とノー
ドN21が遮断される。入力端子22がVccレベルか
らVssレベルへ遷移するときに、第2の入力信号S2
が入力される入力端子2がVssレベルからVccレベ
ルへ遷移し、NMOS4がオン状態となり、出力端子6
がノードN1及び寄生抵抗5を介してVssレベルへ遷
移し、該出力端子6から“0”が読出される。これに対
し、“1”読出し時では、第1の入力信号S1が入力さ
れる入力端子1がVccレベルへ遷移し、第2の入力信
号S2が入力される入力端子2がVssレベルを保持
し、さらに制御信号S22が入力される入力端子22が
Vssレベルを保持する。そのため、NMOS3がオン
状態となり、NMOS4,24がオフ状態を保持する結
果、分流回路20が出力端子6から切り離され、該出力
端子6が(Vcc−Vth)レベル(但し、Vth;N
MOSの閾値電圧)へ遷移し、“1”が読出される。
【0015】以上のように、本実施例では、“0”読出
し時において、放電電流の分流用の容量25の一方の電
極側のノードN21をNMOS23で予めVssレベル
に設定し、“0”読出し動作に同期して、NMOS24
をオン状態にして該ノードN21を出力端子6に接続す
るようにしている。そのため、容量25に電荷再分配さ
れた電荷量が該分流回路20に吸収される結果、NMO
S4を介した放電電流分が減少し、ノードN1の電位上
昇が軽減されて該NMOS4のgmがあまり低減され
ず、“0”の読出し速度を向上できる。
【0016】第2の実施例 図5は、本発明の第2の実施例を示すDRAMの出力回
路の回路図であり、第1の実施例を示す図1中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図1の分流回路20に代えて、回路構成の異な
る分流回路30が設けられ、その他の回路構成は図1と
同一である。分流回路30は、読出すべきメモリセルの
データ“0”,“1”に応じた第1の制御信号S31が
入力される入力端子31を有し、その入力端子31が第
1のスイッチ手段(例えば、NMOS)32のゲートに
接続されている。NMOS32のドレインは第1のノー
ドN31に接続され、ソースが接地電位Vssに接続さ
れている。第1のノードN31には第2のスイッチ手段
(例えば、NMOS)33のソースが接続され、そのゲ
ートが入力端子2に、ドレインが出力端子6にそれぞれ
接続されている。第1のノードN31は、容量34を介
して第2のノードN32に接続されている。入力端子2
には、信号反転用の相補型MOSトランジスタ(以下、
CMOSという)構成のインバータ35の入力側が接続
され、その出力側が第2のノードN32に接続されてい
る。
【0017】図6は、図5に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図5の動作を説明す
る。リセット時は、第1,第2の入力信号S1,S2が
それぞれ入力される入力端子1,2がVssレベルであ
る。そのため、NMOS3,4がオフ状態となり、出力
端子6がHZ状態となって例えば1.5Vに設定され
る。また、制御信号S31が入力される入力端子31が
Vccレベルであり、NMOS32がオン状態となって
ノードN31がVssレベルに放電される。入力端子2
がVssレベルのため、NMOS33がオフ状態に設定
されると共に、該入力端子2のVssレベルがインバー
タ35で反転されてノードN32がVccレベルに設定
される。図示しないメモリセルアレイから“0”を読出
す場合、まず、制御信号S31が入力される入力端子3
1がVccレベルからVssレベルへ遷移し、NMOS
32がオフ状態になる。
【0018】次に、入力端子2がVssレベルからVc
cレベルへ遷移すると共に、それがインバータ35で反
転されるためにノードN32がVccレベルからVss
レベルへ遷移する。入力端子2がVccレベルへ遷移す
ると、NMOS4,33がオン状態となり、出力端子6
がノードN1及び寄生抵抗5を介して電位低下すると同
時に、オン状態のNMOS33を介して該出力端子6と
ノードN31が導通する。このとき、インバータ35の
出力によってノードN32がVssレベルへ遷移する。
この結果、ノードN31が容量34を介してノードN3
2からの容量帰還を受ける。さらに、この容量帰還は、
オン状態のNMOS33を介して出力端子6の電位を低
下させ、最終的に、該出力端子6がVssレベルへ遷移
し、“0”が読出される。
【0019】これに対し、“1”の読出し動作では、第
1の実施例と同様に、入力端子1がVccレベル、入力
端子2がVssレベルになり、NMOS3がオン状態、
NMOS4,33がオフ状態となるため、出力端子6が
(Vcc−Vth)レベルへ遷移し、“1”が読出され
る。本実施例では、“0”の読出し動作時に、放電電流
の分流用の容量34の一方の電極側のノードN31を、
NMOS32によって予めVssレベルに設定すると共
に、該容量34の他方の電極側のノードN32を、イン
バータ35の出力によって予めVccレベルに設定し、
“0”の読出し動作に同期してノードN32を、Vcc
レベルからVssレベルへ遷移するようにしている。こ
の際、容量34を介した容量帰還が該分流回路30から
提供される結果、NMOS4を介した放電電流分が減少
し、ノードN1の電位上昇が軽減されて該NMOS4の
gmがあまり低減されず、第1の実施例よりも“0”の
読出し速度が向上する。
【0020】第3の実施例 図7は、本発明の第3の実施例を示すDRAMの出力回
路の回路図であり、第2の実施例を示す図5中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、第2の実施例の分流回路30に代えて、それと
回路構成の異なる分流回路30Aが設けられ、その他の
構成は図5と同一である。分流回路30Aは、分流回路
30と同様に、第1の制御信号S31が入力される入力
端子31、NMOS32,33、第1,第2のノードN
31,N32、容量34、及びインバータ35で構成さ
れている。図5と異なる点は、インバータ35の入力側
に、第2の制御信号S36を入力する入力端子36が新
たに設けられていることである。制御信号S36は、読
出すべきメモリセルの記憶データ“0”,“1”に基づ
き生成される。
【0021】図8は、図7に示す出力回路のタイムチャ
ートであり、この図を参照しつつ、図7の動作を説明す
る。リセット時は、入力端子1,2がVssレベルであ
り、NMOS3,4がオフ状態で、出力端子6がHZ状
態となって例えば1.5Vに設定される。また、制御信
号S31が入力される入力端子31がVccレベル、制
御信号S36が入力される入力端子36がVssレベル
である。入力端子31がVccレベルのため、NMOS
32がオン状態となり、該NMOS32を介してノード
N31がVssレベルへ放電される。入力端子2がVs
sレベルのため、NMOS33がオフ状態となってノー
ドN31が出力端子6から切り離される。さらに、入力
端子36がVssレベルのため、それがインバータ35
で反転され、ノードN32がVccレベルになる。
【0022】“0”読出しの場合、まず、制御信号S3
1が入力される入力端子31がVccレベルからVss
レベルへ遷移し、NMOS32がオフ状態になる。次
に、入力端子2がVssレベルからVccレベルへ遷移
するため、NMOS4がオン状態となり、出力端子6が
ノードN1及び寄生抵抗5を介して電位低下すると共
に、オン状態のNMOS33を介してノードN31が該
出力端子6と導通する。
【0023】出力端子6の電位が低下していくときに、
入力端子36がVssレベルからVccレベルへ遷移す
るため、それがインバータ35で反転されてノードN3
2がVccレベルからVssレベルへ遷移する。この結
果、ノードN31が容量34を介してノードN32から
の容量帰還を受ける。さらに、この容量帰還は、オン状
態のNMOS33を介して出力端子6の電位を低下さ
せ、最終的に、該出力端子6がVssレベルへ遷移し、
“0”が読出される。本実施例では、第2の実施例と比
べ、容量帰還のタイミングが異なる以外は第2の実施例
とほぼ同様の動作を行う。そのため、“0”の読出し動
作時において、容量34を介した容量帰還が該分流回路
30Aから提供されるため、NMOS4を介した放電電
流分が減少し、ノードN1の電位上昇が軽減されて該N
MOS4のgmがあまり低減されず、速やかな“0”の
読出しが可能となる。
【0024】第4の実施例 図9は、本発明の第4の実施例を示すDRAMの出力回
路の回路図であり、第3の実施例を示す図7中の要素と
共通の要素には共通の符号が付されている。この出力回
路では、図7の分流回路30Aに代えて、回路構成の異
なる分流回路30Bが設けられ、それ以外は図7と同一
の回路構成である。分流回路30Bは、図7の分流回路
30Aと同様に、第1,第2の制御信号S31,S36
が入力される入力端子31,36、NMOS32,3
3、第1,第2のノードN31,N32、容量34、及
びインバータ35で構成されており、NMOS33のゲ
ートが入力端子36に接続されている点のみが図7と異
なっている。図10は、図9に示す出力回路のタイムチ
ャートであり、この図を参照しつつ、図9の動作を説明
する。
【0025】リセット時は、第1,第2の入力信号S
1,S2が入力される入力端子1,2がVssレベル、
制御信号S31が入力される入力端子31がVccレベ
ル、及び制御信号S36が入力される入力端子36がV
ssレベルである。入力端子1,2がVssレベルのた
め、NMOS3,4がオフ状態となり、出力端子6がH
Z状態となって例えば1.5Vに設定される。入力端子
31がVccレベルのため、NMOS32がオン状態と
なり、該NMOS32を介してノードN31がVssレ
ベルに放電される。また、入力端子36がVssレベル
のため、NMOS33がオフ状態になると共に、該入力
端子36のVssレベルがインバータ35で反転されて
ノードN32がVccレベルになる。
【0026】“0”の読出しの場合、まず、制御信号S
31が入力される入力端子31がVccレベルからVs
sレベルへ遷移し、NMOS32がオフ状態となる。次
に、第2の入力信号S2が入力される入力端子2がVs
sレベルからVccレベルへ遷移すると、NMOS4が
オン状態となり、出力端子6がノードN1及び寄生抵抗
5を介して電位が低下していく。出力端子6の電位が低
下していき、制御信号S36が入力される入力端子36
がVssレベルからVccレベルへ遷移すると、NMO
S33がオン状態となり、該NMOS33を介してノー
ドN31が出力端子6と導通すると共に、インバータ3
5の出力によってノードN32がVccレベルからVs
sレベルへ遷移する。この結果、ノードN31が容量3
4を介してノードN32からの容量帰還を受ける。さら
に、この容量帰還は、オン状態のNMOS33を介して
出力端子6の電位を低下させ、最終的に、該出力端子6
がVssレベルへ遷移し、“0”の読出しが行われる。
【0027】本実施例は、第2と第3の実施例と比較し
て容量帰還のタイミングが異なるだけで、それ以外は該
第2と第3の実施例とほぼ同様の動作を行う。そのた
め、“0”の読出し時において、容量34を介した容量
帰還が該分流回路30Bから提供されるため、NMOS
4を介した放電電流分が減少し、ノードN1の電位上昇
が軽減されて該NMOS4のgmがあまり低減されず、
速やかな“0”の読出しが可能となる。
【0028】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a) NMOS3,4は、P型MOSFET等の他の
出力トランジスタで構成すると共に、電源の極性を変え
る等してもよい。 (b) 分流回路20,30,30A,30Bにおい
て、NMOS23,24,32,33をP型MOSFE
T等の他のトランジスタで構成すると共に、電源の極性
を変えるようにしても、上記実施例と同様の効果が得ら
れる。 (c) 入力信号S1,S2、及び制御信号S31,S
36を図示以外のタイミング等に変えてもよい。 (d) 上記実施例では、DRAMの出力回路について
説明したが、DRAM以外の半導体記憶装置や、他の半
導体集積回路等にも適用可能である。
【0029】
【発明の効果】第1の発明によれば、容量、及び第1,
第2のスイッチ手段を有する容量性の分流回路を第2の
出力トランジスタと並列に接続し、例えば“0”の読出
し動作時において、放電電流の分流用の容量の一方の電
極側のノードを第1のスイッチ手段によって予め第2の
電源電位に設定し、“0”の読出し動作に同期して第2
のスイッチ手段をオン状態にして該ノードを出力端子と
接続し、該分流回路を活性化するようにしている。その
ため、“0”の読出し速度を向上できる。第2の発明に
よれば、容量、第1,第2のスイッチ手段、及びインバ
ータを有する容量性の分流回路を第2の出力トランジス
タと並列に接続し、例えば“0”の読出し時において、
放電電流の分流用の容量の一方の電極側の第1のノード
を第1のスイッチ手段によって予め第2の電源電位に設
定すると共に、該容量の他の電極側の第2のノードをイ
ンバータの出力によって予め第1の電源電位に設定し、
“0”の読出し動作に同期して第2のノードを第1の電
源電位から第2の電源電位へ遷移するようにしている。
そのため、第2のノードが第1の電源電位から第2の電
源電位へ遷移する際の容量帰還により、“0”の読出し
速度を第1の発明よりもさらに向上できる。第3の発明
によれば、容量、第1,第2のスイッチ手段、及びイン
バータを有する容量性の分流回路を第2の出力トランジ
スタと並列に接続したので、第2の発明と同様に、例え
ば“0”の読出し動作時における容量帰還によって読出
し速度を向上できる。さらに、第1、第2及び第3の発
明では、比較的簡単な回路構成の分流回路を設けたの
で、簡単な制御で、出力回路の読出し速度を向上でき
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す出力回路の回路図
である。
【図2】従来の出力回路の回路図である。
【図3】図2のタイムチャートである。
【図4】図1のタイムチャートである。
【図5】本発明の第2の実施例を示す出力回路の回路図
である。
【図6】図5のタイムチャートである。
【図7】本発明の第3の実施例を示す出力回路の回路図
である。
【図8】図7のタイムチャートである。
【図9】本発明の第4の実施例を示す出力回路の回路図
である。
【図10】図9のタイムチャートである。
【符号の説明】
1,2,21,22,31,36 入力端子 3 NMOS(第1の出力トランジ
スタ) 4 NMOS(第2の出力トランジ
スタ) 5 寄生抵抗 6 出力端子 10 外部の負荷回路 11 負荷容量 20,30,30A,30B 分流回路 23,32 NMOS(第1のスイッチ手
段) 24,33 NMOS(第2のスイッチ手
段) 25,34 容量 35 インバータ N1,N21 ノード N31,N32 第1,第2のノード S1,S2 第1,第2の入力信号 S21,S22,S31,S36 制御信号 Vcc 電源電位(第1の電源電位) Vss 接地電位(第2の電源電位)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 出力端子と第1の電源電位との間に接続
    され、第1の入力信号によってオン,オフ動作する第1
    の出力トランジスタと、 前記出力端子と第2の電源電位との間に接続され、第2
    の入力信号によってオン,オフ動作する第2の出力トラ
    ンジスタと、 ノードと前記第1の電源電位との間に接続された容量
    と、 前記ノードと前記第2の電源電位との間に接続され、第
    1の制御信号によりオン状態となって該ノードを該第2
    の電源電位に設定する第1のスイッチ手段と、 前記出力端子と前記ノードとの間に接続され、前記第1
    の制御信号により前記第1のスイッチ手段がオフ状態に
    なった後に、第2の制御信号によりオン状態となる第2
    のスイッチ手段と、 を有することを特徴とする出力回路。
  2. 【請求項2】 出力端子と第1の電源電位との間に接続
    され、第1の入力信号によってオン,オフ動作する第1
    の出力トランジスタと、 前記出力端子と第2の電源電位との間に接続され、第2
    の入力信号によってオン,オフ動作する第2の出力トラ
    ンジスタと、 第1のノードと第2のノードとの間に接続された容量
    と、 前記第1のノードと前記第2の電源電位との間に接続さ
    れ、第1の制御信号によりオン状態となって該第1のノ
    ードを該第2の電源電位に設定する第1のスイッチ手段
    と、 入力側に前記第2の入力信号または該第2の入力信号よ
    りも所定時間遅れた第2の制御信号が入力され、出力側
    が前記第2のノードに接続され、該入力側に入力された
    信号を反転して該出力側に接続された該第2のノードの
    電位を、前記第1の電源電位から前記第2の電源電位へ
    遷移させるインバータと、 前記出力端子と前記第1のノードとの間に接続され、前
    記第1の制御信号により前記第1のスイッチ手段がオフ
    状態になった後に、前記第2の入力信号または前記第2
    の制御信号によりオン状態となる第2のスイッチ手段
    と、 を有することを特徴とする出力回路。
  3. 【請求項3】 出力端子と第1の電源電位との間に接続
    され、第1の入力信 号によってオン,オフ動作する第1
    の出力トランジスタと、 前記出力端子と第2の電源電位との間に接続され、第2
    の入力信号によってオン,オフ動作する第2の出力トラ
    ンジスタと、 第1のノードと第2のノードとの間に接続された容量
    と、 前記第1のノードと前記第2の電源電位との間に接続さ
    れ、第1の制御信号によりオン状態となって該第1のノ
    ードを該第2の電源電位に設定する第1のスイッチ手段
    と、 入力側に前記第2の入力信号よりも所定時間遅れた第2
    の制御信号が入力され、出力側が前記第2のノードに接
    続され、該入力側に入力された該第2の制御信号を反転
    して該出力側に接続された該第2のノードの電位を、前
    記第1の電源電位から前記第2の電源電位へ遷移させる
    インバータと、 前記出力端子と前記第1のノードとの間に接続され、前
    記第1の制御信号により前記第1のスイッチ手段がオフ
    状態になった後に、前記第2の入力信号によりオン状態
    となる第2のスイッチ手段と、 を有することを特徴とする出力回路。
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