JPH0351334B2 - - Google Patents
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- JPH0351334B2 JPH0351334B2 JP60011338A JP1133885A JPH0351334B2 JP H0351334 B2 JPH0351334 B2 JP H0351334B2 JP 60011338 A JP60011338 A JP 60011338A JP 1133885 A JP1133885 A JP 1133885A JP H0351334 B2 JPH0351334 B2 JP H0351334B2
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- JP
- Japan
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- channel
- mos transistor
- gate
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- channel mos
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- 230000002265 prevention Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010277 constant-current charging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
［産業状の利用分野］
本発明は出力インバータの貫通電流防止回路に
関するものである。
関するものである。
［従来の技術］
例えば電子時計において、モータ駆動用および
アラーム駆動用等の出力インバータの貫通電流を
防止するために第４図のような回路構成を用いた
ものがある。同図において、Ｐ１，Ｎ１はそれぞ
れ出力インバータを構成するＰチヤネルおよびＮ
チヤネルMOSトランジスタ（以下、それぞれＰ
チヤネルおよびＮチヤネルと呼称する。）、Ｃ１，
Ｃ２はゲート容量、Ｇ１，Ｇ２はＲ−Ｓフリツプ
フロツプ回路を構成するゲート回路である。Ｔ１
〜Ｔ６はインバータで、インバータＴ１〜Ｔ４は
遅延用のものである。
アラーム駆動用等の出力インバータの貫通電流を
防止するために第４図のような回路構成を用いた
ものがある。同図において、Ｐ１，Ｎ１はそれぞ
れ出力インバータを構成するＰチヤネルおよびＮ
チヤネルMOSトランジスタ（以下、それぞれＰ
チヤネルおよびＮチヤネルと呼称する。）、Ｃ１，
Ｃ２はゲート容量、Ｇ１，Ｇ２はＲ−Ｓフリツプ
フロツプ回路を構成するゲート回路である。Ｔ１
〜Ｔ６はインバータで、インバータＴ１〜Ｔ４は
遅延用のものである。
以上のような構成にすることによつて、端子ａ
に第５図ａの入力パルスが供給されると、端子
ｂ，ｃにはそれぞれ第５図ｂ，ｃのように、ゲー
ト回路Ｇ１，Ｇ２およびインバータＴ１〜Ｔ４に
よつて上記入力パルスが遅延されて生じる。第５
図からわかるとうり、端子ｂの出力は端子ｃの出
力と比べて、立上りで時間ｔ１だけ早く、立下り
で時間ｔ２だけ遅れる。この時間の間は、Ｐチヤ
ネルＰ１およびＮチヤネルＮ１はともにオフにな
るため、貫通電流を防止できるものである。
に第５図ａの入力パルスが供給されると、端子
ｂ，ｃにはそれぞれ第５図ｂ，ｃのように、ゲー
ト回路Ｇ１，Ｇ２およびインバータＴ１〜Ｔ４に
よつて上記入力パルスが遅延されて生じる。第５
図からわかるとうり、端子ｂの出力は端子ｃの出
力と比べて、立上りで時間ｔ１だけ早く、立下り
で時間ｔ２だけ遅れる。この時間の間は、Ｐチヤ
ネルＰ１およびＮチヤネルＮ１はともにオフにな
るため、貫通電流を防止できるものである。
また上記の他に、特開昭56−100514号公報に開
示された技術がある。これは、第６図のように、
入力側ＰチヤネルＰ２とＮチヤネルＮ２の間に直
列に抵抗Ｒを接続し、出力インバータのＰチヤネ
ルＰ１とＮチヤネルのＮ１のゲート入力側の時定
数を異ならせることにより、ＰチヤネルＰ１とＮ
チヤネルＮ１が同時にオンになることを防止する
ようにしたものである。
示された技術がある。これは、第６図のように、
入力側ＰチヤネルＰ２とＮチヤネルＮ２の間に直
列に抵抗Ｒを接続し、出力インバータのＰチヤネ
ルＰ１とＮチヤネルのＮ１のゲート入力側の時定
数を異ならせることにより、ＰチヤネルＰ１とＮ
チヤネルＮ１が同時にオンになることを防止する
ようにしたものである。
つまり、第７図に各部の波形を示すように、Ｐ
チヤネルＰ１のゲート入力の立上り時間よりもＮ
チヤネルＮ１のゲート入力の立上り時間を遅くす
ることにより、時間ｔ１，ｔ２の間は両者が同時
にオフとなるようにしたものである。
チヤネルＰ１のゲート入力の立上り時間よりもＮ
チヤネルＮ１のゲート入力の立上り時間を遅くす
ることにより、時間ｔ１，ｔ２の間は両者が同時
にオフとなるようにしたものである。
［発明が解決しようとする問題点］
前者の従来例では、インバータの遅延時間によ
つて、両チヤネルがともにオフとなる時間を作つ
ているため、このオフ時間は非常に短いものであ
つた。そのため、ＰチヤネルＰ１とＮチヤネルＮ
１のゲート容量の相違および配線抵抗のばらつき
などによつて、上記オフ時間が十分とれない場合
があつた。オフ時間を十分とろうとすると、遅延
用インバータの段数を多くしなければならないと
いう問題があつた。
つて、両チヤネルがともにオフとなる時間を作つ
ているため、このオフ時間は非常に短いものであ
つた。そのため、ＰチヤネルＰ１とＮチヤネルＮ
１のゲート容量の相違および配線抵抗のばらつき
などによつて、上記オフ時間が十分とれない場合
があつた。オフ時間を十分とろうとすると、遅延
用インバータの段数を多くしなければならないと
いう問題があつた。
後者の従来例では、例えば、電源として変動の
大きな太陽電池等を使用した場合に、電源電圧が
規定以上に大きくなつてしまうと、ＰチヤネルＰ
１とＮチヤネルＮ１とが同時にオンになつてしま
うことがある。
大きな太陽電池等を使用した場合に、電源電圧が
規定以上に大きくなつてしまうと、ＰチヤネルＰ
１とＮチヤネルＮ１とが同時にオンになつてしま
うことがある。
以下、この点について説明する。
電源電圧がVDDのときに入力端子ａが“１”
から“０”に反転すると、第６図各部の波形は第
７図実線で示したごとくなる。すなわち、Ｐチヤ
ネルＰ２は、そのゲート電圧がスレツシヨルド電
圧VTP以下になると、オンになり、端子ｂの電
位が実線ｂで示すごとく上昇していく。一方、端
子Ｃの電位は、抵抗Ｒを介しているため、端子ｂ
よりも緩やかな勾配で上昇していく。
から“０”に反転すると、第６図各部の波形は第
７図実線で示したごとくなる。すなわち、Ｐチヤ
ネルＰ２は、そのゲート電圧がスレツシヨルド電
圧VTP以下になると、オンになり、端子ｂの電
位が実線ｂで示すごとく上昇していく。一方、端
子Ｃの電位は、抵抗Ｒを介しているため、端子ｂ
よりも緩やかな勾配で上昇していく。
時間ｔ１において、端子ｂの電位がＰチヤネル
Ｐ１のスレツシヨルド電圧VTPを越えると、Ｐ
チヤネルＰ１はオフとなり、時間ｔ２において、
端子ｃの電位がＮチヤネルＮ１のスレツシヨルド
電圧VTNを越えると、ＮチヤネルＮ１がオンに
なる。
Ｐ１のスレツシヨルド電圧VTPを越えると、Ｐ
チヤネルＰ１はオフとなり、時間ｔ２において、
端子ｃの電位がＮチヤネルＮ１のスレツシヨルド
電圧VTNを越えると、ＮチヤネルＮ１がオンに
なる。
したがつて時間ｔ１−ｔ２間ではＰチヤネルＰ
１およびＮチヤネルＮ１がともにオフ状態とな
り、両チヤネルが同時にオンになることが防止さ
れる。
１およびＮチヤネルＮ１がともにオフ状態とな
り、両チヤネルが同時にオンになることが防止さ
れる。
つぎに、電源電圧が変動してVDD′に上昇した
とする。すると、ＰチヤネルＰ１，Ｐ２のスレツ
シヨルド電圧もこれに追随してVTP′にシフトし
てしまう。すなわち、Ｐチヤネルのスレツシヨル
ド電圧はVDDを基準としてそこから一定電位差
の電圧に定められるため、VDDが上昇した分だ
け上昇することになるのである。
とする。すると、ＰチヤネルＰ１，Ｐ２のスレツ
シヨルド電圧もこれに追随してVTP′にシフトし
てしまう。すなわち、Ｐチヤネルのスレツシヨル
ド電圧はVDDを基準としてそこから一定電位差
の電圧に定められるため、VDDが上昇した分だ
け上昇することになるのである。
さて、電源電圧がVDD′に上昇することによつ
て、端子ｂおよびｃの電位はそれぞれ破線b′，
c′のごとく急勾配で上昇していく。すると時間ｔ
２′において、ＮチヤネルＮ１がオンになり、そ
の後の時間ｔ１′において、ＰチヤネルＰ１がオ
フになる。そのため時間ｔ２′−ｔ１′の間、両チ
ヤネルＰ１，Ｎ１が同時にオンになり、貫通電流
が流れてしまうのである。
て、端子ｂおよびｃの電位はそれぞれ破線b′，
c′のごとく急勾配で上昇していく。すると時間ｔ
２′において、ＮチヤネルＮ１がオンになり、そ
の後の時間ｔ１′において、ＰチヤネルＰ１がオ
フになる。そのため時間ｔ２′−ｔ１′の間、両チ
ヤネルＰ１，Ｎ１が同時にオンになり、貫通電流
が流れてしまうのである。
本発明は、電源電圧が規定以上に上昇しても、
僅かな素子で確実に貫通電流を防止できるように
したものである。
僅かな素子で確実に貫通電流を防止できるように
したものである。
［問題点を解決するための手段］
本発明は、ゲートに共通に入力信号を受けるＰ
ヤネルとＮチヤネル間に、ゲートソース間を接続
してなる電流制御用MOSトランジスタを接続し、
上記Ｐチヤネルおよび上記Ｎチヤネルと上記電流
制御用MOSトランジスタとの接続点をそれぞれ
出力インバータのＰチヤネルとＮヤネルのゲート
に接続し、上記各接続点間に電位差がなくなるま
で上記電流制御用MOSトランジスタに定電流を
流すことにより、上記課題を解決している。
ヤネルとＮチヤネル間に、ゲートソース間を接続
してなる電流制御用MOSトランジスタを接続し、
上記Ｐチヤネルおよび上記Ｎチヤネルと上記電流
制御用MOSトランジスタとの接続点をそれぞれ
出力インバータのＰチヤネルとＮヤネルのゲート
に接続し、上記各接続点間に電位差がなくなるま
で上記電流制御用MOSトランジスタに定電流を
流すことにより、上記課題を解決している。
［実施例］
第１図において、Ｐ２，Ｎ２はそれぞれゲート
に共通に入力信号を供給されるＰチヤネルおよび
Ｎチヤネルで、Ｎ３はゲートソース間を接続した
電流制御用MOSトランジスタを構成するデプレ
ツシヨン型Ｎチヤネルである。そしてＰチヤネル
Ｐ２の出力側はＰチヤネルＰ１のゲートに、Ｎチ
ヤネルＮ２の出力側はＮチヤネルＮ１のゲートに
接続してある。
に共通に入力信号を供給されるＰチヤネルおよび
Ｎチヤネルで、Ｎ３はゲートソース間を接続した
電流制御用MOSトランジスタを構成するデプレ
ツシヨン型Ｎチヤネルである。そしてＰチヤネル
Ｐ２の出力側はＰチヤネルＰ１のゲートに、Ｎチ
ヤネルＮ２の出力側はＮチヤネルＮ１のゲートに
接続してある。
第２図は第１図の等価回路を示したものであ
る。
る。
つぎに動作について説明する。端子ａが第３図
ａのごとく“１”から“０”に反転すると、Ｐチ
ヤネルＰ２がオンになり、第２図のゲート容量Ｃ
１が第３図ｂのように急速に充電される。一方、
ゲート容量Ｃ２はＮチヤネルＮ３による定電流に
よつて第３図ｃのように緩慢に充電されていく。
いま、ＰチヤネルＰ１のスレツシヨルド電圧を第
３図ｂの電圧Vtpに設定し、ＮチヤネルＮ１のス
レツシヨルド電圧を第３図ｃの電圧Vtnに設定し
ておくと、ＰチヤネルＰ１とＮチヤネルＮ１は時
間ｔ３の間、ともにオフになる。
ａのごとく“１”から“０”に反転すると、Ｐチ
ヤネルＰ２がオンになり、第２図のゲート容量Ｃ
１が第３図ｂのように急速に充電される。一方、
ゲート容量Ｃ２はＮチヤネルＮ３による定電流に
よつて第３図ｃのように緩慢に充電されていく。
いま、ＰチヤネルＰ１のスレツシヨルド電圧を第
３図ｂの電圧Vtpに設定し、ＮチヤネルＮ１のス
レツシヨルド電圧を第３図ｃの電圧Vtnに設定し
ておくと、ＰチヤネルＰ１とＮチヤネルＮ１は時
間ｔ３の間、ともにオフになる。
つぎに端子ａが“０”から“１”に反転する
と、ＮチヤネルＮ２がオンになる。そのため、ゲ
ート容量Ｃ２は第３図ｃのように急速に放電す
る。一方、ゲート容量Ｃ１は、ＮチヤネルＮ３に
よつて第３図ｂのように定電流で緩慢に充電す
る。したがつて、時間ｔ４の間、ＰチヤネルＰ１
およびＮチヤネルＮ１がともにオフになる。
と、ＮチヤネルＮ２がオンになる。そのため、ゲ
ート容量Ｃ２は第３図ｃのように急速に放電す
る。一方、ゲート容量Ｃ１は、ＮチヤネルＮ３に
よつて第３図ｂのように定電流で緩慢に充電す
る。したがつて、時間ｔ４の間、ＰチヤネルＰ１
およびＮチヤネルＮ１がともにオフになる。
以上のように、端子ａがレベル反転したときに
は必ずＰチヤネルＰ１およびＮチヤネルＮ１がと
もにオフになる時間が得られ、貫通電流を防止で
きるのである。
は必ずＰチヤネルＰ１およびＮチヤネルＮ１がと
もにオフになる時間が得られ、貫通電流を防止で
きるのである。
ところで、電源として太陽電池等を用いると、
必要以上の光が照射された場合に、電源電圧が上
昇してしまう。しかしながら本発明においては、
電流制御用MOSトランジスタを用いているため、
電源電圧が上昇しても、その影響を受けることな
く、確実に貫通電流を防止できるのである。例え
ば、電源電圧が上昇し、第８図ａの破線のよう
に、入力信号の電圧が上昇したとする。すると、
ＰチヤネルＰ１のゲート電圧は第８図ｂの破線の
ように、立上りが急峻になるが、ＮチヤネルＮ１
のゲート電圧の上昇カーブは、定電流による充電
のため、第８図ｂのように通常時と変わらない。
したがつて、ＰチヤネルＰ１とＮチヤネルＮ１が
共にオフとなる時間はｔ３′となる。また、入力
信号ａが切れたときには、ゲート容量Ｃ１の充電
電荷は定電流放電するため、その放電カーブは第
８図ｂのように、通常時と変わらない。またゲー
ト容量Ｃ２の放電カーブも通常時と変わらず、し
たがつて、両チヤネルＰ１，Ｎ１が共にオフの時
間はｔ４′となる。
必要以上の光が照射された場合に、電源電圧が上
昇してしまう。しかしながら本発明においては、
電流制御用MOSトランジスタを用いているため、
電源電圧が上昇しても、その影響を受けることな
く、確実に貫通電流を防止できるのである。例え
ば、電源電圧が上昇し、第８図ａの破線のよう
に、入力信号の電圧が上昇したとする。すると、
ＰチヤネルＰ１のゲート電圧は第８図ｂの破線の
ように、立上りが急峻になるが、ＮチヤネルＮ１
のゲート電圧の上昇カーブは、定電流による充電
のため、第８図ｂのように通常時と変わらない。
したがつて、ＰチヤネルＰ１とＮチヤネルＮ１が
共にオフとなる時間はｔ３′となる。また、入力
信号ａが切れたときには、ゲート容量Ｃ１の充電
電荷は定電流放電するため、その放電カーブは第
８図ｂのように、通常時と変わらない。またゲー
ト容量Ｃ２の放電カーブも通常時と変わらず、し
たがつて、両チヤネルＰ１，Ｎ１が共にオフの時
間はｔ４′となる。
このように、電源電圧が上昇しても、各チヤネ
ルＰ１，Ｎ１が同時にオンになることはなく、貫
通電流を確実に防止できる。
ルＰ１，Ｎ１が同時にオンになることはなく、貫
通電流を確実に防止できる。
なお、電流制御用MOSトランジスタとしては
デプレツシヨン型Ｐチヤネルを用いてもよい。
デプレツシヨン型Ｐチヤネルを用いてもよい。
［効果］
本発明によれば、極めて簡単な構成で出力イン
バータの貫通電流を防止することができる。
バータの貫通電流を防止することができる。
しかも使用電源電圧が上昇しても、それに影響
されず、確実に貫通電流を防止することができ、
特に電源に太陽電池を用いた場合などに有効であ
る。
されず、確実に貫通電流を防止することができ、
特に電源に太陽電池を用いた場合などに有効であ
る。
また、電流制御用MOSトランジスタを出力イ
ンバータのトランジスタのゲート近くに設けれ
ば、ゲート入力端子の配線を長く引き回してもよ
く、レイアウトが楽になるものである。
ンバータのトランジスタのゲート近くに設けれ
ば、ゲート入力端子の配線を長く引き回してもよ
く、レイアウトが楽になるものである。
第１図は本発明の一実施例を示した電気回路
図、第２図は第１図の等価回路図、第３図は動作
説明のための電圧波形図、第４図は従来の回路構
成の一例を示した電気回路図、第５図は第４図の
動作説明のためのタイムチヤート、第６図は他の
従来の回路構成の一例を示した電気回路図、第７
図は第６図の回路における各部の電圧波形を示し
た電圧波形図、第８図は本発明において電源電圧
が上昇した場合の各部の電圧波形を示した電圧波
形図である。 Ｐ１，Ｐ２……ＰチヤネルMOSトランジスタ、
Ｎ１，Ｎ２……ＮチヤネルMOSトランジスタ、
Ｎ３……電流制御用MOSトランジスタ。
図、第２図は第１図の等価回路図、第３図は動作
説明のための電圧波形図、第４図は従来の回路構
成の一例を示した電気回路図、第５図は第４図の
動作説明のためのタイムチヤート、第６図は他の
従来の回路構成の一例を示した電気回路図、第７
図は第６図の回路における各部の電圧波形を示し
た電圧波形図、第８図は本発明において電源電圧
が上昇した場合の各部の電圧波形を示した電圧波
形図である。 Ｐ１，Ｐ２……ＰチヤネルMOSトランジスタ、
Ｎ１，Ｎ２……ＮチヤネルMOSトランジスタ、
Ｎ３……電流制御用MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ ゲートに共通に入力信号を供給されるＰチヤ
ネルMOSトランジスタとＮチヤネルMOSトラン
ジスタを直列に接続し、 ゲート−ソース間を接続した電流制御用MOS
トランジスタを上記ＰチヤネルMOSトランジス
タと上記ＮチヤネルMOSトランジスタとの間に
接続し、 上記ＰチヤネルMOSトランジスタと上記電流
制御用MOSトランジスタとの第１の接続点を出
力インバータのＰチヤネルMOSトランジスタの
ゲートに接続し、 上記ＮチヤネルMOSトランジスタと上記電流
制御用MOSトランジスタとの第２の接続点を出
力インバータのＮチヤネルMOSトランジスタの
ゲートに接続してあり、 上記電流制御用MOSトランジスタには、上記
第１の接続点と上記第２の接続点との間の電位差
の値に拘らず、その電位差がなくなるまで一定の
電流が流れるものであることを特徴とする出力イ
ンバータの貫通電流防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60011338A JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61170129A JPS61170129A (ja) | 1986-07-31 |
| JPH0351334B2 true JPH0351334B2 (ja) | 1991-08-06 |
Family
ID=11775245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60011338A Granted JPS61170129A (ja) | 1985-01-24 | 1985-01-24 | 出力インバ−タの貫通電流防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61170129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620750B2 (ja) * | 2008-03-13 | 2011-01-26 | 株式会社日立ビルシステム | エスカレータの監視装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2598148B2 (ja) * | 1990-02-19 | 1997-04-09 | 富士通株式会社 | 出力回路 |
| DE10136320B4 (de) * | 2001-07-26 | 2008-05-15 | Infineon Technologies Ag | Anordnung und Verfahren zum Umschalten von Transistoren |
| JP5582771B2 (ja) | 2009-12-04 | 2014-09-03 | 株式会社沖データ | 駆動装置及び画像形成装置 |
| JP2022083085A (ja) * | 2020-11-24 | 2022-06-03 | 株式会社東芝 | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
| JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Ｍｏｓインバ−タ回路 |
-
1985
- 1985-01-24 JP JP60011338A patent/JPS61170129A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057161A (ja) * | 1973-09-17 | 1975-05-19 | ||
| JPS56100514A (en) * | 1980-01-16 | 1981-08-12 | Nec Corp | Delay circuit |
| JPS5834628A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | Ｍｏｓインバ−タ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4620750B2 (ja) * | 2008-03-13 | 2011-01-26 | 株式会社日立ビルシステム | エスカレータの監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61170129A (ja) | 1986-07-31 |
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