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JPH0520840B2 - - Google Patents

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Publication number
JPH0520840B2
JPH0520840B2 JP60201902A JP20190285A JPH0520840B2 JP H0520840 B2 JPH0520840 B2 JP H0520840B2 JP 60201902 A JP60201902 A JP 60201902A JP 20190285 A JP20190285 A JP 20190285A JP H0520840 B2 JPH0520840 B2 JP H0520840B2
Authority
JP
Japan
Prior art keywords
signal
output
precharge
word line
level
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP60201902A
Other languages
English (en)
Other versions
JPS61175995A (ja
Inventor
Uerayudan Rajeuakumaaru Sekemadateiru
Madeison Taaman Ruisu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS61175995A publication Critical patent/JPS61175995A/ja
Publication of JPH0520840B2 publication Critical patent/JPH0520840B2/ja
Granted legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明はプリチヤージ回路に関し、更に詳細に
は、立下り縁検出回路を用いてプリチヤージ信号
を発生する自己タイミング制御式のプリチヤージ
回路に関する。
Ｂ 開示の概要 メモリ・アレイのための自己タイミング制御プ
リチヤージ回路について開示する。このプリチヤ
ージ回路は複数の立下り縁検出手段の出力に接続
された論理ゲート手段およびこの論理ゲート手段
の出力に接続されたプリチヤージ発生手段を有す
る。各立下り縁検出手段はシステム・メモリ・ア
レイの別々のワード線に接続される。プリチヤー
ジ発生手段は選択されたワード線のリセツト時に
付勢される関連する立下り縁検出手段からの出力
信号によりトリガされる。
Ｃ 従来の技術 メモリ・アレイのプリチヤージ回路として種々
のものが知られている。例えば米国特許第
4338679号明細書はアドレス・ビツトの状態変化
に応答して行駆動トランジスタのゲート端子をプ
リチヤージする行駆動回路を示している。特開昭
56−165983号公報はアドレス入力遷移検出回路に
おいてメモリ・サイクルの変化が検出されたとき
にフリツプ・フロツプをセツトし、このフリツ
プ・フロツプがセツト状態にあるときにビツト線
をプリチヤージする技術を示している。
しかしながら、これらの従来技術は、本発明の
如く新規な立下り縁検出手段を用いて高性能な
CMOS RAMのためのプリチヤージ信号を発生
する自己タイミング制御プリチヤージ回路につい
ては示していない。
Ｄ 発明が解決しようとする問題点 本発明の目的は新規な立下り縁検出技術を用い
てプリチヤージ信号を発生する自己タイミング制
御式プリチヤージ回路を提供することである。
他の目的はDC電力が小さく、タイミング・ス
キムーの問題がなく、自己クロツク回路を含む、
CMOS RAMのための改善されたプリチヤージ
回路を提供することである。
Ｅ 問題点を解決するための手段 本発明は、“それぞれ別々のメモリ・アレイ・
ワード線に接続され、関連するワード線信号の高
レベルから低レベルへのリセツト動作に応答して
出力レベル変化を発生する複数の立下り縁検出手
段と、上記複数の立下り縁検出手段の出力に接続
され、任意の立下り縁検出手段の上記出力レベル
変化に応答して、出力レベル変化を発生する論理
ゲート手段と、上記論理ゲート手段の出力に接続
され、この論理ゲート手段の上記出力レベル変化
に応答して、プリチヤージ・クロツク出力信号を
発生するプリチヤージ発生手段と、を有するプリ
チヤージ・クロツク信号発生回路。”を提供する
ものである。
本発明によるプリチヤーズ回路に１つの利点
は、立下り縁検出手段を用いることにより、ワー
ド線のリセツトの前のプリチヤージ信号が発生す
ることがなくなるということである。また消費
DC電力が小さく、また、別個のタイミング・チ
エーンを用いたときに起こりうるタイミング・ス
キユーの問題も完全に解決される。
Ｆ 実施例 第１図は本発明の自己タイミング制御プリチヤ
ージ回路の概念を示している。この回路は複数の
立下り縁（エツジ）検出手段１０の出力に接続さ
れた論理ゲート手段１２及びプリチヤージ発生手
段１４を有する。各立下り縁検出手段１０はシス
テム・メモリ・アレイの別々のワード線１６
WL、WL＋１……WL＋Ｎに接続される。動作
において、立下り縁検出手段１０はこれを接続さ
れた選択されたワード線１６がリセツトするとき
に付勢されてリード線３７に信号を発生し、論理
ゲート手段１２はリード線３７の信号によりトリ
ガされて線１９に信号を発生し、プリチヤージ発
生手段１４は線１９の信号によつてトリガされ
る。
第２図は立下り縁検出手段１０の回路を示して
いる。斜線を含むように示されているトランジス
タ装置２５，２７，２９，３４，３６はＰチヤン
ネルのMOS FET装置であり、これに対しトラ
ンジスタ装置１７，２３，３１，３３，３５はＮ
チヤンネルMOS FET装置である。リセツト信
号φ２はリード線２０，２１に印加される。サイ
クルの開始時にリード線２２のワード線入力は低
で、リード線２０，２１のリセツト信号φ２は高
である。ノード２４，２６は高で、ノード２８は
低である。ノード３０，３２は低レベルにプリチ
ヤージされる。検出回路はリセツト信号φ２が低
レベルになることによつて開始し、このときＮチ
ヤンネルMOS FET１７，２３はオフになる。
リード線２２のワード線入力が高レベルになる
と、ノード２４が低レベルになり、結果としてノ
ード２８が高レベルになり、ＰチヤンネルFET
３４がオンになる。したがつてノード３０が高レ
ベルに引き上げられ、ノード２６が低になる。ノ
ード２６が低になると、ＰチヤンネルFET３６
がオンになり、ノード３２および出力リード線３
７（検出回路の出力）を低レベルに保つ。
リード線２２のワード線入力が低レベルになる
と、ノード２４が高レベルになつて、ノード２８
が低レベルになり、ＰチヤンネルFET３４がオ
フになつてノード３０を高レベルに保つ。ノード
２６が低レベルのままであり、Ｐチヤンネル
FET３６がオンのままである。したがつてノー
ド３２および出力リード線３７の検出回路出力は
ノード２４からFET３６を介してVDDに充電され
る。サイクルの終了近くにリード線２０，２１の
リセツト信号φ２は高になり、ノード３０，３２
および出力リード線３７が再び低レベルにプリチ
ヤージされ、回路は新しいサイクルに備える。
第３図は立下り縁検出手段１０の動作期間にお
ける第２図の回路の選択された点における電圧波
形を例示している。リード線２２へのワード線入
力が降下すると、ノード３２および出力リード線
３７の検出回路出力が高レベルになる。内部ノー
ド２４，２８，３０の典型的な電圧波形も示され
ている。ノード３０は高電圧状態を記憶し、ノー
ド２８が低レベルに放電するときわずかに電圧状
態が乱れるだけである。
第４図は立下り縁検出手段１０、論理ゲート手
段１２、およびプリチヤージ発生手段１４を含む
完全なプリチヤージ・クロツク信号発生回路を示
している。第５図はリード線１９の論理ゲート手
段の出力、リード線４５のプリチヤージ・クロツ
ク出力、システム・チツプ選択否定信号、内
部チツプ選択信号CS２、およびリセツト信号φ
１のタイミングを示している。各ワード線WLに
第２図のような立下り縁検出手段１０が設けら
れ、すべての立下り縁検出回路の出力３７は
NOR回路を構成する論理ゲート手段１２に与え
られる。リード線１９論理ゲート手段信号および
内部チツプ選択信号CS２はプリチヤージ発生回
路１４のNAND回路に与えられ、信号ノード４
３はノード４３と出力リード線４５の間に接続さ
れた２つのFET装置によつて反転される。
動作サイクルの開始時には、立下り縁検出手段
１０のすべての出力３７は低レベルである。リセ
ツト信号φ１は低レベルであり、これに対して相
補関係にあるリセツト信号φ２は高レベルであ
る。チツプ選択否定信号から誘導されるチツ
プ選択信号CS２は低レベルである。したがつて
論理ゲート手段１２の出力１９は高レベルであ
る。プリチヤージ発生回路１４のノード４１の信
号は低レベルであり、ノード４３の信号は高レベ
ルである。プリチヤージ発生手段１４の出力４５
は低レベルである。
動作サイクルはシステム・チツプ選択否定信号
CSが低レベルになり、これから誘導される内部
チツプ選択信号CS２が高レベルになることによ
つてトリガされる、すなわち開始されるが、これ
によつて、ノード４１が高レベルになり、またプ
リチヤージ・クロツク出力４５は高レベルにな
る。有効なデータへのアクセスが完了した後、リ
セツト信号φ１は高レベルVDDになり、リセツト
信号φ２はグラウンド・レベルに放電する。これ
により、ノード４１が高レベルに保たれる。
次にワード線アクセスがオンになり、選択され
たワード線（リード線２２へ接続されている）が
高レベルになるが、このとき立下り縁検出手段１
０のすべての出力３７は低レベルの状態にある。
選択されたワード線が低レベルになると、このワ
ードに接続された特定の立下り縁検出手段１０が
このワード線の立下り縁に応答して出力リード線
３７を高レベルにする。したがつて論理ゲート手
段１２の出力１９が低レベルになる。プリチヤー
ジ発生手段１４のノード４３が高レベルになり、
プリチヤージ・クロツク出力信号４５は低レベル
になつて、プリチヤージ・サイクルを開始する。
その後プリチヤージ・サイクルの終了近くにリセ
ツト信号φ１は低レベルに放電し、その相補信号
φ２は高レベルになり、回路はプリチヤージされ
て次のサイクルに備える。
内部チツプ選択信号CS２は選択されたワード
線がリセツトする前にリセツト信号φ１の高レベ
ルへの変化に基いて低レベルにされるが、ノード
１９および４１が高レベルに保たれるから、プリ
チヤージ発生手段１４の出力４５は選択されたワ
ード線がリセツトするまでは低レベルにならな
い。なお、ＰチヤンネルおよびＮチヤンネルの導
電型を逆にするならば、これに対応して動作電圧
の高レベルおよび低レベルに逆にさるよう。
Ｇ 発明の効果 本発明によれば、タイミング・スキユーの問題
がなく、信頼性の高い自己タイミング制御プリチ
ヤージ発生回路を実現できる。
【図面の簡単な説明】
第１図は本発明のプリチヤージ回路構成を示す
図、第２図は立下り縁検出手段の回路図、第３図
は第２図の回路の動作波形図、第４図は本発明の
プリチヤージ回路の詳細図、および第５図は第４
図の回路の動作波形図である。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれ別々のメモリ・アレイ・ワード線に
    接続され、関連するワード線信号の高レベルから
    低レベルへのリセツト動作に応答して低レベルか
    ら高レベルへの出力レベル変化を出力ノードに発
    生する複数の立下り縁検出手段と、 上記複数の立下り縁検出手段の上記出力ノード
    に接続され、任意の立下り縁検出手段の上記出力
    レベル変化に応答して、高レベルから低レベルへ
    の出力レベル変化を発生する論理ゲート手段と、 上記論理ゲート手段の出力に接続され、この論
    理ゲート手段の上記出力レベル変化に応答して、
    プリチヤージ・クロツク出力信号を発生するプリ
    チヤージ発生手段とを有し、 各上記立下り縁検出手段は、上記出力ノードと
    信号の低レベルに対応する基準電圧との間に接続
    された、制御信号に応答する第１のスイツチング
    装置と、上記ワード線信号のリセツト動作に応答
    して上記出力ノードを高レベルに結合する第２の
    スイツチング装置とを含み、上記第１のスイツチ
    ング装置は上記ワード線信号の上記リセツト動作
    の前にオフされて上記出力ノードを低レベルに維
    持し、プリチヤージ・サイクルの終了時にオンに
    されて上記出力ノードを上記基準電圧に結合する
    ことを特徴とする プリチヤージ・クロツク信号発生回路。
JP60201902A 1985-01-31 1985-09-13 プリチヤ−ジ・クロツク信号発生回路 Granted JPS61175995A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/696,624 US4638462A (en) 1985-01-31 1985-01-31 Self-timed precharge circuit
US696624 1985-01-31

Publications (2)

Publication Number Publication Date
JPS61175995A JPS61175995A (ja) 1986-08-07
JPH0520840B2 true JPH0520840B2 (ja) 1993-03-22

Family

ID=24797871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60201902A Granted JPS61175995A (ja) 1985-01-31 1985-09-13 プリチヤ−ジ・クロツク信号発生回路

Country Status (5)

Country Link
US (1) US4638462A (ja)
EP (1) EP0190823B1 (ja)
JP (1) JPS61175995A (ja)
CA (1) CA1230422A (ja)
DE (1) DE3681045D1 (ja)

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