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JP5400262B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、特に、記憶容量が大きく、かつ高速な読み出し動作が要求される半導体メモリを含んだ半導体装置に適用して有効な技術に関するものである。
CPUの高速化に伴い、半導体メモリの動作周波数向上の要求が年々高まっている。従来のシンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)では、微細化によって集積度を上げることにより、高速化を実現してきた。現在主流のダブル・データ・レート シンクロナス・ダイナミック・ランダム・アクセス・メモリ(DDR SDRAM)では、複数のビットを予めメモリアレイから読み出しておくプリフェッチ動作と、これら複数の情報をクロックの両エッジに同期して時系列に出力するインタフェイス方式により、データ転送速度を向上させている。
DDR SDRAMのプリフェッチ動作でメモリアレイから一度に読み出される情報量はデータ転送速度と関係があり、世代によって異なる。例えば、DDR SDRAMの第1世代(以下では、DDRと呼ぶ。)では、2ビットの記憶情報を一度に読み出す2ビット・プリフェッチ動作により、毎秒200メガビット〜400メガビットのデータ転送速度を実現していた。また、第2世代(以下では、DDR−IIと呼ぶ。)では、4ビットの記憶情報を一度に読み出す4ビット・プリフェッチ動作により、毎秒400メガビット〜800メガビットのデータ転送速度を実現しようとしている。さらに、第3世代(以下では、DDR−IIIと呼ぶ。)では、8ビットの記憶情報を一度に読み出す8ビット・プリフェッチ動作により、データ転送速度は毎秒800メガビット〜1600メガビットに達する見込みである。このような世代間におけるプリフェッチ数の相違から、DDR SDRAMにおけるプリフェッチ方式を特に、『2Nビット プリフェッチ方式(Nは整数)』と呼ぶ。
今後、微細化が進んでギガビット級の記憶容量を備えたDDR SDRAMが実現されるようになると、チップ面積が100平方ミリメートルを超える見通しであるため、メモリアレイおよび入出力バス(チップ内部)の動作速度を一定に保つことが困難になり、アクセス時間が増加する恐れがある。例えば、低電圧化と微細化により、メモリセルトランジスタやセンスアンプを構成するMOSトランジスタのデバイス特性ばらつきが増加するために、メモリアレイの動作マージンが劣化する可能性がある。また、読み出し信号量の増大による動作マージンの拡大に有効な多分割ビット線および多分割ワード線を用いたメモリアレイ構成は、センスアンプやワード・ドライバなどの直接周辺回路の増加を招くことから、その分割数に限度があるので、劇的な効果を得ることが難しい。さらに、メモリアレイから読み出した情報を出力バッファまで転送する経路では、その配線長が増加するので、RC遅延の増加によるチップ内部動作速度が低下する可能性がある。
入出力バスの動作速度に関連して、例えば特許文献1では、メモリアレイから読み出した情報を入出力回路まで転送する時間の短縮に関する手法が示されている。具体的には、上記経路内に含まれるメインアンプ〜出力バッファ間に着目し、プリフェッチした2Nビットの情報のうち、最初に出力する情報を高速メインアンプと低インピーダンスのグローバル入出力線(GIO)を用いて読み出す。また、後続の情報は、通常のメインアンプで読み出す。このような構成と動作により、消費電力を抑制しながらアクセス時間を短縮している。
特開2002−25265号公報
本願発明者等は、本願に先立ち、ギガビット級DDR SDRAMの動作速度を検討した。特に、チップ内部の動作時間を検討したところ、下記二つの問題を見出した。
第一の問題は、記憶情報の読み出しに要する時間がRC遅延(ここで、Rは配線抵抗、Cは負荷容量を示す。)により増加すると予想される点にある。図2は、DDR SDRAMの読み出し動作における動作タイミング・ダイアグラムの例を示す図である。ここでは、アクティブ・コマンドACTVの入力からリードRDまたはライト・コマンド入力までの待ち時間tRCD(Active to Read/Write delay)が8サイクル、リード・コマンドRD入力からデータ出力までに要する時間CL(/CAS latency)が7サイクルの場合に目標となる、チップ内部動作時間の内訳が示されている。ロウ系回路の動作においては、行選択動作を7サイクル以内に終えてワード線(WL)を起動し、12サイクル以内に記憶情報をセンスアンプに読み出す例が示されている。カラム系回路の動作においては、予め入力されたリード・コマンドRDにより列選択動作が行われ、センスアンプへの読み出し動作完了直後にカラム選択信号(YS)を起動することによって記憶情報をデータ端子(DQ)へ転送し、16サイクル目にクロックCLKおよびCLKBのエッジに同期して記憶情報が読み出される例が示されている。同図に示したYS起動タイミング・マージンは、誤読み出しを回避するために設けられている。
しかし、ギガビット級DDR SDRAMのチップ面積からRC遅延を考慮すると、図3に示すように行選択動作時間が増加するので、ワード線起動タイミングが時間TRD0だけ遅れる恐れがある。また、メモリセルからセンスアンプへの読み出し時間に関しても、チップ面積抑制の観点からビット線の分割数が制限されて、ビット線のRC積が大きくなる恐れがある。さらに、メモリセルの記憶情報をビット線に読み出す際、センスアンプが正しく動作するようにビット線に数百mVの信号電圧を発生させなければならないが、セル選択トランジスタの特性ばらつき(例えば、しきい電圧のばらつき)を考慮すると、読み出し時間がさらに増加する恐れがある。このため、動作マージンを拡大しようとすると、センスアンプへの読み出し動作がTRD1だけ遅れて、ロウ系回路動作時間が目標を超過すると予測される。
これらの影響は、カラム系回路動作にも影響を及ぼす。すなわち、YS起動タイミングがTD0(=TRD0+TRD1)だけ遅れるので、キャスレイテンシCLが目標の7サイクルを満たせず、例えば8サイクル必要となってしまう。また、チップ面積の増大によって、メモリアレイからデータ端子までの間の経路(所謂データ・パス)においてもRC遅延が増加するので、キャスレイテンシCLがさらに超過する恐れがある。このため、各回路ブロックの高速化によりチップ性能の劣化を回避することが望まれる。しかし、ロウ系回路の動作速度は、アドレス信号のデコーディングおよび不良ビットの救済判定を行うための論理段数と、メモリアレイの駆動時間およびチャージシェアによる記憶情報の読み出し時間で律則されるので、高速化は困難である。したがって、ロウ系回路動作の遅延を許容して、カラム系回路における動作時間の短縮を行うことが望まれる。
第二の問題は、データ転送速度向上に呼応してプリフェッチ数が増加すると、カラム系回路動作の消費電力が増大する点にある。この電流増加は、DRAMの標準仕様で定められているバースト・リード・オペレーティング・カレント(Burst Read Operating Current)IDD4Rの増大に繋がるため、データパスにおける消費電流を抑制することが望まれる。
そこで、本発明の目的は、このような問題等を鑑み、半導体メモリにおける動作マージンの拡大や消費電力の低減などを実現することにある。本発明の前記の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体装置は、DRAMアレイを代表とするメモリアレイ、階層構造の入出力線、サブアンプ、タイミング制御回路を備えるものである。サブアンプは、メモリアレイ内のセンスアンプを介して下位の入出力線に読み出された微小電圧信号を増幅するものであり、例えばコンダクタンスの異なる複数の電流源を具備し、各電流源は複数のリード起動信号により独立に活性化される。メインアンプは、サブアンプを介して上位の入出力線に読み出された微小電圧信号を増幅するものである。タイミング制御回路は、バースト読み出し動作のサイクル数を検知して、サイクル数に応じたタイミングでカラム選択信号と複数のリード起動信号を発生する。バンク活性化直後のバースト読み出し動作サイクルにおいて、タイミング制御回路は、後続のサイクルより遅いタイミングでカラム選択信号と第一のリード起動信号を活性化する。第一のリード起動信号によって、コンダクタンスの大きな電流源が活性化されて、サブアンプの駆動能力が高く設定されるので、入出力線におけるデータ転送時間を短縮できる(高速モード)。このため、メモリアレイにおいて、読み出し動作マージンを拡大することが可能となり、高速かつ高信頼の読み出し動作を実現できる。さらに、後続のサイクルにおいて、タイミング制御回路が第二のリード起動信号を活性化することにより、コンダクタンスの小さな電流源が活性化されて、サブアンプの駆動能力が抑制されるので、入出力線におけるデータ転送の際の消費電流を抑制可能となる。したがって、低電力の読み出し動作を実現できる(低電力モード)。
また、本発明による半導体装置は、メインアンプを備えるものである。メインアンプは、さらに、第一のアンプとプリアンプを備える。タイミング制御回路は、さらに、バースト読み出し動作のサイクル数を検知して、サイクル数に応じたタイミングでプリアンプ起動信号を発生する。バンク活性化直後の読み出し動作サイクルにおいて、タイミング制御回路は、プリアンプ起動信号を活性化する。プリアンプによって、第一のアンプに入力される信号電圧が増加するので、メインアンプ全体としての増幅時間すなわち入出力線におけるデータ転送時間を短縮できる(高速モード)。したがって、メモリアレイにおいて、読み出し動作マージンをさらに拡大することが可能となる。後続のサイクルにおいて、タイミング制御回路はプリアンプ起動信号を非活性状態とし、第一のアンプのみによって増幅を行う。したがって、プリアンプで消費される電流を削減できる(低電力モード)。
さらに、本発明による半導体装置は、入出力線毎に選択的にリード起動信号およびプリアンプ起動信号を発生するものである。ここで、タイミング制御回路は、バースト動作制御信号群を受信して、複数のリード起動信号およびプリアンプ起動信号を発生する。バンク活性化直後の読み出し動作サイクルにおいて、バースト読み出しされる複数ビットの一部(例えば8ビット・プリフェッチ方式の場合の前半の4ビット)を転送する入出力線では、当該複数の第一のリード起動信号およびプリアンプ起動信号が活性化されて、データパスが高速モードの回路設定となる。一方、前述した複数ビットの残り(例えば後半の4ビット)を転送する入出力線では、当該複数のプリアンプ起動信号が非活性状態に保持され、また当該複数の第二のリード起動信号によってデータパスが活性化されることにより低電力モードの回路設定となる。このため、メモリアレイにおいて、読み出し動作マージンを拡大することが可能となると共に、入出力線におけるデータ転送の際の消費電流を抑制しながら、高速かつ高信頼の読み出し動作を実現できる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体メモリにおける動作マージンの拡大や消費電力の低減が実現可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のCMOS(相補型MOSトランジスタ)等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。
なお、実施の形態では、MISFET(Metal Insulator Semiconductor Field Effect Transistor)の一例としてMOS(Metal Oxide Semiconductor)トランジスタを用いる。図面において、Pチャネル型MOSトランジスタ(PMOSトランジスタ)にはゲートに矢印の記号を付すことで、Nチャネル型MOSトランジスタ(NMOSトランジスタ)と区別することとする。図面にはMOSトランジスタの基板電位の接続は特に明記していないが、MOSトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
(実施の形態1)
まず、図4と図5に従い、動作タイミング・ダイアグラムから見た本実施の形態の特徴を説明する。本実施の形態の主な特徴は、二つある。第一の特徴は、カラム系回路のうち、メモリアレイからメインアンプまでの読み出し回路動作を高速化する点にある。すなわち、この部分の回路動作をロウ系回路動作における超過時間TD0だけ短縮する。図4は、前述した図3に対比させて、ロウ系回路動作(所謂ページ・オープン)直後のカラム系回路動作における最適な読み出し動作時間の詳細な内訳を示している。TD1Fは、カラム選択信号YSを起動してからメインアンプ起動信号MAEを活性化するまでに要する時間であり、特にこの時間を短縮することで超過時間TD0を吸収する。
なお、TD2は、メインアンプ起動信号MAEを活性化してからレシーバアンプ起動信号RAEを活性化するまでに要する時間、TD3は、レシーバアンプ起動信号RAEを活性化してから読み出しデータがマルチプレクサMUXに入力されるまでに要する時間、TD4は、データ出力起動信号群DOESGを活性化してからデータ出力起動信号DOEを活性化するまでに要する時間、TD5は、データ出力起動信号DOEを活性化してからデータ端子DQにデータが出力されるまでの時間を示している。これらの信号の意味は、後述するDDR SDRAMの全体構成で説明する。
第二の特徴は、バースト読み出しのサイクルに応じて、前述のメモリアレイからメインアンプまでの読み出し動作の制御および動作時間を切替える点にある。図5は、図4に対比させて、カラム系回路動作における読み出し動作時間の詳細な内訳を示している。ここで、バースト読み出しの1サイクル目とは、ページ・オープン直後のバースト読み出しを指す。したがって、ロウ系回路動作の完了を待つため、カラム選択信号YSが、列選択動作終了からロウ系回路動作の遅れ時間TD0だけ後に活性化させる。一方、バースト読み出しの2サイクル目(およびそれ以降)とは、ロウ系回路動作を伴わずに、既に記憶情報がセンスアンプに読み出されている状態からの読み出しを指す。したがって、バースト読み出しの2サイクル目以降は、ロウ系回路動作における遅延TD0の影響がない。そこで、カラム選択信号YSの起動タイミングを早めて、メモリアレイからメインアンプまでの読み出し動作時間TD1Nを拡大した回路動作が行われる。これらの特徴を実現する回路構成について、以下に詳しく説明する。
《DDR SDRAMの全体構成》
図1は、本発明による実施の形態1の半導体装置において、DDR SDRAMの要部構成例を示す回路ブロック図である。同図では、簡単のために選択する1ビットのメモリセルMCに注目して、読み出し動作および書き込み動作に関する要部回路ブロックが示されている。メモリセルアレイMCAは、セル選択トランジスタCTとキャパシタCAPで構成される公知のメモリセルがマトリクス上に配置された構造である。図1によるDRAMの特徴は、次の二つにある。第一の特徴は、メモリアレイと入出力回路との間で記憶情報が転送される入出力線が所謂階層構造をなす点にある。同図では、一例として、ローカル入出力線LIO、メイン入出力線MIO、グローバル入出力線GIOの3つの階層からなる構造の例が示されている。第二の特徴は、ローカル入出力線LIOとメイン入出力線MIOとの間の所謂クロスポイント領域回路XPに配置されたサブアンプの制御信号(同図では、リード起動信号群RSGやイコライズ起動信号群EQSG)や、カラム・アドレスで指定されたセンスアンプとローカル入出力線との接続を制御するカラム選択信号YSの活性化タイミングが、バースト読み出しサイクルに応じて異なる点にある。
内部電源発生回路VGENは、電源端子から供給された電源電圧VDDや接地電圧VSSのような電圧を用いて、メモリセル内のキャパシタCAPに印加されるプレート電極電圧VPLやプリチャージ電圧VDD/2(=VDLR、基準電圧)、内部昇圧電圧VPP、周辺回路電圧VCL、内部降圧電圧VDL、基板印加電圧VBBのような各種内部電圧を発生する。相補クロックCLK、CLKBは、クロックバッファCLKBFを介して入力され、内部クロックICLKがチップ内部に供給される。内部クロックICLKは、さらにクロック発生回路CLKGENに入力されて、任意のパルス幅およびタイミングのクロックが各回路ブロックに供給される。同図では、参照クロックRCLKが制御論理回路CLGCおよびタイミング制御回路TMCTLに入力される例が示されている。なお、内部クロックのパルス幅やタイミングは、各回路ブロックで適宜調整することも可能である。
ロウ・アドレス・ストローブ信号RASB、カラム・アドレス・ストローブ信号CASB、ライトイネーブル信号WEBおよびチップセレクト信号CSBの夫々は制御信号である。上記の制御信号は、相補クロックCLK、CLKBに同期して入力される。コマンドバッファCMDBFを介して入力された内部制御信号群ICMDは、前述の参照クロックRCLKと後述のロウ・アドレス信号またはカラム・アドレス信号と共に制御論理回路CLGCに入力されて、複数の制御信号が生成される。同図では簡単のために、複数のメモリバンクからなるDDR SDRAMにおいて、任意のメモリバンク内のメモリアレイについての読み出し動作に関する信号の例が示されている。
リード信号BRDは、複数のメモリバンクに分割されたメモリアレイの一つから記憶情報を読み出す間、活性化状態となる信号である。リード・ライト起動信号RWEは、リード・コマンドまたはライト・コマンドの入力を受けて生成される信号である。プリチャージ起動信号PRBは、待機時におけるメモリアレイ内のビット線をVDD/2にプリチャージするための信号である。アレイ活性化信号AXは、アクティブ・コマンドの入力を受けて、後述のアレイ制御信号群ACSGを発生するための信号である。バースト動作制御信号群BTSGは、チップ起動時に初期設定されたバースト・シーケンスの値に応じた複数の制御信号である。例えば、タイミング制御回路TMCTLにおいて、後述のマルチプレクサMUXで読み出した記憶情報を時系列に出力する際の順番を制御する信号群DOESG(データ出力起動信号群)を発生するために使われる。
リフレッシュ信号REFは、リフレッシュ・コマンドの入力を受けて発生される制御信号である。リフレッシュ信号REFがリフレッシュ・カウンタRCNTに入力されることにより、リフレッシュ・アドレスRADDが生成され、後述の行デコーダXDECに入力される。リード・ライト信号BRWは、複数のバンクに分割されたメモリアレイの一つにおいて記憶情報を読み出す、または書き込む間、活性化状態となる信号である。カラム選択起動信号YSEは、リード・コマンドおよびライト・コマンドの入力を受けて、カラム・アドレスで指定されたセンスアンプとローカル入出力線LIOとの間で情報の授受を行うタイミングを決定する信号である。
ロウ・アドレス信号およびカラム・アドレス信号は、共通のアドレス端子ADDから相補クロックCLK、CLKBに同期して、時系列に入力される。アドレスバッファADDBFを介して入力された内部アドレス信号IADDのうち、ロウ・アドレス信号の一部は行プリデコーダXPDECとロウ救済回路XRDCとを介して行デコーダXDECに供給され、残りのロウ・アドレス信号は直接行デコーダXDECに供給される。行デコーダXDECは、ワード信号群WSGからロウ・アドレス信号に対応する一本を活性化して、ワード・ドライバ列WLDA内の複数のワード・ドライバWLDを選択する。この結果、所望のワード線WLが活性化されて、メモリアレイのビット線BL上には微小な読み出し信号が発生し、センスアンプSAにより信号の増幅が行われる。なお、リフレッシュ動作においては、行デコーダXDECは前述のリフレッシュ・アドレスRADDを受信して、ワード信号群WSGの中の一本を順次活性化する。また、行デコーダXDECはワード信号群WSGの他に、ロウ信号群XSGをカラム救済回路YRDCおよびアレイコントロール回路ACCに出力して、後述する列デコーダYDECやローカル入出力線LIOのうち所望のサブアレイに属する回路ブロックのみを活性化する。
カラム・アドレス信号の一部は列プリデコーダYPDECとカラム救済回路YRDCとを介して列デコーダYDECに供給される。同図では簡単のため、カラム救済回路YRDCの出力信号の例として、カラム信号群YSG0、読み出し動作に係るカラム系リード起動信号YRSG、カラム系イコライズ起動信号YEQ、カラム系リード・ライト起動信号YRW、カラム系メインアンプ起動信号YMAが示されている。これらのカラム救済回路出力信号群は、前述の制御論理回路CLGCの出力信号群と共にタイミング制御回路TMCTLに入力されて論理演算が施され、さらにパルス幅と出力タイミングが調整されて、前述したようにセンスアンプに読み出された記憶情報を出力回路まで転送するカラム系回路を適切なタイミングで駆動するのに用いられる。
メモリアレイのビット線BL上に発生した微小な読み出し信号は、ロウ系回路制御信号群XCSGからアレイ制御回路ACCを介して得られたアレイ制御信号群ACSGが活性化されることによりセンスアンプSAで増幅される。この後、後述のタイミング制御回路TMCTLにおいて、カラム信号群YSG0から発生したカラム信号群YSGを列デコーダYDECでデコードすることにより、カラム選択信号YSが活性化される。この結果、センスアンプSAからローカル入出力線LIOに記憶情報が出力されて、さらにクロスポイント領域回路XPおよびメイン入出力線MIOを通じてメインアンプ/ライト・ドライバMA/WDに転送される。
読み出し動作において、メインアンプMAはメインアンプ制御信号群MCSGにより活性化されて、メイン入出力線MIO上に発生した微小信号を増幅して、読み出した記憶情報をグローバル入出力線GIOに出力する。この読み出し信号は、さらにレシーバアンプRAMP、マルチプレクサMUX、出力バッファOUTBFを介してデータ端子DQに転送される。レシーバアンプRAMPはレシーバアンプ起動信号RAEによって活性化されて、グローバル入出力線GIOに発生された微小信号を増幅して、マルチプレクサMUXに出力する。マルチプレクサMUXは、メモリアレイから同時に読み出された複数の記憶情報を時系列に順番で出力バッファOUTBFへ転送する所謂パラレル−シリアル変換回路である。出力の順番は、前述のデータ出力起動信号群DOESGにて制御される。同図では、簡単のために1ビット分のカラム系回路ブロックおよび入出力線しか示されていない。しかし、実際の入出力線およびアンプ、ドライバは、2Nプリフェッチ動作を実現するために各々バス構造をなしている。
出力バッファOUTBFは、データ出力起動信号DOEに同期して読み出した記憶情報をデータ端子DQに出力する。なお、クロスポイント領域回路XPおよびメインアンプMAには、ローカル入出力線LIOとメイン入出力線MIOとの接続やプリチャージを制御する回路が配置され、リード起動信号群RSGやイコライズ起動信号群EQSGによって制御されるが、詳細な構成と動作については後述することにする。
書き込み動作において、データ端子DQから入力された記憶情報は、データ入力起動信号DIEに同期して入力バッファINBFに取り込まれ、デマルチプレクサDEMUX、グローバル・ライト・ドライバGWDV、グローバル入出力線GIOを介してライト・ドライバWDに転送される。デマルチプレクサDEMUXは、時系列に連続して入力された記憶情報をシリアル−パラレル変換する回路である。入力された記憶情報と入出力線との対応は、前述の読み出し動作における出力の順番と一致するように、データ入力起動信号群DIESGにて制御される。グローバル・ライト・ドライバGWDVはグローバル・ライト・ドライバ起動信号GWDVEに同期して、入力された記憶情報をグローバル入出力線GIOからライト・ドライバWDへ転送する。さらに、この記憶情報は、ライドドライバ起動信号WDVEに同期してメイン入出力線MIOに出力されて、メモリアレイに転送される。
図6は、図1のDDR SDRAMにおいて、そのチップ全体のレイアウト構成例を示す平面図である。図6のDDR SDRAMチップCHIPでは、例えば、メモリセルアレイが8つのメモリバンクBANK0〜BANK7に分割されている。各々のメモリバンクは、図1に示した行デコーダXDEC、列デコーダYDEC、メインアンプ/ライト・ドライバMA/WDと、メモリセルアレイMCA、ワード・ドライバ列WLDA、センスアンプアレイSAA、アレイ制御回路ACC、クロスポイント領域回路XPとで構成される。アドレスバッファADDBFや内部電源発生回路VGEN、各種端子など図1に示した他の回路は、図6中の周辺回路領域PERIに適宜配置される。
《メモリバンクの構成》
図7は、図6におけるメモリバンクのレイアウト構成例を示す平面図である。図1に示したメモリセルアレイMCAは、実際には、さらに小規模なサブアレイSARY00〜SARY73に分割配置されている。各サブアレイの周囲には、センスアンプ列SAA、サブワード・ドライバ列SWDA、クロスポイント領域回路XPが配置される。また、メモリバンクBANKの外周には、センスアンプ列SAAと平行に列デコーダYDECおよびメインアンプ/ライト・ドライバ列MAA/WDAが配置され、サブワード・ドライバ列SWDAと平行に行デコーダXDECおよびワード・ドライバ列WLDAとアレイ制御回路ACCが配置される。このように、メモリアレイの構成に応じて、ワード線も多分割して各々にサブワード・ドライバを配置し、多分割されたサブワード線に共通な上位ワード線をワード・ドライバで駆動するような階層構造とするのが広く知られている。
図8は、図7のメモリバンクの回路構成例を示す要部ブロック図である。通常メモリバンク内には数十個(図7では8個)のメモリマットが含まれるが、図8では簡単のために3個のメモリマットMAT0〜MAT2が示されている。また、センスアンプ列がメモリセルアレイに対して、交互配置されていない場合の構成が示されている。サブアレイSARY00〜SARY03はメモリマットMAT0、サブアレイSARY10〜SARY13はメモリマットMAT1、サブアレイSARY20〜SARY23はメモリマットMAT2にそれぞれ属している。このメモリバンクは、一例として、バースト読み出し動作において、8つのデータ端子DQ0〜DQ7のそれぞれから8ビットの記憶情報を連続して出力可能な8ビットプリフェッチ方式のDDR SDRAMを想定した構成である。
例えば、メモリマットMAT0に着目すると、センスアンプ列SAAから左右のクロスポイント領域回路XPに向かってローカル入出力線群LIO00およびLIO01が配置される。これらのローカル入出力線群LIO00,LIO01のそれぞれは、後述するように8対の相補ローカル入出力線を有している。メインアンプ群MABK0〜MABK7は、それぞれ、異なるメモリマット間で同じ列に配置された複数のクロスポイント領域回路XPにメイン入出力線群MIO0〜MIO7を介して接続される。ここで、メイン入出力線群MIO0〜MIO7のそれぞれも、ローカル入出力線群に呼応して8対の相補メイン入出力線を有している。メインアンプ群MABK0〜MABK7は、それぞれ、さらにグローバル入出力線群GIO0〜GIO7を介してレシーバアンプ群RABK0〜RABK7と接続される。レシーバアンプ群RABK0〜RABK7とデータ端子DQ0〜DQ7との間には、マルチプレクサMUX0〜MUX7と出力バッファOUTBF0〜OUTBF7とがそれぞれ配置される。
《データパスの構成》
図9は、図8のメモリバンク構成において、データ端子DQ0に関するカラム系回路、すなわちデータパスの構成例を示す要部ブロック図である。同図では簡単のため、メモリマットはMAT0のみ示した。前述した通り、ローカル入出力線群LIO00は8対のローカル入出力線LIO0T/B〜LIO7T/Bで構成される。また、メイン入出力線群MIO0は、8対のメイン入出力線MIO0T/B〜MIO7T/Bで構成される。さらに、グローバル入出力線群GIO0は、8対のグローバル入出力線GIO0T/B〜GIO7T/Bで構成される。クロスポイント領域回路XPには、読み出し動作で用いられる8つのサブアンプSAMP0〜SAMP7が配置される。
さらに、SAMP0〜SAMP7に対応して電流制御回路(可変電流源)IC0〜IC7が設けられる。ここで、IC0〜IC7は、対応するサブアンプSAMP0〜SAMP7の起動回路であると共に、共通のリード起動信号RD1,RD2を用いてSAMP0〜SAMP7の駆動能力を調整するための回路であることが特徴となっている。なお、クロスポイント領域回路XPには、通常、書き込み動作で用いられるライトスイッチが配置されるが、ここでは簡単のために省略した。また、同図では省略されているが、リード起動信号RD1,RD2は、図1に示したリード起動信号群RSGの構成要素であり、上下に隣接するメモリマットで共有される。
メインアンプ群MABK0は、メイン入出力線の本数に応じて、8つのメインアンプMAMP0〜MAMP7を有し、メインアンプ起動信号MAE、伝達ゲート起動信号TGB、メイン入出力線イコライズ信号MIOEQBで制御される。レシーバアンプ群RABK0も同様に、8つのレシーバアンプRAMP0〜RAMP7を有し、レシーバアンプ起動信号RAEで制御される。レシーバアンプRAMP0〜RAMP7の出力端子とマルチプレクサMUX0の入力端子は、データ線D0〜D7でそれぞれ接続される。
図10は、図9に示したローカル入出力線LIO0T,LIO0B、メイン入出力線MIO0T,MIO0B、グローバル入出力線GIO0T,GIO0Bを含むデータパスにおける詳細な回路構成例を示している。センスアンプ列SAAの構成要素であるセンスアンプSAは、プリチャージ回路PCC、クロスカップル型ラッチアンプCCL1、伝達ゲート対TGP、カラムスイッチCSWからなる公知の回路構成である。
プリチャージ回路PCCは、3つのNMOSトランジスタで構成され、待機時にビット線イコライズ信号BLEQが昇圧電圧VPPに駆動されることにより活性化されて、ビット線対BLT,BLBを基準電圧VDLR(ここでは、例えばVDD/2)に駆動する。ここで、メモリセルアレイは折り返しビット線構造を仮定しており、選択メモリセルはビット線BLTに接続されているものとする。
クロスカップル型ラッチアンプCCL1は、2つのPMOSトランジスタと2つのNMOSトランジスタとで構成される。待機時において、共通ソース線CSP,CSNはビット線対BLT,BLBと同じプリチャージ電圧(ここでは、例えばVDD/2)に駆動される。一方、読み出し動作において、選択されたメモリセルが記憶する情報に応じた信号がビット線BLTに発生すると、CCL1は、共通ソース線CSPが内部降圧電圧VDL、共通ソース線CSNが接地電圧VSSに駆動されることにより活性化されて、ビット線対BLT,BLBに発生した微小信号を増幅する。
カラムスイッチCSWは、ビット線対BLT,BLBとローカル入出力線LIO0T,LIO0Bとの間に挿入された2つのNMOSトランジスタで構成される。ゲート電極に接続されたカラム選択信号YSは、カラムデコーダで制御されている。カラムスイッチCSWは、カラム選択信号YSが内部昇圧電圧VPPに駆動されることにより活性化されて、クロスカップル型ラッチアンプCCL1で増幅された読み出し信号をローカル入出力線LIO0T,LIO0Bに転送する。
伝達ゲート対TGPは、クロスカップル型センスラッチとメモリセルアレイとの間に挿入された2つのNMOSトランジスタで構成される。読み出し動作において、シェアード信号SHRが昇圧電圧VPPに駆動されることにより活性化されて、ビット線対BLT,BLBとクロスカップル型ラッチアンプとを接続して、選択メモリセルから読み出した信号をクロスカップル型センスラッチに転送する。なお、センスアンプがメモリセルアレイの両側に交互配置される場合は、クロスカップル型センスラッチが隣接するメモリマットで共有されることが広く知られている。このような構成では、活性化された一方のメモリマットに含まれるビット線対をクロスカップル型センスラッチに接続し、他方の非選択メモリマットに含まれるビット線対を切り離すため、2つの伝達ゲート対を配置する。また、ビット線イコライズ信号BLEQ、共通ソース線CSP,CSNの電圧、シェアード信号SHRは、図7に示したアレイ制御回路ACCで生成される。
サブアンプSAMP0は、第一のローカル入出力線プリチャージ回路LIOPCC1、第二のローカル入出力線プリチャージ回路LIOPCC2、読み出し回路RDCとで構成される。第一のローカル入出力線プリチャージ回路LIOPCC1は、非選択状態におけるローカル入出力線LIO0T,LIO0Bを基準電圧VDLR(ここでは、例えばVDD/2)に駆動する回路である。その構成は、3つのNMOSトランジスタからなり、それぞれのトランジスタのゲート電極にビット線イコライズ信号BLEQが接続される。待機時に、この信号が昇圧電圧VPPに駆動されることによって活性化されて、ローカル入出力線LIO0T,LIO0Bを基準電圧VDLRに駆動する。また、読み出し動作においても、非選択メモリマットにおけるビット線イコライズ信号BLEQは昇圧電圧VPPに保持される。前述したカラム選択信号YSは複数のメモリマット間で共有されるので、非選択状態にあるメモリマットに含まれるカラムスイッチCSWも導通するが、当該ローカル入出力線は、ビット線対と同じ基準電圧VDLRに保持されるため、無駄な電力の消費を抑制することができる。
第二のローカル入出力線プリチャージ回路LIOPCC2は、選択されたメモリマットに含まれるローカル入出力線LIO0T,LIO0Bを内部降圧電圧VDLに駆動する回路である。その構成は3つのPMOSトランジスタからなり、それぞれのゲート電極にローカル入出力線イコライズ信号LIOEQBが接続される。同図では省略されているが、ローカル入出力線イコライズ信号LIOEQは、図1に示したイコライズ起動信号群EQSGの構成要素であり、上下に隣接するメモリマットで共有される。読み出し動作において、ローカル入出力線イコライズ信号LIOEQBが接地電圧VSSに一時的に駆動されることにより、ローカル入出力線プリチャージ回路LIOPCC2が活性化される。選択メモリマットにおいては、共通ソース線CSPからローカル入出力線LIO0T,LIO0Bへ内部降圧電圧VDLが供給される。非選択メモリマットにおいては、共通ソース線CSPが基準電圧VDLRに保持されているので、ローカル入出力線LIO0T,LIO0Bも基準電圧VDLRに保持される。
読み出し回路RDCは、ローカル入出力線LIO0T,LIO0Bに発生した読み出し信号をそれぞれ受信して、それらの信号に応じた電圧にメイン入出力線MIO0T,MIO0Bを駆動するための回路である。その回路構成は、3つのNMOSトランジスタN11,N12,N13からなり、トランジスタN11とN12とによる差動入力アンプとして機能する。第一のトランジスタN11のゲート電極にローカル入出力線LIO0T、ドレイン電極にメイン入出力線MIO0Bがそれぞれ接続される。第二のトランジスタN12のゲート電極にローカル入出力線LIO0B、ドレイン電極にメイン入出力線MIO0Tがそれぞれ接続される。第三のトランジスタN13のゲート電極にビット線イコライズ信号BLEQB、ドレイン電極に前述の2つのトランジスタN11,N12のソース電極がそれぞれ接続される。ここで、ビット線イコライズ信号BLEQBは、前述のビット線イコライズ信号BLEQの反転信号である。したがって、選択メモリマットにおいて、ビット線イコライズ信号BLEQBが内部降圧電圧VDLに駆動されることにより、読み出し回路RDCが活性化される。
電流制御回路IC0は、例えば、2つのNMOSトランジスタN21,N22で構成される。トランジスタN21のゲート電極にリード起動信号RD1、トランジスタN22のゲート電極にリード起動信号RD2をそれぞれ接続する。これら両トランジスタのソース電極を接地すると共に、ドレイン電極を読み出し回路におけるトランジスタN13のソース電極にそれぞれ接続する。例えば、トランジスタN21のゲート幅をトランジスタN22よりも大きく形成して、選択的にリード起動信号RD1,RD2を活性化することにより、サブアンプの駆動能力を適宜調整することが可能となっている。
メインアンプMAMP0は、メイン入出力線プリチャージ回路MIOPCC1、メイン入出力線伝達ゲートMIOTG、クロスカップル型ラッチアンプCCL2、センスノード・プリチャージ回路MOPCC、読み出し駆動回路RDRVとで構成される。メイン入出力線プリチャージ回路MIOPCC1は、メイン入出力線MIO0T,MIO0Bを内部降圧電圧VDLに駆動するための回路である。その回路構成は、3つのPMOSトランジスタP11,P12,P13からなる。各トランジスタのゲート電極にメイン入出力線イコライズ信号MIOEQBが接続される。同図では省略されているが、メイン入出力線イコライズ信号MIOEQBは、図1に示したイコライズ起動信号群EQSGの構成要素である。待機状態において、メイン入出力線イコライズ信号MIOEQBが接地電圧VSSに駆動されることにより、各トランジスタが活性化されて、メイン入出力線MIO0T,MIO0Bが内部降圧電圧VDLに駆動される。
メイン入出力線伝達ゲートMIOTGは、メイン入出力線MIO0T,MIO0BとメインアンプMAMP0内のセンスノードSNT,SNBとの接続をそれぞれ制御するための回路である。その回路構成は、PMOSトランジスタP21,P22からなる。各トランジスタのゲート電極に、伝達ゲート起動信号TGBが接続される。待機状態において、伝達ゲート起動信号TGBが接地電圧VSSに駆動されることにより、メイン入出力線MIO0T,MIO0BとメインアンプMAMP0内のセンスノードSNT,SNBとが等電圧(ここでは、内部降圧電圧VDL)に保持される。
読み出し動作において、前述のサブアンプSAMP0から読み出された記憶情報に応じた信号がセンスノードSNT,SNBに発生すると、接地電圧VSSとなっていた伝達ゲート起動信号TGBを内部降圧電圧VDLに駆動することにより、各トランジスタをカットオフする。このような構成と動作により、読み出し動作におけるメインアンプMAMP0内のセンスノードSNT,SNBから配線長の長いメイン入出力線MIO0T,MIO0Bを切り離すことができて、後述のクロスカップル型ラッチアンプCCL2が駆動する負荷容量を軽減することが可能となる。すなわち、クロスカップル型ラッチアンプCCL2の増幅動作に要する時間を短縮することができる。
クロスカップル型ラッチアンプCCL2は、2つのPMOSトランジスタP31,P32と3つのNMOSトランジスタN31,N32,N33とで構成される。トランジスタP31,P32,N31,N32は、正帰還ループを形成する。トランジスタN33のゲート電極がメインアンプ起動信号MAE、ドレイン電極がトランジスタN31,N32のソース電極にそれぞれ接続され、ソース電極が接地される。読み出し動作において、メインアンプ起動信号MAEが内部降圧電圧VDLに駆動されることにより、クロスカップル型ラッチアンプCCL2は起動し、センスノードSNT,SNBに発生した微小信号を増幅する。
センスノード・プリチャージ回路MOPCCは、3つのPMOSトランジスタP41,P42,P43で構成される。各トランジスタのゲート電極には、メインアンプ起動信号MAEが接続される。待機時に、メインアンプ起動信号MAEが接地電圧VSSに駆動されることにより、メインアンプMAMP0内のセンスノードSNT,SNBを内部降圧電圧VDLに駆動する。
読み出し駆動回路RDPVは、2つのインバータ回路IV11,IV12と2つのNMOSトランジスタN41,N42とで構成される。インバータ回路IV11,IV12の入力端子には、センスノードSNT,SNBがそれぞれ接続され、その出力端子はトランジスタN41,N42のゲート電極にそれぞれ接続される。トランジスタN41,N42のドレイン電極はグローバル入出力線GIO0T,GIO0Bにそれぞれ接続され、ソース電極はそれぞれ接地される。このような構成により、前述のクロスカップル型ラッチアンプCCL2で増幅された信号に応じて、例えば周辺回路電圧VCLにプリチャージされたグローバル入出力線GIO0T,GIO0Bの一方を放電する。この回路動作には、起動信号が不要なので、グローバル入出力線を駆動する際のタイミング・マージンを設ける必要がない。したがって、この回路構成は、データパスの高速化に有効である。
《データパスの回路動作》
図11は、図10に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。図11のタイミング・ダイアグラムは、メモリバンクを活性化した直後に、バースト読み出しを2回(2サイクル)以上続けて行うものと仮定している。また、説明と理解を容易にするため、同じカラム・アドレスで選択されたセンスアンプから続けて読み出すものと仮定する。図11による読み出し動作の特徴は、次に述べるように二つある。
第一の特徴は、バースト読み出しの1サイクル目、すなわちページ・オープン直後において、リード・コマンドR0の受信からカラム選択信号YSを活性化するまでの時間tYS1が、バースト読み出しの2サイクル目以降の時間tYS2と比べて、長くなるように設計されている点にある。第二の特徴は、バースト読み出しの1サイクル目は、リード起動信号RD1、2サイクル目以降はリード起動信号RD2をそれぞれ活性化することにより、サブアンプの駆動能力を調整する点にある。また、第一の特徴に応じて、リード・コマンドR0の受信からリード起動信号RD1を活性化するまでの時間tRD1が、リード・コマンドR1の受信からリード起動信号RD2を活性化するまでの時間tRD2よりも長くなるように設計されている点にある。
まず、1サイクル目のバースト読み出し動作について説明する。図11では簡単のために省略されているが、DDR SDRAMがアクティベートコマンドを受信すると、選択メモリセルが属するメモリマット(例えばMAT0)のセンスアンプ列SAAにおいて、ビット線イコライズ信号BLEQが非活性状態にされて、ビット線プリチャージ回路(図10におけるPCC)のプリチャージ動作が停止する。また、活性化されたメモリマットのサブアンプにおけるローカル入出力線プリチャージ回路LIOPCC1のプリチャージ動作も停止する。続いて、メモリマット内のメインワード線と、このメインワード線に対応するサブワード線SWLが活性化され、このマット内の全てのサブアレイでセンスアンプに記憶情報が読み出される。
次に、DDR SDRAMがリード・コマンドR0を受信すると、ローカル入出力線イコライズ信号LIOEQBが活性化されることにより、ローカル入出力線プリチャージ回路LIOPCC2が一時的に起動されて、参照電圧VDLRとなっていたローカル入出力線LIO0T〜LIO7T、LIO0B〜LIO7Bが内部降圧電圧VDLに駆動される。この後、センスアンプに読み出された記憶情報は、列デコーダYDECから出力されるカラム選択信号YSで選択され、ローカル入出力線LIO0T〜LIO7T、LIO0B〜LIO7Bに読み出される。
また、メイン入出力線イコライズ信号MIOEQBが非活性状態とされて、メイン入出力線プリチャージ回路MIOPCC1のプリチャージ動作が停止する。この状態において、リード起動信号RD1が活性化されて、電流制御回路IC0〜IC7内のトランジスタN21が導通することにより、ローカル入出力線LIO0T〜LIO7T、LIO0B〜LIO7Bに発生された信号がサブアンプSAMP0〜SAMP7でそれぞれ高速に増幅され、記憶情報がメイン入出力線MIO0T〜MIO7T、MIO0B〜MIO7Bに読み出される。この時、伝達ゲート起動信号TGBが活性化されているので、メイン入出力線MIO0T〜MIO7T、MIO0B〜MIO7Bに読み出された記憶情報は、メインアンプMAMP0〜MAMP7に転送される。最後に、メインアンプ起動信号MAEが活性化されることにより、クロスカップル型ラッチアンプCCL2が起動されて、メイン入出力線MIO0T〜MIO7T、MIO0B〜MIO7Bに発生した微小信号の増幅動作と、グローバル入出力線GIO0T〜GIO7T、GIO0B〜GIO7Bへの読み出し動作が行われる。
続いて、DDR SDRAMがリード・コマンドR1を受信すると、2サイクル目のバースト読み出し動作が行われる。この読み出し動作では、1サイクル目と異なりリード起動信号RD2を活性化することにより、ローカル入出力線のデータを低消費電力で増幅し、メイン入出力線へ記憶情報を読み出す。以上と同じような動作が、3サイクル目以降のバースト読み出しでも行われる。
さて、DDR SDRAMがプリチャージコマンドPRを受信すると、メインワード線およびサブワード線が接地電圧VSSに駆動され、ビット線イコライズ信号BLEQが昇圧電圧VPPに駆動される。この動作により、センスアンプ列SAA内の全ビット線プリチャージ回路PCCおよびローカル入出力線プリチャージ回路LIOPCC1が活性化され、選択メモリマット内の全ビット線とローカル入出力線とが参照電圧VDLRに駆動されて、待機状態に戻る。
《タイミング制御回路》
図12は、図1に示したタイミング制御回路TMCTLの要部ブロック構成の例を示している。この回路の特徴は、バースト読み出し動作のサイクルに応じて、カラム信号群YSGやリード起動信号RD1およびRD2の出力タイミングやパルス幅を調整する点にある。図12では簡単のために、この点に関するバースト・サイクル・カウンタBCCNT、カラム選択制御回路YSCTL、カラム系読み出し信号制御回路YCTL1の3つの回路ブロックが示されている。バースト・サイクル・カウンタBCCNTは、プリチャージ起動信号PRBとリード・ライト起動信号RWEとを受信して、バースト・サイクル・フラグ信号FCYL,NCYLを出力する。カラム選択制御回路YSCTLは、カラム系リード起動信号YRSGと前述のバースト・サイクル・フラグ信号FCYL,NCYLとを受信してカラム信号群YSGを出力する。カラム系読み出し信号制御回路YCTL1は、カラム系リード・ライト起動信号YRWとリード信号BRD、前述のバースト・サイクル・フラグ信号FCYL,NCYLとを受信してリード起動信号群RSGに含まれるリード起動信号RD1,RD2をそれぞれ出力する。
図13は、図12に示したタイミング制御回路TMCTLの詳細な回路構成の例を示している。バースト・サイクル・カウンタBCCNTは、DフリップフロップDFF1とインバータ回路IV1とで構成される。DフリップフロップDFF1の入力端子Dを接地して、出力端子Qからバースト・サイクル・フラグ信号FCYLを出力する。また、バースト・サイクル・フラグ信号FCYLをインバータ回路IV1で反転してバースト・サイクル・フラグ信号NCYLを発生する。Dフリップフロップのリセット端子RSTにプリチャージ起動信号PRB、反転クロック端子CKBにリード・ライト起動信号RWEをそれぞれ接続する。なお、バースト・サイクル・フラグ信号NCYLは、通常のDフリップフロップに備わっている出力端子Qと極性の異なる出力端子から出力しても良い。
カラム選択制御回路YSCTLは、2つのインバータ回路IV21,IV22、2つのクロックド・インバータ回路CIV21,CIV22、3つのNAND回路ND21,ND22,ND23、2つの遅延回路DLY21,DLY22とで構成される。NAND回路ND21の一方の入力端子に前述のバースト・サイクル・フラグ信号FCYL、他方の入力端子にカラム系リード起動信号YRSGをそれぞれ接続し、出力信号をインバータ回路IV21で反転した信号を遅延回路DLY21に入力する。この遅延回路DLY21の出力信号を直接、あるいは遅延回路DLY22からインバータ回路IV22を介してNAND回路ND22の二つの入力端子にそれぞれ入力する。NAND回路ND22の出力端子ノードをカラム信号YSG10とする。また、NAND回路ND23の一方の入力端子にはバースト・サイクル・フラグ信号NCYL、その他方の入力端子にはカラム系リード起動信号YRSGをそれぞれ接続し、その出力端子ノードをカラム信号YSG20とする。カラム信号YSG10,YSG20をクロックド・インバータ回路CIV21,CIV22の入力端子にそれぞれ接続し、その出力端子をカラム信号群YSGの一つに接続する。バースト・サイクル・フラグ信号FCYLをクロックド・インバータ回路CIV21の非反転クロック端子と、クロックド・インバータ回路CIV22の反転クロック端子とにそれぞれ接続する。また、バースト・サイクル・フラグ信号NCYLをクロックド・インバータ回路CIV21の反転クロック端子と、クロックド・インバータ回路CIV22の非反転クロック端子とにそれぞれ接続する。
カラム系読み出し信号制御回路YCTL1は、5つのインバータ回路IV31,IV32,IV33,IV34,IV35、4つのNAND回路ND31,ND32,ND33,ND34、2つの遅延回路DLY31,DLY32とで構成される。NAND回路ND31の一方の入力端子にカラム系リード・ライト起動信号YRW、他方の入力端子にリード信号BRDをそれぞれ接続し、その出力信号をインバータ回路IV31で反転した信号をNAND回路ND32,ND33の一方の入力端子にそれぞれ入力する。NAND回路ND32の他方の入力端子にはバースト・サイクル・フラグ信号FCYLを接続し、その出力信号をインバータ回路IV32で反転した信号を遅延回路DLY31に入力する。この遅延回路DLY31の出力信号を直接、あるいは遅延回路DLY32からインバータ回路IV33を介してNAND回路ND33の入力端子にそれぞれ接続する。NAND回路ND33の出力端子ノードをリード起動信号RD10とし、この信号をインバータ回路IV34で反転した信号をリード起動信号RD1とする。NAND回路ND34の他方の入力端子にはバースト・サイクル・フラグ信号NCYLを接続し、その出力端子ノードをリード起動信号RD20とする。また、この信号をインバータ回路IV35で反転した信号をリード起動信号RD2とする。
図14は、図13に示したタイミング制御回路TMCTLのタイミングチャートの例を示している。同図では簡単のために、図11におけるカラム系回路の読み出し動作タイミング・ダイアグラムに対応させて、DDR SDRAMがリード・コマンドを受信してからの動作が示されている。待機時において、バースト・サイクル・フラグ信号FCYL,NCLYは、周辺回路電圧VCL、接地電圧VSSにそれぞれ保持されている。DDR SDRAMがリード・コマンドR0を受信すると、リード信号BRDが活性化される。次に、カラム系リード起動信号YRSGにパルス信号が生成されると、ほぼ時間tDLY21後に、ほぼパルス幅tDLY22のカラム信号群YSGの少なくとも一つに、パルス信号が生成される。また、カラム系リード・カラム起動信号YRWが生成されると、ほぼ時間tDLY31後に、パルス幅tDLY32のリード起動信号RD1が生成される。
ここで、tDLY21,tDLY22,tDLY31,tDLY32は、遅延回路DLY21,DLY22,DLY31,DLY32のそれぞれにおける遅延時間である。また、遅延時間tDLY22,tDLY32は、入力信号YRSG、YRWの活性化時間よりも短く設計されている。この後、リード・ライト起動信号RWEが生成されることにより、その立下りエッジに同期して、周辺回路電圧VCLとなっているバースト・サイクル・フラグ信号FCYLが接地電圧VSSに、接地電圧VSSとなっているバースト・サイクル・フラグ信号NCYLが周辺回路電圧VCLにそれぞれ駆動される。
続いて、DDR SDRAMがリード・コマンドR1を受信すると、再びカラム系リード起動信号YRSGが生成されることにより、ほぼ時間α21後に、カラム信号群YSGの一つにパルス信号が発生される。また、再びカラム系リード・カラム起動信号YRWが生成されることにより、時間α31後に、リード起動信号RD2にパルス信号が生成される。以降、リード・コマンドを受信するたびに、このリード・コマンドR1の場合と同様の動作が行われる。ここで、時間α21は、NAND回路ND23とクロックド・インバータ回路CIV22における遅延時間の合計にほぼ等しく、前述の遅延時間tDLY21よりも短い。また、時間α31は、NAND回路ND34とインバータ回路IV35における遅延時間の合計にほぼ等しく、前述の遅延時間tDLY31よりも短い。
さて、DDR SDRAMがプリチャージコマンドPRを受信すると、プリチャージ起動信号PRBが生成されて、接地電圧VSSとなっているバースト・サイクル・フラグ信号FCYLが周辺回路電圧VCLに、周辺回路電圧VCLとなっているバースト・サイクル・フラグ信号NCYLが接地電圧VSSにそれぞれ駆動される。また、周辺回路電圧VCLとなっているリード信号BRDが接地電圧VSSに駆動されることにより、待機状態に戻る。
以上の構成と動作により、次の3つの効果が得られる。第一の効果は、バースト・サイクル・カウンタBCCNTを用いてバースト・サイクル数を検知することにより、バースト・サイクル数に応じたタイミングとパルス幅を持った信号を、カラム信号群YSG、リード起動信号RD1およびRD2のそれぞれに発生することが可能となる点にある。すなわち、新たな信号端子を追加することなく、内部動作を変更可能となるため、チップコストを抑制しつつ、従来メモリとの互換性が維持された、新たなアーキテクチャによるDDR SDRAMを実現することができる。
第二の効果は、遅延回路DLY21を用いることにより、ページ・オープン直後の読み出し動作におけるカラム信号群YSGの発生タイミングを遅らせることが可能となる。また、遅延回路DLY22を用いることにより、カラム信号群YSGのパルス幅を短縮することが可能となる。この結果、ページ・オープン時のロウ系回路動作の遅延に応じて、カラム選択信号YSの発生すなわちセンスアンプとローカル入出力線との接続タイミングを、図11に示したように遅らせると共に、そのパルス幅を短縮して、後続のプリチャージ動作時間を拡大することができる。
第三の効果は、遅延回路DLY31を用いることにより、ページ・オープン直後の読み出し動作におけるリード起動信号RD1の発生タイミングを遅らせることが可能となる。また、遅延回路DLY32を用いることにより、リード起動信号RD1のパルス幅を短縮することが可能となる。この結果、ページ・オープン時のロウ系回路動作およびカラム選択信号YSの起動タイミングの遅延に応じて、リード起動信号RD1すなわちサブアンプの活性化タイミングを、図11に示したように遅らせると共に、そのパルス幅を短縮して、後続のプリチャージ動作時間を拡大することができる。
《DDR SDRAMの効果》
以上、本実施の形態1の半導体装置を用いることで、主に次の二つの効果が得られる。第一の効果は、ページ・オープン直後のバースト読み出し動作において、タイミング制御回路TMCTLおよび電流制御回路を用いてサブアンプの駆動能力を高めることにより、カラム系回路動作を高速化することが可能となる点にある。すなわち、チップ面積の増大によるRC遅延を許容することが可能となり、高速なギガビット級DDR SDRAMを実現することができる。
第二の効果は、ページ・オープン直後のバースト読み出し動作において、タイミング制御回路TMCTLを用いてカラム選択信号とサブアンプの活性化タイミングを遅らせることにより、ロウ系回路動作の遅延を許容することが可能となる点にある。すなわち、チップ面積の増大によるRC遅延やメモリセル選択トランジスタの特性ばらつきを考慮して、ロウ系回路動作時間の遅延を許容することが可能となり、動作マージンの大きなギガビット級DDR SDRAMを実現することができる。一方、2サイクル目以降のバースト・サイクルにおいては、タイミング制御回路TMCTLおよび電流制御回路を用いてサブアンプの駆動能力を抑えることにより、消費電流を抑制することが可能となる。このため、高速化と低消費電力化を同時に満足する高性能なDDR SDRAMを実現することができる。
なお、以上では、読み出し動作におけるカラム系回路に焦点を当てて構成と動作を説明して来た。しかし、ページ・オープン直後のバースト書き込み動作においてもロウ系回路動作の遅延に合わせて、同様に、カラム選択信号の活性化タイミングを遅らせることにより、正確な書き込み動作を実現できることは容易に理解できる。また、サブアンプの駆動能力の調整方法は種々の変形が可能である。例えば、図11のタイミング・ダイアグラムでは、図10に示した電流制御回路IC0における2つのトランジスタN21,N22のゲート幅が互いに異なるものとして説明した。しかし、両トランジスタのゲート幅を同じ寸法に設計することも可能である。
この場合、図13に示したカラム系読み出し信号制御回路YCTL1において、NAND回路ND34の一方の入力端子に接続されたバースト・サイクル・フラグ信号NCYLを周辺回路電圧VCLに置き換えることにより、リード起動信号RD2をページ・オープン直後の1サイクル目のバースト読み出し動作から活性化して、両トランジスタN21,N22を導通させる。そして、2サイクル目のバースト読み出し動作からは、一方のトランジスタN22のみを導通させる。このような構成と動作により、電流制御回路IC0の面積を削減することが可能となり、クロスポイント領域回路XPの面積を抑制することができる。
(実施の形態2)
本実施の形態2では、実施の形態1で説明した電流制御回路の別な構成例および動作例について説明する。
図15は、本発明による実施の形態2の半導体装置において、図10とは異なるカラム系回路の構成例を示す回路図である。図10と比べたときの、この構成の特徴は、図15の電流制御回路IC0Aが1つのNMOSトランジスタN23で構成される点にある。また、リード起動信号がRD12のみとなり、トランジスタN23のゲート電極に接続されると共に、活性化したリード起動信号RD12の電圧がバースト読み出しサイクルに応じて異なる点にある。
図16は、図15に示したカラム系回路の読み出し動作における動作タイミング・ダイアグラムを示している。この中で、リード起動信号RD12は、ページ・オープン直後の1サイクル目のバースト読み出し動作において、実施の形態1の図11で説明したリード起動信号RD1と同様に、後続サイクルの読み出し動作より遅いタイミングで第一のバイアス電圧VBFに駆動される。これに対して、2サイクル目以降においては、第一のバイアス電圧VBFよりも低い第二のバイアス電圧VBNに駆動される。ここで、第一のバイアス電圧VBFは、例えば昇圧電圧VPPや周辺回路電圧VCL、第二のバイアス電圧VBNは内部降圧電圧VDLに設定される。
図17は、図1に示したタイミング制御回路TMCTLの要部ブロック構成の別の例を示している。この回路構成の特徴は、図12に示した構成におけるカラム系読み出し信号制御回路YCTL1がYCTL2に置き換えられ、カラム系リード・ライト起動信号YRWと、リード信号BRD、バースト・サイクル・フラグ信号FCYL,NCYLとを受信してリード起動信号群RSGに含まれるリード起動信号RD12を出力する点にある。
図18は、図17のタイミング制御回路におけるカラム系読み出し信号制御回路YCTL2の詳細な回路構成の例を示している。この回路構成の特徴は、図13に示した構成におけるカラム系読み出し信号制御回路YCTL1と比べて、インバータ回路IV34,IV35がクロックド・インバータ回路CIV31,CIV32にそれぞれ置き換えられており、これらの出力端子を互いに接続したノードをリード起動信号RD12としている点にある。また、クロックド・インバータCIV31にバイアス電圧VBF(例えば周辺回路電圧VCL)、クロックド・インバータCIV32にバイアス電圧VBN(例えば内部降圧電圧VDL)を入力する点にある。
このような回路構成により、リード起動信号RD12の電圧振幅をバースト・サイクルに応じて調整することが可能となる。すなわち、ページ・オープン直後の1サイクル目のバースト読み出し動作において、リード起動信号RD12の電圧振幅を大きくすることにより、図15に示した電流制御回路IC0AにおけるトランジスタN23のコンダクタンスが上がるので、サブアンプの駆動能力を向上することができる。一方、後続サイクルにおいては、リード起動信号RD12の電圧振幅を小さくすることにより、トランジスタN23のコンダクタンスを下げて、サブアンプの駆動能力を抑制することができる。このように、一つのトランジスタN23でサブアンプの駆動能力を調整することができるので、本実施の形態はクロスポイント領域回路XPの面積抑制に好適である。
(実施の形態3)
本実施の形態3では、実施の形態1および実施の形態2で説明したDDR SDRAMに用いられるメインアンプの別な構成と動作の例について説明する。図19は、本発明による実施の形態3の半導体装置において、図10等とは異なるカラム系回路の構成例を示す回路図である。図19のメインアンプMAMP0Aの特徴は、図10に示した回路構成からメイン入出力線伝達ゲートMIOTGを取り除くと共に、クロスカップル型ラッチアンプCCL2をゲート入力型センスラッチGILに置き換えた点にある。
ゲート入力型センスラッチGILは、3つのPMOSトランジスタP51,P52,P53と5つのNMOSトランジスタN51,N52,N53,N54,N55とで構成される。トランジスタP51,P52,N51,N52は、正帰還ループを形成して、トランジスタN51,N52のソースから入力される電流信号を増幅および保持する。トランジスタN51,N52のソースには、トランジスタN54,N53のドレインがそれぞれ接続される。トランジスタN53,N54は差動入力対をなし、ゲート電極は、メイン入出力線MIO0T,MIO0Bにそれぞれ接続される。また、トランジスタN51,N52のソース電極間にトランジスタP53、トランジスタN53,N54のソース電極と接地電極との間にトランジスタN55をそれぞれ挿入する。さらに、トランジスタP53,N55のゲート電極にメインアンプ起動信号MAEを接続する。
このような回路構成により、トランジスタN55は読み出し動作において、メインアンプ起動信号MAEが内部降圧電圧VDLに駆動されて導通することにより、ゲート入力型センスラッチGILが活性化される。すなわち、トランジスタN53,N54がメイン入出力線MIO0T,MIO0Bに発生した読み出し信号を受信することにより、前述の正帰還ループ部において読み出し信号の増幅が行われる。トランジスタP53は、待機状態において、メインアンプ起動信号MAEが接地電圧VSSに保持されることにより導通し、トランジスタN53,N54のドレイン電極を短絡する。したがって、トランジスタN53,N54のドレイン電極が等電圧となるので、読み出し誤動作の一因であるオフセット電圧を抑制することができる。
図20は、図19に示したゲート入力型センスラッチ回路GILを用いたカラム系回路における、読み出し動作のタイミング・ダイアグラムを示している。図20からわかるように、メインアンプからメイン入出力線伝達ゲートMIOTGを取り除いたことにより、伝達ゲート起動信号TGBを駆動するためのタイミング・マージンが不要となるために、メインアンプ起動信号MAEを活性化する時間を早めることが可能となる。すなわち、本実施の形態3によるメインアンプMAMP0Aを用いることでカラム系回路の動作時間を短縮することが可能となるので、実施の形態1および実施の形態2に示した駆動能力可変型サブアンプと組み合わせることにより、ロウ系回路の動作マージンをより拡大すると共に、高速かつ低電力のDDR SDRAMを実現することができる。
(実施の形態4)
本実施の形態4では、DDR SDRAMに用いられるメインアンプのさらに別な構成と動作の例について説明する。図21は、本発明による実施の形態4の半導体装置において、図9とは異なるカラム系回路の構成例を示す要部ブロック図である。同図でも簡単のため、図9と同様にメモリマットはMAT0のみ示した。この回路ブロック構成の特徴は、図9に示した構成を比べて、図9のメインアンプ群MABK0が8つの新たなメインアンプPMAMP0〜PMAMP7で構成されるメインアンプ群PMABK0に置き換えられている点が異なる。また、メインアンプ群PMABK0の制御信号として、メインアンプ起動信号MAE、伝達ゲート起動信号TGB、メイン入出力線イコライズ信号MIOEQBの他に、プリアンプ起動信号PAEとメイン入出力線イコライズ信号MIOEQとが新たに追加される点にも特徴がある。なお、クロスポイント領域回路XPの詳細な回路構成は、実施の形態1および実施の形態2で述べた構成を適用できるが、以下の説明では、実施の形態1の構成を仮定している。
図22は、図21に示したメインアンプPMAMP0を一例として、その詳細な回路構成例を示している。このメインアンプの構成上の特徴は、次の四つにある。第一の特徴は、メイン入出力線MIO0T,MIO0Bとゲート入力型センスラッチGILとの間に、ゲート接地型プリアンプPAMPを挿入している点にある。第二の特徴は、ゲート入力型センスラッチGIL(第一のアンプ)とゲート接地型プリアンプPAMPの間に、さらにソースフォロア回路SFを挿入している点にある。第三の特徴は、メイン入出力線MIO0T,MIO0Bとゲート入力型センスラッチGILにおけるラッチ回路部との間に、メイン入出力線伝達ゲートMIOTGを挿入している点にある。第四の特徴は、メイン入出力線プリチャージ回路MIOPCC1に並列に、新たなメイン入出力線プリチャージ回路MIOPCC2を配置する点にある。
ゲート接地型プリアンプPAMPは、二つのPMOSトランジスタP61,P62と二つのNMOSトランジスタN61,N62とで形成される。トランジスタP61,P62は、ソース電極に内部降圧電圧VDLがそれぞれ入力され、ゲート電極がそれぞれ接地された負荷回路である。また、トランジスタN61,N62は、トランジスタP61,P62で形成された負荷回路とメイン入出力線MIO0T,MIO0Bとの間にそれぞれ挿入され、ゲート電極にプリアンプ起動信号PAEが接続された伝達ゲートである。プリアンプ起動信号PAEが内部降圧電圧VDLに駆動されて導通することにより、負荷回路とメイン入出力線MIO0T,MIO0Bとが接続され、トランジスタP61,P62のドレイン電極(図中でSNT11,SNB11と表記された第一のセンスノード)に電位差が生じる。この電位差は、メイン入出力線MIO0T,MIO0Bに発生した電位差よりも大きい。また、入力容量が軽減されるので、ゲート入力型センスラッチGILに入力される電圧信号が増加する。したがって、動作マージンの向上と、ゲート入力型センスラッチGILの増幅動作に要する時間の短縮が可能となる。
ソースフォロア回路SFは、6つのNMOSトランジスタN71〜N76で形成される。トランジスタN71,N72のドレイン電極に内部降圧電圧VDLをそれぞれ入力し、ゲート電極を前述のゲート接地型プリアンプPAMPにおける第一のセンスノードSNT11,SNB11に、ソース電極(図中でSNT12,SNB12と表記された第二のセンスノード)をゲート入力型センスラッチGILにおいて差動対をなすトランジスタN53,N54にそれぞれ接続する。また、トランジスタN73,N74のゲート電極にプリアンプ起動信号PAEをそれぞれ接続し、ソース電極をそれぞれ接地する。さらに、トランジスタN75,N76のゲート電極に基準電圧VDLRを入力し、トランジスタN71,N72とN73,N74との間に挿入する。
このような構成により、ゲート入力型センスラッチ回路GILの起動時に、その差動対トランジスタN53,N54から入力端子(ここでは、第一のセンスノードSNT11,SNB11)に発生するカップリングノイズを抑制することが可能である。また、ゲート入力型センスラッチGILのゲインが大きくなるようにソースフォロア回路SFのトランジスタのゲート寸法を設計することにより、ゲート入力型センスラッチ回路GILの増幅動作時間の短縮が可能である。
メイン入出力線伝達ゲートMIOTGは、メイン入出力線MIO0T,MIO0Bとゲート入力型センスラッチGILのラッチ回路部の出力端子(図中でSNB2,SNT2と表記された第三のセンスノード)との間にそれぞれ接続された2つのPMOSトランジスタP81,P82とで形成される。両トランジスタのゲート電極には、伝達ゲート起動信号TGBがそれぞれ接続される。
メイン入出力線プリチャージ回路MIOPCC2は、3つのNMOSトランジスタで形成される。これらのトランジスタのゲート電極に接続されたメイン入出力線イコライズ信号MIOEQが活性化されることにより、メイン入出力線MIO0T,MIO0Bを基準電圧VDLRに駆動する。
図23は、図22に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。図11に示したタイミング・ダイアグラムと比べると、この読み出し動作の特徴は、次に述べるように三つある。第一の特徴は、ページ・オープン直後の1サイクル目のバースト読み出し動作において、メイン入出力線イコライズ信号MIOEQを昇圧電圧VPPに駆動してメイン入出力線プリチャージ回路MIOPCC2を活性化することにより、メイン入出力線MIO0T,MIO0Bを基準電圧VDLRにプリチャージしてからリード起動信号RD1を活性化して、記憶情報をローカル入出力線LIO0T,LIO0Bからメイン入出力線MIO0T,MIO0Bに読み出す。ここで、プリチャージ動作は、後述するタイミング制御回路によって、メイン入出力線イコライズ信号MIOEQBが非活性状態となってからリード起動信号RD1が活性化されるまでの短時間に行われる。
第二に、同じくページ・オープン直後の1サイクル目のバースト読み出し動作において、プリアンプ起動信号PAEを活性化することにより、メイン入出力線MIO0T,MIO0Bに発生した信号を、ゲート接地型プリアンプPAMPおよびソースフォロア回路SFを介してゲート入力型センスラッチGILに入力して、増幅する点にある。第三の特徴は、2サイクル目以降のバースト読み出し動作において、ゲート接地型プリアンプPAMPを停止させた状態で、メイン入出力線プリチャージ回路MIOPCC1により内部降圧電圧VDLにプリチャージした状態でメイン入出力線MIO0T,MIO0Bに発生した信号を、メイン入出力線伝達ゲートMIOTGを介してゲート入力型センスラッチGILのラッチ回路部に入力して増幅する点にある。
次に、これまで述べた回路構成および動作を実現するためのタイミング制御回路について説明する。図24は、図1に示したタイミング制御回路の要部ブロック構成のさらに別の例を示している。この回路構成の特徴は、図12に示した構成におけるカラム系読み出し信号制御回路YCTL1がYCTL3に置き換えられ、図12では省略していたカラム系イコライズ起動信号YEQを新たに受信して、リード起動信号群RSGに含まれるリード起動信号RD1,RD2、イコライズ信号群EQSGに含まれるローカル入出力線イコライズ信号LIOEQ、メイン入出力線イコライズ信号MIOEQ,MIOEQBをそれぞれ出力する点にある。同図ではさらに、図12において省略されていたメインアンプ制御回路YMACTL1が示されている。この回路は、バースト・サイクル・フラグ信号FCYL,NCYL、カラム系メインアンプ起動信号YMA、リード信号BRDを受信して、メインアンプ制御信号群MCSGに含まれるメインアンプ起動信号MAE、プリアンプ起動信号PAE、伝達ゲート起動信号TGBをそれぞれ出力する点に特徴がある。
図25は、図24に示したタイミング制御回路TMCTLの詳細な回路構成の例を示している。図26は、図25に示したタイミング制御回路TMCTLのタイミングチャートの例を示している。カラム系読み出し信号制御回路YCTL3は、図13に示したカラム系読み出し信号制御回路YCTL1の回路構成に加えて、3つのインバータ回路IV41,IV51,IV52、2つのNAND回路ND41,ND51、3つの遅延回路DLY41,DLY50,DLY51とで構成される。ローカル入出力線イコライズ信号LIOEQBは、NAND回路ND41、インバータ回路IV41、遅延回路DLY41を用いて、カラム系イコライズ信号YEQのパルス幅tYEQを遅延回路DLY41の遅延時間tDLY41にほぼ等しい値に短縮して生成した信号である。メイン入出力線イコライズ信号MIOEQBは、カラム系イコライズ信号YEQを遅延回路DLY50で遅らせて生成した信号である。メイン入出力線イコライズ信号MIOEQは、カラム系イコライズ信号YEQを遅延回路DLY50で遅らせた後に、さらにNAND回路ND51、インバータ回路IV51,IV52、遅延回路DLY51を用いて、遅延回路DLY51の遅延時間tDLY51にほぼ等しいパルス幅に短縮した信号である。ここで、NAND回路ND51は3つの入力端子を有し、その一つの端子にバースト・サイクル・フラグ信号FCYLが接続される。また、インバータ回路IV52は、出力信号の電圧レベルを内部昇圧電圧VPPとするための、レベルシフト機能を有する。このような構成により、メイン入出力線イコライズ信号MIOEQには、ページ・オープン直後の1サイクル目のバースト読み出し動作においてのみパルス信号が生成される。
以上の構成において、遅延回路DLY41,DLY50,DLY51の遅延時間を適切に設計することにより、タイミング・マージンが拡大された安定な回路動作が可能となる。すなわち、ローカル入出力線イコライズ信号LIOEQBは、図23に示すように遅延回路DLY41により、カラム選択信号YSとの間でタイミング・マージンtM41F、tM41Nを拡大することができる。また、遅延回路DLY50,DLY51により、メイン入出力線イコライズ信号MIOEQは、リード起動信号RD1との間でタイミング・マージンtMMR1を拡大することができる。なお、カラム系イコライズ信号YEQのパルス幅tYEQは、メイン入出力線イコライズ信号MIOEQBがリード起動信号RD2および伝達ゲート起動信号TGBとの間でタイミング・マージンtMMRTを拡大することができるように設計されているものとする。
メインアンプ制御回路YMACTL1は、4つのインバータ回路IV60,IV61,IV62,IV81、3つのNAND回路ND60,ND61,ND81、1つのNOR回路NR81、4つの遅延回路DLY60,DLY61,DLY71,DLY81とで構成される。まず、NAND回路ND60とインバータ回路IV60とを用いて、カラム系メインアンプ起動信号YMAとリード信号BRDとのAND演算と施した結果を内部カラム系メインアンプ起動信号YMA0とする。メインアンプ起動信号MAEは、この内部カラム系メインアンプ起動信号YMA0を遅延回路DLY60,DLY71で遅らせて発生した信号である。また、プリアンプ起動信号PAEは、内部カラム系メインアンプ起動信号YMA0を遅延回路DLY60で遅らせた後に、遅延回路DLY61、インバータ回路IV61、NAND回路ND61を用いて、カラム系メインアンプ起動信号YMAのパルス幅tYMAを遅延回路DLY61の遅延時間tDLY61にほぼ等しいパルス幅に短縮して、さらにインバータ回路IV62で反転して生成した信号である。ここで、NAND回路ND61は3つの入力端子を持っており、その一つにバースト・サイクル・フラグ信号FCYLが接続される。したがって、プリアンプ起動信号PAEには、ページ・オープン直後のバースト読み出しサイクルのみパルス信号が生成される。
伝達ゲート起動信号TGBは、内部カラム系メインアンプ起動信号YMA0を直接、あるいは遅延回路DLY81を介してNOR回路NR81に接続することにより、カラム系メインアンプ起動信号YMAのパルス幅tYMAを遅延回路DLY81の遅延時間tDLY81程度拡げた信号である。NOR回路NR81の出力信号をインバータ回路IV81で反転した信号とバースト・サイクル・フラグ信号NCYLとをNAND回路ND81に入力することにより、2サイクル目以降のバースト読み出し動作において、パルス信号が生成される。
以上の構成において、遅延回路DLY60,DLY61,DLY71,DLY81の遅延時間を適切に設計することにより、タイミング・マージンが拡大された安定な回路動作が可能となる。すなわち、遅延回路DLY60により、ページ・オープン直後の1サイクル目のバースト読み出し動作において、図23に示すようにリード起動信号RD1とプリアンプとの間で起動タイミング・マージンtMRPを拡大し、メイン入出力線MIO0T/Bへの記憶情報の読み出しを待ってプリアンプを活性化することが可能となる。また、遅延回路DLY71により、プリアンプ起動信号PAEとメインアンプMAEとの間で起動タイミング・マージンtMPMを拡大し、プリアンプの増幅動作が終わってからゲート入力型センスラッチGILの活性化を行うことが可能となる。また、遅延回路DLY81により、2サイクル目以降のバースト読み出し動作において、メイン入出力線MIO0T/Bに数百mV以上の信号電圧を発生するために必要な伝達ゲート起動信号TGBの活性時間を拡大することにより、第三のセンスノードSNT2,SNB2に数百mV以上の信号電圧が発生してからメインアンプ起動信号MAEを活性化すると共に、伝達ゲート起動信号TGBとメイン入出力線イコライズ信号MIOEQBおよびメインアンプ起動信号MAEとの間に起動タイミング・マージンtMMRTおよびtMTMを拡大することが可能となる。
以上の、データパスの構成と動作により、ページ・オープン直後の1サイクル目の動作時間を、さらに短縮することが可能となる。すなわち、本実施の形態4によるメインアンプPMAMPを用いることで、カラム系回路の動作時間を短縮することが可能となるので、実施の形態1および実施の形態2に示した駆動能力可変型サブアンプと組み合わせることにより、ロウ系回路の動作マージンをより拡大することができる。また、2サイクル目以降のバースト読み出し動作において、プリアンプを停止することにより、内部降圧電圧VDLと接地電極との間でプリアンプからサブアンプを介して流れる直流電流が阻止できるので、消費電流の抑制が可能となる。これらの結果、動作マージンをより拡大した、高速、低電力のDDR SDRAMを実現することができる。
(実施の形態5)
本実施の形態5では、DDR SDRAMに用いられるメインアンプのさらに別な構成と動作の例について説明する。図27は、本発明による実施の形態5の半導体装置において、図9等とは異なるカラム系回路の構成例を示す要部ブロック図である。同図でも簡単のため、図9等と同様にメモリマットはMAT0のみ示した。この回路ブロック構成の特徴は、図9に示した構成を比べて、三つある。第一の特徴は、図9のメインアンプ群MABK0が8つの新たなメインアンプSMAMP0〜SMAMP7で構成されるメインアンプ群SMABK0に置き換えられている点にある。第二の特徴は、このメインアンプSMAMP0〜SMAMP7に電流制御回路MIC0〜MIC7がそれぞれ接続されている点にある。第三の特徴は、この電流制御回路MIC0〜MIC7の共通な制御信号として、メインアンプ起動信号MAE1,MAE2が接続されている点にある。
図28は、図27に示したメインアンプSMAMP0を一例として、その詳細な回路構成例を示している。ここでは、説明を簡単にするために、電流制御回路MIC0も一緒に示されている。このメインアンプの構成上の特徴は、次の二つにある。第一の特徴は、センスノードSNT,SNBにスタティック型差動増幅回路DAMPが接続されている点にある。第二の特徴は、スタティック型差動増幅回路DAMPに電流制御回路MIC0が接続されている点にある。
スタティック型差動増幅回路DAMPは、差動増幅回路を形成する二つのPMOSトランジスタP91,P92と二つのNMOSトランジスタN91,N92、および差動増幅回路の出力ノードを待機時に内部降圧電圧VDLにプリチャージするPMOSトランジスタP93とで構成される。このうち、NMOSトランジスタN91,N92のソース電極は、電流制御回路MIC0に接続される。
電流制御回路MIC0は、二つのNMOSトランジスタN93,N94で構成される。トランジスタN93のゲート電極にはメインアンプ起動信号MAE1、トランジスタN94のゲート電極にはメインアンプ起動信号MAE2がそれぞれ接続される。図10に示した電流制御回路IC0で説明したように、例えばトランジスタN93のゲート幅は、トランジスタN94よりも大きく設計されており、これらの二つのトランジスタを選択的に活性化することにより、スタティック型差動増幅回路DAMPの駆動能力を制御する。すなわち、トランジスタN93が活性化された時は、大電流が印加されるので、差動増幅回路DAMPの動作時間を短縮することが可能となる。
読み出し駆動回路RDRV2は、差動増幅回路DAMPの出力を受信して、グローバル入出力線GIO0T,GIO0Bを駆動する回路である。二つのNMOSトランジスタN101,N102、二つのインバータ回路IV101,IV102、一つのNOR回路NR101とで構成される。NOR回路NR101は、一方の入力端子にメイン入出力線イコライズ信号MIOEQBをインバータ回路IV101で反転した信号が接続されており、待機時において、NOR回路NR101の出力信号をハイレベルとすることにより、トランジスタN101をハイ・インピーダンス状態に保持する。
図29は、図28に示したデータパスの読み出し動作におけるタイミング・ダイアグラムの例を示している。ここで、クロスポイント領域回路XPの構成は、実施の形態1および実施の形態2で述べた構成を適用できるが、以下の説明では、実施の形態1の構成を仮定している。この読み出し動作の特徴は、ページ・オープン直後の1サイクル目のバースト読み出し動作において、メインアンプ起動信号MAE1を活性化する点にある。また、2サイクル目以降のバースト読み出し動作において、メインアンプ起動信号MAE2を活性化する点にある。ここでは、メインアンプ起動信号MAE1,MAE2のパルス信号は、伝達ゲート起動信号TGBを反転したパルス信号と同じものと仮定している。
スタティック型差動増幅回路DAMPは、信号量を確保するためのタイミング・マージンが不要であるので、カラム系回路の動作時間を短縮するのに最適である。また、本実施の形態では、バースト読み出しの1サイクル目に、メインアンプ起動信号MAE1により駆動能力の高いトランジスタN93を活性化するので、スタティック型差動増幅回路DAMPの動作時間をさらに短縮可能である。したがって、カラム系回路動作の高速化と共に、ロウ系回路における動作マージンをより拡大することが可能となる。一方、バースト読み出しの2サイクル目以降は、メインアンプ起動信号MAE2により駆動能力の低いトランジスタN94を活性化するので、スタティック型差動増幅回路DAMPに流れる直流電流を抑制することが可能となる。したがって、カラム系回路の低電力化を実現することができる。
次に、これまで述べた回路構成および動作を実現するためのタイミング制御回路について説明する。図30は、図1に示したタイミング制御回路TMCTLの要部ブロック構成のさらに別の例を示している。この回路構成の特徴は、図24に示した構成におけるメインアンプ制御回路YMACTL1がYMACTL2に置き換えられ、メインアンプ制御回路YMACTL2は、メインアンプ起動信号MAE1,MAE2、伝達ゲート起動信号TGBをそれぞれ出力する点に特徴がある。
図31は、図30に示したタイミング制御回路TMCTLの詳細な回路構成の例を示している。ここでは、簡単のために、新たなメインアンプ制御回路YMACTL2のみが示されている。メインアンプ制御回路YMACTL2は、図25に示したメインアンプ制御回路YMACTL1内の伝達ゲート起動信号TGB発生のための回路を元に構成される。伝達ゲート起動信号TGBは、NOR回路NR81の出力端子から生成される。また、メインアンプ起動信号MAE2は、NAND回路ND82の出力信号を新たなインバータ回路IV121で反転した信号である。メインアンプ起動信号MAE1は、メインアンプ起動信号MAE2を発生する経路に含まれる遅延回路DLY81、NOR回路NR81、インバータ回路IV81に対応する、遅延回路DLY121、NOR回路NR121、NAND回路ND121とで構成される。NAND回路ND121の一方の入力端子には、バースト・サイクル・フラグ信号FCYLが接続されることにより、ページ・オープン直後の1サイクル目のバースト読み出し動作でのみ、メインアンプ起動信号MAE1にパルス信号が生成される。
以上の構成と動作により、ページ・オープン直後の1サイクル目のカラム系回路動作時間を、さらに短縮することが可能となる。すなわち、本実施の形態5によるメインアンプSMAMP0を用いることで、実施の形態1および実施の形態2に示した駆動能力可変型サブアンプと組み合わせて、電流制御回路MIC0の駆動能力を引き上げることにより、カラム系回路の動作時間を短縮することが可能となるので、ロウ系回路の動作マージンをより拡大することができる。また、2サイクル目以降のバースト読み出し動作において、電流制御回路MIC0の駆動能力を引き下げることにより、差動増幅回路DAMPに流れる直流電流が抑制されるので、カラム系回路動作における消費電流の抑制が可能となる。これらの結果、動作マージンをより拡大した、高速、低電力のDDR SDRAMを実現することができる。なお、電流制御回路MIC0の構成は、図28に示した構成に限らず、種々の変形が可能である。例えば、実施の形態1および実施の形態2に述べた構成が可能である。例えば図15に示した電流制御回路IC0のように、バースト・サイクルに応じてゲート電圧を調整する一つのNMOSトランジスタで構成することにより、メインアンプのレイアウト面積を抑制することが可能である。
(実施の形態6)
本実施の形態6では、DDR SDRAMに用いられるサブアンプおよびメインアンプの別な制御方法の例について説明する。図32は、本発明の実施の形態6の半導体装置において、カラム系回路におけるバースト読み出しの詳細な動作時間の内訳の例を示している。ここでは、サブアンプおよびメインアンプに、実施の形態1に記載のサブアンプおよび実施の形態4に記載のメインアンプが適用されているものと仮定している。実施の形態1〜実施の形態4では、ローカル入出力線からメインアンプまで、プリフェッチする2Nビットの情報を全て同じ制御で読み出していた。一方、本実施の形態の特徴は、次の二つにある。
第一の特徴は、ページ・オープン直後の1サイクル目のバースト読み出しにおいて、Nビットを短時間TD1Fで読み出し、残りのNビットを2サイクル目以降と同じ比較的長い時間TD1Nで読み出す点にある。すなわち、データ端子から時系列に読み出される順番を考慮して、始めに出力されるNビットが転送されるデータパス(ここでは、メイン入出力線MIO7T/B〜MIO4T/Bの経路とする)を高速モードの回路設定として動作させる。具体的には、1サイクル目のバースト読み出しにおいて、バースト読み出しの前半のNビットを転送する入出力線では、サブアンプの駆動能力が高く設定され、さらにプリアンプを用いることにより、メインアンプの増幅時間が短縮される(高速モード)。
一方、バースト読み出しの後半のNビットを転送する入出力線(ここでは、メイン入出力線MIO3T/B〜MIO0T/Bの経路とする)では、サブアンプの駆動能力が抑制され、プリアンプを停止したままでメインアンプを活性化することにより、消費電力が抑制される(低電力モード)。また、2サイクル目以降のバースト読み出しにおいては、全ての入出力線の回路設定をこの低電力モードとする。2サイクル目以降は、1サイクル目よりもカラム選択信号YSの起動をロウ系回路動作の超過時間TD0だけ早くできるため、低電力モードを用いても十分にタイミング・マージンを保てる。
第二の特徴は、前述の第一の特徴を実現するために、リード起動信号、メインアンプ起動信号およびレシーバアンプ起動信号を入出力線毎に異なる複数の信号とし、入出力線毎にサブアンプ、メインアンプおよびレシーバアンプを制御する点にある。この第二の特徴を強調するために、同図では、リード起動信号RD1[7:0],RD2[7:0]、メインアンプ起動信号MAE[7:0]およびレシーバアンプの起動信号RAE[7:0]がバス表記で示されている。1サイクル目では、前半のNビットをリード起動信号RD1[3:0]で駆動し、後半のNビットをリード起動信号RD2[7:4]で駆動する。この際のRD1とRD2の発生タイミングは、ほぼ同一とする。ただし、後半のNビットは、RD2によりサブアンプの駆動能力が低く設定されているため、前半のNビットと比較して、メインアンプ起動信号[7:4]やレシーバアンプ起動信号[7:4]のタイミングを遅らせる。
一方、2サイクル目では、前半のNビットおよび後半のNビット共にリード起動信号RD2で駆動する。この際の発生タイミングは、前半のNビットに対応するリード起動信号RD2[3:0]に比べて後半のNビットに対応するリード起動信号RD2[7:4]を遅らせることが可能である。また、これに応じてメインアンプ起動信号やレシーバアンプ起動信号も、前半のNビットより後半のNビットを遅らせることもできる。このように前半と後半で各種起動タイミングを変えることで、ノイズのピーク値を低減することが可能となる。
図33は、本発明の実施の形態6の半導体装置において、図21のカラム系回路を変形した構成例を示す要部ブロック図である。図33の構成例は、図21の構成例における各種制御信号が入出力線毎に分離されたものとなっている。すなわち、メインアンプ起動信号MAE[7:0]やレシーバアンプ起動信号RAE[7:0]に応じて、リード起動信号RD1[7:0],RD2[7:0]、メイン入出力線イコライズ信号MIOEQ[7:0]、プリアンプ起動信号PAE[7:0]、伝達ゲート起動信号TGB[7:0]もそれぞれ入出力線毎に異なる点に特徴がある。
図34は、図1に示したタイミング制御回路TMCTLの要部ブロック構成の別の例を示している。この構成の特徴は、図24に示したメインアンプ制御回路YMACTL1がYMACTL4に、カラム系読み出し信号制御回路YCTL3がYCTL4にそれぞれ置き換えられている点にある。また、これらの制御回路は、図1に示したバースト動作制御信号群BTSGを新たに受信して、複数のリード起動信号RD1[7:0]、RD2[7:0]、メイン入出力線イコライズ信号MIOEQ[7:0]、プリアンプ起動信号PAE[7:0]、伝達ゲート起動信号TGB[7:0]、メインアンプ起動信号MAE[7:0]を発生する機能を有している点に特徴がある。なお、同図では説明の簡略化のために省略したが、レシーバアンプの起動信号RAE[7:0]も、バースト動作制御信号群BTSGを受けて生成されている。以上の構成により、データの出力順すなわちバースト・シーケンスに応じたデータパスの制御信号を生成することが可能となり、図32に示した時間配分のデータパス回路動作を実現することができる。したがって、ロウ系回路の動作マージンを拡大すると共に、ページ・オープン直後の1サイクル目のバースト読出し動作において、データパスの消費電力が低減された、高速DDR SDRAMを実現することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、プリフェッチ数は8ビットに限定されず、それ以上(例えば、16ビットや32ビット)でも良い。一方、データの読み出し方法は、相補クロックCLK,CLKBに同期して1ビットずつ時系列に出力する方法に限らず、他の方法も可能である。例えば、データ端子の出力電圧を複数設け、複数のビットを同時に出力する多値インタフェイス方式のDRAMでも良い。これらの場合、よりデータ転送レートの高いDRAMを実現することができる。
また、メモリセルはDRAMセルに限らず、SRAMや相変化メモリ、強誘電体RAM(フェロエレクトリック・ランダム・アクセス・メモリ)、MRAM(マグネトレジスティブ・ランダム・アクセス・メモリ)、フラッシュ・メモリなどのメモリセルに適用することも可能である。例えば、相補の読み出し信号を発生するSRAMセルを除いた他のメモリセルは、誤読み出しを防ぐために、数百mVの信号電圧をビット線に出力することが重要である。本発明によれば、データパスの高速化、低電力化と共に、ロウ系回路における動作マージンの拡大が可能となるので、高信頼のメモリを実現することが可能である。
さらに、単体メモリチップに限らず、オンチップメモリのインタフェイスに本発明を適用することも可能である。オンチップメモリのインタフェイスは一般にバス幅が広いので、ロウ系回路の動作マージンと共に、カラム系回路における高速化と低電力化の効果が期待できる。なお、実施の形態1〜実施の形態6で述べたタイミング制御回路は、この限りではないことは、容易に推測できる。チップ・アーキテクチャや製品仕様に応じて、適宜タイミングとパルス幅の設定を行うことによって、本発明の意図するカラム系回路を実現することが可能となる。
本発明の半導体装置は、高速で大容量のDDR SDRAMなどに適用して特に有益な技術であり、これに限らず、各種大容量メモリアレイに対しても、動作マージンを拡大し高信頼性を実現する技術として広く適用可能である。
本発明による実施の形態1の半導体装置において、DDR SDRAMの要部構成例を示す回路ブロック図である。 理想的なDDR SDRAMの読み出し動作におけるタイミング・ダイアグラムの例を示す図である。 本発明の前提として検討したDDR SDRAMにおける読み出し動作タイミング・ダイアグラムの例を示す図である。 図3に基づき検討したカラム系回路のページ・オープン時の最適な読み出し動作時間の詳細な内訳の例を示す図である。 図1のDDR SDRAMにおけるカラム系回路の最適なバースト読み出しの詳細な動作時間内訳の例を示す図である。 図1のDDR SDRAMにおいて、そのチップ全体のレイアウト構成例を示す平面図である。 図6のメモリバンクにおける主要部のレイアウト構成例を示す平面図である。 図7のメモリバンクの回路構成例を示す要部ブロック図である。 図8のメモリバンク構成において、そのカラム系回路の構成例を示す要部ブロック図である。 図9におけるカラム系回路の詳細な構成例を示す回路図である。 図10におけるカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。 図1におけるタイミング制御回路の要部ブロック構成の例を示す図である。 図12における要部ブロックの詳細な構成の例を示す図である。 図13におけるタイミング制御回路のタイミング・ダイアグラムの例を示す図である。 本発明による実施の形態2の半導体装置において、図10とは異なるカラム系回路の構成例を示す回路図である。 図15のカラム系回路における読み出し動作のタイミング・ダイアグラムの例を示す図である。 図1におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。 図17における要部ブロックの詳細な構成の例を示す図である。 本発明による実施の形態3の半導体装置において、図10等とは異なるカラム系回路の構成例を示す回路図である。 図19のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。 本発明による実施の形態4の半導体装置において、図9とは異なるカラム系回路の構成例を示す要部ブロック図である。 図21におけるカラム系回路の詳細な構成の例を示す回路図である。 図22のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。 図1におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。 図24における要部ブロックの詳細な構成の例を示す図である。 図25におけるタイミング制御回路のタイミングチャートの例を示す図である。 本発明による実施の形態5の半導体装置において、図9等とは異なるカラム系回路の構成例を示す要部ブロック図である。 図27におけるカラム系回路の詳細な構成例を示す回路図である。 図28のカラム系回路の読み出し動作におけるタイミング・ダイアグラムの例を示す図である。 図1におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。 図30における要部ブロックの詳細な構成の例を示す図である。 本発明の実施の形態6の半導体装置において、それに含まれるカラム系回路のバースト読み出しの詳細な動作時間内訳の別の例を示す図である。 本発明の実施の形態6の半導体装置において、図21のカラム系回路を変形した構成例を示す要部ブロック図である。 図1におけるタイミング制御回路の要部ブロック構成の別の例を示す図である。
符号の説明
ACC アレイコントロール回路
ACSG アレイ制御信号群
ACTV アクティブ・コマンド
ADD アドレス端子
ADDBF アドレスバッファ
AX アレイ活性化信号
BANK メモリバンク
BCCNT バースト・サイクル・カウンタ
BL,BLT,BLB ビット線
BLEQ ビット線イコライズ信号
BRD リード信号
BRW リード・ライト信号
BTSG バースト動作制御信号群
CAP キャパシタ
CASB カラム・アドレス・ストローブ信号
CCL クロスカップル型ラッチアンプ
CHIP DDR SDRAMチップ
CIV クロックド・インバータ回路
CLGC 制御論理回路
CLK,CLKB クロック
CLKBF クロックバッファ
CLKGEN クロック発生回路
CMDBF コマンドバッファ
CSB チップセレクト信号
CSP,CSN 共通ソース線
CSW カラムスイッチ
CT セル選択トランジスタ
D データ線
DAMP スタティック型差動増幅回路
DEMUX デマルチプレクサ
DFF Dフリップフロップ
DIE データ入力起動信号
DIESG データ入力起動信号群
DLY 遅延回路
DOE データ出力起動信号
DOESG データ出力起動信号群
DQ データ端子
EQSG イコライズ起動信号群
FCYL,NCYL バースト・サイクル・フラグ信号
GIL ゲート入力型センスラッチ
GIO グローバル入出力線
GWDV グローバル・ライト・ドライバ
GWDVE グローバル・ライト・ドライバ起動信号
IADD 内部アドレス信号
IC 電流制御回路
ICLK 内部クロック
ICMD 内部制御信号群
INBF 入力バッファ
IV インバータ回路
LIO ローカル入出力線
LIOEQB ローカル入出力線イコライズ信号
LIOPCC ローカル入出力線プリチャージ回路
MA メインアンプ
MABK メインアンプ群
MAE メインアンプ起動信号
MAMP メインアンプ
MAT メモリマット
MC メモリセル
MCA メモリセルアレイ
MCSG メインアンプ制御信号群
MIC 電流制御回路
MIO メイン入出力線
MIOEQ,MIOEQB メイン入出力線イコライズ信号
MIOPCC メイン入出力線プリチャージ回路
MIOTG メイン入出力線伝達ゲート
MOPCC センスノード・プリチャージ回路
MUX マルチプレクサ
N NMOSトランジスタ
ND NAND回路
NR NOR回路
OUTBF 出力バッファ
P PMOSトランジスタ
PAE プリアンプ起動信号
PAMP ゲート接地型プリアンプ
PCC プリチャージ回路
PERI 周辺回路領域
PMABK メインアンプ群
PMAMP メインアンプ
PRB プリチャージ起動信号
RABK レシーバアンプ群
RADD リフレッシュ・アドレス
RAE レシーバアンプ起動信号
RAMP レシーバアンプ
RASB ロウ・アドレス・ストローブ信号
RCLK 参照クロック
RCNT リフレッシュ・カウンタ
RD リード起動信号
RDC 読み出し回路
RDRV 読み出し駆動回路
REF リフレッシュ信号
RSG リード起動信号群
RWE リード・ライト起動信号
SA センスアンプ
SAA センスアンプアレイ
SAMP サブアンプ
SARY サブアレイ
SF ソースフォロア回路
SHR シェアード信号
SMABK メインアンプ群
SMAMP メインアンプ
SNT,SNB センスノード
SWDA サブワード・ドライバ列
TD,TRD 遅延時間
TGB 伝達ゲート起動信号
TGP 伝達ゲート対
TMCTL タイミング制御回路
VBB 基板印加電圧
VBF,VBN バイアス電圧
VCL 周辺回路電圧
VDD 電源電圧
VDL 内部降圧電圧
VDLR 基準電圧
VGEN 内部電源発生回路
VPL プレート電極電圧
VPP 内部昇圧電圧
VSS 接地電圧
WD ライト・ドライバ
WDA ライト・ドライバ列
WDVE ライドドライバ起動信号
WEB ライトイネーブル信号
WL ワード線
WLD ワード・ドライバ
WLDA ワード・ドライバ列
WSG ワード信号群
XCSG ロウ系回路制御信号群
XDEC 行デコーダ
XP クロスポイント領域回路
XRDC ロウ救済回路
XPDEC 行プリデコーダ
XSG ロウ信号群
YCTL カラム系読み出し信号制御回路
YDEC 列デコーダ
YEQ カラム系イコライズ起動信号
YMA カラム系メインアンプ起動信号
YMACTL メインアンプ制御回路
YPDEC 列プリデコーダ
YRDC カラム救済回路
YRSG カラム系リード起動信号
YRW カラム系リード・ライト起動信号
YS カラム選択信号
YSCTL カラム選択制御回路
YSE カラム選択起動信号
YSG,YSG0 カラム信号群
YSG10,YSG20 カラム信号

Claims (14)

  1. メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、下位の入出力線と、上位の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
    前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
    前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
    前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
    前記メインアンプは、前記上位の入出力線に読み出された電圧信号を増幅するものであり、
    前記タイミング制御回路は、
    バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
    前記メモリアレイを活性化直後の1サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
    前記1サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う2サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生し、
    前記第一の電流は、前記第二の電流よりも大きいことを特徴とする半導体装置。
  2. 請求項記載の半導体装置において、
    前記可変電流源は、前記第一の電流を発生する第一のトランジスタと、前記第二の電流を発生する第二のトランジスタとを有し、
    前記第一のトランジスタのサイズは、前記第二のトランジスタのサイズよりも大きいことを特徴とする半導体装置。
  3. 請求項記載の半導体装置において、
    前記可変電流源は、前記第一及び前記第二のリード起動信号によって異なるバイアス電圧が設定される第三のトランジスタを有し、
    前記第一のリード起動信号によるバイアス電圧は、前記第二のリード起動信号によるバイアス電圧よりも大きいことを特徴とする半導体装置。
  4. メモリセルおよび前記メモリセルの記憶情報を増幅するセンスアンプを含んだメモリアレイと、下位の入出力線と、上位の入出力線と、サブアンプと、メインアンプと、タイミング制御回路とを有する半導体装置であって、
    前記サブアンプは、第一の電流又は第二の電流を発生可能な可変電流源を具備することで駆動能力が制御され、前記メモリアレイから前記下位の入出力線に読み出された電圧信号を前記駆動能力に応じて増幅するものであり、
    前記可変電流源は、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
    前記サブアンプによって増幅された前記下位の入出力線の電圧信号は、前記上位の入出力線に読み出され、
    前記メインアンプは、第一のアンプとプリアンプを具備し、前記上位の入出力線に読み出された電圧信号を前記第一のアンプで増幅するか、又は前記プリアンプが活性化された場合は、前記プリアンプを介して前記第一のアンプで増幅するものであり、
    前記タイミング制御回路は、前記第一及び前記第二のリード起動信号と、前記プリアンプを活性化するためのプリアンプ起動信号とを発生するものであり、
    前記タイミング制御回路は、
    バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
    前記メモリアレイを活性化直後の1サイクル目のバースト読み出しサイクルにおいて、前記第一のリード起動信号を発生し、
    前記1サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記センスアンプで増幅された状態から読み出しを行う2サイクル目以降のバースト読み出しサイクルにおいて、前記第二のリード起動信号を発生し、
    前記1サイクル目のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を活性化し、
    前記2サイクル目以降のバースト読み出しサイクルにおいて、前記プリアンプ起動信号を非活性化し、
    前記第一の電流は、前記第二の電流よりも大きいことを特徴とする半導体装置。
  5. 複数のメモリセルおよび前記複数のメモリセルの記憶情報を増幅する複数のセンスアンプを含んだメモリアレイと、下位の複数の入出力線と、上位の複数の入出力線と、複数のサブアンプと、複数のメインアンプと、タイミング制御回路とを有する半導体装置であって、
    前記複数のサブアンプは、それぞれに第一の電流又は第二の電流を発生可能な可変電流源を具備することで個別に駆動能力が制御され、前記メモリアレイから前記下位の複数の入出力線に読み出された電圧信号を前記個別の駆動能力に応じて増幅するものであり、
    前記複数の可変電流源のそれぞれは、第一のリード起動信号によって前記第一の電流を発生し、第二のリード起動信号によって前記第二の電流を発生するものであり、
    前記複数のサブアンプによって増幅された前記下位の複数の入出力線の電圧信号は、それぞれ、前記上位の複数の入出力線に読み出され、
    前記複数のメインアンプは、それぞれ、前記上位の複数の入出力線に読み出された電圧信号を増幅するものであり、
    前記第一の電流は、前記第二の電流よりも大きく、
    前記タイミング制御回路は、
    バースト読み出し動作のサイクル数を検知するバースト・サイクル・カウンタを有し、
    前記メモリアレイを活性化直後の1サイクル目のバースト読み出しサイクルにおいて、前記複数の可変電流源の一部に対して前記第一のリード起動信号を発生し、前記複数の可変電流源の他の一部に対して前記第二のリード起動信号を発生し、
    前記1サイクル目のバースト読み出しサイクルに伴い前記記憶情報が前記複数のセンスアンプで増幅された状態から読み出しを行う2サイクル目以降のバースト読み出しサイクルにおいて、前記複数の可変電流源の全てに対して前記第二のリード起動信号を発生することを特徴とする半導体装置。
  6. 請求項記載の半導体装置において、
    前記タイミング制御回路は、前記複数のメインアンプのそれぞれを第一のタイミングで活性化する第一のメインアンプ起動信号と、前記複数のメインアンプのそれぞれを前記第一のタイミングよりも遅い第二のタイミングで活性化する第二のメインアンプ起動信号とを発生し、
    前記1サイクル目のバースト読み出しサイクルにおいて、
    前記複数の可変電流源の一部に対応するサブアンプによって増幅された電圧信号は、前記第一のメインアンプ起動信号によって前記複数のメインアンプの一部で増幅され、
    前記複数の可変電流源の他の一部に対応するサブアンプによって増幅された電圧信号は、前記第二のメインアンプ起動信号によって前記複数のメインアンプの他の一部で増幅されることを特徴とする半導体装置。
  7. 複数のメモリセルと、
    前記複数のメモリセルの一つに格納されている記憶情報を転送する第1信号線対と、
    第1トランジスタおよび第2トランジスタを含むスタティック型の差動増幅回路と、電流制御回路とを含んだメインアンプと
    前記第1信号線対に接続されるサブアンプと、
    前記サブアンプに接続される第2信号線対とを備え、
    前記第1信号線対の一方は、前記第1トランジスタのゲートに接続され、前記第1信号線対の他方は、前記第2トランジスタのゲートに接続され、
    前記電流制御回路は、前記第1トランジスタおよび前記第2トランジスタのソースと第1電源の間の経路に設けられ、バースト読み出しサイクル内の第1サイクルで第1電流を生成し、前記バースト読み出しサイクル内で前記第1サイクルの後となる第2サイクルで前記第1電流よりも少ない第2電流を生成し、
    前記複数のメモリセルの一つから読み出された記憶情報は、前記第2信号線対と前記サブアンプを介して前記第1信号線対に転送され、
    前記サブアンプは、可変電流源を含み、
    前記可変電流源は、前記第1サイクルで第3電流を生成し、前記第2サイクルで前記第3電流よりも少ない第4電流を生成することを特徴とする半導体装置。
  8. 請求項記載の半導体装置において、
    前記サブアンプは、さらに、
    前記第2信号線対の一方にゲートが接続される第5トランジスタと、
    前記第2信号線対の他方にゲートが接続される第6トランジスタとを含み、
    前記可変電流源は、
    前記第5トランジスタおよび前記第6トランジスタのソースと前記第1電源の間の経路をソース−ドレイン経路とする第7トランジスタと、
    前記第5トランジスタおよび前記第6トランジスタのソースと前記第1電源の間の経路をソース−ドレイン経路とする第8トランジスタとを含むことを特徴とする半導体装置。
  9. 請求項記載の半導体装置において、
    前記第7トランジスタの駆動能力は、前記第8トランジスタの駆動能力よりも大きく、
    前記第1サイクルでは、前記第7トランジスタが活性化されると共に前記第8トランジスタが非活性化され、
    前記第2サイクルでは、前記第8トランジスタが活性化されると共に前記第7トランジスタが非活性化されることを特徴とする半導体装置。
  10. 請求項記載の半導体装置において、
    前記電流制御回路は、前記第1トランジスタおよび前記第2トランジスタのソースと前記第1電源の間の経路をソース−ドレイン経路とする付加トランジスタを含み、
    前記第1サイクルで前記付加トランジスタのゲートに印加される電圧は、前記第2サイクルで前記付加トランジスタのゲートに印加される電圧よりも大きいことを特徴とする半導体装置。
  11. 複数のメモリセルと、
    前記複数のメモリセルの一つに格納されている記憶情報を転送する第1入出力線対と、
    前記第1入出力線対の一方にゲートが接続される第1トランジスタと、前記第1入出力線対の他方にゲートが接続される第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタのソースと第1電源の間の経路に設けられ、バースト読み出しサイクル内の第1サイクルで第1電流を生成し、前記バースト読み出しサイクル内で前記第1サイクルの後となる第2サイクルで前記第1電流よりも少ない第2電流を生成する可変電流源とを含んだサブアンプと、
    前記サブアンプに接続される第2入出力線対と、
    前記第2入出力線対に接続されるメインアンプとを有することを特徴とする半導体装置。
  12. 請求項11記載の半導体装置において、
    前記可変電流源は、
    前記第1トランジスタおよび前記第2トランジスタのソースと前記第1電源の間の経路をソース−ドレイン経路とする第3トランジスタと、
    前記第1トランジスタおよび前記第2トランジスタのソースと前記第1電源の間の経路をソース−ドレイン経路とする第4トランジスタとを有することを特徴とする半導体装置。
  13. 請求項12記載の半導体装置において、
    前記第3トランジスタの駆動能力は、前記第4トランジスタの駆動能力よりも大きく、
    前記第1サイクルでは、前記第3トランジスタが活性化されると共に前記第4トランジスタが非活性化され、
    前記第2サイクルでは、前記第4トランジスタが活性化されると共に前記第3トランジスタが非活性化されることを特徴とする半導体装置。
  14. 請求項11記載の半導体装置において、
    前記サブアンプは、さらに、前記第1トランジスタおよび前記第2トランジスタのソースと前記可変電流源の間に接続された付加トランジスタを含み、
    前記サブアンプは、前記付加トランジスタによって活性化されることを特徴とする半導体装置。
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