[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPS6363134B2 - - Google Patents

Info

Publication number
JPS6363134B2
JPS6363134B2 JP56125981A JP12598181A JPS6363134B2 JP S6363134 B2 JPS6363134 B2 JP S6363134B2 JP 56125981 A JP56125981 A JP 56125981A JP 12598181 A JP12598181 A JP 12598181A JP S6363134 B2 JPS6363134 B2 JP S6363134B2
Authority
JP
Japan
Prior art keywords
inverter
mos
mos transistor
transistor
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56125981A
Other languages
English (en)
Other versions
JPS5838032A (ja
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed filed Critical
Priority to JP56125981A priority Critical patent/JPS5838032A/ja
Priority to IE1970/82A priority patent/IE53406B1/en
Priority to DE8282304299T priority patent/DE3272309D1/de
Priority to EP82304299A priority patent/EP0072686B1/en
Priority to US06/407,953 priority patent/US4518873A/en
Publication of JPS5838032A publication Critical patent/JPS5838032A/ja
Publication of JPS6363134B2 publication Critical patent/JPS6363134B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Control Of Electrical Variables (AREA)
  • Pulse Circuits (AREA)
  • Manipulation Of Pulses (AREA)

Description

【発明の詳細な説明】 本発明はＣ―MOSインバータ駆動用バツフア
回路に係り、特に入力状態の反転時にＣ―MOS
インバータを構成するトランジスタが同時に導通
ことを防止したバツフア回路に関する。
Ｃ―MOSインバータ（相補的金属酸化膜半導
体インバータ）はｐチヤネルMOSトランジスタ
（以下ｐ―MOSトランジスタと称する）とｎチヤ
ネルMOSトランジスタ（以下ｎ―MOSトランジ
スタと称する）直列接続して構成されており、原
理的にはｐ―MOSトランジスタが導通（オン）
のときには、必ずｎ―MOSトランジスタは非導
通（オフ）、逆にｐ―MOSトランジスタが非導通
のときはｎ―MOSトランジスタは導通となつて
おり、両者が同時に導通することはないので、こ
のインバータ回路を常時流れている電流はない。
従つて通常は、このＣ―MOSインバータでは、
ｐ―MOS，ｎ―ＭＳ両トランジスタが同時に
ＯＮして流れる電流に依る電源電圧の変動はあり
得ない。しかしながら、このＣ―MOSインバー
タの入力の状態が反転する過渡状態においては、
両トランジスタが同時に導通することがあり、そ
れにより瞬時にＣ―MOSインバータを大電流が
流れる。この瞬時大電流によつて、Ｃ―MOSイ
ンバータが組み込まれている集積回路内部あるい
は電源を共通した外部回路の電源電圧が変動し、
それによりこれらの内部及び外部回路はノイズを
受けることになり、誤動作する可能性もあるの
で、上記過渡状態における瞬時大電流を避ける必
要がある。特にメモリ等の出力Ｃ―MOSインバ
ータでは上記過渡状態での誤動作を避けることが
重要である。
従来、上記過渡状態における瞬時大電流を避け
るために、Ｃ―MOSインバータ内のｐ―MOSト
ランジスタとｎ―MOSトランジスタをそれぞれ
駆動すバツフア回路を構成するトランジスタの
gmを異ならしめ、それにより、ｐ―MOSトラン
ジスタとｎ―MOSトランジスタを駆動するタイ
ミングをずらすようにしていた。しかしながら、
これではＣ―MOSインバータ内のトランジスタ
の駆動タイミングに所望の遅延を与えるべく、バ
ツフア回路内部のトランジスタのgmを適切に設
定する工程は比較的困難である。
本発明の目的は、前述の従来技術にかんかみ、
Ｃ―MOSインバータ内のｐ―MOSトランジスタ
およびｎ―MOSトランジスタをそれぞれ駆動す
るためのインバータを直列接続された少なくとも
３つのトランジスタで構成し、該インバータと入
力端の間に遅延回路を設けるという構想に基づ
き、Ｃ―MOSインバータ内のトランジスタの駆
動タイミングに所望の遅延を確実に与え、それに
よりＣ―MOSインバータを構成するトランジス
タが過渡状態において同時に導通することを確実
に防止することにある。
上述の目的を達成するために、本発明により提
供されるものは、Ｃ―MOSインバータを構成す
るＰチヤネルMOSトランジスタとＮチヤネル
MOSトランジスタの一方のMOSトランジスタを
駆動する第１のバツフア・インバータと、他方の
MOSトランジスタを駆動する第２のバツフア・
インバータと、入力信号を遅延して遅延信号を出
力する遅延回路とを具備するＣ―MOSインバー
タ駆用バツフア回路である。
上記第１のバツフアインバータは、上記一方の
MOSトランジスタのゲートと電源間に接続され
た第１のＰチヤネルMOSトランジスタと、該ゲ
ートと接地間に直列接続された第１及び第２のＮ
チヤネルMOSトランジスタとを有している。第
１のＰチヤネルトランジスタ及び第１のＮチヤネ
ルMOSトランジスタはそのゲートに入力信号を
受け、第２のＮチヤネルMOSトランジスタはそ
のチヤネルに前記遅延信号を受けるようになつて
いる。
第２のバツフアインバータは、上記他方の
MOSトランジスタのゲートと接地間に接続され
た第３のＮチヤネルMOSトランジスタと、該ゲ
ートと電源間に直列に接続された第２及び第３の
ＰチヤネルMOSトランジスタとを有し、第３の
ＮチヤネルMOSトランジスタ及び第２のＰチヤ
ネルMOSトランジスタはそのゲートに前記入力
信号を受け、第３のＰチヤネルトランジスタはそ
のゲートに前記遅延信号を受けるようになつてい
る。
以下、本発明の実施例を添附の図面に基づいて
従来例と対比しながら説明する。
第１図は従来のＣ―MOSインバータ駆動用バ
ツフア回路の１例を示す回路図である。図におい
ては、１はＣ―MOSインバータ、２はＣ―MOS
インバータ駆動用バツフア回路、３はバツフア回
路２の入力端、４はＣ―MOSインバータ１の出
力端、そしてSAはセンスアンプを示している。
Ｃ―MOSインバータは第１のｐ―MOSトランジ
スタQ1と第１のｎ―MOSトランジスタT1を電源
線VCCと接地間に直列接続して構成されている。
バツフア回路２は第１のｐ―MOSトランジスタ
Q1を駆動するための第１のインバータINV1と、
第１のｎ―MOSトランジスタT1を駆動するため
の第２のインバータINV2とからなつている。第
１のインバータINV1は第２のｐ―MOSトランジ
スタQ2と第２のｎ―MOSトランジスタT2を電源
線VCCと接地間に直列接続して構成されている。
第２のインバータINV2も同様に第３のｐ―MOS
トランジスタQ3と第３のｎ―MOSトランジスタ
T3を電源線VCCと接地間に直列接続して構成され
ている。バツフア回路２内の各トランジスタのゲ
ートは入力端３に共通接続されている。入力端３
はセンスアンプSAを介して図示しないメモリ・
セル・アレイ等に接続されている。トランジスタ
Q2とT2との接続点はＣ―MOSインバータの第１
のｐ―MOSトランジスタQ1のゲートに接続され
ている。トランジスタQ3とT3との接続点はＣ―
MOSインバータの第１のｎ―MOSトランジスタ
T1のゲートに接続されている。トランジスタQ1
とT1との接続点は出力端４に接続されている。
第２のインバータINV2の駆動用トランジスタT3
のgmは第１のインバータINV1の駆動用トランジ
スタT2のgmより大きくしてある。
第１図の従来回路の動作およびその問題点を第
２図を用いて説明する。第２図は、第１図の回路
におけるバツフア回路２の入力電圧およびこれに
応答する出力電圧の波形図である。第２図におい
て、入力端３（第１図）の入力電圧Ｃが電源電圧
VCCのレベル（以下、Ｈレベルと称する）から接
地電圧のレベル（以下、Ｌレベルと称する）に立
下がる程度で、ｐ―MOSトランジスタQ2および
Q3のしきい値電圧以下になると、ｐ―MOSトラ
ンジスタQ2およびQ3はオンになる。さらに入力
電圧が低下してｎ―MOSトランジスタT2および
T3のしきい値電圧以下になると、ｎ―MOSトラ
ンジスタT2およびT3は導通状態から非導通状態
になる。こうして一定の遅延時間の後、バツフア
回路２の出力ＡおよびＢは共に立上がる。前述の
如く、バツフア回路２のｎ―MOSトランジスタ
T2とT3のgmを異ならしめてあるので、図示の如
く、第２のインバータINV2の出力Ｂは第１イン
バータINV1の出力Ａより遅れて立上がる。出力
Ａ，Ｂはそれぞれ、Ｃ―MOSインバータのｐ―
MOSトランジスタQ1およびｎ―MOSトランジス
タT1のゲートに印加される。トランジスタT3の
gmをトランジスタT2のgmより充分大きくして、
出力Ｂの立上がりを出力Ａの立上がりより充分に
遅らせれば問題は生じないが、図示の如く両者の
立上がりが接近していると、Ｃ―MOSインバー
タを構成するトランジスタQ1およびT1が同時に
オンになることがある。すなわち、時刻t1におい
て出力Ｂの電圧がｎ―MOSトランジスタT1のし
きい値電圧VTH2に達するとトランジスタT1はオ
ンになり、次いで時刻t2において出力Ａの電圧が
ｐ―MOSトランジスタQ1のしきい値電圧VTH1に
達するとトランジスタQ2はオフになる。従つて
時刻t1とt2の間の時間では両トランジスタが共に
オンであり、この期間にＣ―MOSインバータ１
を大電流が流れる。この瞬時大電流により、前述
の如き電源電圧の変動を生じる。メモリ・セル・
アレイ等、Ｃ―MOSインバータを多数必要とす
る回路においては、上述の瞬時大電流が加算され
るため、内部及び外部回路に多大の影響を及ぼ
す。トランジスタのgmを適正な値に設定するこ
とは比較的困難であるので、従来は第２図に示し
たような、バツフア回路出力が接近して立上がる
現象が多く見られた。
バツフア回路２の入力の立上りに応答する出力
電圧の立下りにおいても、上述と同様の理由によ
りＣ―MOSインバータを構成するトランジスタ
が共にオンになるという現象が見られる。
本発明は、トランジスタのgmの設定に煩らわ
されることなく、比較的簡単にバツフア回路の出
力の立上りまたは立下りに充分な遅延を持たせ
て、Ｃ―MOSインバータを構成するトランジス
タが同時にオンになることを確実に避けることを
目的としており、以下、第３図および第４図に基
づいて本発明の実施例を説明する。
第３図は本発明の一実施例によるＣ―MOSイ
ンバータ駆動用バツフア回路を示す回路図であ
る。第３図において、20は本実施例によるＣ―
MOSインバータ１を駆動するためのバツフア回
路である。Ｃ―MOSインバータ１は第１図に示
した従来例と同一の構成を有している。バツフア
回路２０は第１のｐ―MOSトランジスタQ1を駆
動するための第１のインバータINV10と、第１の
ｎ―MOSトランジスタT1を駆動するための第２
のインバータINV20とからなつている。第１のイ
ンバータINV10は、電源線VCCと接地間に、本発
明により、第２のｐ―MOSトランジスタQ20、第
２のｎ―MOSトランジスタT20、および第３のｎ
―MOSトランジスタT30を直列接続して構成され
ている。第２のインバータINV20は、電源線VCC
と接地間に、本発明により、第３のｐ―MOSト
ランジスタQ30、第４のｐ―MOSトランジスタ
Q40、および第４のｎ―MOSトランジスタT40を
直列接続して構成されている。本発明により、入
力端３と第１および第２のインバータINV10，
INV20の間に遅延回路５が設けられている。第１
のインバータINV10内のトランジスタQ20および
T20のゲートと、第２のインバータINV20内のト
ランジスタQ30およびT40のゲートは、入力端３
に共通接続されている。第１のインバータINV10
内のトランジスタT30のゲートと、第２のインバ
ータINV20内のトランジスタQ40のゲートは、遅
延回路５の出力に共通接続されている。入力端３
はセンスアンプSAを介して図示しないメモリ・
セル・アレイ等に接続されている。トランジスタ
Q20とT20との接続点はＣ―MOSインバータ１の
第１のｐ―MOSトランジスタQ1のゲートに接続
されている。トランジスタQ40とT40の接続点は
第１のｎ―MOSトランジスタT1のゲートに接続
されている。トランジスタQ1とT1の接続点は出
力端４に接されている。第３図の回路において
は、第１図に示した従来例の如くトランジスタの
gmを第１のインバータと第２のインバータとで
異なるように設定する必要はない。
第４図は第３図の回路におけるバツフア回路２
０の入力電圧およびこれに応答する出力電圧の波
形図である。第４図において、入力端３（第３
図）の入力電圧ＣがＨレベルからＬレベルに立下
る過程で、ｐ―MOSトランジスタQ20およびQ30
のしきい値電圧VTH1以下になる時刻t0において、
これらのトランジスタQ20およびQ30はオンにな
る。この時、第１のインバータINV10内のｎ―
MOSトランジスタT20およびT30はオンなので、
第１のインバータINV10の出力Ａは時刻t0ではＬ
レベルであるが、入力電圧Ｃが立下る過程におい
て立上り始める。ところが、第２のインバータ
INV20においては、時刻t0においてｐ―MOSトラ
ンジスタQ30およびｎ―MOSトランジスタT40は
オンであるが、ｐ―MOSトランジスタQ40のゲー
トには、遅延回路５を介して入力電圧が印加され
るので、時刻t0から遅延時間ｔを経過した後に始
めて出力Ｂが立上り始める。従つて、図に示され
る如く、バツフア回路の出力Ｂは出力Ａの立上が
り時から充分遅れて立上がる。この出力Ａおよび
ＢがＣ―MOSインバータのｐ―MOSトランジス
タQ1およびｎ―MOSトランジスタT1のゲートに
それぞれ印加されると、時刻t1において出力Ａの
電圧がｐ―MOSトランジスタQ1のしきい値電圧
VTH1を越えるのでトランジスタQ1がまずオフに
なり、次いで、時刻t2において出力Ｂの電圧がｎ
―MOSトランジスタT1のしきい値電圧VTH2を越
えるのでトランジスタT1がオンになる。従つて、
トランジスタQ1およびT1は、バツフア回路２０
の入力端３における立下がり時には同時にオンと
なることはない。
バツフア回路２０の入力端３において入力電圧
が立上がる場合は、第２のインバータINV20のト
ランジスタQ30がオフ，T40がオンになつてから
所定の遅延時間の後に第１のインバータINV10の
トランジスタT30がオンになるので、出力Ｂの立
下り時から所定の遅延時間の後に出力Ａが立下
る。従つて、この場合もＣ―MOSインバータ内
のトランジスタQ1およびT1は同時にオンになる
ことはない。
第５図は第３図の回路に用いられれた遅延回路
５の１例を示す回路図である。この遅延回路は周
知の技術により簡単に構成されるものであり、２
つのインバータ回路の間に抵抗Ｒと容量Ｃからな
る時定数回路を接続して得られる。
以上の説明から明らかなように、本発明により
Ｃ―MOSインバータ内のｐ―MOSインバータと
ｎ―MOSトランジスタをそれぞれ駆動するため
のインバータを、直列接続された少なくとも３つ
のトランジスタで構成し、該インバータと入力端
の間に遅延回路を設けたので、Ｃ―MOSインバ
ータ内のトランジスタの駆動タイミングに所望の
遅延を確実に与えることができ、従つて、Ｃ―
MOSインバータを構成するトランジスタが過渡
状態において同時に導通することは確実に防止さ
れる。このため、Ｃ―MOSインバータが組み込
まれている集積回路内部あるいは電源を共通にし
た外部回路の電源電圧の変動は抑制されることに
加えて、消費電力の低減という効果も得られる。
なお、本発明は前述の実施例に限定されるもの
ではなく、トランジスタT20とT30のゲート接続
及びQ30とQ40のゲート接続を逆にしても良く、
さらに、バツフア回路の各インバータを構成する
トランジスタは４個以上として、他の機能を付加
してもよい。例えば、待機状態でＣ―MOSイン
バータ出力をフローテイング状態にするためのト
ランジスタを付加してもよい。また、バツフア回
路の入力としては、メモリ・セル・アレイからセ
ンスアンプを介して得られるものに限らず、任意
の論理信号を用いてもよい。
【図面の簡単な説明】
第１図は従来のＣ―MOSインバータ駆動用バ
ツフア回路を示す回路図、第２図は第１図の回路
におけるバツフア回路の入力電圧およびこれに応
答する出力電圧の波形図、第３図は本発明の一実
施例によるＣ―MOSインバータ駆動用バツフア
回路を示す回路図、第４図は第３図の回路におけ
るバツフア回路の入力電圧およびこれに応答する
出力電圧の波形図、第５図は第３図の回路に用い
られた遅延回路の１例を示す回路図である。 １……Ｃ―MOSインバータ、２０……バツフ
ア回路、３……入力端、４……Ｃ―MOSインバ
ータの出力端、SA……センスアンプ、INV10…
…第１のインバータ、INV20……第２のインバー
タ、Q1，Q20，Q30，Q40……ｐ―MOSトランジ
スタ、T1，T20，T30，T40……ｎ―MOSトラン
ジスタ、VTH1……ｐ―MOSトランジスタのしき
い値電圧、VTH2……ｎ―MOSトランジスタのし
きい値電圧。

Claims (1)

  1. 【特許請求の範囲】 １ Ｃ―MOSインバータを構成するＰチヤネル
    MOSトランジスタとＮチヤネルMOSトランジス
    タの一方のMOSトランジスタを駆動する第１の
    バツフア・インバータと、他方のMOSトランジ
    スタを駆動する第２のバツフア・インバータと、
    入力信号を遅延して遅延信号を出力する遅延回路
    とを具備し、 前記第１のバツフアインバータは、前記一方の
    MOSトランジスタのゲートと電源間に接続され
    た第１のＰチヤネルMOSトランジスタと、該ゲ
    ートと接地間に直列接続された第１及び第２のＮ
    チヤネルMOSトランジスタとを有し、該第１の
    Ｐチヤネルトランジスタ及び該第１のＮチヤネル
    MOSトランジスタはそのゲートに入力信号を受
    け、該第２のＮチヤネルMOSトランジスタはそ
    のゲートに前記遅延信号を受け、 前記第２のバツフアインバータは、前記他方の
    MOSトランジスタのゲートと接地間に接続され
    た第３のＮチヤネルMOSトランジスタと、該ゲ
    ートと電源間に直列に接続された第２及び第３の
    ＰチヤネルMOSトランジスタとを有し、該第３
    のＮチヤネルMOSトランジスタ及び該第２のＰ
    チヤネルMOSトランジスタはそのゲートに前記
    入力信号を受け、該第３のＰチヤネルトランジス
    タはそのゲートに前記遅延信号を受けることを特
    徴とするＣ―MOSインバータ駆動用バツフア回
    路。
JP56125981A 1981-08-13 1981-08-13 Ｃ―ｍｏｓインバータ駆動用バッファ回路 Granted JPS5838032A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP56125981A JPS5838032A (ja) 1981-08-13 1981-08-13 Ｃ―ｍｏｓインバータ駆動用バッファ回路
IE1970/82A IE53406B1 (en) 1981-08-13 1982-08-13 A buffer circuit including inverter circuitry
DE8282304299T DE3272309D1 (en) 1981-08-13 1982-08-13 A buffer circuit including inverter circuitry
EP82304299A EP0072686B1 (en) 1981-08-13 1982-08-13 A buffer circuit including inverter circuitry
US06/407,953 US4518873A (en) 1981-08-13 1982-08-13 Buffer circuit for driving a C-MOS inverter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56125981A JPS5838032A (ja) 1981-08-13 1981-08-13 Ｃ―ｍｏｓインバータ駆動用バッファ回路

Publications (2)

Publication Number Publication Date
JPS5838032A JPS5838032A (ja) 1983-03-05
JPS6363134B2 true JPS6363134B2 (ja) 1988-12-06

Family

ID=14923765

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56125981A Granted JPS5838032A (ja) 1981-08-13 1981-08-13 Ｃ―ｍｏｓインバータ駆動用バッファ回路

Country Status (5)

Country Link
US (1) US4518873A (ja)
EP (1) EP0072686B1 (ja)
JP (1) JPS5838032A (ja)
DE (1) DE3272309D1 (ja)
IE (1) IE53406B1 (ja)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59175218A (ja) * 1983-03-24 1984-10-04 Fujitsu Ltd Ｃｍｏｓインバ−タ
JPS6097726A (ja) * 1983-11-01 1985-05-31 Mitsubishi Electric Corp Ｃｍｏｓ出力バツフア回路
IT1218845B (it) * 1984-03-30 1990-04-24 Ates Componenti Elettron Circuito di interfaccia attenuatore di rumore per generatori di segnali di temporizzazione a due fasi non sovrapposte
JPH0834418B2 (ja) * 1984-08-23 1996-03-29 富士通株式会社 遅延回路
US4700089A (en) * 1984-08-23 1987-10-13 Fujitsu Limited Delay circuit for gate-array LSI
US4704547A (en) * 1984-12-10 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories IGFET gating circuit having reduced electric field degradation
US4719369A (en) * 1985-08-14 1988-01-12 Hitachi, Ltd. Output circuit having transistor monitor for matching output impedance to load impedance
JPS62220026A (ja) * 1986-03-20 1987-09-28 Toshiba Corp 出力バツフア回路
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
US4779010A (en) * 1986-07-29 1988-10-18 Advanced Micro Devices, Inc. Monostable logic gate in a programmable logic array
US4709162A (en) * 1986-09-18 1987-11-24 International Business Machines Corporation Off-chip driver circuits
JPS63208324A (ja) * 1987-02-24 1988-08-29 Mitsubishi Electric Corp 半導体集積回路装置
US4825106A (en) * 1987-04-08 1989-04-25 Ncr Corporation MOS no-leak circuit
US5059835A (en) * 1987-06-04 1991-10-22 Ncr Corporation Cmos circuit with programmable input threshold
US4797579A (en) * 1987-07-27 1989-01-10 Raytheon Company CMOS VLSI output driver with controlled rise and fall times
US5182479A (en) * 1988-06-24 1993-01-26 U.S. Philips Corp. Gate circuit having increased voltage handling capability
US4924120A (en) * 1988-06-29 1990-05-08 Texas Instruments Incorporated Low noise output circuit
US4959563A (en) * 1988-06-29 1990-09-25 Texas Instruments Incorporated Adjustable low noise output circuit
CA1331214C (en) * 1989-01-05 1994-08-02 Kun-Ming Lee Interfacing control circuit with active circuit charge or discharge
US4952818A (en) * 1989-05-17 1990-08-28 International Business Machines Corporation Transmission line driver circuits
US4943945A (en) * 1989-06-13 1990-07-24 International Business Machines Corporation Reference voltage generator for precharging bit lines of a transistor memory
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
FR2670633B1 (fr) * 1990-12-14 1992-12-18 Bull Sa Procede et circuit de declenchement a seuil.
JP2975122B2 (ja) * 1990-12-26 1999-11-10 富士通株式会社 レベル変換回路
JP3556679B2 (ja) * 1992-05-29 2004-08-18 株式会社半導体エネルギー研究所 電気光学装置
US5296766A (en) * 1992-06-04 1994-03-22 Sharp Microelectronics Technology, Inc. CMOS circuit with crowbar limiting function
DE10002850C2 (de) * 2000-01-24 2002-02-14 Infineon Technologies Ag Schaltung zur Umsetzung eines Paars aus differenziellen Signalen in ein Eintaktsignal
DE10103052C1 (de) * 2001-01-24 2002-09-12 Infineon Technologies Ag Schaltkreis zum Erzeugen eines asynchronen Signalpulses
DE10135786B4 (de) * 2001-07-23 2004-01-29 Infineon Technologies Ag Ausgangstreibervorrichtung und Verfahren zur Ausgabe eines Ausgangssignals hieraus
US20030189448A1 (en) * 2002-04-08 2003-10-09 Silicon Video, Inc. MOSFET inverter with controlled slopes and a method of making
US7187227B2 (en) 2002-08-07 2007-03-06 Nippon Telegraph And Telephone Corporation Driver circuit
JP4015937B2 (ja) * 2002-12-06 2007-11-28 松下電器産業株式会社 デューティ比補正回路
US20040265499A1 (en) * 2003-06-24 2004-12-30 Nokia Corporation Method of forming patterns on articles
WO2011067902A1 (ja) * 2009-12-03 2011-06-09 パナソニック株式会社 半導体集積回路およびそれを備えた昇圧回路
WO2011157109A2 (zh) * 2011-05-30 2011-12-22 华为技术有限公司 一种i/o电路和集成电路
EP2621090A1 (en) * 2012-01-27 2013-07-31 ST-Ericsson SA Switching circuit and method
CN113054990A (zh) * 2021-03-12 2021-06-29 湖南国科微电子股份有限公司 一种驱动电路、接口电路和终端

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1127687A (en) * 1965-12-13 1968-09-18 Rca Corp Logic circuitry
US3631528A (en) * 1970-08-14 1971-12-28 Robert S Green Low-power consumption complementary driver and complementary bipolar buffer circuits
US3851189A (en) * 1973-06-25 1974-11-26 Hughes Aircraft Co Bisitable digital circuitry
JPS5915533B2 (ja) * 1976-08-20 1984-04-10 シチズン時計株式会社 電子装置の駆動回路
DE2737506C2 (de) * 1977-08-19 1979-08-16 Siemens Ag, 1000 Berlin Und 8000 Muenchen Ausgangsverstärker mit CMOS-Transistoren
JPS5839409B2 (ja) * 1978-11-17 1983-08-30 富士通株式会社 増幅回路
US4329600A (en) * 1979-10-15 1982-05-11 Rca Corporation Overload protection circuit for output driver
US4317180A (en) * 1979-12-26 1982-02-23 Texas Instruments Incorporated Clocked logic low power standby mode
JPS5745726A (en) * 1980-09-01 1982-03-15 Nec Corp Transistor switch

Also Published As

Publication number Publication date
IE53406B1 (en) 1988-11-09
EP0072686A2 (en) 1983-02-23
EP0072686A3 (en) 1983-06-15
US4518873A (en) 1985-05-21
IE821970L (en) 1983-02-13
EP0072686B1 (en) 1986-07-30
DE3272309D1 (en) 1986-09-04
JPS5838032A (ja) 1983-03-05

Similar Documents

Publication Publication Date Title
JPS6363134B2 (ja)
EP0360525B1 (en) Output buffer circuit having a level conversion function
US4733112A (en) Sense amplifier for a semiconductor memory device
JPH0750556A (ja) フリップフロップ型増幅回路
US4431927A (en) MOS Capacitive bootstrapping trigger circuit for a clock generator
US5124585A (en) Pulsed bootstrapping output buffer and associated method
JPH0684373A (ja) 半導体メモリ装置のデータ出力回路
EP0085436A2 (en) Buffer circuits
US4963774A (en) Intermediate potential setting circuit
JPH0865135A (ja) 出力バッファ回路
JPS6137709B2 (ja)
US4970694A (en) Chip enable input circuit in semiconductor memory device
JP2968826B2 (ja) カレントミラー型増幅回路及びその駆動方法
JP3151329B2 (ja) データ出力回路
JP2527050B2 (ja) 半導体メモリ用センスアンプ回路
JPS63236407A (ja) 半導体回路
JPH0685497B2 (ja) 半導体集積回路
JPH05290582A (ja) 出力バッファ回路
JP3347374B2 (ja) デコーダ回路及び半導体記憶装置
JP2663694B2 (ja) 半導体メモリ装置の出力回路
JPH05167424A (ja) 出力バッファ回路
JPH0529910A (ja) 論理回路
JPH0559520B2 (ja)
JPS5850697A (ja) メモリ読出増幅器駆動信号発生回路
JPS61123167A (ja) 半導体集積回路