JPS61265794A - 半導体記憶装置のデコ−ダ回路 - Google Patents
半導体記憶装置のデコ−ダ回路Info
- Publication number
- JPS61265794A JPS61265794A JP60107826A JP10782685A JPS61265794A JP S61265794 A JPS61265794 A JP S61265794A JP 60107826 A JP60107826 A JP 60107826A JP 10782685 A JP10782685 A JP 10782685A JP S61265794 A JPS61265794 A JP S61265794A
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- JP
- Japan
- Prior art keywords
- decoder
- circuit
- gate
- signal
- transistor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体記憶装置のワード線或いはビット線の全選択モー
ドを行なうための回路であって、デコーダの論理ゲート
の電源に電圧制御回路を設け、全選択時(;その電圧を
低下するようにしてあり、デコーダ回路の構造を簡単化
した。
ドを行なうための回路であって、デコーダの論理ゲート
の電源に電圧制御回路を設け、全選択時(;その電圧を
低下するようにしてあり、デコーダ回路の構造を簡単化
した。
本発明は、集積回路の試験時等(;用いられるワード線
或いはビット線の全選択モードを行なわせるための回路
に係り、特にCMOSメモリを用いた回路シ;関する。
或いはビット線の全選択モードを行なわせるための回路
に係り、特にCMOSメモリを用いた回路シ;関する。
従来例として、CMOSデコーダ(HANDタイプ)を
コンパクトにまとめ、しかも全選択モードが可能C;す
るため、第6図のような回路が使用されている。第5図
はロク(行)デコーダの例であり、二のような回路を各
ワード線毎に備える。1〜5はロクアドレス入力端子で
(α0.α1.α、) 〜(’Oy ”l p ’りの
8種の信号のいずれかが印加(第5図は”Oyαl、α
!が入力)され、それぞれHAND回路のr&デャネル
MO& )ランジスタQ。
コンパクトにまとめ、しかも全選択モードが可能C;す
るため、第6図のような回路が使用されている。第5図
はロク(行)デコーダの例であり、二のような回路を各
ワード線毎に備える。1〜5はロクアドレス入力端子で
(α0.α1.α、) 〜(’Oy ”l p ’りの
8種の信号のいずれかが印加(第5図は”Oyαl、α
!が入力)され、それぞれHAND回路のr&デャネル
MO& )ランジスタQ。
〜Q2のゲーH:[続される。Qaはディプレッション
型のHAND回路の負荷用のトランジスタであり、高位
の電源Vcc−二そのドレインが、またソース及びゲー
トがトランジスタQ、のドレインとの接続ノードN1に
接続し、さらに、デコーダの出力駆動用の0M08回路
のトランジスタQ4(7’fヤネル)及びQs(%チャ
ネル)のゲート檻;接続し、0MO8出力は出力端子5
に接続し、これよニ属するワード線Cニデコーダ出力が
供給される。一方、ノードN1C;はさらにルチャネル
MO8)ランジスタQxのドレインを接続し、そのソー
スを低位の電源Y、、+二接続しており、ゲート端子4
に制御信号φな入力する。
型のHAND回路の負荷用のトランジスタであり、高位
の電源Vcc−二そのドレインが、またソース及びゲー
トがトランジスタQ、のドレインとの接続ノードN1に
接続し、さらに、デコーダの出力駆動用の0M08回路
のトランジスタQ4(7’fヤネル)及びQs(%チャ
ネル)のゲート檻;接続し、0MO8出力は出力端子5
に接続し、これよニ属するワード線Cニデコーダ出力が
供給される。一方、ノードN1C;はさらにルチャネル
MO8)ランジスタQxのドレインを接続し、そのソー
スを低位の電源Y、、+二接続しており、ゲート端子4
に制御信号φな入力する。
このトランジスタQzのゲートの制御信号φ=“L”の
ときは通常モードであって第5図の回路はデコーダとし
て機能し、φ=“H”ではトランジスタQxがONL、
、ノードN、の電位が下がりL″となり、したがって出
力端子5の電位は“H”となる。丁なわち、φ=“H”
ですべてのデコーダ出力は“H”となり、ワード線全選
択モードになる。
ときは通常モードであって第5図の回路はデコーダとし
て機能し、φ=“H”ではトランジスタQxがONL、
、ノードN、の電位が下がりL″となり、したがって出
力端子5の電位は“H”となる。丁なわち、φ=“H”
ですべてのデコーダ出力は“H”となり、ワード線全選
択モードになる。
トコろが第5図の回路においては、全選択モードの切換
えのため鑑;トランジスタQzを設けなければならず、
十分コンパクトなデコーダパターンをつくるのが困@に
なる。また、回路の電流消費が大きいため電源の金属配
線幅を細くすることができないという欠点もある。これ
らのことは、より集積度を上げるためセルサイズを微細
化し、これに伴ないデコーダの回路を小型化するシニあ
たり障害になる。
えのため鑑;トランジスタQzを設けなければならず、
十分コンパクトなデコーダパターンをつくるのが困@に
なる。また、回路の電流消費が大きいため電源の金属配
線幅を細くすることができないという欠点もある。これ
らのことは、より集積度を上げるためセルサイズを微細
化し、これに伴ないデコーダの回路を小型化するシニあ
たり障害になる。
本発明においては、アドレス信号を入力とし、これに応
じて選択(i号を発生する論理ゲートの電源制御回路を
デコーダ外に設Cする。そして全選択モード指定信号の
印加鑑;より、電源電圧を低下せしめて、論理ゲート出
力を全て“L”となし、これにより各デコーダの0MO
8出力を全て“H”にして、ワード線又はビット線の全
選択を行なう。
じて選択(i号を発生する論理ゲートの電源制御回路を
デコーダ外に設Cする。そして全選択モード指定信号の
印加鑑;より、電源電圧を低下せしめて、論理ゲート出
力を全て“L”となし、これにより各デコーダの0MO
8出力を全て“H”にして、ワード線又はビット線の全
選択を行なう。
上記C二より、メモリ領域のデコーダ内にモード切換え
手段を設けることが必要でなくなり、十分コンパクトな
デコーダが形成でき、また、全選択モード時鑑二輪理ゲ
ートの電源を落とすようにするため電流消費が比較的に
少なくでき、論理ゲート′鑞源の金属配線幅が、第2図
の従来例より細くできる。
手段を設けることが必要でなくなり、十分コンパクトな
デコーダが形成でき、また、全選択モード時鑑二輪理ゲ
ートの電源を落とすようにするため電流消費が比較的に
少なくでき、論理ゲート′鑞源の金属配線幅が、第2図
の従来例より細くできる。
第1図5二本発明の実施例の回路t/8わしてあり、以
下C二これを説明する。本実施例においてデコーダ自体
は普通のものでs QO〜Q、はアドレス信号(8o、
α1.α、)により選択され出力を発生するN−心ωゲ
ートであり、Qsは負荷用のディプレッション型のトラ
ンジスタであり、両者の接続ノードN、の電位が選択1
時シ=“L”になる。それ5二より、CMQSインバー
タの入力ノードN、が“L−;なり、トランジスタQ4
(F ”)がON、)ランジスタQ1(3−ah)が
OFF l:、転じ、出力端子15の電位V。、tが“
H”になり、これに接続されているワード線(図示せず
)が駆動される。
下C二これを説明する。本実施例においてデコーダ自体
は普通のものでs QO〜Q、はアドレス信号(8o、
α1.α、)により選択され出力を発生するN−心ωゲ
ートであり、Qsは負荷用のディプレッション型のトラ
ンジスタであり、両者の接続ノードN、の電位が選択1
時シ=“L”になる。それ5二より、CMQSインバー
タの入力ノードN、が“L−;なり、トランジスタQ4
(F ”)がON、)ランジスタQ1(3−ah)が
OFF l:、転じ、出力端子15の電位V。、tが“
H”になり、これに接続されているワード線(図示せず
)が駆動される。
同様なデコーダ回路がアドレス信号(α2αl ”0)
s(”x α、α。)、(α2 α1 α。)、(α
、α1 α。) 。
s(”x α、α。)、(α2 α1 α。)、(α
、α1 α。) 。
に2 α、;。)、(7L2 j α。) * (”
! ”s ”。)を入力として構成され、それぞれ1;
接続するワード線を駆動するようになっている(第2図
参照)。
! ”s ”。)を入力として構成され、それぞれ1;
接続するワード線を駆動するようになっている(第2図
参照)。
これらの各デコーダ回路のNAIωゲートの負荷トラン
ジスタのドレインは電源制御回路11の出力ノードN、
r;接続される。電源制御回路11のディプレッショ
ン型Mo5s )ランジスタQ11は制御信号φをゲー
ト入力とし、ドレインを高電位Vcoに接続し、ソース
は出力ノードNs及びルチャネルエンハンスメントfJ
MO8I−ランジスタQ12のドレインC;接続し、Q
12のゲートi二側側信号φを入力し、ソースを低位電
源Vllに接続している。
ジスタのドレインは電源制御回路11の出力ノードN、
r;接続される。電源制御回路11のディプレッショ
ン型Mo5s )ランジスタQ11は制御信号φをゲー
ト入力とし、ドレインを高電位Vcoに接続し、ソース
は出力ノードNs及びルチャネルエンハンスメントfJ
MO8I−ランジスタQ12のドレインC;接続し、Q
12のゲートi二側側信号φを入力し、ソースを低位電
源Vllに接続している。
全デコーダ出力t″B”とするワード、綴金選択モード
においては、制御信号φ=“H″とすれば、トランジス
タQ12がONとなり、i=“L”をゲート入力とする
ディプレッショントランジスタQ11との接続ノードの
電位を引下げ、電源制御回路の出力ノードN、の電圧を
ほぼOVに落とす。それにより、全てのデコーダ回路の
NANDゲートの出力ノ−ドN、及びCMOSインバー
タの入力ノード#1 ):“L”1:より、その出力端
子15の電圧は“H”となる。
においては、制御信号φ=“H″とすれば、トランジス
タQ12がONとなり、i=“L”をゲート入力とする
ディプレッショントランジスタQ11との接続ノードの
電位を引下げ、電源制御回路の出力ノードN、の電圧を
ほぼOVに落とす。それにより、全てのデコーダ回路の
NANDゲートの出力ノ−ドN、及びCMOSインバー
タの入力ノード#1 ):“L”1:より、その出力端
子15の電圧は“H”となる。
ここで、NANDゲートの電源制御回路11は、ラコー
ダ回路の外部の適当な場所C;配置することtできるか
ら、デコーダ回路自体は十分コンバク1喀:形成するこ
とが可能になる。
ダ回路の外部の適当な場所C;配置することtできるか
ら、デコーダ回路自体は十分コンバク1喀:形成するこ
とが可能になる。
以上、ワード線側について示したが、ビット扉側も同様
に構成してビット線全選択を行なうこ2ができ−る。
に構成してビット線全選択を行なうこ2ができ−る。
以上から明らかなごとく、本発明によれば、U来のごと
く、全選択モード切換用のトランジスタが不用となるの
で、デコーダ回路を十分コンパクトに形成でき、また全
選択時C二輪理ゲートの1に2Iiを落とすようC二し
ているので、電流消費が少なべでき、論理ゲートの金−
配線幅を細くするととtできる。これらのことから、セ
ルサイズを縮少するの1=伴ないデコーダ回路を小型化
することが釜L 易となり、集積度の向上が可能となる
。
く、全選択モード切換用のトランジスタが不用となるの
で、デコーダ回路を十分コンパクトに形成でき、また全
選択時C二輪理ゲートの1に2Iiを落とすようC二し
ているので、電流消費が少なべでき、論理ゲートの金−
配線幅を細くするととtできる。これらのことから、セ
ルサイズを縮少するの1=伴ないデコーダ回路を小型化
することが釜L 易となり、集積度の向上が可能となる
。
第1図は本発明の実施例の回路図、
1 第2図は実施例の全体的回路量。
第3図は従来の回路図である。
1〜3・・・アドレス入力端子。
1 11・・・電源制御回路。
15・・・(デコーダの)出力端子。
Claims (1)
- アドレス信号に応じて選択信号を発生する論理ゲート
と、該論理ゲートの電源電圧をモード指定信号に応じて
制御する電源制御回路とを有し、全選択モード指定信号
の入力により、該電源電圧を低下するようにしたことを
特徴とする半導体記憶装置のデコーダ回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107826A JPS61265794A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置のデコ−ダ回路 |
DE8686303806T DE3680822D1 (de) | 1985-05-20 | 1986-05-19 | Dekodierschaltung fuer eine halbleiterspeicheranordnung. |
EP86303806A EP0202910B1 (en) | 1985-05-20 | 1986-05-19 | Decoder circuit for a semiconductor memory device |
KR8603882A KR900001598B1 (en) | 1985-05-20 | 1986-05-19 | The decoder circuit of semiconductor memory device |
US06/864,243 US4730133A (en) | 1985-05-20 | 1986-05-19 | Decoder circuit of a semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107826A JPS61265794A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置のデコ−ダ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61265794A true JPS61265794A (ja) | 1986-11-25 |
Family
ID=14469015
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60107826A Pending JPS61265794A (ja) | 1985-05-20 | 1985-05-20 | 半導体記憶装置のデコ−ダ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4730133A (ja) |
EP (1) | EP0202910B1 (ja) |
JP (1) | JPS61265794A (ja) |
KR (1) | KR900001598B1 (ja) |
DE (1) | DE3680822D1 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6366789A (ja) * | 1986-09-09 | 1988-03-25 | Mitsubishi Electric Corp | Cmos行デコ−ダ回路 |
US4851716A (en) * | 1988-06-09 | 1989-07-25 | National Semiconductor Corporation | Single plane dynamic decoder |
JP2555165B2 (ja) * | 1988-10-27 | 1996-11-20 | 富士通株式会社 | ナンド回路 |
US5157283A (en) * | 1988-12-23 | 1992-10-20 | Samsung Electronics Co., Ltd. | Tree decoder having two bit partitioning |
JPH04184793A (ja) * | 1990-11-20 | 1992-07-01 | Nec Corp | 半導体デコード装置 |
US5396459A (en) * | 1992-02-24 | 1995-03-07 | Sony Corporation | Single transistor flash electrically programmable memory cell in which a negative voltage is applied to the nonselected word line |
KR100281600B1 (ko) * | 1993-01-07 | 2001-03-02 | 가나이 쓰도무 | 전력저감 기구를 가지는 반도체 집적회로 |
US6384623B1 (en) * | 1993-01-07 | 2002-05-07 | Hitachi, Ltd. | Semiconductor integrated circuits with power reduction mechanism |
US7388400B2 (en) * | 1993-01-07 | 2008-06-17 | Elpida Memory, Inc. | Semiconductor integrated circuits with power reduction mechanism |
US5389836A (en) * | 1993-06-04 | 1995-02-14 | International Business Machines Corporation | Branch isolation circuit for cascode voltage switch logic |
US5995016A (en) * | 1996-12-17 | 1999-11-30 | Rambus Inc. | Method and apparatus for N choose M device selection |
CN104993574B (zh) * | 2015-07-06 | 2017-06-06 | 上海巨微集成电路有限公司 | 一种适用于otp存储器的电源切换电路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50105031A (ja) * | 1974-01-23 | 1975-08-19 | ||
JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5931253B2 (ja) * | 1972-08-25 | 1984-08-01 | 株式会社日立製作所 | デプレツシヨン型負荷トランジスタを有するmisfet論理回路 |
JPS5625295A (en) * | 1979-08-06 | 1981-03-11 | Nec Corp | Semiconductor device |
JPS59124092A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | メモリ装置 |
-
1985
- 1985-05-20 JP JP60107826A patent/JPS61265794A/ja active Pending
-
1986
- 1986-05-19 KR KR8603882A patent/KR900001598B1/ko not_active IP Right Cessation
- 1986-05-19 EP EP86303806A patent/EP0202910B1/en not_active Expired - Lifetime
- 1986-05-19 DE DE8686303806T patent/DE3680822D1/de not_active Expired - Fee Related
- 1986-05-19 US US06/864,243 patent/US4730133A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50105031A (ja) * | 1974-01-23 | 1975-08-19 | ||
JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
Also Published As
Publication number | Publication date |
---|---|
KR900001598B1 (en) | 1990-03-15 |
EP0202910A3 (en) | 1989-05-24 |
US4730133A (en) | 1988-03-08 |
EP0202910A2 (en) | 1986-11-26 |
EP0202910B1 (en) | 1991-08-14 |
DE3680822D1 (de) | 1991-09-19 |
KR860009418A (ko) | 1986-12-22 |
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