[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JPH03142788A - 半導体メモリ用センスアンプ回路 - Google Patents

半導体メモリ用センスアンプ回路

Info

Publication number
JPH03142788A
JPH03142788A JP1280240A JP28024089A JPH03142788A JP H03142788 A JPH03142788 A JP H03142788A JP 1280240 A JP1280240 A JP 1280240A JP 28024089 A JP28024089 A JP 28024089A JP H03142788 A JPH03142788 A JP H03142788A
Authority
JP
Japan
Prior art keywords
sense amplifier
circuit
input signal
amplifier circuit
pulse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1280240A
Other languages
English (en)
Other versions
JP2527050B2 (ja
Inventor
Hiroaki Tsutsui
宏彰 筒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1280240A priority Critical patent/JP2527050B2/ja
Priority to US07/604,301 priority patent/US5157632A/en
Publication of JPH03142788A publication Critical patent/JPH03142788A/ja
Application granted granted Critical
Publication of JP2527050B2 publication Critical patent/JP2527050B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419Read-write [R-W] circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体メモリ用センスアンプ回路に関し、特
に、CMOS回路によって構成されたSRAM用のセン
スアンプ回路に関する。
[従来の技術] 従来のこの種の半導体メモリ用センスアンプ回路は、第
5図に示すように、カレントミラー型CMO8回路で構
成されている。
第5図に示すように、nチャネルMOSトランジスタ(
以下、9MO3と記す)Ql、Q2とnチャネルMOS
トランジスタ(以下、n M OSと記す)Q3〜Q5
から構成されるセンスアンプ回路は、その入力信号り、
ITをメモリセルアレイ2から受は取り、その出力信号
D outをpMO3Q2のドレインとnMO3Q4の
ドレインとの接続点から出力する。メモリセルアレイ2
内のワード線は、アドレス入力信号A1、A2、・・・
、Anが入力されるアドレスデコーダ1によって選択さ
れる。
[発明が解決しようとする課H] 上述した従来のセンスアンプ回路では、入力信号り、T
)−の電位差信号:ΔV=D−ITに応じて出力信号D
 0tlTを出力する。したがって、アドレスが変化し
、選択されるメモリセルのデータが直前に選択されてい
たメモリセルのデータと異なる場合、センスアンプの入
力電位差信号は±ΔVから王ΔVに変化する。このとき
の入出力特性は第6図に示す曲線になる。すなわち、電
位差信号が−ΔVからΔVに変化するのに応じて、出力
信号DoutはほぼOVから電源電圧VOOレベルまで
変化する。この際出力端子に接続された負荷容量をCL
とすると、センスアンプのpMOsQ2とnMO8Q4
とは、Q = V oo−CLめ電荷を充放電しなけれ
ばならない、而して、MOSトランジスタの負荷駆動能
力はそのゲートサイズ(ゲート幅)に依存しており、ゲ
ートサイズが大きくなる程駆動能力が増大するから、p
MO8Q2とnMO8Q4のゲートサイズとセンスアン
プ回路の伝播遅延時間tpdとの関係は、第2図に示す
ように逆比例関係にある。ところが、pMO8Q2、n
MO8Q4のサイズを大きくすると、これらのトランジ
スタを通って電源VoDからグランドに向かって常時流
れる貫通電流も大きくなり消費電力が増大する。したが
って、従来のセンスアンプ回路では、センスアンプの伝
播遅延時間tpaを小さくするためには消費電力が大き
くなるという欠点があった。
[課題を解決するための手段] 本発明の半導体メモリ用センスアンプ回路は、カレント
ミラー型のCMO3回路によって構成されたものあって
、その負荷駆動用の9MO3とnMO3には、通常の常
時動作しているpMOsとnMO3の外にアドレス入力
信号が変化した時のみ、すなわちセンスアンプの入力信
号が変化する可能性のある時のみ、動作状態となる9M
O3とnMO3とが設けられており、そしてこれら2組
のCMO8回路は並列に接続されている。すなわち、本
発明のセンスアンプ回路においては、負荷駆動用のpM
OsとnMO8との実効的ゲート幅がアドレス入力信号
が変化したときにのみ一時的増大される。
[実施例] 次に、本発明の実施例について図面を参照して説明する
第1図は、本発明の一実施例を示す回路図である。同図
において、第5図の従来例の部分と同等の部分には同一
の符号が付せられている9本実施例のセンスアンプ回路
では、従来例において用いられた、負荷駆動用のpMO
sQ2とnMO3Q4との直列回路に、pMO3Q6.
Q2aおよびnMOsQ4a、Q7からなる直列回路が
並列に接続されている。この直列回路のpMO3Q6、
nMO5Q7は、遅延回路4の出力する制御信号C5ま
たはそのインバータ回路5による反転信号によって制御
される。この制御信号C8は、アドレス入力信号の変化
を検知してワンショットのパルスを発生するパルス発生
器3の出力を一定時間遅延させたものである。
次に、この実施例の動作について説明する。待機時のア
ドレス入力信号に変化のない状態ではトランジスタQ6
、Q7がオフしているので、この状態では、負荷駆動部
の貫通電流はトランジスタQ2、Q4を通って流れる電
流のみである。
いま、アドレス入力信号AI、A2、・・・、Anのう
ちいずれかが変化した場合、その変化を検知して、パル
ス発生回路3は、ある一定のパルス幅のワンショットパ
ルスを発生する。このパルスはある適当な遅延を与える
遅延回路4を経てQ6、Q7をコントロールする制御信
号C8となり、ある所定の期間のみQ6、Q7を導通さ
せる。したがって、このパルスの存続期間には、出力負
荷をトランジスタQ2、Q2a、およびQ4、Q4aで
駆動することができる。
ここで、トランジスタQ2(Q4)のゲートサイズをB
とし、Q2とQ2a(Q4とQ4a>との合計ゲートサ
イズをAとすれば、Q6、Q7が導通しているときには
、負荷駆動トランジスタの実効的ゲートサイズはAとな
るから、本実施例によれば、センスアンプ回路の伝播遅
延時間tPdを第2図に示すように、tBからtAに短
縮することができる。また、入力信号り、ITに対する
出力信号D OUTの波形は第3図に示すようになる。
ここで、Dour  (Ar) 、DooT(Af )
は本実施例回路による立上がり、立下がり波形、D 0
UT(Br)−Dour  (Bf)は従来回路により
立上がり、立下がり波形を示している。
一方、消費電力に関しては、アドレス入力信号が変化し
たときにのみ所定の期間トランジスタQ6、Q2a、Q
4a、Q7を通る貫通電流が流れるだけであり、それ以
外の期間に流れる電流は従来回路とかわらないので、消
費電力が大きく増加することはない。
第4図は本発明の他の実施例を示す回路図である。本実
施例では、pMO3Q1、Q2、およびnMO5Q3〜
Q5からなる従来のセンスアンプに、これと同様の構成
を有するpMO3Q1b、Q2bおよびnMO8Q3b
 〜Q5bからなるセンスアンプが並列に接続されてい
る。この回路では、nMOsQ5bが、遅延回路4から
出力される制御信号C8によってコントロールされる。
したがって、この実施例では待機状態においては上側の
センスアンプに電流が流れるのみであるが、アドレス入
力信号が変化した後の一定期間には、下側のセンスアン
プにも電流が流れ、2つのセンスアンプにより負荷を駆
動することになる。
[発明の効果] 以上説明したように、本発明によれば、アドレス入力信
号が変化した際にのみ、ある所定の期間だけセンスアン
プの駆動能力を増加させることができるので、消費電力
をほとんど増加させることなく、センスアンプ回路の伝
播遅延時間tpaを小さくすることができる。
【図面の簡単な説明】
第1図は、本発明の一実施例を示す回路図、第2図およ
び第3図は、それぞれその動作説明図、第4図は、本発
明の他の実施例を示す回路図、第5図は、従来例を示す
回路図、第6図は、その動作説明図である。 1・・・アドレスデコーダ、 2・・・メモリセルアレ
イ、 3・・・パルス発生回路、 4・・・遅延回路、
5・・・インバータ回路、 A1=A2、・・・、An
・・・アドレス入力信号、 C8・・・制御信号、 D
、IIf・・・センスアンプ入力信号、 D OUT・
・・センスアンプ出力信号。

Claims (1)

    【特許請求の範囲】
  1.  CMOS回路で構成される半導体メモリ用センスアン
    プ回路であって、負荷を駆動するトランジスタとして、
    第1のpチャネルMOSトランジスタと第1のnチャネ
    ルMOSトランジスタとからなる第1の直列回路と、該
    第1の直列回路に並列に接続された第2のpチャネルM
    OSトランジスタと第2のnチャネルMOSトランジス
    タとからなる第2の直列回路とが備えられており、かつ
    、前記第2の直列回路は、アドレス入力信号が変化した
    あとのセンスアンプへの入力信号がスイッチする時点を
    含む一定期間のみ動作せしめられるものであることを特
    徴とする半導体メモリ用センスアンプ回路。
JP1280240A 1989-10-27 1989-10-27 半導体メモリ用センスアンプ回路 Expired - Lifetime JP2527050B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP1280240A JP2527050B2 (ja) 1989-10-27 1989-10-27 半導体メモリ用センスアンプ回路
US07/604,301 US5157632A (en) 1989-10-27 1990-10-29 High-speed low-power consumption sense amplifier circuit incorporated in semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1280240A JP2527050B2 (ja) 1989-10-27 1989-10-27 半導体メモリ用センスアンプ回路

Publications (2)

Publication Number Publication Date
JPH03142788A true JPH03142788A (ja) 1991-06-18
JP2527050B2 JP2527050B2 (ja) 1996-08-21

Family

ID=17622253

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1280240A Expired - Lifetime JP2527050B2 (ja) 1989-10-27 1989-10-27 半導体メモリ用センスアンプ回路

Country Status (2)

Country Link
US (1) US5157632A (ja)
JP (1) JP2527050B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007179681A (ja) * 2005-12-28 2007-07-12 Hitachi Ltd 半導体装置

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100250977B1 (ko) * 1997-10-16 2000-04-15 이계철 신경망 칩을 이용한 고속 패킷 스위치 제어기와이를 이용한 교환기
US7592304B2 (en) 1999-10-01 2009-09-22 Dmi Life Sciences, Inc. Metal-binding compounds and uses therefor
US7632803B2 (en) 1999-10-01 2009-12-15 Dmi Life Sciences, Inc. Metal-binding compounds and uses therefor
JP4639030B2 (ja) * 2002-11-18 2011-02-23 パナソニック株式会社 半導体記憶装置
JP2006528690A (ja) * 2003-05-07 2006-12-21 ディーエムアイ バイオサイエンシズ インコーポレイテッド 口腔ケア方法および製品
JP5759091B2 (ja) 2009-01-30 2015-08-05 ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. 半導体記憶装置及び半導体記憶装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57150227A (en) * 1981-03-12 1982-09-17 Nec Corp Buffer circuit
JPS62140292A (ja) * 1985-12-13 1987-06-23 Toshiba Corp 半導体メモリ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59121688A (ja) * 1982-12-28 1984-07-13 Toshiba Corp スタテイツクランダムアクセスメモリ−
JPH0812756B2 (ja) * 1987-06-22 1996-02-07 松下電子工業株式会社 スタチックram回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57150227A (en) * 1981-03-12 1982-09-17 Nec Corp Buffer circuit
JPS62140292A (ja) * 1985-12-13 1987-06-23 Toshiba Corp 半導体メモリ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007179681A (ja) * 2005-12-28 2007-07-12 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
JP2527050B2 (ja) 1996-08-21
US5157632A (en) 1992-10-20

Similar Documents

Publication Publication Date Title
US4574203A (en) Clock generating circuit providing a boosted clock signal
JP3032694B2 (ja) メモリ素子の出力バッファ回路
EP0395881B1 (en) Voltage boosting circuits for dynamic memories
KR100363142B1 (ko) 3상태논리게이트회로를갖는반도체집적회로
KR910003593B1 (ko) 고집적도 메모리용 모드 선택회로
EP0115140B1 (en) Decoder circuit
US5744997A (en) Substrate bias voltage controlling circuit in semiconductor memory device
JPH03142788A (ja) 半導体メモリ用センスアンプ回路
KR0146168B1 (ko) 전위 펌핑 회로
US6353560B1 (en) Semiconductor memory device
KR100304968B1 (ko) 워드라인 드라이버
JP3083654B2 (ja) 出力回路
KR100215761B1 (ko) 반도체 메모리장치의 레벨 쉬프트회로
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
KR0144497B1 (ko) 신호선 구동회로의 충전 및 방전 보조 장치
JP2000030436A (ja) 半導体装置
KR100271625B1 (ko) 어드레스 천이 합성회로
KR100245274B1 (ko) Sram 장치의 리던던트 프리디코더 회로
JPH04318394A (ja) 半導体駆動回路
JP3226535B2 (ja) 出力バッファ回路
KR0136826Y1 (ko) 데이타 출력 버퍼
KR100186345B1 (ko) 레벨시프트 회로
KR100193446B1 (ko) 불 휘발성 반도체 메모리의 로우 디코더
KR0168774B1 (ko) 이퀄라이징 펄스 제너레이터
JPS6216055B2 (ja)