JPH0684373A - 半導体メモリ装置のデータ出力回路 - Google Patents
半導体メモリ装置のデータ出力回路Info
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- JPH0684373A JPH0684373A JP5013895A JP1389593A JPH0684373A JP H0684373 A JPH0684373 A JP H0684373A JP 5013895 A JP5013895 A JP 5013895A JP 1389593 A JP1389593 A JP 1389593A JP H0684373 A JPH0684373 A JP H0684373A
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- UUKWKUSGGZNXGA-UHFFFAOYSA-N 3,5-dinitrobenzamide Chemical compound NC(=O)C1=CC([N+]([O-])=O)=CC([N+]([O-])=O)=C1 UUKWKUSGGZNXGA-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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Abstract
(57)【要約】
【目的】構成素子が安定して動作し、より高速に動作で
き、回路構成がより簡素、コンパクトで電力消費の少な
いデータ出力回路を提供する。 【構成】データバスからのデータ信号ＤＢＢ、ＤＢの入
力経路をデータ出力動作のディスエーブル時に電源電圧
Ｖｃｃとするプリチャージ手段（５１、５２）、（７
１、７２）と、電圧源として昇圧電圧Ｖｐｐを用い、前
記入力経路の電圧に従って論理状態の変化するフリップ
フロップ形の回路構成をもつスイッチング手段（５３〜
５８）、（７３〜７８）と、データ出力動作のエネーブ
ル時に、スイッチング手段の出力をトランジスタ６２、
８２のゲートへ伝送可能とするエネーブル手段（５９〜
６１）、（７９〜８１）とを備えてなる。そして、プリ
チャージ手段をＡＴＤからの信号φＤＢＰで制御し、エ
ネーブル手段を信号ＣＡＳが活性状態に遷移するとき所
定時間後に発生される信号φＴＲＳＴで制御している。
き、回路構成がより簡素、コンパクトで電力消費の少な
いデータ出力回路を提供する。 【構成】データバスからのデータ信号ＤＢＢ、ＤＢの入
力経路をデータ出力動作のディスエーブル時に電源電圧
Ｖｃｃとするプリチャージ手段（５１、５２）、（７
１、７２）と、電圧源として昇圧電圧Ｖｐｐを用い、前
記入力経路の電圧に従って論理状態の変化するフリップ
フロップ形の回路構成をもつスイッチング手段（５３〜
５８）、（７３〜７８）と、データ出力動作のエネーブ
ル時に、スイッチング手段の出力をトランジスタ６２、
８２のゲートへ伝送可能とするエネーブル手段（５９〜
６１）、（７９〜８１）とを備えてなる。そして、プリ
チャージ手段をＡＴＤからの信号φＤＢＰで制御し、エ
ネーブル手段を信号ＣＡＳが活性状態に遷移するとき所
定時間後に発生される信号φＴＲＳＴで制御している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特にメモリセルから読み出されたデータをメモリ装
置外部に出力するデータ出力回路に関するものである。
し、特にメモリセルから読み出されたデータをメモリ装
置外部に出力するデータ出力回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置では、高集積化、大容
量化と同時に動作速度の高速化が要求される。そこで、
この高速化の要求に答えるため、メモリ装置内に、所定
の電圧を発生させる電圧ポンピング回路として電圧昇圧
回路（これはメモリ装置の動作電源電圧の低電圧化に伴
い必要とされるようになったもので、電源電圧Ｖｃｃよ
り高いレベルの昇圧電圧Ｖｐｐを発生する回路である）
を設けたり、あるいは、所定の信号を高速処理するため
の等化、プリチャージ回路等を設けるようになってきて
いる。
量化と同時に動作速度の高速化が要求される。そこで、
この高速化の要求に答えるため、メモリ装置内に、所定
の電圧を発生させる電圧ポンピング回路として電圧昇圧
回路（これはメモリ装置の動作電源電圧の低電圧化に伴
い必要とされるようになったもので、電源電圧Ｖｃｃよ
り高いレベルの昇圧電圧Ｖｐｐを発生する回路である）
を設けたり、あるいは、所定の信号を高速処理するため
の等化、プリチャージ回路等を設けるようになってきて
いる。
【０００３】この分野でよく知られているように、メモ
リセルのデータのセンシング動作（メモリセルアレイ内
の内部伝送回路で行われる動作）がデータの高速アクセ
スにおいて重要であるが、メモリセルから読み出された
データをメモリ装置の外部に出力するデータ出力回路
（本明細書ではデータ出力バッファとデータ出力ドライ
バを示す）の伝送動作もまたデータの高速アクセスのた
めの重要な要素となる。このデータ出力回路において
は、さらにメモリセルから読み出されるデータを高イン
ピーダンスのメモリ装置の外部（すなわちシステム）に
出力することになるため、高速の出力動作ばかりではな
く、高い電圧レベルでデータを出力することも重要な役
割となっている。したがって、データ出力回路の出力端
を構成するデータ出力ドライバは、通常、その電界効果
形トランジスタのチャネルサイズを他の回路のトランジ
スタのチャネルサイズより大きくすることによって、デ
ータ出力ピンの高負荷に対処し、データを高電圧レベル
化して出力するようになっている。しかし、そのため
に、データ出力ドライバのゲートを制御する信号を、そ
の大きなチャネルサイズのトランジスタを十分に駆動さ
せられるレベルで印加しなければならなくなる。その結
果、制御信号とデータ出力ドライバのゲートの設計やレ
イアウトにおいて問題が生じることとなる。
リセルのデータのセンシング動作（メモリセルアレイ内
の内部伝送回路で行われる動作）がデータの高速アクセ
スにおいて重要であるが、メモリセルから読み出された
データをメモリ装置の外部に出力するデータ出力回路
（本明細書ではデータ出力バッファとデータ出力ドライ
バを示す）の伝送動作もまたデータの高速アクセスのた
めの重要な要素となる。このデータ出力回路において
は、さらにメモリセルから読み出されるデータを高イン
ピーダンスのメモリ装置の外部（すなわちシステム）に
出力することになるため、高速の出力動作ばかりではな
く、高い電圧レベルでデータを出力することも重要な役
割となっている。したがって、データ出力回路の出力端
を構成するデータ出力ドライバは、通常、その電界効果
形トランジスタのチャネルサイズを他の回路のトランジ
スタのチャネルサイズより大きくすることによって、デ
ータ出力ピンの高負荷に対処し、データを高電圧レベル
化して出力するようになっている。しかし、そのため
に、データ出力ドライバのゲートを制御する信号を、そ
の大きなチャネルサイズのトランジスタを十分に駆動さ
せられるレベルで印加しなければならなくなる。その結
果、制御信号とデータ出力ドライバのゲートの設計やレ
イアウトにおいて問題が生じることとなる。
【０００４】このような問題を解決するための従来のデ
ータ出力回路を図３に示す。このデータ出力回路は、デ
ータバスから伝送されるデータ信号対ＤＢ、ＤＢＢを入
力とする入力端回路（ＮＯＲゲート１、３、及びインバ
ータ２、４）と、出力用のプルアップトランジスタ２１
及びプルダウントランジスタ２２からなる出力端回路
と、プルアップトランジスタ２１を制御するプルアップ
制御回路（５〜１８）と、プルダウントランジスタ２２
を制御するプルダウン制御回路（ＮＡＮＤゲート１９及
びインバータ２０）とから構成されている。このうち、
プルアップ制御回路（５〜１８）及びプルダウン制御回
路（１９、２０）は、データ出力回路の出力動作をエネ
ーブルとする信号ＰＩＴＲＳＴによって制御される。
ータ出力回路を図３に示す。このデータ出力回路は、デ
ータバスから伝送されるデータ信号対ＤＢ、ＤＢＢを入
力とする入力端回路（ＮＯＲゲート１、３、及びインバ
ータ２、４）と、出力用のプルアップトランジスタ２１
及びプルダウントランジスタ２２からなる出力端回路
と、プルアップトランジスタ２１を制御するプルアップ
制御回路（５〜１８）と、プルダウントランジスタ２２
を制御するプルダウン制御回路（ＮＡＮＤゲート１９及
びインバータ２０）とから構成されている。このうち、
プルアップ制御回路（５〜１８）及びプルダウン制御回
路（１９、２０）は、データ出力回路の出力動作をエネ
ーブルとする信号ＰＩＴＲＳＴによって制御される。
【０００５】プルアップ制御回路（５〜１８）におい
て、ＮＡＮＤゲート５の出力端に一方の電極が接続され
たキャパシタ７は、メモリ装置のエネーブル時に、Ｖｃ
ｃ−Ｖｔｈのレベルにプリチャージされるノードｎ１の
電圧レベルを、該プリチャージ電圧レベルよりも高い電
圧レベルにポンピングするためのものである。また、Ｎ
ＡＮＤゲート５の出力端にインバータ１２を介して一方
の電極が接続されたキャパシタ１３は、Ｖｃｃ−Ｖｔｈ
のレベルにプリチャージされるノードｎ２の電圧レベル
を、メモリ装置のエネーブル時のデータ出力動作の際
に、該プリチャージ電圧レベルよりも高い電圧レベルに
ポンピングするためのものである。尚、Ｖｔｈはトラン
ジスタのしきい電圧を表す。
て、ＮＡＮＤゲート５の出力端に一方の電極が接続され
たキャパシタ７は、メモリ装置のエネーブル時に、Ｖｃ
ｃ−Ｖｔｈのレベルにプリチャージされるノードｎ１の
電圧レベルを、該プリチャージ電圧レベルよりも高い電
圧レベルにポンピングするためのものである。また、Ｎ
ＡＮＤゲート５の出力端にインバータ１２を介して一方
の電極が接続されたキャパシタ１３は、Ｖｃｃ−Ｖｔｈ
のレベルにプリチャージされるノードｎ２の電圧レベル
を、メモリ装置のエネーブル時のデータ出力動作の際
に、該プリチャージ電圧レベルよりも高い電圧レベルに
ポンピングするためのものである。尚、Ｖｔｈはトラン
ジスタのしきい電圧を表す。
【０００６】次に図３の回路の動作を説明する。このデ
ータ出力回路の出力データＤｏｕｔは、メモリ装置外部
のシステムにより提供されるトライステート(tri-stat
e) のレベル状態を維持するようになっており、これ
は、無効データがアクセスされてしまうのを防止するた
めである。
ータ出力回路の出力データＤｏｕｔは、メモリ装置外部
のシステムにより提供されるトライステート(tri-stat
e) のレベル状態を維持するようになっており、これ
は、無効データがアクセスされてしまうのを防止するた
めである。
【０００７】メモリ装置のデータ出力ピンはそれ自体の
負荷が大きいため、データ出力ドライバをなすプルアッ
プトランジスタ２１及びプルダウントランジスタ２２の
各チャネルサイズは、他のトランジスタのチャネルサイ
ズに比べてかなり大きくされている。したがって、この
チャネルサイズの大きいプルアップトランジスタ２１を
十分に駆動するために、ＭＯＳトランジスタからなるポ
ンピング用のキャパシタ７、１３を備えている。
負荷が大きいため、データ出力ドライバをなすプルアッ
プトランジスタ２１及びプルダウントランジスタ２２の
各チャネルサイズは、他のトランジスタのチャネルサイ
ズに比べてかなり大きくされている。したがって、この
チャネルサイズの大きいプルアップトランジスタ２１を
十分に駆動するために、ＭＯＳトランジスタからなるポ
ンピング用のキャパシタ７、１３を備えている。
【０００８】ノードｎ１は、メモリ装置のパワーアップ
時にＮＭＯＳトランジスタ８によってＶｃｃ−Ｖｔｈの
レベルにチャージされ、そしてメモリ装置がエネーブル
とされるとＶｃｃ＋２Ｖｔｈのレベルにプリチャージさ
れる。一方、ノードｎ２は、メモリ装置のパワーアップ
時にＮＭＯＳトランジスタ１６によってＶｃｃ−Ｖｔｈ
のレベルとなり、メモリ装置がエネーブルとされると完
全に導通するＮＭＯＳトランジスタ１５によって完全な
Ｖｃｃレベルにプリチャージされる。また、互いにチャ
ネルが直列接続された２個のＮＭＯＳトランジスタ１
０、１１は、ノードｎ１の電圧レベルがＶｃｃ＋２Ｖｔ
ｈを越えないように設計されたクランパ素子である。
時にＮＭＯＳトランジスタ８によってＶｃｃ−Ｖｔｈの
レベルにチャージされ、そしてメモリ装置がエネーブル
とされるとＶｃｃ＋２Ｖｔｈのレベルにプリチャージさ
れる。一方、ノードｎ２は、メモリ装置のパワーアップ
時にＮＭＯＳトランジスタ１６によってＶｃｃ−Ｖｔｈ
のレベルとなり、メモリ装置がエネーブルとされると完
全に導通するＮＭＯＳトランジスタ１５によって完全な
Ｖｃｃレベルにプリチャージされる。また、互いにチャ
ネルが直列接続された２個のＮＭＯＳトランジスタ１
０、１１は、ノードｎ１の電圧レベルがＶｃｃ＋２Ｖｔ
ｈを越えないように設計されたクランパ素子である。
【０００９】例えば、データ信号ＤＢＢが論理“ロウ”
で入力され、信号ＰＩＴＲＳＴが論理“ハイ”になると
き（この順序はどうでもよい）、ＮＡＮＤゲート５の出
力信号は論理“ロウ”となる。これに伴い、キャパシタ
７のカップリング効果によってノードｎ１の電圧レベル
はＶｃｃ＋２Ｖｔｈのレベルから降下し、ＮＭＯＳトラ
ンジスタ１５をオフにする。一方、インバータ１２から
出力される論理“ハイ”の出力信号に伴うキャパシタ１
３のカップリング効果によって、ノードｎ２は２Ｖｃｃ
程度のレベルまで昇圧される。そして、ＮＡＮＤゲート
５の論理“ロウ”の出力信号によってスイッチングトラ
ンジスタであるＰＭＯＳトランジスタ１７がオンとな
り、これによってプルアップトランジスタ２１が完全に
導通して論理“ハイ”のデータがメモリ装置の外部に出
力される。
で入力され、信号ＰＩＴＲＳＴが論理“ハイ”になると
き（この順序はどうでもよい）、ＮＡＮＤゲート５の出
力信号は論理“ロウ”となる。これに伴い、キャパシタ
７のカップリング効果によってノードｎ１の電圧レベル
はＶｃｃ＋２Ｖｔｈのレベルから降下し、ＮＭＯＳトラ
ンジスタ１５をオフにする。一方、インバータ１２から
出力される論理“ハイ”の出力信号に伴うキャパシタ１
３のカップリング効果によって、ノードｎ２は２Ｖｃｃ
程度のレベルまで昇圧される。そして、ＮＡＮＤゲート
５の論理“ロウ”の出力信号によってスイッチングトラ
ンジスタであるＰＭＯＳトランジスタ１７がオンとな
り、これによってプルアップトランジスタ２１が完全に
導通して論理“ハイ”のデータがメモリ装置の外部に出
力される。
【００１０】一方、データ信号ＤＢが論理“ロウ”で入
力される時には、プルアップトランジスタ２１がオフ、
プルダウントランジスタ２２がオンとなり、論理“ロ
ウ”のデータがメモリ装置の外部に出力される。
力される時には、プルアップトランジスタ２１がオフ、
プルダウントランジスタ２２がオンとなり、論理“ロ
ウ”のデータがメモリ装置の外部に出力される。
【００１１】しかし、この図３の回路には次のような問
題がある。すなわち、電圧をポンピングするのにＭＯＳ
トランジスタからなるキャパシタを利用しているので、
このキャパシタの接合が電圧の急激な上昇によって破壊
されるおそれがあり、不安定である。また、このキャパ
シタの占めるレイアウト面積が他の素子に比べかなり大
きくなり、高集積化に不利となる。そのうえ、図示して
ないが、ポンピングされた電圧を継続して同じ電圧レベ
ルで維持するために、電圧レギュレータのような回路を
設けなければならないという不具合がある。
題がある。すなわち、電圧をポンピングするのにＭＯＳ
トランジスタからなるキャパシタを利用しているので、
このキャパシタの接合が電圧の急激な上昇によって破壊
されるおそれがあり、不安定である。また、このキャパ
シタの占めるレイアウト面積が他の素子に比べかなり大
きくなり、高集積化に不利となる。そのうえ、図示して
ないが、ポンピングされた電圧を継続して同じ電圧レベ
ルで維持するために、電圧レギュレータのような回路を
設けなければならないという不具合がある。
【００１２】さらに、図３の回路の出力データＤｏｕｔ
がトライステート（低電圧、高電圧、フローティング）
にある状態においては、プルアップトランジスタ２１及
びプルダウントランジスタ２２の各ゲート電圧を、これ
らトランジスタ２１、２２をオフとするために論理“ロ
ウ”とし、同時にノードｎ１及びノードｎ２を各々Ｖｃ
ｃ−Ｖｔｈの電圧レベルにしなければならない。したが
ってこれらを適切にスイッチングできるトランジスタ、
すなわちＰＭＯＳトランジスタ１７が不可欠であるが、
これが動作速度の高速化に影響し、不利となる。
がトライステート（低電圧、高電圧、フローティング）
にある状態においては、プルアップトランジスタ２１及
びプルダウントランジスタ２２の各ゲート電圧を、これ
らトランジスタ２１、２２をオフとするために論理“ロ
ウ”とし、同時にノードｎ１及びノードｎ２を各々Ｖｃ
ｃ−Ｖｔｈの電圧レベルにしなければならない。したが
ってこれらを適切にスイッチングできるトランジスタ、
すなわちＰＭＯＳトランジスタ１７が不可欠であるが、
これが動作速度の高速化に影響し、不利となる。
【００１３】
【発明が解決しようとする課題】したがって本発明で
は、各構成素子が安定して動作するデータ出力回路を提
供することを目的とする。また、より動作速度の速いデ
ータ出力回路の提供を目的とする。そして、構成がより
簡素化されて設計及びレイアウトが簡単で、高集積化に
有利なデータ出力回路の提供を目的とする。さらに、回
路構成がよりコンパクトで、電力消費を低く抑えられる
データ出力回路の提供を目的とする。
は、各構成素子が安定して動作するデータ出力回路を提
供することを目的とする。また、より動作速度の速いデ
ータ出力回路の提供を目的とする。そして、構成がより
簡素化されて設計及びレイアウトが簡単で、高集積化に
有利なデータ出力回路の提供を目的とする。さらに、回
路構成がよりコンパクトで、電力消費を低く抑えられる
データ出力回路の提供を目的とする。
【００１４】
【課題を解決するための手段】このような目的を達成す
るために本発明によるデータ出力回路は、出力用のプル
アップトランジスタ及びプルダウントランジスタの相補
的な動作により所定のデータを出力するようになった半
導体メモリ装置のデータ出力回路において、メモリセル
から読み出されるデータに基づく一対のデータ信号の入
力経路の電圧を、第１動作時に、所定の電圧レベルとす
るためのプリチャージ手段と、前記入力経路においてデ
ータ信号により生じる電圧変動の電位差を増幅して、出
力用のプルアップトランジスタ及びプルダウントランジ
スタを十分に導通させ得る電圧レベルをもつ出力を発生
するスイッチング手段と、該スイッチング手段の出力
を、第２動作時に、前記プルアップトランジスタ及びプ
ルダウントランジスタの各ゲートへ伝送可能とするエネ
ーブル手段とを備えてなることを特徴としている。
るために本発明によるデータ出力回路は、出力用のプル
アップトランジスタ及びプルダウントランジスタの相補
的な動作により所定のデータを出力するようになった半
導体メモリ装置のデータ出力回路において、メモリセル
から読み出されるデータに基づく一対のデータ信号の入
力経路の電圧を、第１動作時に、所定の電圧レベルとす
るためのプリチャージ手段と、前記入力経路においてデ
ータ信号により生じる電圧変動の電位差を増幅して、出
力用のプルアップトランジスタ及びプルダウントランジ
スタを十分に導通させ得る電圧レベルをもつ出力を発生
するスイッチング手段と、該スイッチング手段の出力
を、第２動作時に、前記プルアップトランジスタ及びプ
ルダウントランジスタの各ゲートへ伝送可能とするエネ
ーブル手段とを備えてなることを特徴としている。
【００１５】そして、このようなデータ出力回路のスイ
ッチング手段は、電圧源としてメモリ装置がエネーブル
とされる前にメモリ装置の電源電圧を昇圧して得られる
昇圧電圧が用いられ、メモリセルから読み出されるデー
タに基づく一対のデータ信号の入力経路の電圧レベルに
従って論理状態が変化するフリップフロップ形態に構成
されたトランジスタ回路を有してなることを特徴とす
る。
ッチング手段は、電圧源としてメモリ装置がエネーブル
とされる前にメモリ装置の電源電圧を昇圧して得られる
昇圧電圧が用いられ、メモリセルから読み出されるデー
タに基づく一対のデータ信号の入力経路の電圧レベルに
従って論理状態が変化するフリップフロップ形態に構成
されたトランジスタ回路を有してなることを特徴とす
る。
【００１６】また、このようなデータ出力回路における
第１動作時がデータ出力回路の出力動作がディスエーブ
ルとされるときで、第２動作時がデータ出力回路の出力
動作がエネーブルとされるときであることを特徴として
いる。
第１動作時がデータ出力回路の出力動作がディスエーブ
ルとされるときで、第２動作時がデータ出力回路の出力
動作がエネーブルとされるときであることを特徴として
いる。
【００１７】
【実施例】以下、添付の図面を参照して本発明によるデ
ータ出力回路について詳細に説明する。本発明によるデ
ータ出力回路の実施例を図１に示す。そして、図１の実
施例の動作タイミングを図２に示す。この実施例におい
て、データ出力ドライバをなす出力用のプルアップトラ
ンジスタ６２及びプルダウントランジスタ８２は、この
分野で公知の技術である。
ータ出力回路について詳細に説明する。本発明によるデ
ータ出力回路の実施例を図１に示す。そして、図１の実
施例の動作タイミングを図２に示す。この実施例におい
て、データ出力ドライバをなす出力用のプルアップトラ
ンジスタ６２及びプルダウントランジスタ８２は、この
分野で公知の技術である。
【００１８】この実施例のデータ出力回路の主要な構成
を以下に説明する。第１プリチャージ手段（５１、５
２）及び第２プリチャージ手段（７１、７２）は、メモ
リセルから読み出されたデータに基づいて本回路に入力
される一対のデータ信号ＤＢＢ、ＤＢの入力経路の電圧
レベルを、データ出力動作のディスエーブル時に電源電
圧Ｖｃｃにプリチャージする。また、第１スイッチング
手段（５３〜５８）及び第２スイッチング手段（７３〜
７８）は、前記入力経路においてデータ信号ＤＢＢ、Ｄ
Ｂにより生じる接地電圧Ｖｓｓと電源電圧Ｖｃｃとの間
の電圧変動（又はスイング：swing ）の電位差を増幅し
て信号ＤＯＫ、ＤＯＪを出力し、プルアップトランジス
タ６２及びプルダウントランジスタ８２の各ゲートに供
給する。そして、第１エネーブル手段（５９〜６１）及
び第２エネーブル手段（７９〜８１）は、データ出力動
作のエネーブル時に、プルアップトランジスタ６２及び
プルダウントランジスタ８２の各ゲートへの信号ＤＯ
Ｋ、ＤＯＪの伝送をエネーブルとする。
を以下に説明する。第１プリチャージ手段（５１、５
２）及び第２プリチャージ手段（７１、７２）は、メモ
リセルから読み出されたデータに基づいて本回路に入力
される一対のデータ信号ＤＢＢ、ＤＢの入力経路の電圧
レベルを、データ出力動作のディスエーブル時に電源電
圧Ｖｃｃにプリチャージする。また、第１スイッチング
手段（５３〜５８）及び第２スイッチング手段（７３〜
７８）は、前記入力経路においてデータ信号ＤＢＢ、Ｄ
Ｂにより生じる接地電圧Ｖｓｓと電源電圧Ｖｃｃとの間
の電圧変動（又はスイング：swing ）の電位差を増幅し
て信号ＤＯＫ、ＤＯＪを出力し、プルアップトランジス
タ６２及びプルダウントランジスタ８２の各ゲートに供
給する。そして、第１エネーブル手段（５９〜６１）及
び第２エネーブル手段（７９〜８１）は、データ出力動
作のエネーブル時に、プルアップトランジスタ６２及び
プルダウントランジスタ８２の各ゲートへの信号ＤＯ
Ｋ、ＤＯＪの伝送をエネーブルとする。
【００１９】第１、第２プリチャージ手段（５１、５
２）、（７１、７２）は、制御信号φＤＢＰ〔メモリ装
置内に備えられたアドレス遷移検出回路（ＡＴＤ）から
出力される信号で、メモリ装置外部へのデータ出力動作
時に、データ信号ＤＢＢ、ＤＢのデータ出力回路への入
力をエネーブルとする信号〕に従って動作し、メモリ装
置外部へのデータ出力動作のディスエーブル時には、プ
ルアップトランジスタ６２及びプルダウントランジスタ
８２をオフとするために、データ信号ＤＢＢ、ＤＢの入
力経路の電圧レベルを電源電圧Ｖｃｃにプリチャージす
る。
２）、（７１、７２）は、制御信号φＤＢＰ〔メモリ装
置内に備えられたアドレス遷移検出回路（ＡＴＤ）から
出力される信号で、メモリ装置外部へのデータ出力動作
時に、データ信号ＤＢＢ、ＤＢのデータ出力回路への入
力をエネーブルとする信号〕に従って動作し、メモリ装
置外部へのデータ出力動作のディスエーブル時には、プ
ルアップトランジスタ６２及びプルダウントランジスタ
８２をオフとするために、データ信号ＤＢＢ、ＤＢの入
力経路の電圧レベルを電源電圧Ｖｃｃにプリチャージす
る。
【００２０】第１、第２スイッチング手段（５３〜５
８）、（７３〜７８）は、この分野でＣＶＳＬ（cascad
e voltage switching logic ）として知られている構成
である。すなわち、各２個のＰＭＯＳトランジスタ５
７、５８、７７、７８の各ゲートとドレインとを相互に
ラッチ形態に接続しておいて、この各２個のＰＭＯＳト
ランジスタ５７、５８、７７、７８の各ドレインにＮＭ
ＯＳトランジスタ５３、５６、７３、７６のチャネルを
各々直列に接続する。そしてこれらＮＭＯＳトランジス
タ５３、５６、７３、７６を位相が相互に反対となる一
対の信号により制御して、各２個のＰＭＯＳトランジス
タ５７、５８、７７、７８のうち、ゲート−ソース間の
電圧Ｖｇｓの大きい方のトランジスタのチャネルを通じ
てそのソース電圧を出力させるような形態とされてい
る。このような構成とすることで、データ信号ＤＢＢ、
ＤＢの入力経路の電圧レベルの変化によりこの回路のセ
ット、リセットがなされ、データ信号ＤＢＢ、ＤＢの論
理状態に応じてその出力の論理状態も即座に変化する。
しかも、電圧源として昇圧電圧Ｖｐｐが用いられている
ので、ＶｓｓとＶｃｃとの間を変動するデータ信号ＤＢ
Ｂ、ＤＢを、ＶｓｓとＶｐｐとの間を変動する信号ＤＯ
Ｋ、ＤＯＪとして、電位差を増幅して出力することにな
る。これによりこの回路の出力信号ＤＯＫ、ＤＯＪの電
圧レベルはプルアップトランジスタ６２及びプルダウン
トランジスタ８２を十分に導通させられるレベルとなっ
ている。
８）、（７３〜７８）は、この分野でＣＶＳＬ（cascad
e voltage switching logic ）として知られている構成
である。すなわち、各２個のＰＭＯＳトランジスタ５
７、５８、７７、７８の各ゲートとドレインとを相互に
ラッチ形態に接続しておいて、この各２個のＰＭＯＳト
ランジスタ５７、５８、７７、７８の各ドレインにＮＭ
ＯＳトランジスタ５３、５６、７３、７６のチャネルを
各々直列に接続する。そしてこれらＮＭＯＳトランジス
タ５３、５６、７３、７６を位相が相互に反対となる一
対の信号により制御して、各２個のＰＭＯＳトランジス
タ５７、５８、７７、７８のうち、ゲート−ソース間の
電圧Ｖｇｓの大きい方のトランジスタのチャネルを通じ
てそのソース電圧を出力させるような形態とされてい
る。このような構成とすることで、データ信号ＤＢＢ、
ＤＢの入力経路の電圧レベルの変化によりこの回路のセ
ット、リセットがなされ、データ信号ＤＢＢ、ＤＢの論
理状態に応じてその出力の論理状態も即座に変化する。
しかも、電圧源として昇圧電圧Ｖｐｐが用いられている
ので、ＶｓｓとＶｃｃとの間を変動するデータ信号ＤＢ
Ｂ、ＤＢを、ＶｓｓとＶｐｐとの間を変動する信号ＤＯ
Ｋ、ＤＯＪとして、電位差を増幅して出力することにな
る。これによりこの回路の出力信号ＤＯＫ、ＤＯＪの電
圧レベルはプルアップトランジスタ６２及びプルダウン
トランジスタ８２を十分に導通させられるレベルとなっ
ている。
【００２１】このように、この実施例のデータ出力回路
では、従来必要とされていたＭＯＳキャパシタが不要と
なり、したがってデータ出力回路を構成する各素子の動
作が安定化する。また、図示の構成から分かるように、
その構成が従来に比べ簡素化されており設計及びレイア
ウトが簡単なので高集積化に有利である。
では、従来必要とされていたＭＯＳキャパシタが不要と
なり、したがってデータ出力回路を構成する各素子の動
作が安定化する。また、図示の構成から分かるように、
その構成が従来に比べ簡素化されており設計及びレイア
ウトが簡単なので高集積化に有利である。
【００２２】第１、第２エネーブル手段（５９〜６
１）、（７９〜８１）は、制御信号φＴＲＳＴ〔カラム
アドレスストローブ信号（ＣＡＳ）が活性状態に遷移す
るとき、所定の遅延時間後に発生される信号〕に従って
動作し、メモリ装置外部へのデータ出力動作がディスエ
ーブルとされるときには、第１、第２スイッチング手段
（５３〜５８）、（７３〜７８）の各出力信号ＤＯＫ、
ＤＯＪの電圧レベルを接地電圧Ｖｓｓに維持すること
で、プルアップトランジスタ６２及びプルダウントラン
ジスタ８２をオフとし、出力データＤｏｕｔがトライス
テートのレベル状態に維持されるようにする。
１）、（７９〜８１）は、制御信号φＴＲＳＴ〔カラム
アドレスストローブ信号（ＣＡＳ）が活性状態に遷移す
るとき、所定の遅延時間後に発生される信号〕に従って
動作し、メモリ装置外部へのデータ出力動作がディスエ
ーブルとされるときには、第１、第２スイッチング手段
（５３〜５８）、（７３〜７８）の各出力信号ＤＯＫ、
ＤＯＪの電圧レベルを接地電圧Ｖｓｓに維持すること
で、プルアップトランジスタ６２及びプルダウントラン
ジスタ８２をオフとし、出力データＤｏｕｔがトライス
テートのレベル状態に維持されるようにする。
【００２３】次に、この実施例のデータ出力回路の動作
特性を動作タイミング図である図２を参照して説明す
る。図１中のデータ信号ＤＢ、ＤＢＢはデータバスから
の信号で、メモリセルからデータが読み出されると互い
に反対の位相となる。例えば、メモリセルから読み出さ
れたデータが論理“ハイ”を表す場合、データ信号ＤＢ
は論理“ハイ”、データ信号ＤＢＢは論理“ロウ”とな
り、反対に、読み出されたデータが論理“ロウ”を表す
場合、データ信号ＤＢは論理“ロウ”、データ信号ＤＢ
Ｂは論理“ハイ”となる。そして、信号φＴＲＳＴは、
前述のようにデータ出力回路を制御するマスタクロック
である。
特性を動作タイミング図である図２を参照して説明す
る。図１中のデータ信号ＤＢ、ＤＢＢはデータバスから
の信号で、メモリセルからデータが読み出されると互い
に反対の位相となる。例えば、メモリセルから読み出さ
れたデータが論理“ハイ”を表す場合、データ信号ＤＢ
は論理“ハイ”、データ信号ＤＢＢは論理“ロウ”とな
り、反対に、読み出されたデータが論理“ロウ”を表す
場合、データ信号ＤＢは論理“ロウ”、データ信号ＤＢ
Ｂは論理“ハイ”となる。そして、信号φＴＲＳＴは、
前述のようにデータ出力回路を制御するマスタクロック
である。
【００２４】データ信号ＤＢ（又はデータ信号ＤＢＢ）
の入力時点と信号φＴＲＳＴが論理“ハイ”となる時点
とは、図２中に実線と点線で示すように、入力条件によ
り異なった順序で提供されるが、この順序には関係な
く、データ信号ＤＢ（ＤＢＢ）と論理“ハイ”の信号φ
ＴＲＳＴとが入力されるときには、常に出力信号ＤＯ
Ｋ、ＤＯＪは伝送可能とされてデータ出力回路が動作す
るようになっている。
の入力時点と信号φＴＲＳＴが論理“ハイ”となる時点
とは、図２中に実線と点線で示すように、入力条件によ
り異なった順序で提供されるが、この順序には関係な
く、データ信号ＤＢ（ＤＢＢ）と論理“ハイ”の信号φ
ＴＲＳＴとが入力されるときには、常に出力信号ＤＯ
Ｋ、ＤＯＪは伝送可能とされてデータ出力回路が動作す
るようになっている。
【００２５】データ信号ＤＢ、ＤＢＢの入力経路は、前
述の信号φＤＢＰに従って動作するＰＭＯＳトランジス
タ５２、７２によって電源電圧Ｖｃｃのレベルにプリチ
ャージされる。そして、信号ＤＯＫ、ＤＯＪは、信号φ
ＤＢＰ及び信号φＴＲＳＴによって接地電圧Ｖｓｓのレ
ベル（例えば０Ｖ）にプリセットされる。
述の信号φＤＢＰに従って動作するＰＭＯＳトランジス
タ５２、７２によって電源電圧Ｖｃｃのレベルにプリチ
ャージされる。そして、信号ＤＯＫ、ＤＯＪは、信号φ
ＤＢＰ及び信号φＴＲＳＴによって接地電圧Ｖｓｓのレ
ベル（例えば０Ｖ）にプリセットされる。
【００２６】次に、信号φＤＢＰが論理“ロウ”となっ
てデータ信号ＤＢ、ＤＢＢの入力がエネーブルとされ、
例えば、メモリセルから読み出されたデータが論理“ハ
イ”で、データ信号ＤＢが論理“ハイ”に維持され、デ
ータ信号ＤＢＢが論理“ロウ”の状態に入力されると、
第２スイッチング手段（７３〜７８）はそれ以前の状態
を維持するので信号ＤＯＪは継続的に論理“ロウ”とな
る。一方、第１スイッチング手段（５３〜５８）では、
ＮＭＯＳトランジスタ５３がオフ、ＮＭＯＳトランジス
タ５６がオンとなり、そしてＰＭＯＳトランジスタ５７
がオン、ＰＭＯＳトランジスタ５８がオフとなるので信
号ＤＯＫは昇圧電圧Ｖｐｐのレベルとなる。このとき、
信号φＴＲＳＴがデータ信号ＤＢＢの論理“ロウ”とな
る以前、又は以後に論理“ハイ”となって、ＮＭＯＳト
ランジスタ６１、８１がオフとされるので、信号ＤＯＫ
は論理“ハイ”となることができる。これらにより、プ
ルアップトランジスタ６２がオン、プルダウントランジ
スタ８２がオフとされ、論理“ハイ”のレベルの出力デ
ータＤｏｕｔがデータ出力回路から出力される。
てデータ信号ＤＢ、ＤＢＢの入力がエネーブルとされ、
例えば、メモリセルから読み出されたデータが論理“ハ
イ”で、データ信号ＤＢが論理“ハイ”に維持され、デ
ータ信号ＤＢＢが論理“ロウ”の状態に入力されると、
第２スイッチング手段（７３〜７８）はそれ以前の状態
を維持するので信号ＤＯＪは継続的に論理“ロウ”とな
る。一方、第１スイッチング手段（５３〜５８）では、
ＮＭＯＳトランジスタ５３がオフ、ＮＭＯＳトランジス
タ５６がオンとなり、そしてＰＭＯＳトランジスタ５７
がオン、ＰＭＯＳトランジスタ５８がオフとなるので信
号ＤＯＫは昇圧電圧Ｖｐｐのレベルとなる。このとき、
信号φＴＲＳＴがデータ信号ＤＢＢの論理“ロウ”とな
る以前、又は以後に論理“ハイ”となって、ＮＭＯＳト
ランジスタ６１、８１がオフとされるので、信号ＤＯＫ
は論理“ハイ”となることができる。これらにより、プ
ルアップトランジスタ６２がオン、プルダウントランジ
スタ８２がオフとされ、論理“ハイ”のレベルの出力デ
ータＤｏｕｔがデータ出力回路から出力される。
【００２７】一方、信号φＤＢＰが論理“ロウ”となっ
てデータ信号ＤＢ、ＤＢＢの入力がエネーブルとされ、
メモリセルから読み出されたデータが論理“ロウ”で、
データ信号ＤＢＢが論理“ハイ”に維持され、データ信
号ＤＢが論理“ロウ”の状態に入力される場合も、上記
と同様の過程を通じて、このときにはプルアップトラン
ジスタ６２がオフ、プルダウントランジスタ８２がオン
とされ、出力データＤｏｕｔは論理“ロウ”のレベルで
出力される。
てデータ信号ＤＢ、ＤＢＢの入力がエネーブルとされ、
メモリセルから読み出されたデータが論理“ロウ”で、
データ信号ＤＢＢが論理“ハイ”に維持され、データ信
号ＤＢが論理“ロウ”の状態に入力される場合も、上記
と同様の過程を通じて、このときにはプルアップトラン
ジスタ６２がオフ、プルダウントランジスタ８２がオン
とされ、出力データＤｏｕｔは論理“ロウ”のレベルで
出力される。
【００２８】以上ように、この実施例のデータ出力回路
では、メモリセルから読み出されたデータを表すデータ
信号ＤＢ、ＤＢＢが入力されて、プルアップトランジス
タ６２及びプルダウントランジスタ８２の各ゲートに伝
達されるまでに、トランジスタのチャネルを介する伝送
は一か所のみ（上記の場合ＰＭＯＳトランジスタ５７又
は７７のチャネル）で、あとはすべてゲートを介するこ
とになるので、その伝送速度はより高速となる（信号の
伝送動作がチャネルを介する伝送動作よりゲートを介す
る伝送動作の方がより高速に行われることは、この分野
でよく知られている事実である）。また、キャパシタを
用いたポンピング動作により電圧増幅するのではなく、
第１、第２スイッチング手段（５３〜５８）、（７３〜
７８）により電圧レベル変換して増幅を行うような方法
なので、データ出力回路の電力消費が少なくなり、また
動作が安定的となる。そのうえ、従来の回路のように電
圧レギュレータのような回路を備える必要がなくなり、
ただ単に、電圧源であるＶｐｐ端、及び信号φＤＢＰ、
φＴＲＳＴを配線等により接続するだけですみ、回路が
コンパクトとなる。
では、メモリセルから読み出されたデータを表すデータ
信号ＤＢ、ＤＢＢが入力されて、プルアップトランジス
タ６２及びプルダウントランジスタ８２の各ゲートに伝
達されるまでに、トランジスタのチャネルを介する伝送
は一か所のみ（上記の場合ＰＭＯＳトランジスタ５７又
は７７のチャネル）で、あとはすべてゲートを介するこ
とになるので、その伝送速度はより高速となる（信号の
伝送動作がチャネルを介する伝送動作よりゲートを介す
る伝送動作の方がより高速に行われることは、この分野
でよく知られている事実である）。また、キャパシタを
用いたポンピング動作により電圧増幅するのではなく、
第１、第２スイッチング手段（５３〜５８）、（７３〜
７８）により電圧レベル変換して増幅を行うような方法
なので、データ出力回路の電力消費が少なくなり、また
動作が安定的となる。そのうえ、従来の回路のように電
圧レギュレータのような回路を備える必要がなくなり、
ただ単に、電圧源であるＶｐｐ端、及び信号φＤＢＰ、
φＴＲＳＴを配線等により接続するだけですみ、回路が
コンパクトとなる。
【００２９】本発明によるデータ出力回路である図１の
実施例は、本発明の思想に立脚して実現した最適の実施
例であるが、これは各手段の技術的な範疇を逸脱しない
ならば、例えば、第１、第２プリチャージ手段のＰＭＯ
Ｓトランジスタ５２、７２をロジックを考慮してＮＭＯ
Ｓトランジスタに置き換えるといったように、その構成
素子を変更して実施することも可能である。
実施例は、本発明の思想に立脚して実現した最適の実施
例であるが、これは各手段の技術的な範疇を逸脱しない
ならば、例えば、第１、第２プリチャージ手段のＰＭＯ
Ｓトランジスタ５２、７２をロジックを考慮してＮＭＯ
Ｓトランジスタに置き換えるといったように、その構成
素子を変更して実施することも可能である。
【００３０】
【発明の効果】以上述べてきたように本発明によるデー
タ出力回路では、各構成素子の動作が安定化し、また、
動作速度がより高速化され、そして回路がより簡素化さ
れるので設計及びレイアウトが簡単となり、回路構成が
コンパクトで電力消費が抑制されるという優れた利点を
有するので、半導体メモリ装置の高集積化、性能や信頼
性の一層の向上に大きく寄与できるものである。
タ出力回路では、各構成素子の動作が安定化し、また、
動作速度がより高速化され、そして回路がより簡素化さ
れるので設計及びレイアウトが簡単となり、回路構成が
コンパクトで電力消費が抑制されるという優れた利点を
有するので、半導体メモリ装置の高集積化、性能や信頼
性の一層の向上に大きく寄与できるものである。
【図面の簡単な説明】
【図１】本発明によるデータ出力回路の実施例を示す回
路図。
路図。
【図２】図１の回路の動作タイミング図。
【図３】従来のデータ出力回路の一例を示す回路図。
５１、５２ 第１プリチャージ手段 ７１、７２ 第２プリチャージ手段 ５３〜５８ 第１スイッチング手段 ７３〜７８ 第２スイッチング手段 ５９〜６１ 第１エネーブル手段 ７９〜８１ 第２エネーブル手段
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8221−5Ｊ Ｈ０３Ｋ 17/687 Ｆ 8941−5Ｊ 19/00 １０１ Ｆ
Claims (6)
- 【請求項１】 出力用のプルアップトランジスタ及びプ
ルダウントランジスタの相補的な動作により所定のデー
タを出力するようになった半導体メモリ装置のデータ出
力回路において、 メモリセルから読み出されるデータに基づく一対のデー
タ信号の入力経路の電圧を、第１動作時に、所定の電圧
レベルとするためのプリチャージ手段と、前記入力経路
においてデータ信号により生じる電圧変動の電位差を増
幅して、出力用のプルアップトランジスタ及びプルダウ
ントランジスタを十分に導通させ得る電圧レベルをもつ
出力を発生するスイッチング手段と、該スイッチング手
段の出力を、第２動作時に、前記プルアップトランジス
タ及びプルダウントランジスタの各ゲートへ伝送可能と
するエネーブル手段とを備えてなることを特徴とするデ
ータ出力回路。 - 【請求項２】 スイッチング手段は、電圧源としてメモ
リ装置がエネーブルとされる前にメモリ装置の電源電圧
を昇圧して得られる昇圧電圧が用いられ、メモリセルか
ら読み出されるデータに基づく一対のデータ信号の入力
経路の電圧レベルに従って論理状態が変化するフリップ
フロップ形態に構成されたトランジスタ回路を有してな
る請求項１記載のデータ出力回路。 - 【請求項３】 第１動作時は、データ出力回路の出力動
作がディスエーブルとされるときで、第２動作時は、デ
ータ出力回路の出力動作がエネーブルとされるときであ
る請求項１又は請求項２のいずれかに記載のデータ出力
回路。 - 【請求項４】 相補的な論理レベルをもつ一対の信号を
各々のゲートに受ける出力用のプルアップトランジスタ
及びプルダウントランジスタを有する半導体メモリ装置
のデータ出力回路において、 メモリセルから読み出されるデータに基づく一対のデー
タ信号の入力経路の各電圧を、データ出力動作のディス
エーブル時に、それぞれ電源電圧のレベルとするための
第１プリチャージ手段及び第２プリチャージ手段と、前
記入力経路においてデータ信号により生じる電圧変動の
電位差を増幅して、出力用のプルアップトランジスタ及
びプルダウントランジスタを十分に導通させ得る電圧レ
ベルをもつ出力をそれぞれ発生する第１スイッチング手
段及び第２スイッチング手段と、該第１スイッチング手
段の出力及び第２スイッチング手段の出力を、データ出
力動作のエネーブル時に、前記プルアップトランジスタ
のゲート及びプルダウントランジスタのゲートへそれぞ
れ伝送可能とする第１エネーブル手段及び第２エネーブ
ル手段とを備えてなることを特徴とするデータ出力回
路。 - 【請求項５】 第１スイッチング手段及び第２スイッチ
ング手段は、電圧源としてメモリ装置がエネーブルとさ
れる前にメモリ装置の電源電圧を昇圧して得られる昇圧
電圧が用いられ、メモリセルから読み出されるデータに
基づく一対のデータ信号の入力経路の電圧レベルに従っ
て論理状態が変化するフリップフロップ形態に構成され
たトランジスタ回路をそれぞれ有してなる請求項４記載
のデータ出力回路。 - 【請求項６】 第１プリチャージ手段及び第２プリチャ
ージ手段は、データ出力動作時にメモリセルから読み出
されるデータに基づく一対のデータ信号のデータ出力回
路への入力をエネーブルとするために、メモリ装置内に
設けられたアドレス遷移検出回路から提供される制御信
号によって動作するようにされている請求項４記載のデ
ータ出力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920001394A KR950000496B1 (ko) | 1992-01-30 | 1992-01-30 | 반도체 메모리 장치의 데이타 출력회로 |
| KR1992P1394 | 1992-01-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0684373A true JPH0684373A (ja) | 1994-03-25 |
| JP2862744B2 JP2862744B2 (ja) | 1999-03-03 |
Family
ID=19328487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013895A Expired - Fee Related JP2862744B2 (ja) | 1992-01-30 | 1993-01-29 | 半導体メモリ装置のデータ出力バッファ |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5396463A (ja) |
| JP (1) | JP2862744B2 (ja) |
| KR (1) | KR950000496B1 (ja) |
| DE (1) | DE4239123A1 (ja) |
| FR (1) | FR2687003B1 (ja) |
| GB (1) | GB2263801B (ja) |
| IT (1) | IT1263771B (ja) |
| TW (1) | TW217477B (ja) |
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| KR100499405B1 (ko) * | 2002-11-25 | 2005-07-05 | 주식회사 하이닉스반도체 | 데이터 출력버퍼 제어회로 |
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Families Citing this family (11)
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| US5546338A (en) * | 1994-08-26 | 1996-08-13 | Townsend And Townsend Khourie And Crew | Fast voltage equilibration of differential data lines |
| JP3672968B2 (ja) * | 1995-05-29 | 2005-07-20 | 株式会社ルネサステクノロジ | ブースト回路 |
| JPH10241360A (ja) * | 1997-02-24 | 1998-09-11 | Kawasaki Steel Corp | 半導体記憶装置 |
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| KR100764428B1 (ko) * | 2000-08-30 | 2007-10-05 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 전압발생장치 |
| KR20030053594A (ko) * | 2001-12-22 | 2003-07-02 | 삼성전자주식회사 | 커플링 효과를 감쇄시킬 수 있는 데이터 출력방법 및출력회로 |
| KR100736039B1 (ko) | 2005-08-04 | 2007-07-06 | 삼성전자주식회사 | 사용자의 시청 등급을 기초로 프로그램 등급 및 시청량을표시하는 디스플레이 장치 및 그 방법 |
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