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JP2022519851A - スタックされた３次元異種メモリデバイス、および、それを形成するための方法 - Google Patents

スタックされた３次元異種メモリデバイス、および、それを形成するための方法 Download PDF

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JP2022519851A
JP2022519851A JP2021545761A JP2021545761A JP2022519851A JP 2022519851 A JP2022519851 A JP 2022519851A JP 2021545761 A JP2021545761 A JP 2021545761A JP 2021545761 A JP2021545761 A JP 2021545761A JP 2022519851 A JP2022519851 A JP 2022519851A
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layer
array
semiconductor structure
semiconductor
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ジュン・リュウ
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Yangtze Memory Technologies Co Ltd
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Yangtze Memory Technologies Co Ltd
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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Abstract

３次元（３Ｄ）メモリデバイスおよびその製作方法の実施形態が開示されている。例では、３Ｄメモリデバイスは、ＮＡＮＤメモリセルと、第１のボンディング接触部を含む第１のボンディング層とを含む。また、３Ｄメモリデバイスは、ＤＲＡＭセルと、第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体を含む。また、３Ｄメモリデバイスは、ＳＲＡＭセルと、第３のボンディング接触部を含む第３のボンディング層と、第４のボンディング接触部を含む第４のボンディング層とを含む、第３の半導体構造体を含む。第３および第４のボンディング層は、ＳＲＡＭセルの両側にある。半導体デバイスは、第１のボンディング層と第３のボンディング層との間に第１のボンディングインターフェースをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第３のボンディング接触部と接触している。３Ｄメモリデバイスは、第２のボンディング層と第４のボンディング層との間に第２のボンディングインターフェースをさらに含む。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第４のボンディング接触部と接触している。

Description

関連出願の相互参照
本出願は、２０１９年４月１５日に出願された「ＩＮＴＥＧＲＡＴＩＯＮ ＯＦ ＴＨＲＥＥ－ＤＩＭＥＮＳＩＯＮＡＬ ＮＡＮＤ ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＷＩＴＨ ＭＵＬＴＩＰＬＥ ＦＵＮＣＴＩＯＮＡＬ ＣＨＩＰＳ」という標題の国際出願第ＰＣＴ／ＣＮ２０１９／０８２６０７号の優先権の利益を主張し、その文献は、その全体が参照により本明細書に組み込まれている。
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さいサイズへスケーリングされる。しかし、メモリセルの特徴サイズが下限に接近するにつれて、平面的なプロセスおよび製作技法は、困難でコストがかかるようになる。結果として、平面的なメモリセルに関するメモリ密度は、上限に接近する。
３Ｄメモリアーキテクチャーは、平面的なメモリセルの密度限界に対処することが可能である。３Ｄメモリアーキテクチャーは、メモリアレイと、メモリアレイへおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスおよびその製作方法の実施形態が、本明細書で開示されている。
１つの例において、３Ｄメモリデバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体を含む。また、３Ｄメモリデバイスは、第２の半導体構造体を含み、第２の半導体構造体は、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。また、３Ｄメモリデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層と、複数の第４のボンディング接触部を含む第４のボンディング層とを含む、第３の半導体構造体を含む。第３のボンディング層および第４のボンディング層は、ＳＲＡＭセルのアレイの両側にある。３Ｄメモリデバイスは、第１のボンディング層と第３のボンディング層との間の第１のボンディングインターフェースをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第３のボンディング接触部と接触している。３Ｄメモリデバイスは、第２のボンディング層と第４のボンディング層との間に第２のボンディングインターフェースをさらに含む。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第４のボンディング接触部と接触している。
別の例において、３Ｄメモリデバイスは、ＳＲＡＭセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体を含む。また、３Ｄメモリデバイスは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体を含む。また、３Ｄメモリデバイスは、ＮＡＮＤメモリセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層と、複数の第４のボンディング接触部を含む第４のボンディング層とを含む、第３の半導体構造体を含む。第３のボンディング層および第４のボンディング層は、ＮＡＮＤメモリセルのアレイの両側にある。３Ｄメモリデバイスは、第１のボンディング層と第３のボンディング層との間に第１のボンディングインターフェースをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第３のボンディング接触部と接触している。３Ｄメモリデバイスは、第２のボンディング層と第４のボンディング層との間に第２のボンディングインターフェースをさらに含む。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第４のボンディング接触部と接触している。
さらなる別の例において、３Ｄメモリデバイスを形成するための方法が開示されている。ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体が形成される。ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体が形成される。ＳＲＡＭセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む、第３の半導体構造体が形成される。第３の半導体構造体および第１および第２の半導体構造体のうちの１つが、向かい合った様式で結合され、第３のボンディング層と第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成する。複数の第４のボンディング接触部を含む第４のボンディング層が、第３の半導体構造体の中に形成される。第３のボンディング層および第４のボンディング層は、ＳＲＡＭセルのアレイの両側にある。結合された構造体および第１および第２の半導体構造体のうちの別の１つが、向かい合った様式で結合され、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成する。
さらに別の例において、３Ｄメモリデバイスを形成するための方法が開示されている。ＳＲＡＭセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体が形成される。ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体が形成される。ＮＡＮＤメモリセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む、第３の半導体構造体が形成される。第３の半導体構造体および第１および第２の半導体構造体のうちの１つが、向かい合った様式で結合され、第３のボンディング層と第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成する。複数の第４のボンディング接触部を含む第４のボンディング層が、第３の半導体構造体の中に形成される。第３のボンディング層および第４のボンディング層は、ＮＡＮＤメモリセルのアレイの両側にある。結合された構造体および第１および第２の半導体構造体のうちの別の１つが、向かい合った様式で結合され、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成する。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、異種メモリを有する別の例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、異種メモリを有するさらなる別の例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、異種メモリを有するさらに別の例示的な３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ＳＲＡＭを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＳＲＡＭおよび周辺回路を有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造体の概略平面図である。 いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイスの断面を図示する図である。 いくつかの実施形態による、異種メモリを有する別の例示的な３Ｄメモリデバイスの断面を図示する図である。 いくつかの実施形態による、ＳＲＡＭおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＳＲＡＭおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な結合された構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、例示的な結合された構造体を形成するための製作プロセスを図示する図である。 いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイスのための製作プロセスを図示する図である。 いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイスのための製作プロセスを図示する図である。 いくつかの実施形態による、マルチスタックＤＲＡＭセルを有する例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する別の例示的な半導体構造体の断面を図示する図である。 いくつかの実施形態による、異種メモリを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。 いくつかの実施形態による、異種メモリを有する３Ｄメモリデバイスを形成するための例示的な方法のフローチャートである。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質に影響を与えることは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組合せを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意のペアの間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／またはビア接触部が、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「３次元（３Ｄ）ＮＡＮＤメモリストリング」という用語は、メモリセルトランジスタのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリセルトランジスタの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
従来のメモリデバイスは、通常、均質になっており、すなわち、同じタイプのメモリを有している。たとえば、メインメモリは、ＮＡＮＤメモリまたはＤＲＡＭのいずれかである。マルチチップパッケージ（ＭＣＰ）の中のメモリデバイスに関しても、同じタイプのメモリダイ（たとえば、ＮＡＮＤダイまたはＤＲＡＭダイ）が、同じパッケージの中に含まれている。しかし、異なるタイプのメモリが必要とされるときには、プリント回路基板（ＰＣＢ）の上にはんだ付けされ、ＰＣＢの上の長距離の金属ワイヤー／ラインを通して電気的に接続された（別個のパッケージの中の）複数のメモリチップが必要であり、それによって、さらなる抵抗性－容量性（ＲＣ）遅延を引き起こし、ＰＣＢエリアを増加させる。
他方では、メモリデバイスの３Ｄ集積は、たとえば、別個に製造されたチップをＭＣＰの中にスタックすることなどによって、パッケージレベルにおいて実現されるか、または、メモリセルレベルにおいて実現されるかのいずれかである。モノリシックの３Ｄアプローチは、より高い層間接続密度を提供し、より緊密なセル密度でメモリセルレベル（たとえば、トランジスタ）において３Ｄメモリデバイスが構築されることを可能にする。一般的に、モノリシックの３Ｄメモリデバイスは、基板の上でシーケンシャルに製作および相互接続されている２つ以上のレベルのメモリセルを伴う。しかし、モノリシックの３Ｄメモリデバイスは、メモリセルがスタックごとに形成されるので、高い製造コストを有し、長いサイクルタイムを伴う。入って来る層および／またはスタックとの相互作用的な影響（とりわけ、サーマルバジェットの影響および制限）は、望ましくない特質（たとえば、不均一性、不満足なプロファイル、欠陥、応力など）を導入する可能性がある。そのうえ、データ転送および処理速度は、特に、長距離の層間電気的接続および不満足な相互接続に起因して、システムレベルにおいて遅い。
本開示によるさまざまな実施形態は、異種メモリ（たとえば、ＳＲＡＭ、ＤＲＡＭ、およびＮＡＮＤメモリ）を有するスタックされた３Ｄメモリデバイスを提供し、異種メモリは、一緒に結合され、モノリシックの３Ｄメモリデバイスと比較して、より短いサイクルタイムおよびより高い収率を伴うより低い製造コスト、層間電気的接続のより短い距離、ならびに、より小さいダイサイズおよびビットコストを伴うより良好なアレイ効率を実現する。異種メモリアーキテクチャーは、不揮発性メモリおよび揮発性メモリの両方の利点（たとえば、ＮＡＮＤメモリの大きいストレージ容量、ならびに、ＳＲＡＭおよびＤＲＡＭの速いアクセス速度）を利用することが可能であり、それによって、回路設計のためのプロセスウィンドウを広げる。
いくつかの実施形態において、本明細書で開示されている半導体デバイスは、異種メモリを含むことが可能であり、たとえば、（たとえば、不揮発性メモリとして）ＮＡＮＤメモリを有する第１の半導体構造体、（たとえば、揮発性メモリとして）ＤＲＡＭを有する第２の半導体構造体、および、周辺に分配された長距離のメタルルーティング、または、さらには従来のシリコン貫通電極（ＴＳＶ）の代わりに、２つのボンディングインターフェースを通る多数の短距離の垂直方向金属相互接続によって、（たとえば、ハイブリッドボンディングを使用して）互いに結合されたＳＲＡＭを（たとえば、オンチップキャッシュとして）有する第３の半導体構造体などを含むことが可能である。結果として、ＳＲＡＭウエハ、ＮＡＮＤメモリウエハ、およびＤＲＡＭウエハの製造プロセスからのより少ない相互作用的な影響に起因して、より高い歩留まりを伴うより短い製造サイクルタイムが実現され得、同様に、公知の良好なハイブリッドボンディング歩留まりが実現され得る。ＳＲＡＭ、ＮＡＮＤメモリ、およびＤＲＡＭの間のより短い接続距離（たとえば、ミリメートルまたはセンチメートルレベルからマイクロメートルレベルなど）は、より速いデータ転送レートによってメモリの性能を改善することが可能である。
図１は、いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイス１００の断面の概略図を図示している。３Ｄメモリデバイス１００は、結合された半導体デバイスの例を表している。３Ｄメモリデバイス１００（たとえば、ＳＲＡＭ、ＮＡＮＤメモリ、およびＤＲＡＭ）のコンポーネントは、異なる基板の上に別個に形成され、次いで、一緒に接合され、結合されたチップを形成することが可能であり、結合されたチップの中では、３つの異なるタイプのメモリが、互いにスタックされている。
３Ｄメモリデバイス１００は、ＤＲＡＭセルのアレイを含む第１の半導体構造体１０２を含むことも可能である。すなわち、第１の半導体構造体１０２は、ＤＲＡＭメモリデバイスであることが可能である。ＤＲＡＭは、メモリセルを定期的にリフレッシュすることを必要とする。いくつかの実施形態において、それぞれのＤＲＡＭセルは、プラスのまたはマイナスの電荷としてデータのビットを記憶するためのキャパシタと、それへのアクセスを制御する１つまたは複数のトランジスタとを含む。１つの例において、それぞれのＤＲＡＭセルは、１－トランジスタ、１－キャパシタ（１Ｔ１Ｃ）セルである。
３Ｄメモリデバイス１００は、また、ＳＲＡＭセルのアレイを含む第２の半導体構造体１０４を含むことが可能である。いくつかの実施形態において、第２の半導体構造体１０４の中のＳＲＡＭセルアレイは、相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用する。ＳＲＡＭセルアレイは、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって実装され、高い速度を実現することが可能である。いくつかの実施形態において、それぞれのＳＲＡＭセルは、プラスのまたはマイナスの電荷としてデータのビットを記憶するための複数のトランジスタと、それへのアクセスを制御する１つまたは複数のトランジスタとを含む。１つの例において、それぞれのＳＲＡＭセルは、６つのトランジスタ（たとえば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ））を有しており、たとえば、データのビットを記憶するための４つのトランジスタと、データへのアクセスを制御するための２つのトランジスタとを有している。ＳＲＡＭは、１つまたは複数のキャッシュ（たとえば、インストラクションキャッシュもしくはデータキャッシュ）および／またはデータバッファーとして使用され得る。
いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造体１０４は、第１の半導体構造体１０２の中のＤＲＡＭの周辺回路の全体または一部をさらに含む。周辺回路（制御およびセンシング回路としても知られる）は、ＤＲＡＭの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、入力／出力バッファー、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、または、回路（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。いくつかの実施形態において、３Ｄメモリデバイス１００の第２の半導体構造体１０４は、第３の半導体構造体１０６の中のＮＡＮＤメモリの周辺回路の全体または一部をさらに含む。周辺回路（制御およびセンシング回路としても知られる）は、ＮＡＮＤメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号回路を含むことが可能である。たとえば、周辺回路は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）の任意のアクティブもしくはパッシブコンポーネントのうちの１つまたは複数を含むことが可能である。ＳＲＡＭのメモリコントローラは、周辺回路の一部として埋め込まれ得る。
３Ｄメモリデバイス１００は、ＮＡＮＤメモリセルのアレイを含む第３の半導体構造体１０６をさらに含むことが可能である。すなわち、第３の半導体構造体１０６は、ＮＡＮＤフラッシュメモリデバイスであることが可能であり、ＮＡＮＤフラッシュメモリデバイスの中には、メモリセルが、３Ｄ ＮＡＮＤメモリストリングのアレイおよび／または２Ｄ ＮＡＮＤメモリセルのアレイの形態で提供されている。ＮＡＮＤメモリセルは、ページへとまとめられ得、次いで、ページは、ブロックへとまとめられ、ブロックの中のそれぞれのＮＡＮＤメモリセルは、ビットライン（ＢＬ）と呼ばれる別個のラインに電気的に接続されている。ＮＡＮＤメモリセルの中において同じ垂直方向の位置を有するすべてのメモリセルは、ワードライン（ＷＬ）によって制御ゲートを通して電気的に接続され得る。いくつかの実施形態において、メモリ平面は、同じビットラインを通して電気的に接続されている特定の数のブロックを含有している。
いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、２Ｄ ＮＡＮＤメモリセルのアレイであり、そのそれぞれは、フローティングゲートトランジスタを含む。２Ｄ ＮＡＮＤメモリセルのアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含み、そのそれぞれは、いくつかの実施形態によれば、直列に接続されている複数のメモリセル（たとえば、３２個から１２８個のメモリセル）（ＮＡＮＤゲートに似ている）および２つの選択トランジスタを含む。それぞれの２Ｄ ＮＡＮＤメモリストリングは、いくつかの実施形態によれば、基板の上の同じ平面に（２Ｄに）配置されている。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであり、そのそれぞれは、メモリスタックを通して基板の上方に垂直方向に（３Ｄに）延在している。３Ｄ ＮＡＮＤ技術（たとえば、メモリスタックの中の層／階層の数）に応じて、３Ｄ ＮＡＮＤメモリストリングは、典型的に、３２個から２５６個のＮＡＮＤメモリセルを含み、そのそれぞれは、フローティングゲートトランジスタまたはチャージトラップトランジスタを含む。
図１に示されているように、３Ｄメモリデバイス１００は、垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間に第１のボンディングインターフェース１０８をさらに含み、垂直方向に第２の半導体構造体１０４と第３の半導体構造体１０６との間に第２のボンディングインターフェース１１０をさらに含む。いくつかの実施形態によれば、第１のボンディングインターフェース１０８および第２のボンディングインターフェース１１０は、異なる平面にある。たとえば、第１のボンディングインターフェース１０８は、図１に示されているように、第２のボンディングインターフェース１１０の下方にあることが可能である。すなわち、いくつかの実施形態において、第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６は、互いにスタックされている。たとえば、第３の半導体構造体１０６は、図１に示されているように、第２の半導体構造体１０４の上方にあることが可能であり、第２の半導体構造体１０４は、第１の半導体構造体１０２の上方にあることが可能である。
下記に詳細に説明されているように、第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６は、別個に（および、いくつかの実施形態では、並列に）製作され得、第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６のうちの１つを製作するサーマルバジェットが、第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６のうちの別のものを製作するプロセスを制限しないようになっている。そのうえ、多数の相互接続部（たとえば、ボンディング接触部）が、第１および第２のボンディングインターフェース１０８および１１０を通して形成され、回路基板（たとえば、ＰＣＢなど）の上の長距離の（たとえば、ミリメートルまたはセンチメートルレベルの）チップ－ツー－チップデータバスとは対照的に、第１の半導体構造体１０２と第２の半導体構造体１０４との間で、および、第２の半導体構造体１０４と第３の半導体構造体１０６との間で直接的な短距離の（たとえば、ミクロンレベルの）電気的接続をそれぞれ作製することが可能であり、それによって、チップインターフェース遅延を排除し、低減されたパワー消費によって高速Ｉ／Ｏスループットを実現する。第１の半導体構造体１０２の中のＤＲＡＭと第２の半導体構造体１０４の中のＳＲＡＭとの間のデータ転送は、第１のボンディングインターフェース１０８を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体１０４の中のＳＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリとの間のデータ転送は、第２のボンディングインターフェース１１０を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。異種メモリを有する第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６を垂直方向に一体化させることによって、メモリチップサイズが低減され得、メモリセル密度が増加させられ得る。
第１の、第２の、および第３の半導体構造体１０２、１０４、および１０６の中にスタックされている異種メモリの相対的位置は、図１の中の例に限定されないということが理解される。図２は、いくつかの実施形態による、別の例示的な３Ｄメモリデバイス２００の断面の概略図を図示している。ＮＡＮＤメモリを含む第３の半導体構造体１０６が、ＳＲＡＭを含む第２の半導体構造体１０４の上方にあり、ＳＲＡＭを含む第２の半導体構造体１０４が、ＤＲＡＭを含む第１の半導体構造体１０２の上方にある、図１の３Ｄメモリデバイス１００とは異なり、図２の３Ｄメモリデバイス２００では、第１の半導体構造体１０２が、第２の半導体構造体１０４の上方にあり、第２の半導体構造体１０４が、第３の半導体構造体１０６の上方にある。それにもかかわらず、いくつかの実施形態によれば、第１のボンディングインターフェース１０８は、３Ｄメモリデバイス２００の中で垂直方向に第１の半導体構造体１０２と第２の半導体構造体１０４との間に形成されており、第１および第２の半導体構造体１０２および１０４は、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。同様に、いくつかの実施形態によれば、第２のボンディングインターフェース１１０は、３Ｄメモリデバイス２００の中で垂直方向に第２の半導体構造体１０４と第３の半導体構造体１０６との間に形成されており、第２および第３の半導体構造体１０４および１０６は、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。第２のボンディングインターフェース１１０が第１のボンディングインターフェース１０８の上方にある、図１の例とは異なり、３Ｄメモリデバイス２００では、第１のボンディングインターフェース１０８が、第２のボンディングインターフェース１１０の上方にある。第１の半導体構造体１０２の中のＤＲＡＭと第２の半導体構造体１０４の中のＳＲＡＭとの間のデータ転送は、第１のボンディングインターフェース１０８を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体１０４の中のＳＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリの間のデータ転送は、第２のボンディングインターフェース１１０を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。
図１および図２では、ＳＲＡＭを含む第２の半導体構造体１０４が、３つの半導体構造体１０２、１０４および１０６の中間にあり、すなわち、ＤＲＡＭを含む第１の半導体構造体１０２とＮＡＮＤメモリを含む第３の半導体構造体１０６との間に挟まれているが、いくつかの他の実施形態において、ＮＡＮＤメモリを含む第３の半導体構造体１０６が、３つの半導体構造体１０２、１０４および１０６の中間にあってもよいということが理解される。
たとえば、図３は、いくつかの実施形態による、さらなる別の例示的な３Ｄメモリデバイス３００の断面の概略図を図示している。図３に示されているように、ＳＲＡＭを含む第２の半導体構造体１０４は、ＮＡＮＤメモリを含む第３の半導体構造体１０６の上方にあり、ＮＡＮＤメモリを含む第３の半導体構造体１０６は、ＤＲＡＭを含む第１の半導体構造体１０２の上方にある。いくつかの実施形態によれば、第１のボンディングインターフェース３０２が、３Ｄメモリデバイス３００の中で垂直方向に第１の半導体構造体１０２と第３の半導体構造体１０６との間に形成されており、第１および第３の半導体構造体１０２および１０６が、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。同様に、いくつかの実施形態によれば、第２のボンディングインターフェース３０４が、３Ｄメモリデバイス３００の中で垂直方向に第２の半導体構造体１０４と第３の半導体構造体１０６との間に形成されており、第２および第３の半導体構造体１０４および１０６が、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。いくつかの実施形態によれば、第１および第２のボンディングインターフェース３０２および３０４は、異なる平面にある。たとえば、第２のボンディングインターフェース３０４は、図３に示されているように、第１のボンディングインターフェース３０２の上方にあることが可能である。第１の半導体構造体１０２の中のＤＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリとの間のデータ転送は、第１のボンディングインターフェース３０２を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体１０４の中のＳＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリとの間のデータ転送は、第２のボンディングインターフェース３０４を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。
図４は、いくつかの実施形態による、さらに別の例示的な３Ｄメモリデバイス４００の断面の概略図を図示している。図４に示されているように、ＤＲＡＭを含む第１の半導体構造体１０２は、ＮＡＮＤメモリを含む第３の半導体構造体１０６の上方にあり、ＮＡＮＤメモリを含む第３の半導体構造体１０６は、ＳＲＡＭを含む第２の半導体構造体１０４の上方にある。いくつかの実施形態によれば、第１のボンディングインターフェース３０２が、３Ｄメモリデバイス４００の中で垂直方向に第１の半導体構造体１０２と第３の半導体構造体１０６との間に形成されており、第１および第３の半導体構造体１０２および１０６が、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。同様に、いくつかの実施形態によれば、第２のボンディングインターフェース３０４が、３Ｄメモリデバイス４００の中で垂直方向に第２の半導体構造体１０４と第３の半導体構造体１０６との間に形成されており、第２および第３の半導体構造体１０４および１０６が、ボンディング（たとえば、ハイブリッドボンディング）を通して垂直方向に接合されている。いくつかの実施形態によれば、第１および第２のボンディングインターフェース３０２および３０４は、異なる平面にある。たとえば、第１のボンディングインターフェース３０２は、図４に示されているように、第２のボンディングインターフェース３０４の上方にあることが可能である。第１の半導体構造体１０２の中のＤＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリとの間のデータ転送は、第１のボンディングインターフェース３０２を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。同様に、第２の半導体構造体１０４の中のＳＲＡＭと第３の半導体構造体１０６の中のＮＡＮＤメモリとの間のデータ転送は、第２のボンディングインターフェース３０４を横切る相互接続部（たとえば、ボンディング接触部）を通して実施され得る。いくつかの実施形態において、３Ｄメモリデバイス１００、２００、３００、および４００は、中央処理装置（ＣＰＵ）などのようなプロセッサを含まない。
図５Ａは、いくつかの実施形態による、ＳＲＡＭを有する例示的な半導体構造体５０１の概略平面図を図示している。半導体構造体５０１は、図１～図４の中の第２の半導体構造体１０４の１つの例であることが可能である。半導体構造体５０１は、ロジックプロセスを使用して製作されるＳＲＡＭ５０４を含むことが可能である。たとえば、図５Ａは、ＳＲＡＭ５０４の例示的なレイアウトを示しており、そこでは、ＳＲＡＭセルのアレイが、半導体構造体５０１の中の複数の別個の領域の中に分配されている。すなわち、ＳＲＡＭ５０４によって形成されたキャッシュモジュールは、より小さいキャッシュ領域へと分割され得、半導体構造体５０１の中に分配されている。１つの例において、キャッシュ領域の分配は、ボンディング接触部の設計に基づくことが可能であり、たとえば、ボンディング接触部なしのエリアを占有している。別の例において、キャッシュ領域の分配は、ランダムであることが可能である。いくつかの実施形態において、半導体構造体５０１は、任意の周辺回路および他のロジックデバイス（たとえば、プロセッサコア）なしに、ＳＲＡＭ５０４のみを含む。
図５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体５０３の概略平面図を図示している。半導体構造体５０３は、図１～図４の中の第３の半導体構造体１０６の１つの例であることが可能である。半導体構造体５０３は、ＮＡＮＤメモリ５０６の周辺回路と同じ基板の上にＮＡＮＤメモリ５０６を含むことが可能である。半導体構造体５０３は、ＮＡＮＤメモリ５０６を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスを含む。図５Ｂは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６の例示的なレイアウトを示しており、そこでは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６が、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）は、ＮＡＮＤメモリ５０６の外側に形成され得る。いくつかの実施形態において、半導体構造体５０１の中のＳＲＡＭ５０４の周辺回路の全体または一部が、同様に半導体構造体５０３の中にあることが可能であるということが理解される。
図５Ｃは、いくつかの実施形態による、ＤＲＡＭおよび周辺回路を有する例示的な半導体構造体５０５の概略平面図を図示している。半導体構造体５０５は、図１～図４の中の第１の半導体構造体１０２の１つの例であることが可能である。半導体構造体５０５は、ＤＲＡＭ５１２の周辺回路と同じ基板の上にＤＲＡＭ５１２を含むことが可能である。半導体構造体５０５は、ＤＲＡＭ５１２を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスを含む。図５Ｃは、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２の例示的なレイアウトを示しており、そこでは、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２が、同じ平面の上の異なる領域の中に形成されている。たとえば、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）は、ＤＲＡＭ５１２の外側に形成され得る。いくつかの実施形態において、半導体構造体５０１の中のＳＲＡＭ５０４の周辺回路の全体または一部が、同様に半導体構造体５０５の中にあることが可能であるということが理解される。
半導体構造体５０１、５０３、および５０５のレイアウトは、図５Ａ～図５Ｃの例示的なレイアウトに限定されないということが理解される。いくつかの実施形態において、ＮＡＮＤメモリ５０６の周辺回路の一部（たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスのうちの１つまたは複数）は、ＳＲＡＭ５０４を有する半導体構造体５０１の中にあることが可能である。すなわち、ＮＡＮＤメモリ５０６の周辺回路は、いくつかの他の実施形態によれば、半導体構造体５０１および５０３の両方の上に分配され得る。いくつかの実施形態において、ＤＲＡＭ５１２の周辺回路の一部（たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスのうちの１つまたは複数）は、ＳＲＡＭ５０４を有する半導体構造体５０１の中にあることが可能である。すなわち、ＤＲＡＭ５１２の周辺回路は、いくつかの他の実施形態によれば、半導体構造体５０１および５０５の両方の上に分配され得る。いくつかの実施形態において、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）およびＮＡＮＤメモリ５０６（たとえば、ＮＡＮＤメモリセルのアレイ）の少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされている。たとえば、ＮＡＮＤメモリ５０６（たとえば、ＮＡＮＤメモリセルのアレイ）は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。いくつかの実施形態において、周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）およびＤＲＡＭ５１２（たとえば、ＤＲＡＭセルのアレイ）の少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされている。たとえば、ＤＲＡＭ５１２（たとえば、ＤＲＡＭセルのアレイ）は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図６Ａは、いくつかの実施形態による、ＳＲＡＭおよび周辺回路を有する例示的な半導体構造体６０１の概略平面図を図示している。半導体構造体６０１は、図１～図４の中の第２の半導体構造体１０４の１つの例であることが可能である。半導体構造体６０１は、ＳＲＡＭ５０４と、同じロジックプロセスを使用して製作されるＮＡＮＤメモリ５０６およびＤＲＡＭ５１２の両方の周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）とを含むことが可能であり得る。たとえば、図６Ａは、ＳＲＡＭ５０４の例示的なレイアウトを示しており、そこでは、ＳＲＡＭセルのアレイは、半導体構造体６０１の中の複数の別個の領域の中に分配されている。半導体構造体６０１は、ＮＡＮＤメモリ５０６を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、ワードラインドライバ５０８、ページバッファ５１０、および任意の他の適切なデバイスを含む。また、半導体構造体６０１は、ＤＲＡＭ５１２を制御およびセンシングするためのすべての周辺回路を含むことが可能であり、それは、たとえば、行デコーダ５１４、列デコーダ５１６、および任意の他の適切なデバイスを含む。いくつかの実施形態において、半導体構造体６０１は、ＳＲＡＭ５０４の周辺回路をさらに含むことが可能である。図６Ａは、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）の例示的なレイアウトを示しており、そこでは、周辺回路およびＳＲＡＭ５０４が、同じ平面の異なる領域の中に形成されている。いくつかの実施形態において、周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０、行デコーダ５１４、列デコーダ５１６）およびＳＲＡＭ５０４（たとえば、ＳＲＡＭセルのアレイ）のうちの少なくともいくつかは、互いに（すなわち、異なる平面において）スタックされているということが理解される。たとえば、ＳＲＡＭ５０４（たとえば、ＳＲＡＭセルのアレイ）は、周辺回路の上方または下方に形成され、チップサイズをさらに低減させることが可能である。
図６Ｂは、いくつかの実施形態による、ＮＡＮＤメモリを有する例示的な半導体構造体６０３の概略平面図を図示している。半導体構造体６０３は、図１～図４の中の第３の半導体構造体１０６の１つの例であることが可能である。すべての周辺回路（たとえば、ワードラインドライバ５０８、ページバッファ５１０）を半導体構造体６０３から離れるように（たとえば、半導体構造体６０１へ）移動させることによって、半導体構造体６０３の中のＮＡＮＤメモリ５０６のサイズ（たとえば、ＮＡＮＤメモリセルの数）が増加させられ得る。
図６Ｃは、いくつかの実施形態による、ＤＲＡＭを有する例示的な半導体構造体６０５の概略平面図を図示している。半導体構造体６０５は、図１～図４の中の第１の半導体構造体１０２の１つの例であることが可能である。すべての周辺回路（たとえば、行デコーダ５１４、列デコーダ５１６）を半導体構造体６０５から離れるように（たとえば、半導体構造体６０１へ）移動させることによって、半導体構造体６０５の中のＤＲＡＭ５１２のサイズ（たとえば、ＤＲＡＭセルの数）が増加させられ得る。
図７Ａは、いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイス７００の断面を図示している。図１に関して上記に説明されている３Ｄメモリデバイス１００の１つの例として、３Ｄメモリデバイス７００は、第１の半導体構造体７０２と、第１の半導体構造体７０２の下方の第２の半導体構造体７０４と、垂直方向に第１の半導体構造体７０２と第２の半導体構造体７０４との間の第３の半導体構造体７０６とを含む、結合されたチップである。いくつかの実施形態によれば、第１および第３の半導体構造体７０２および７０６は、それらの間の第１のボンディングインターフェース７０８において接合されている。いくつかの実施形態によれば、第２および第３の半導体構造体７０４および７０６は、それらの間の第２のボンディングインターフェース７１０において接合されている。いくつかの実施形態によれば、第１のボンディングインターフェース７０８は、第２のボンディングインターフェース７１０の上方に、すなわち、異なる平面にある。図７Ａに示されているように、第２の半導体構造体７０４は、基板７１２を含むことが可能であり、基板７１２は、シリコン（たとえば、単結晶シリコン（ｃ－Ｓｉ））、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、または任意の他の適切な材料を含むことが可能である。
３Ｄメモリデバイス７００の第２の半導体構造体７０４は、基板７１２の上方にＤＲＡＭセル７１４のアレイを含むことが可能である。３Ｄメモリデバイス７００の中のコンポーネントの空間的関係をさらに図示するために、ｘ軸およびｙ軸が図７Ａに追加されているということが留意される。基板７１２は、ｘ方向（横方向または幅方向）に横方向に延在している２つの横方向表面（たとえば、上部表面および底部表面）を含む。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体デバイス（たとえば、３Ｄメモリデバイス７００）の別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｙ方向に半導体デバイスの最も低い平面に位置決めされているときには、半導体デバイスの基板（たとえば、基板７１２）に対してｙ方向（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、それぞれのＤＲＡＭセル７１４は、ＤＲＡＭ選択トランジスタ７１６およびキャパシタ７１８を含む。ＤＲＡＭセル７１４は、１つのトランジスタおよび１つのキャパシタから構成される１Ｔ１Ｃセルであることが可能である。ＤＲＡＭセル７１４は、たとえば、２Ｔ１Ｃセル、３Ｔ１Ｃセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、ＤＲＡＭ選択トランジスタ７１６は、基板７１２の「上に」形成され、ＤＲＡＭ選択トランジスタ７１６の全体または一部は、基板７１２の中におよび／または基板７１２の直ぐ上に形成されている。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（たとえば、ＤＲＡＭ選択トランジスタ７１６のソース領域およびドレイン）が、同様に基板７１２の中に形成され得る。いくつかの実施形態において、キャパシタ７１８は、ＤＲＡＭ選択トランジスタ７１６の上方に配設されている。いくつかの実施形態によれば、それぞれのキャパシタ７１８は、２つの電極を含み、そのうちの一方は、それぞれのＤＲＡＭ選択トランジスタ７１６の１つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのＤＲＡＭ選択トランジスタ７１６の別のノードは、ＤＲＡＭのビットライン７２０に電気的に接続されている。それぞれのキャパシタ７１８の別の電極は、共通のプレート７２２（たとえば、共通のグランド）に電気的に接続され得る。ＤＲＡＭセル７１４の構造および構成は、図７Ａの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、３Ｄメモリデバイス７００の第２の半導体構造体７０４は、ＤＲＡＭセル７１４のアレイの上方に相互接続層７２４をさらに含み、ＤＲＡＭセル７１４のアレイからおよびそれへ、電気信号を転送することが可能である。相互接続層７２４は、複数の相互接続部（本明細書では「接触部」とも称される）を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス（ビア）接触部を含む。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。相互接続層７２４は、１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、その中に形成することが可能である。すなわち、相互接続層７２４は、複数のＩＬＤ層の中に相互接続ラインおよびビア接触部を含むことが可能である。相互接続層７２４の中の相互接続ラインおよびビア接触部は、導電性材料を含むことが可能であり、それは、それに限定されないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、または、それらの任意の組合せを含む。相互接続層７２４の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低誘電率（低ｋ）誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
図７Ａに示されているように、３Ｄメモリデバイス７００の第２の半導体構造体７０４は、第２のボンディングインターフェース７１０において、ならびに、相互接続層７２４およびＤＲＡＭセル７１４のアレイの上方に、ボンディング層７２６をさらに含むことが可能である。ボンディング層７２６は、複数のボンディング接触部７２８と、ボンディング接触部７２８を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７２８は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７２６の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７２８およびボンディング層７２６の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
同様に、図７Ａに示されているように、また、３Ｄメモリデバイス７００の第３の半導体構造体７０６は、第２のボンディングインターフェース７１０において、および、第２の半導体構造体７０４のボンディング層７２６の上方に、ボンディング層７３０を含むことが可能である。ボンディング層７３０は、複数のボンディング接触部７３２と、ボンディング接触部７３２を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７３２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７３０の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７３２およびボンディング層７３０の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態によれば、ボンディング接触部７３２は、第２のボンディングインターフェース７１０において、ボンディング接触部７２８と接触している。
下記に詳細に説明されているように、第３の半導体構造体７０６は、第２のボンディングインターフェース７１０において、第２の半導体構造体７０４の上に向かい合った様式で結合され得る。いくつかの実施形態において、第２のボンディングインターフェース７１０は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）の結果として、ボンディング層７３０とボンディング層７２６との間に配設されており、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得することが可能である。いくつかの実施形態において、第２のボンディングインターフェース７１０は、ボンディング層７３０および７２６が出会って結合される場所にある。実際には、第２のボンディングインターフェース７１０は、第２の半導体構造体７０４のボンディング層７２６の上部表面および第３の半導体構造体７０６のボンディング層７３０の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
図７Ａに示されているように、第３の半導体構造体７０６は、ボンディング層７３０の上方に配設されている半導体層７６６を含むことが可能である。半導体層７６６は、薄くされた基板であることが可能であり、ＳＲＡＭセル７３４のアレイが、その上に形成されている。いくつかの実施形態において、半導体層７６６は、単結晶シリコンを含む。また、半導体層７６６は、アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ＳＲＡＭセル７３４のアレイを形成するトランジスタ７３６のソースおよびドレイン）を含むことが可能である。
また、３Ｄメモリデバイス７００の第３の半導体構造体７０６は、半導体層７６６の上方に、半導体層７６６に接触して、ＳＲＡＭセル７３４のアレイを含むことが可能である。いくつかの実施形態において、周辺回路は、また、半導体層７６６の上方に半導体層７６６と接触して（すなわち、ＳＲＡＭセル７３４のアレイと同じ平面に）形成されている。たとえば、周辺回路は、３Ｄメモリデバイス７００のＮＡＮＤメモリ、ＤＲＡＭ、および／またはＳＲＡＭを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、トランジスタ７３６は、たとえば、３Ｄメモリデバイス７００のキャッシュおよび／またはデータバッファーとして使用されるＳＲＡＭセル７３４のアレイを形成している。いくつかの実施形態において、トランジスタ７３６は、また、周辺回路を形成し、すなわち、ＮＡＮＤメモリ、ＤＲＡＭ、および／またはＳＲＡＭの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブもしくはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、もしくはキャパシタなど）を含む。トランジスタ７３６は、半導体層７６６の「上に」形成され得、トランジスタ７３６の全体または一部は、半導体層７６６の中に（たとえば、半導体層７６６の上部表面の下方に）および／または半導体層７６６の直ぐ上に形成されている。いくつかの実施形態によれば、トランジスタ７３６は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、３Ｄメモリデバイス７００の第３の半導体構造体７０６は、ＳＲＡＭセル７３４のアレイの上方に相互接続層７３８をさらに含み、ＳＲＡＭセル７３４のアレイへおよびそれから、電気信号を転送する。相互接続層７３８は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。いくつかの実施形態において、相互接続層７３８の中の相互接続部は、また、局所的相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）を含む。相互接続層７３８は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層７３８の中の相互接続ラインおよびビア接触部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層７３８の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
図７Ａに示されているように、３Ｄメモリデバイス７００の第３の半導体構造体７０６は、第１のボンディングインターフェース７０８において、ならびに、相互接続層７３８およびＳＲＡＭセル７３４のアレイの上方に、別のボンディング層７４０をさらに含むことが可能である。すなわち、いくつかの実施形態によれば、第３の半導体構造体７０６は、ＳＲＡＭセル７３４のアレイの両側に２つのボンディング層７３０および７４０を含む。たとえば、ボンディング層７４０は、第３の半導体構造体７０６のフロント側に形成され得、ボンディング層７３０は、第３の半導体構造体７０６のバック側に形成され得る。ボンディング層７４０は、複数のボンディング接触部７４２と、ボンディング接触部７４２を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７４２は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７４０の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７４２およびボンディング層７４０の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
同様に、図７Ａに示されているように、３Ｄメモリデバイス７００の第１の半導体構造体７０２は、また、第１のボンディングインターフェース７０８において、および、第３の半導体構造体７０６のボンディング層７４０の上方に、ボンディング層７４４を含むことが可能である。ボンディング層７４４は、複数のボンディング接触部７４６と、ボンディング接触部７４６を電気的に隔離する誘電体とを含むことが可能である。ボンディング接触部７４６は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ボンディング層７４４の残りのエリアは、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電体によって形成され得る。ボンディング接触部７４６およびボンディング層７４４の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。いくつかの実施形態によれば、ボンディング接触部７４６は、第１のボンディングインターフェース７０８において、ボンディング接触部７４２と接触している。
下記に詳細に説明されているように、第１の半導体構造体７０２は、第１のボンディングインターフェース７０８において、第３の半導体構造体７０６の上に向かい合った様式で結合され得る。いくつかの実施形態において、第１のボンディングインターフェース７０８は、ハイブリッドボンディングの結果として、ボンディング層７４４とボンディング層７４０との間に配設されている。いくつかの実施形態において、第１のボンディングインターフェース７０８は、ボンディング層７４４および７４０が出会って結合される場所にある。実際には、第１のボンディングインターフェース７０８は、第３の半導体構造体７０６のボンディング層７４０の上部表面および第１の半導体構造体７０２のボンディング層７４４の底部表面の一部を含む、特定の厚さを有する層であることが可能である。
いくつかの実施形態において、３Ｄメモリデバイス７００の第１の半導体構造体７０２は、ボンディング層７４４の上方に相互接続層７４８をさらに含み、電気信号を転送する。相互接続層７４８は、複数の相互接続部（たとえば、ＭＥＯＬ相互接続部およびＢＥＯＬ相互接続部など）を含むことが可能である。いくつかの実施形態において、相互接続層７４８の中の相互接続部は、また、局所的相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）を含む。相互接続層７４８は、１つまたは複数のＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビア接触部を、１つまたは複数のＩＬＤ層の中に形成することが可能である。相互接続層７４８の中の相互接続ラインおよびビア接触部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。相互接続層７４８の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
図７Ａに示されているように、３Ｄメモリデバイス７００の第１の半導体構造体７０２は、ＮＡＮＤフラッシュメモリデバイスを含み、そこでは、メモリセルが、相互接続層７４８およびボンディング層７４４の上方に、３Ｄ ＮＡＮＤメモリストリング７５０のアレイの形態で提供されている。いくつかの実施形態によれば、それぞれの３Ｄ ＮＡＮＤメモリストリング７５０は、導体層および誘電体層をそれぞれ含む複数のペアを通って垂直方向に延在している。スタックされたおよびインターリーブされた導体層および誘電体層は、本明細書でメモリスタック７５２とも称される。いくつかの実施形態によれば、メモリスタック７５２の中のインターリーブされた導体層および誘電体層は、垂直方向に交互になっている。換言すれば、メモリスタック７５２の上部または底部にあるものを除いて、それぞれの導体層は、両側において２つの誘電体層によって隣接され得、それぞれの誘電体層は、両側において２つの導体層によって隣接され得る。導体層は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導体層は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導体材料を含むことが可能である。誘電体層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。
いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング７５０は、半導体チャネルおよびメモリフィルムを含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態において、半導体チャネルは、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルムは、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合誘電体層である。それぞれの３Ｄ ＮＡＮＤメモリストリング７５０は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、半導体チャネル、メモリフィルムのトンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組合せを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組合せを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組合せを含むことが可能である。１つの例において、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。別の例において、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などのような、高ｋ誘電体層を含むことが可能である。
いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング７５０は、複数の制御ゲート（それぞれがワードラインの一部である）をさらに含む。メモリスタック７５２の中のそれぞれの導体層は、３Ｄ ＮＡＮＤメモリストリング７５０のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング７５０は、垂直方向におけるそれぞれの端部において、２つのプラグ７５６および７５４を含む。プラグ７５６は、半導体材料（たとえば、単結晶シリコンなど）を含むことが可能であり、それは、半導体層７５８からエピタキシャル成長させられる。プラグ７５６は、３Ｄ ＮＡＮＤメモリストリング７５０のソース選択ゲートのコントローラとして機能することが可能である。プラグ７５６は、３Ｄ ＮＡＮＤメモリストリング７５０の上側端部にあり、半導体層７５８と接触していることが可能である。本明細書で使用されているように、基板７１２が３Ｄメモリデバイス７００の最も低い平面に位置決めされているときに、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング７５０）の「上側端部」は、ｙ方向に基板７１２から遠くに離れている方の端部であり、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング７５０）の「下側端部」は、ｙ方向に基板７１２に近い方の端部である。別のプラグ７５４は、半導体材料（たとえば、ポリシリコン）を含むことが可能である。いくつかの実施形態において、プラグ７５４は、３Ｄ ＮＡＮＤメモリストリング７５０のドレインとして機能する。
いくつかの実施形態において、第１の半導体構造体７０２は、メモリスタック７５２および３Ｄ ＮＡＮＤメモリストリング７５０の上方に配設されている半導体層７５８をさらに含む。半導体層７５８は、薄くされた基板であることが可能であり、メモリスタック７５２および３Ｄ ＮＡＮＤメモリストリング７５００が、その上に形成されている。いくつかの実施形態において、半導体層７５８は、単結晶シリコンを含み、プラグ７５６は、単結晶シリコンからエピタキシャル成長させられ得る。いくつかの実施形態において、半導体層７５８は、ポリシリコン、アモルファスシリコン、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の適切な材料を含むことが可能である。また、半導体層７５８は、アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、３Ｄ ＮＡＮＤメモリストリング７５０のためのアレイコモンソース（ＡＣＳ）として機能する、図示せず）を含むことが可能である。アイソレーション領域（図示せず）は、半導体層７５８の厚さ全体または厚さの一部を横切って延在し、ドープ領域を電気的に隔離することが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック７５２と半導体層７５８との間に配設されている。
３Ｄ ＮＡＮＤメモリストリング７５０は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能であるということが理解される。また、メモリスタック７５２は、シングルデッキ構造体を有することに限定されるのではなく、３Ｄ ＮＡＮＤメモリストリング７５０の電気的接続のための異なるデッキの間にデッキ間プラグを備えた複数デッキ構造体を有することも可能であるということが理解される。半導体層７５８は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとして、ポリシリコンを含むことが可能である。
図７Ａに示されているように、３Ｄメモリデバイス７００の第１の半導体構造体７０２は、半導体層７５８の上方にパッドアウト相互接続層７６０をさらに含むことが可能である。パッドアウト相互接続層７６０は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド７６２を含むことが可能である。パッドアウト相互接続層７６０および相互接続層７４８は、半導体層７５８の両側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層７６０の中の相互接続部は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス７００と外側回路との間で電気信号を転送することが可能である。
いくつかの実施形態において、第１の半導体構造体７０２は、１つまたは複数の接触部７６４をさらに含むことが可能であり、１つまたは複数の接触部７６４は、半導体層７５８を通って延在し、パッドアウト相互接続層７６０および相互接続層７４８を電気的に接続する。同様に、いくつかの実施形態において、第３の半導体構造体７０６は、１つまたは複数の接触部７６８をさらに含み、１つまたは複数の接触部７６８は、半導体層７６６を通って延在し、第３の半導体構造体７０６の中の相互接続層７３８および第２の半導体構造体７０４の中の相互接続層７２４を電気的に接続する。結果として、ＳＲＡＭセル７３４のアレイ（および、存在する場合には、周辺回路）は、相互接続層７３８および７４８ならびにボンディング接触部７４２および７４６を通して、３Ｄ ＮＡＮＤメモリストリング７５０のアレイに電気的に接続され得る。ＳＲＡＭセル７３４のアレイ（および、存在する場合には、周辺回路）は、接触部７６８、相互接続層７２４、ならびに、ボンディング接触部７３２および７２８を通して、ＤＲＡＭセル７１４のアレイに電気的に接続され得る。３Ｄ ＮＡＮＤメモリストリング７５０のアレイは、接触部７６８、相互接続層７４８、７３８、および７２４、ならびに、ボンディング接触部７４６、７４２、７３２、および７２８を通して、ＤＲＡＭセル７１４のアレイに電気的に接続され得る。そのうえ、ＳＲＡＭセル７３４のアレイ、３Ｄ ＮＡＮＤメモリストリング７５０のアレイ、およびＤＲＡＭセル７１４のアレイは、接触部７６４およびパッドアウト相互接続層７６０を通して、外側回路に電気的に接続され得る。
図７Ｂは、いくつかの実施形態による、異種メモリを有する別の例示的な３Ｄメモリデバイス７０１の断面を図示している。図２を参照して上記に説明されている３Ｄメモリデバイス２００の１つの例として、３Ｄメモリデバイス７０１は、ＳＲＡＭを含む第３の半導体構造体７０７の上方に、ＤＲＡＭを含む第２の半導体構造体７０５を含む、結合されたチップであり、ＳＲＡＭを含む第３の半導体構造体７０７は、ＮＡＮＤメモリを含む第１の半導体構造体７０３の上方にある。図７Ａにおいて上記に説明されている３Ｄメモリデバイス７００と同様に、３Ｄメモリデバイス７０１は、結合されたチップの例を表しており、そこでは、ＳＲＡＭを含む第３の半導体構造体７０７、ＮＡＮＤメモリを含む第１の半導体構造体７０３、および、ＤＲＡＭを含む第２の半導体構造体７０５が、別個に形成され、それぞれ、第１のボンディングインターフェース７０９および第２のボンディングインターフェース７１１において、異なる平面で、向かい合った様式で結合されている。図７Ａにおいて上記に説明されている３Ｄメモリデバイス７００と同様に、ＳＲＡＭを含む第３の半導体構造体７０７は、３つの半導体構造体７０３、７０５、および７０７の中間にあり、すなわち、ＮＡＮＤメモリを含む第１の半導体構造体７０３とＤＲＡＭを含む第２の半導体構造体７０５との間に挟まれている。ＤＲＡＭを含む第２の半導体構造体７０４が、ＮＡＮＤメモリを含む第１の半導体構造体７０２の下方にある、図７Ａにおいて上記に説明されている３Ｄメモリデバイス７００とは異なり、図７Ｂの３Ｄメモリデバイス７０１は、ＮＡＮＤメモリを含む第１の半導体構造体７０３の上方に配設されている、ＤＲＡＭを含む第３の半導体構造体７０５を含む。３Ｄメモリデバイス７００および７０１の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、下記に繰り返されていない可能性があるということが理解される。
３Ｄメモリデバイス７０１の第１の半導体構造体７０３は、基板７１３およびメモリスタック７１５を含むことが可能であり、メモリスタック７１５は、基板７１３の上方にインターリーブされた導体層および誘電体層を含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング７１７のアレイは、基板７１３の上方のメモリスタック７１５の中のインターリーブされた導体層および誘電体層を通って垂直方向にそれぞれ延在している。それぞれの３Ｄ ＮＡＮＤメモリストリング７１７は、半導体チャネルおよびメモリフィルムを含むことが可能である。それぞれの３Ｄ ＮＡＮＤメモリストリング７１７は、それぞれ、その下側端部および上側端部において、２つのプラグ７１９および７２１をさらに含む。３Ｄ ＮＡＮＤメモリストリング７１７は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリング、または、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能である。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック７１５と基板７１３との間に配設されている。
いくつかの実施形態において、３Ｄメモリデバイス７０１の第１の半導体構造体７０３は、また、メモリスタック７１５および３Ｄ ＮＡＮＤメモリストリング７１７の上方に相互接続層７２３を含み、３Ｄ ＮＡＮＤメモリストリング７１７へおよびそれから、電気信号を転送する。相互接続層７２３は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層７２３の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、３Ｄメモリデバイス７０１の第１の半導体構造体７０３は、第１のボンディングインターフェース７０９において、ならびに、相互接続層７２３およびメモリスタック７１５（それを通る３Ｄ ＮＡＮＤメモリストリング７１７を含む）の上方に、ボンディング層７２５をさらに含む。ボンディング層７２５は、複数のボンディング接触部７２７と、ボンディング接触部７２７を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
同様に、図７Ｂに示されているように、３Ｄメモリデバイス７０１の第３の半導体構造体７０７は、また、第１のボンディングインターフェース７０９において、および、第１の半導体構造体７０３のボンディング層７２５の上方に、ボンディング層７２９を含むことが可能である。ボンディング層７２９は、複数のボンディング接触部７３１と、ボンディング接触部７３１を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、ボンディング接触部７３１は、第１のボンディングインターフェース７０９において、ボンディング接触部７２７と接触している。第３の半導体構造体７０７は、第１のボンディングインターフェース７０９において、第１の半導体構造体７０４の上に向かい合った様式で結合され得る。いくつかの実施形態において、第１のボンディングインターフェース７０９は、ハイブリッドボンディングの結果として、ボンディング層７２９とボンディング層７２５との間に配設されている。いくつかの実施形態において、第１のボンディングインターフェース７０９は、ボンディング層７２９および７２５が出会って結合される場所にある。実際には、第１のボンディングインターフェース７０９は、第１の半導体構造体７０３のボンディング層７２５の上部表面および第３の半導体構造体７０７のボンディング層７２９の底部表面の一部を含む特定の厚さを有する層であることが可能である。
図７Ｂに示されているように、第３の半導体構造体７０７は、ボンディング層７２９の上方に配設されている半導体層７３３を含むことが可能である。半導体層７３３は、薄くされた基板であることが可能であり、ＳＲＡＭセル７３５のアレイが、その上に形成されている。いくつかの実施形態において、半導体層７３３は、単結晶シリコンを含む。また、半導体層７３３は、また、アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ＳＲＡＭセル７３５のアレイを形成するトランジスタ７６９のソースおよびドレイン）を含むことが可能である。
また、３Ｄメモリデバイス７０１の第３の半導体構造体７０７は、半導体層７３３の上方に、半導体層７３３と接触して、ＳＲＡＭセル７３５のアレイを含むことが可能である。いくつかの実施形態において、周辺回路は、また、半導体層７３３の上方に半導体層７３３と接触して（すなわち、ＳＲＡＭセル７３５のアレイと同じ平面に）形成されている。いくつかの実施形態において、トランジスタ７６９は、たとえば、３Ｄメモリデバイス７０１のキャッシュおよび／またはデータバッファーとして使用されるＳＲＡＭセル７３５のアレイを形成している。いくつかの実施形態において、トランジスタ７６９は、また、周辺回路を形成し、すなわち、ＮＡＮＤメモリ、ＤＲＡＭ、および／またはＳＲＡＭの動作を促進させるために使用される任意の適切なデジタル、アナログ、および／または混合信号制御およびセンシング回路を形成する。トランジスタ７６９は、半導体層７３３の「上に」形成され得、トランジスタ７６９の全体または一部は、半導体層７３３の中に（たとえば、半導体層７３３の上部表面の下方に）および／または半導体層７３３の直ぐ上に形成されている。いくつかの実施形態によれば、トランジスタ７６９は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、３Ｄメモリデバイス７０１の第３の半導体構造体７０７は、ＳＲＡＭセル７３５のアレイの上方に相互接続層７３７をさらに含み、ＳＲＡＭセル７３５のアレイへおよびそれから、電気信号を転送する。相互接続層７３７は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層７３７の中の相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、３Ｄメモリデバイス７０１の第３の半導体構造体７０７は、第２のボンディングインターフェース７１１において、ならびに、相互接続層７３７およびＳＲＡＭセル７３５のアレイの上方に、ボンディング層７３９をさらに含む。すなわち、いくつかの実施形態によれば、第３の半導体構造体７０７は、ＳＲＡＭセル７３５のアレイの両側に２つのボンディング層７２９および７３９を含む。たとえば、ボンディング層７３９は、第３の半導体構造体７０７のフロント側に形成され得、ボンディング層７２９は、第３の半導体構造体７０７のバック側に形成され得る。ボンディング層７３９は、複数のボンディング接触部７４１と、ボンディング接触部７４１を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
同様に、図７Ｂに示されているように、３Ｄメモリデバイス７０１の第２の半導体構造体７０５は、また、第２のボンディングインターフェース７１１において、および、第３の半導体構造体７０７のボンディング層７３９の上方に、ボンディング層７４３を含むことが可能である。ボンディング層７４３は、複数のボンディング接触部７４５と、ボンディング接触部７４５を取り囲んで電気的に隔離する誘電体とを含むことが可能である。いくつかの実施形態によれば、ボンディング接触部７４５は、第２のボンディングインターフェース７１１において、ボンディング接触部７４１と接触している。第２の半導体構造体７０５は、第２のボンディングインターフェース７１１において、第３の半導体構造体７０７の上に向かい合った様式で結合され得る。いくつかの実施形態において、第２のボンディングインターフェース７１１は、ハイブリッドボンディングの結果として、ボンディング層７４３とボンディング層７３９との間に配設されている。いくつかの実施形態において、第２のボンディングインターフェース７１１は、ボンディング層７４３および７３９が出会って結合される場所にある。実際には、第２のボンディングインターフェース７１１は、第３の半導体構造体７０７のボンディング層７３９の上部表面および第２の半導体構造体７０５のボンディング層７４３の底部表面の一部を含む特定の厚さを有する層であることが可能である。
いくつかの実施形態において、３Ｄメモリデバイス７０１の第２の半導体構造体７０５は、また、ボンディング層７４３の上方に相互接続層７４７を含み、電気信号を転送する。相互接続層７４７は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層７４７の中の相互接続部は、局所的相互接続部（たとえば、ビットライン接触部およびワードライン接触部など）を含む。
図７Ｂに示されているように、３Ｄメモリデバイス７０１の第２の半導体構造体７０５は、相互接続層７４７の上方にＤＲＡＭセル７４９のアレイをさらに含むことが可能である。いくつかの実施形態において、それぞれのＤＲＡＭセル７４９は、ＤＲＡＭ選択トランジスタ７５１およびキャパシタ７５３を含む。ＤＲＡＭセル７４９は、１つのトランジスタおよび１つのキャパシタから構成される１Ｔ１Ｃセルであることが可能である。ＤＲＡＭセル７４９は、たとえば、２Ｔ１Ｃセル、３Ｔ１Ｃセルなど、任意の適切な構成のものであることが可能であるということが理解される。いくつかの実施形態において、ＤＲＡＭ選択トランジスタ７５１は、半導体層７５９の上に形成されており、ＤＲＡＭ選択トランジスタ７５１の全体または一部は、半導体層７５９の中におよび／または半導体層７５９の直ぐ上に形成されている。いくつかの実施形態において、キャパシタ７５３は、ＤＲＡＭ選択トランジスタ７５１の下方に配設されている。いくつかの実施形態によれば、それぞれのキャパシタ７５３は、２つの電極を含み、そのうちの一方は、それぞれのＤＲＡＭ選択トランジスタ７５１の１つのノードに電気的に接続されている。いくつかの実施形態によれば、それぞれのＤＲＡＭ選択トランジスタ７５１の別のノードは、ＤＲＡＭのビットライン７５５に電気的に接続されている。それぞれのキャパシタ７５３の別の電極は、共通のプレート７５７（たとえば、共通のグランド）に電気的に接続され得る。ＤＲＡＭセル７４９の構造および構成は、図７Ｂの例に限定されず、任意の適切な構造および構成を含むことが可能であるということが理解される。
いくつかの実施形態において、第２の半導体構造体７０５は、ＤＲＡＭセル７４９のアレイの上方に配設されている半導体層７５９をさらに含む。半導体層７５９は、薄くされた基板であることが可能であり、ＤＲＡＭセル７４９のアレイが、その上に形成されている。いくつかの実施形態において、半導体層７５９は、単結晶シリコンを含む。また、半導体層７５９は、アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、ＤＲＡＭ選択トランジスタ７５１のソースおよびドレイン、図示せず）を含むことが可能である。
図７Ｂに示されているように、３Ｄメモリデバイス７０１の第２の半導体構造体７０５は、半導体層７５９の上方にパッドアウト相互接続層７６１をさらに含むことが可能である。パッドアウト相互接続層７６１は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド７６３を含むことが可能である。パッドアウト相互接続層７６１および相互接続層７４７は、半導体層７５９の両側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層７６１の中の相互接続部は、たとえば、パッドアウト目的のために、３Ｄメモリデバイス７０１と外側回路との間で電気信号を転送することが可能である。いくつかの実施形態において、第２の半導体構造体７０５は、１つまたは複数の接触部７６５をさらに含み、１つまたは複数の接触部７６５は、半導体層７５９を通って延在し、パッドアウト相互接続層７６１および相互接続層７４７を電気的に接続する。同様に、いくつかの実施形態において、第３の半導体構造体７０７は、１つまたは複数の接触部７６７をさらに含み、１つまたは複数の接触部７６７は、半導体層７３３を通って延在し、第３の半導体構造体７０７の中の相互接続層７３７および第１の半導体構造体７０３の中の相互接続層７２３を電気的に接続する。
結果として、ＳＲＡＭセル７３５のアレイ（および、存在する場合には、周辺回路）は、接触部７６７、相互接続層７２３、ならびに、ボンディング接触部７３１および７２７を通して、３Ｄ ＮＡＮＤメモリストリング７１７のアレイに電気的に接続され得る。ＳＲＡＭセル７３５のアレイ（および、存在する場合には、周辺回路）は、相互接続層７４７および７３７ならびにボンディング接触部７４５および７４１を通して、ＤＲＡＭセル７４９のアレイに電気的に接続され得る。ＮＡＮＤメモリストリング７１７のアレイは、接触部７６７、相互接続層７２３、７３７、および７４７、ならびに、ボンディング接触部７４５、７４１、７３１、および７２７を通して、ＤＲＡＭセル７４９のアレイに電気的に接続され得る。そのうえ、ＳＲＡＭセル７３５のアレイ、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、およびＤＲＡＭセル７４９のアレイは、接触部７６５およびパッドアウト相互接続層７６１を通して、外側回路に電気的に接続され得る。
図７Ａおよび図７Ｂの中の３Ｄメモリデバイス７００および７０１は、図１および図２の中の３Ｄメモリデバイス１００および２００の例をそれぞれ図示しているが、図３および図４の中の３Ｄメモリデバイス３００および４００は、図７Ａおよび図７Ｂに関して上記に説明されているのと同じように実装され得、それらは、本明細書で繰り返されていないということが理解される。
図８Ａおよび図８Ｂは、いくつかの実施形態による、ＳＲＡＭおよび周辺回路を有する例示的な半導体構造体を形成するための製作プロセスを図示している。図９Ａおよび図９Ｂは、いくつかの実施形態による、３Ｄ ＮＡＮＤメモリストリングを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図１０Ａ～図１０Ｃは、いくつかの実施形態による、ＤＲＡＭセルを有する例示的な半導体構造体を形成するための製作プロセスを図示している。図１１Ａおよび図１１Ｂは、いくつかの実施形態による、例示的な結合された構造体を形成するための製作プロセスを図示している。図１２Ａおよび図１２Ｂは、いくつかの実施形態による、異種メモリを有する例示的な３Ｄメモリデバイスのための製作プロセスを図示している。図１６Ａおよび図１６Ｂは、いくつかの実施形態による、異種メモリを有する３Ｄメモリデバイスを形成するための例示的な方法１６００のフローチャートを図示している。図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１６Ａ、および図１６Ｂに示されている半導体デバイスの例は、図７Ａおよび図７Ｂに示されている３Ｄメモリデバイス７００および７０１を含む。方法１６００に示されている動作は、網羅的でないということ、ならびに、他の動作は、図示されている動作のいずれかの前に、後に、またはそれらの間に同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図１６Ａ、および図１６Ｂに示されているものとは異なる順序で実施され得る。
図９Ａおよび図９Ｂに示されているように、３Ｄ ＮＡＮＤメモリストリングのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む第１の半導体構造体が形成されている。図１０Ａ～図１０Ｃに示されているように、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む第２の半導体構造体が形成されている。図８Ａおよび図８Ｂに示されているように、ＳＲＡＭセルのアレイと、周辺回路と、複数の第３のボンディング接触部を含む第３のボンディング層とを含む、第３の半導体構造体が形成されている。図１１Ａおよび図１１Ｂに示されているように、第３の半導体構造体ならびに第１および第２の半導体構造体のうちの１つは、向かい合った様式で結合されており、第３のボンディング層と第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する、結合された構造体を形成している。図１２Ａおよび図１２Ｂに示されているように、結合された構造体および第１および第２の半導体構造体のうちの別の１つは、向かい合った様式で結合されており、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に、第２のボンディングインターフェースを形成している。
図１６Ａを参照すると、方法１６００は、動作１６０２において開始し、動作１６０２では、ＮＡＮＤメモリセルのアレイが、第１の基板の上方に形成される。第１の基板は、シリコン基板であることが可能である。ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングのアレイであることが可能である。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイの周辺回路が、また、第１の基板の上に形成される。
図９Ａに図示されているように、インターリーブされた犠牲層（図示せず）および誘電体層９０８が、シリコン基板９０２の上方に形成されている。インターリーブされた犠牲層および誘電体層９０８は、誘電体スタック（図示せず）を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層９０８は、酸化ケイ素の層を含む。インターリーブされた犠牲層および誘電体層９０８は、１つまたは複数の薄膜堆積プロセスによって形成され得、薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの任意の組合せを含む。いくつかの実施形態において、メモリスタック９０４は、ゲート交換プロセスによって形成され得、たとえば、誘電体層９０８に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を導体層９０６と交換し、結果として生じる凹部を導体層９０６で充填する。結果として、メモリスタック９０４は、インターリーブされた導体層９０６および誘電体層９０８を含むことが可能である。いくつかの実施形態において、それぞれの導体層９０６は、金属層（たとえば、タングステンの層など）を含むことが可能である。他の実施形態では、メモリスタック９０４は、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタック９０４とシリコン基板９０２との間に形成されている。
図９Ａに図示されているように、３Ｄ ＮＡＮＤメモリストリング９１０は、シリコン基板９０２の上方に形成されており、そのそれぞれは、メモリスタック９０４のインターリーブされた導体層９０６および誘電体層９０８を通って、垂直方向に延在している。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、メモリスタック９０４を通してシリコン基板９０２の中へチャネル孔部を形成することを含み、シリコン基板９０２からチャネル孔部の下側部分の中にプラグ９１２をエピタキシャル成長させることがそれに続く。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成させるための製作プロセスは、また、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、メモリフィルム９１４（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層９１６などのような、複数の層によってチャネル孔部を充填することを含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング９１０を形成するための製作プロセスは、３Ｄ ＮＡＮＤメモリストリング９１０の上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組合せなど）を使用して、半導体材料によって凹部を充填することによって、チャネル孔部の上側部分の中に別のプラグ９１８を形成することをさらに含む。
方法１６００は、図１６Ａに図示されているように、動作１６０４に進み、動作１６０４では、第１の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成される。第１の相互接続層は、１つまたは複数のＩＬＤ層の中に第１の複数の相互接続部を含むことが可能である。図９Ｂに図示されているように、相互接続層９２０は、メモリスタック９０４および３Ｄ ＮＡＮＤメモリストリング９１０のアレイの上方に形成され得る。相互接続層９２０は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、３Ｄ ＮＡＮＤメモリストリング９１０のアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層９２０は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層９２０の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、化学機械研磨（ＣＭＰ）、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図９Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層９２０と称され得る。
方法１６００は、図１６Ａに図示されているように、動作１６０６に進み、動作１６０６では、第１のボンディング層が、第１の相互接続層の上方に形成される。第１のボンディング層は、複数の第１のボンディング接触部を含むことが可能である。図９Ｂに図示されているように、ボンディング層９２２は、相互接続層９２０の上方に形成されている。ボンディング層９２２は、誘電体によって取り囲まれている複数のボンディング接触部９２４を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層９２０の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部９２４が、誘電体層を通して、相互接続層９２０の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ａに図示されているように、動作１６０８に進み、動作１６０８では、ＤＲＡＭセルのアレイが、第２の基板の上方に形成される。第２の基板は、シリコン基板であることが可能である。いくつかの実施形態において、ＤＲＡＭセルのアレイを形成するために、複数のトランジスタが、第２の基板の上に形成され、複数のキャパシタが、トランジスタの上方におよびそれに接触して形成される。いくつかの実施形態において、ＤＲＡＭセルのアレイの周辺回路が、また、第２の基板の上に形成される。
図１０Ａに図示されているように、複数のトランジスタ１００４が、シリコン基板１００２の上に形成されている。トランジスタ１００４は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、シリコン基板１００２の中に形成され、それは、たとえば、トランジスタ１００４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板１００２の中に形成される。
図１０Ｂに図示されているように、複数のキャパシタ１００６が、トランジスタ１００４（すなわち、ＤＲＡＭ選択トランジスタ１００４）の上方にトランジスタ１００４に接触して形成される。それぞれのキャパシタ１００６は、写真によってパターニングされ、それぞれのＤＲＡＭ選択トランジスタ１００４と整合させられ、たとえば、キャパシタ１００６の１つの電極をそれぞれのＤＲＡＭ選択トランジスタ１００４の１つのノードと電気的に接続することによって、１Ｔ１Ｃメモリセルを形成することが可能である。いくつかの実施形態において、ビットライン１００７および共通のプレート１００９は、同様に、ＤＲＡＭ選択トランジスタ１００４およびキャパシタ１００６を電気的に接続するために形成されている。キャパシタ１００６は、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。それによって、ＤＲＡＭセル１００８（ＤＲＡＭ選択トランジスタ１００４およびキャパシタ１００６をそれぞれ有する）のアレイが形成される。
方法１６００は、図１６Ａに図示されているように、動作１６１０に進み、動作１６１０では、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成される。第２の相互接続層は、１つまたは複数のＩＬＤ層の中に第２の複数の相互接続部を含むことが可能である。図１０Ｃに図示されているように、相互接続層１０１４は、ＤＲＡＭセル１００８のアレイの上方に形成され得る。相互接続層１０１４は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、ＤＲＡＭセル１００８のアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層１０１４は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層１０１４の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図１０Ｃに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層１０１４と称され得る。
方法１６００は、図１６Ａに図示されているように、動作１６１２に進み、動作１６１２では、第２のボンディング層が、第２の相互接続層の上方に形成される。第２のボンディング層は、複数の第２のボンディング接触部を含むことが可能である。図１０Ｃに図示されているように、ボンディング層１０１６は、相互接続層１０１４の上方に形成されている。ボンディング層１０１６は、誘電体によって取り囲まれている複数のボンディング接触部１０１８を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層１０１４の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部１０１８が、誘電体層を通して、相互接続層１０１４の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ａに図示されているように、動作１６１４に進み、動作１６１４では、ＳＲＡＭセルのアレイが、第３の基板の上に形成される。第３の基板は、シリコン基板であることが可能である。いくつかの実施形態において、ＳＲＡＭセルのアレイを形成するために、複数のトランジスタが、第３の基板の上に形成される。また、いくつかの実施形態において、ＳＲＡＭセルのアレイ、ＮＡＮＤメモリセルのアレイ、または、ＤＲＡＭセルのアレイのうちの少なくとも１つの周辺回路が、第３の基板の上に形成される。
図８Ａに図示されているように、複数のトランジスタ８０４が、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによってシリコン基板８０２の上に形成される。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、シリコン基板８０２の中に形成され、それは、たとえば、トランジスタ８０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、シリコン基板８０２の中に形成される。トランジスタ８０４は、シリコン基板８０２の上にデバイス層８０６を形成することが可能である。いくつかの実施形態において、デバイス層８０６は、ＳＲＡＭセル８０３のアレイおよび周辺回路８０５を含む。
方法１６００は、図１６Ｂに図示されているように、動作１６１６に進み、動作１６１６では、第３の相互接続層が、ＳＲＡＭセルのアレイの上方に形成される。第３の相互接続層は、１つまたは複数のＩＬＤ層の中に第３の複数の相互接続部を含むことが可能である。図８Ｂに図示されているように、相互接続層８１４は、ＳＲＡＭセル８０３のアレイを含むデバイス層８０６の上方に形成され得る。相互接続層８１４は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、デバイス層８０６と電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層８１４は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層８１４の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組合せを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。図８Ｂに図示されているＩＬＤ層および相互接続部は、集合的に相互接続層８１４と称され得る。
方法１６００は、図１６Ｂに図示されているように、動作１６１８に進み、動作１６１８では、第３のボンディング層が、第３の相互接続層の上方に形成される。第３のボンディング層は、複数の第３のボンディング接触部を含むことが可能である。図８Ｂに図示されているように、ボンディング層８１６は、相互接続層８１４の上方に形成されている。ボンディング層８１６は、誘電体によって取り囲まれている複数のボンディング接触部８１８を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層８１４の上部表面の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部８１８が、誘電体層を通して、相互接続層８１４の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ｂに図示されているように動作１６２０に進み、動作１６２０では、第３の半導体構造体ならびに第１および第２の半導体構造体のうちの１つが、向かい合った様式で結合され、第３のボンディング層と第１および第２のボンディング層のうちの１つの間に第１のボンディングインターフェースを有する結合された構造体を形成する。いくつかの実施形態において、第１および第２の半導体構造体のうちの１つは、結合された構造体において、第３の半導体構造体の上方にある。いくつかの実施形態において、第３のボンディング接触部は、第１のボンディングインターフェースにおいて、第１および第２のボンディング接触部のうちの１つと接触している。ボンディングは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、第１および第３の半導体構造体が結合される。いくつかの実施形態において、第２および第３の半導体構造体が結合される。
図１１Ａに図示されているように、シリコン基板９０２およびその上に形成されたコンポーネント（たとえば、メモリスタック９０４、および、それを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）は、逆さまにひっくり返されている。下に向いているボンディング層９２２は、上に向いているボンディング層８１６と（すなわち、向かい合った様式で）結合されており、それによって、（図１１Ｂに示されているように）第１のボンディングインターフェース１１０２を形成している。すなわち、シリコン基板９０２およびその上に形成されたコンポーネントは、シリコン基板８０２およびその上に形成されたコンポーネントと向かい合った様式で結合され得る。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。図１１Ａに示されていないが、シリコン基板１００２およびその上に形成されたコンポーネント（たとえば、ＤＲＡＭセル１００８のアレイ）は、逆さまにひっくり返され得、いくつかの他の実施形態において、下に向いているボンディング層１０１６は、上に向いているボンディング層８１６と（すなわち、向かい合った様式で）結合され得る。ボンディングの後に、ボンディング層９２２の中のボンディング接触部９２４、および、ボンディング層８１６の中のいくつかのボンディング接触部８１８が整合させられ、互いに接触しており、メモリスタック９０４およびそれを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイが、デバイス層８０６（たとえば、その中のＳＲＡＭセル８０３のアレイおよび周辺回路８０５）に電気的に接続され得るようになっている。第１のボンディングインターフェース１１０２は、図１１Ｂに図示されているように、ボンディングの後に、デバイス層８０６（たとえば、その中のＳＲＡＭセル８０３のアレイおよび周辺回路８０５）とメモリスタック９０４（および、それを通して形成された３Ｄ ＮＡＮＤメモリストリング９１０のアレイ）との間に形成され得る。
方法１６００は、図１６Ｂに図示されているように、動作１６２２に進み、動作１６２２では、結合された構造体の中の第３の基板が、半導体層を形成するために薄くされる。いくつかの実施形態において、薄くされた第３の基板を通って垂直方向に延在する接触部が、第３の相互接続層と接触するように形成される。
図１１Ｂに図示されているように、ボンディング後の（図１１Ａに示されているような）シリコン基板８０２は薄くされ、薄くされたシリコン基板８０２が半導体層１１０４（たとえば、単結晶シリコン層）としての役割を果たすことができるようになっている。１つの例において、半導体層１１０４の厚さは、たとえば、エッチングプロセスおよびＣＭＰプロセスの組合せを使用して、約１μｍから約２０μｍの間にあることが可能であり、たとえば、１μｍから２０μｍの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって定義される任意の範囲）などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、半導体層１１０４の厚さは、１μｍを下回るまで（たとえば、サブミクロン範囲内に）さらに低減され得るということが理解される。図１１Ｂに図示されているように、半導体層１１０４を通って垂直方向に延在する接触部１１０７は、ドライエッチングおよび／またはウェットエッチング（それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む、１つまたは複数の薄膜（たとえば、金属フィルム）堆積プロセスがそれに続く）を使用して形成される。それによって形成された接触部１１０７は、相互接続層８１４の中の相互接続部と接触しており、電気的接続を行うことが可能である。
方法１６００は、図１６Ｂに図示されているように、動作１６２４に進み、動作１６２４では、第４のボンディング層が、薄くされた第３の基板の上に接触部と接触して形成される。第４のボンディング層は、複数の第４のボンディング接触部を含むことが可能である。いくつかの実施形態において、第３のボンディング層および第４のボンディング層は、ＳＲＡＭセルのアレイの両側にある。
図１１Ｂに図示されているように、ボンディング層１１０６は、半導体層１１０４の上に形成されている。ボンディング層１１０６は、複数のボンディング接触部１１０８を含むことが可能であり、複数のボンディング接触部１１０８は、誘電体によって取り囲まれており、接触部１１０７と接触しており、相互接続層８１４の中の相互接続部と電気的接続を行う。いくつかの実施形態によれば、ボンディング層８１６および１１０６は、ＳＲＡＭセル８０３のアレイを含むデバイス層８０６の両側にある。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、半導体層１１０４の上に堆積されており、薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組合せを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通る接触孔部を最初にパターニングすることによって、ボンディング接触部１１０８は、誘電体層を通して、相互接続層８１４の中の相互接続部と接触して形成され得る。接触孔部は、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、接触孔部を充填することは、導体を堆積させる前に、バリア層、接着層、および／またはシード層を堆積させることを含む。
方法１６００は、図１６Ｂに図示されているように、動作１６２６に進み、動作１６２６では、結合された構造体ならびに第１および第２の半導体構造体のうちの別の１つが、向かい合った様式で結合され、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に、第２のボンディングインターフェースを形成する。いくつかの実施形態において、結合された構造体は、ボンディングの後に、第１および第２の半導体構造体のうちの別の１つの上方にある。いくつかの実施形態において、第４のボンディング接触部は、第２のボンディングインターフェースにおいて、第１および第２のボンディング接触部のうちの１つと接触している。結合することは、ハイブリッドボンディングであることが可能である。いくつかの実施形態において、結合された構造体および第１の半導体構造体が結合される。いくつかの実施形態において、結合された構造体および第２の半導体構造体が結合される。
図１２Ａに図示されているように、下に向いているボンディング層１１０６が、上に向いているシリコン基板１００２の上方のボンディング層１０１６と（すなわち、向かい合った様式で）結合されており、それによって、（図１２Ｂに示されているような）第２のボンディングインターフェース１２０２を形成している。すなわち、シリコン基板９０２およびその上に形成されたコンポーネント（すなわち、図１１Ｂの中の結合された構造体）は、シリコン基板１００２およびその上に形成されたコンポーネント（たとえば、ＤＲＡＭセル１００８のアレイ）と向かい合った様式で結合され得る。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。ボンディングの後に、ボンディング層１１０６の中のボンディング接触部１１０８、および、ボンディング層１０１６の中のボンディング接触部１０１８が整合させられ、互いに接触しており、３Ｄ ＮＡＮＤメモリストリング９１０のアレイおよびデバイス層８０６（たとえば、その中のＳＲＡＭセル８０３のアレイおよび周辺回路８０５）が、ＤＲＡＭセル１００８のアレイに電気的に接続され得るようになっている。図１２Ｂに図示されているように、第２のボンディングインターフェース１２０２は、ボンディングの後に、デバイス層８０６（たとえば、その中のＳＲＡＭセル８０３のアレイおよび周辺回路８０５）とＤＲＡＭセル１００８のアレイとの間に形成され得る。
方法１６００は、図１６Ｂに図示されているように、動作１６２８に進み、動作１６２８では、第１の基板または第２の基板が、別の半導体層を形成するために薄くされる。図１１Ｂに図示されているように、ボンディングの後の、結合されたチップの上部における（たとえば、図１２Ａに示されているようなシリコン基板１００２の上方の）シリコン基板９０２は薄くされており、薄くされたシリコン基板９０２が、半導体層１２０４（たとえば、単結晶シリコン層）としての役割を果たすことができるようになっている。１つの例において、半導体層１２０４の厚さは、たとえば、エッチングプロセスおよびＣＭＰプロセスの組合せを使用して、約１μｍから約２０μｍの間にあることが可能であり、たとえば、１μｍから２０μｍの間（たとえば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１５μｍ、２０μｍ、これらの値のいずれかによる下側端部によって境界を定められた任意の範囲、または、これらの値のうちの任意の２つによって定義される任意の範囲）などにあることが可能である。いくつかの実施形態において、追加的なエッチングプロセスをさらに適用することによって、半導体層１２０４の厚さは、１μｍを下回るまで（たとえば、サブミクロン範囲内に）さらに低減され得るということが理解される。シリコン基板１００２が、結合されたチップの上部における（たとえば、シリコン基板９０２の上方の）基板であるときには、別の半導体層が、シリコン基板１００２を薄くすることによって形成され得るということがさらに理解される。
方法１６００は、図１６Ｂに図示されているように、動作１６３０に進み、動作１６３０では、パッドアウト相互接続層が、半導体層の上方に形成される。図１２Ｂに図示されているように、パッドアウト相互接続層１２０６が、半導体層１２０４の上方に形成される。パッドアウト相互接続層１２０６は、１つまたは複数のＩＬＤ層の中に形成された相互接続部（たとえば、パッド接触部１２０８など）を含むことが可能である。パッド接触部１２０８は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組合せを含む、導電性材料を含むことが可能である。ＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組合せを含む、誘電材料を含むことが可能である。いくつかの実施形態において、結合することおよび薄くすることの後に、接触部１２１０が、たとえば、ウェット／ドライエッチング（導電性材料を堆積させることがそれに続く）によって、半導体層１２０４を通って垂直方向に延在するように形成される。接触部１２１０は、パッドアウト相互接続層１２０６および相互接続層９２０の中の相互接続部と接触していることが可能である。
図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１６Ａ、および図１６Ｂに示されている半導体デバイスは、図１および図２に示されている３Ｄメモリデバイス１００および２００を含むが、図３および図４の中の３Ｄメモリデバイス３００および４００は、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ～図１０Ｃ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１６Ａ、および図１６Ｂを参照して上記に説明されているものと同じように実装され得、それらは、本明細書で繰り返されていないということが理解される。
いくつかの実施形態において、本明細書で開示されているＤＲＡＭは、マルチスタックＤＲＡＭセルを含むことが可能であるということが理解される。たとえば、図１３は、いくつかの実施形態による、マルチスタックＤＲＡＭセルを有する例示的な半導体構造体１３００の断面を図示している。ＤＲＡＭセルを含む半導体構造体７０４および１３００の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は繰り返されていない。いくつかの実施形態によれば、半導体構造体１３００は、第１のＤＲＡＭスタック１３０２と、第１のＤＲＡＭスタック１３０２の上方の第２のＤＲＡＭスタック１３０４とを含む。図１３に示されているように、第１のＤＲＡＭスタック１３０２は、基板１３０６と、基板１３０６の上方のＤＲＡＭセル１３０８のアレイとを含むことが可能である。いくつかの実施形態において、それぞれのＤＲＡＭセル１３０８は、基板１３０６の上に形成されたＤＲＡＭ選択トランジスタ１３１０を含み、また、ＤＲＡＭ選択トランジスタ１３１０の上方に、ＤＲＡＭ選択トランジスタ１３１０と接触して、キャパシタ１３１２を含む。第１のＤＲＡＭスタック１３０２は、同様に、ＤＲＡＭ選択トランジスタ１３１０と接触してビットライン１３１４を含むことが可能である。また、第１のＤＲＡＭスタック１３０２は、ＤＲＡＭセル１３０８のアレイの上方に相互接続層１３１６を含むことが可能である。
図１３に示されているように、第２のＤＲＡＭスタック１３０４は、相互接続層１３１６の上方にシリサイド層１３１８を含み、また、シリサイド層１３１８の上にポリシリコン層１３２０を含むことが可能である。いくつかの実施形態によれば、シリサイド層１３１８は、シリサイド材料（たとえば、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、または、それらの任意の組合せなど）の１つまたは複数の層を含む。いくつかの実施形態において、ポリシリコン層１３２０は、より高い導電性を実現するためにドープされている。いくつかの実施形態において、第２のＤＲＡＭスタック１３０４は、ポリシリコン層１３２０の上方にＤＲＡＭセル１３２２のアレイをさらに含む。いくつかの実施形態において、それぞれのＤＲＡＭセル１３２２は、ポリシリコン層１３２０の上に形成されたＤＲＡＭ選択トランジスタ１３２４を含み、また、ＤＲＡＭ選択トランジスタ１３２４の上方に、ＤＲＡＭ選択トランジスタ１３２４と接触して、キャパシタ１３２６を含む。第２のＤＲＡＭスタック１３０４は、同様に、ＤＲＡＭ選択トランジスタ１３２４と接触して、ビットライン１３２８を含むことが可能である。また、第２のＤＲＡＭスタック１３０４は、ＤＲＡＭセル１３０８のアレイの上方に相互接続層１３２３を含み、また、相互接続層１３２３の上方に、ボンディング接触部１３２７を含むボンディング層１３２５を含むことが可能である。いくつかの実施形態において、半導体構造体１３００は、接触部１３２８をさらに含み、接触部１３２８は、シリサイド層１３１８およびポリシリコン層１３２０を通って垂直方向に延在しており、ボンディング層１３２５、第２のＤＲＡＭスタック１３０４の相互接続層１３２３、および、第１のＤＲＡＭスタック１３０２の相互接続層１３１６を電気的に接続する。
いくつかの実施形態において、本明細書で開示されているＮＡＮＤメモリは、３Ｄ ＮＡＮＤメモリストリングのアレイに加えてまたはその代わりに、２Ｄ ＮＡＮＤメモリセルのアレイを含むことが可能であるということが理解される。たとえば、図１４は、いくつかの実施形態による、２Ｄ ＮＡＮＤメモリセルを有する例示的な半導体構造体１４００の断面を図示している。半導体構造体１４００は、ＮＡＮＤフラッシュメモリデバイスを含み、そこでは、メモリセルが、基板１４０２の上に２Ｄ ＮＡＮＤメモリセル１４０３のアレイの形態で提供されている。２Ｄ ＮＡＮＤメモリセル１４０３のアレイは、複数の２Ｄ ＮＡＮＤメモリストリングを含むことが可能であり、そのそれぞれは、それぞれソース／ドレイン１４０５（ＮＡＮＤゲートに似ている）によって直列に接続されている複数のメモリセルと、２Ｄ ＮＡＮＤメモリストリングの端部にある２つの選択トランジスタ１４０７とを含む。いくつかの実施形態において、それぞれの２Ｄ ＮＡＮＤメモリセル１４０３は、垂直方向にスタックされたフローティングゲート１４０９および制御ゲート１４１１を有するフローティングゲートトランジスタを含む。いくつかの実施形態において、フローティングゲートトランジスタは、誘電体層（たとえば、垂直方向に制御ゲート１４１１とフローティングゲート１４０９との間に配設されているブロッキング層、および、フローティングゲート１４０９の下方に配設されているトンネリング層など）をさらに含む。チャネルが、ソース／ドレイン１４０５とゲートスタック（トンネリング層、フローティングゲート１４０９、ブロッキング層、および制御ゲート１４１１を含む）の下方との間に、横方向に形成され得る。いくつかの実施形態によれば、それぞれのチャネルは、制御ゲート１４１１を通してそれぞれのゲートスタックに印加される電圧信号によって制御される。２Ｄ ＮＡＮＤメモリセル１４０３は、チャージトラップトランジスタを含むことが可能であり、チャージトラップトランジスタは、フローティングゲート１４０９をストレージ層と交換しているということが理解される。
いくつかの実施形態において、半導体構造体１４００は、また、２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上方に相互接続層１４１３を含み、２Ｄ ＮＡＮＤメモリセル１４０３のアレイへおよびそれから、電気信号を転送する。相互接続層１４１３は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。いくつかの実施形態において、相互接続層１４１３の中に相互接続部は、また、ビットライン接触部およびワードライン接触部などのような、局所的相互接続部を含む。いくつかの実施形態において、半導体構造体１４００は、相互接続層１４１３および２Ｄ ＮＡＮＤメモリセル１４０３のアレイの上方に、ボンディング層１４１５をさらに含む。ボンディング層１４１５は、複数のボンディング接触部１４１７と、ボンディング接触部１４１７を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
ＳＲＡＭがその中に形成されている、上記に開示されている半導体構造体（たとえば、７０６および７０７）は、ＳＲＡＭ、ＮＡＮＤメモリおよび／またはＤＲＡＭの周辺回路をそれぞれ含むが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の半導体構造体の中に含まれなくてもよいということが理解される。また、ＮＡＮＤメモリがその中に形成されている、上記に開示されている半導体構造体（たとえば、７０２および７０３）は、ＮＡＮＤメモリの周辺回路をそれぞれ含まないが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の半導体構造体の中に含まれてもよいということが理解される。ＤＲＡＭがその中に形成されている、上記に開示されている半導体構造体（たとえば、７０４および７０５）は、ＤＲＡＭの周辺回路をそれぞれ含まないが、いくつかの実施形態において、周辺回路の全体または一部は、結合された半導体デバイスの中の半導体構造体の中に含まれてもよいということがさらに理解される。
たとえば、図１５Ａは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する例示的な半導体構造体１５００の断面を図示している。単に例示目的のためだけに、半導体構造体１５００の中のＮＡＮＤメモリ１５０４は、図７Ｂに関して第１の半導体構造体７０３において上記に詳細に説明されているように、基板１５０２の上方のメモリスタック７１５を通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリング７１７のアレイを含む。半導体構造体７０３および１５００の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は、下記に繰り返されていない。ＮＡＮＤメモリ１５０４は、他の実施形態では、２Ｄ ＮＡＮＤメモリセル（たとえば、１４０３）のアレイを含むことが可能であるということが理解される。
図１５Ａに図示されているように、半導体構造体１５００は、基板１５０２の上に、および、ＮＡＮＤメモリ１５０４（たとえば、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ）の外側に、周辺回路１５０６をさらに含む。ＮＡＮＤメモリ１５０４およびＮＡＮＤメモリ１５０４の周辺回路１５０６の両方は、同じ平面に、たとえば、基板１５０２の上に形成され得る。周辺回路１５０６は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含む、ＮＡＮＤメモリ１５０４をセンシングおよび制御するための周辺回路の全体または一部であることが可能である。いくつかの実施形態において、周辺回路１５０６は、複数のトランジスタ１５０８を含む。トランジスタ１５０８は、基板１５０２の「上に」形成され得、トランジスタ１５０８の全体または一部は、基板１５０２の中に（たとえば、基板１５０２の上部表面の下方に）および／または基板１５０２の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、トランジスタ１５０８のソース領域およびドレイン領域）は、同様に基板１５０２の中に形成され得る。いくつかの実施形態によれば、トランジスタ１５０８は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、半導体構造体１５００は、また、ＮＡＮＤメモリ１５０４（たとえば、メモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７）および周辺回路１５０６の上方に相互接続層１５１０を含み、３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０６へおよびそれから、電気信号を転送する。相互接続層１５１０は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。ＮＡＮＤメモリ１５０４（たとえば、３Ｄ ＮＡＮＤメモリストリング７１７）および周辺回路１５０６は、同様に、相互接続層１５１０の中の相互接続部によって電気的に接続され得る。いくつかの実施形態において、半導体構造体１５００は、相互接続層１５１０、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）、および周辺回路１５０６の上方に、ボンディング層１５１２をさらに含む。ボンディング層１５１２は、複数のボンディング接触部１５１４と、ボンディング接触部１５１４を取り囲んで電気的に隔離する誘電体とを含むことが可能である。
同じ半導体構造体の中のＮＡＮＤメモリおよびＮＡＮＤメモリの周辺回路の相対的位置は、図１５Ａに示されているように同じ平面にあるように限定されない。いくつかの実施形態において、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの上方にある。いくつかの実施形態において、ＮＡＮＤメモリの周辺回路は、ＮＡＮＤメモリの下方にある。たとえば、図１５Ｂは、いくつかの実施形態による、ＮＡＮＤメモリおよび周辺回路を有する別の例示的な半導体構造体１５０１の断面を図示している。半導体構造体１５０１は、半導体構造体７０３と同様になっており、その両方は、メモリスタック７１５、３Ｄ ＮＡＮＤメモリストリング７１７のアレイ、メモリスタック７１５の上方の相互接続層７２３、および、相互接続層７２３の上方のボンディング層７２５を含む。したがって、半導体構造体７０３および１５０１の両方の中の同様の構造体の詳細（たとえば、材料、製作プロセス、機能など）は繰り返されていない。
半導体構造体７０３とは異なり、半導体構造体１５０１は、基板１５０３の上に、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の下方に、周辺回路１５０７をさらに含む。周辺回路１５０７は、ページバッファ、デコーダ（たとえば、行デコーダおよび列デコーダ）、センスアンプ、ドライバー（たとえば、ワードラインドライバ）、チャージポンプ、電流もしくは電圧リファレンス、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスタ、ダイオード、抵抗器、またはキャパシタ）のうちの１つまたは複数を含む、３Ｄ ＮＡＮＤメモリストリング７１７をセンシングおよび制御するための周辺回路の全体または一部であることが可能である。いくつかの実施形態において、周辺回路１５０７は、複数のトランジスタ１５０９を含む。トランジスタ１５０９は、基板１５０３の「上に」形成され得、トランジスタ１５０９の全体または一部は、基板１５０３の中に（たとえば、基板１５０３の上部表面の下方に）および／または基板１５０３の直ぐ上に形成されている。アイソレーション領域（たとえば、ＳＴＩ）およびドープ領域（たとえば、トランジスタ１５０９のソース領域およびドレイン領域）は、同様に基板１５０３の中に形成され得る。いくつかの実施形態によれば、トランジスタ１５０９は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍ、２ｎｍなどのテクノロジーノード）によって高速である。
いくつかの実施形態において、半導体構造体１５０１は、また、相互接続層１５１１を含み、相互接続層１５１１は、垂直方向に周辺回路１５０７とメモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）との間に形成されており、３Ｄ ＮＡＮＤメモリストリング７１７と周辺回路１５０７との間で電気信号を転送するために、３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０７を電気的に接続している。相互接続層１５１１は、複数の相互接続部を含むことが可能であり、それは、相互接続ラインおよびビア接触部を含む。３Ｄ ＮＡＮＤメモリストリング７１７および周辺回路１５０７は、同様に、相互接続層１５１１の中の相互接続部によって電気的に接続され得る。いくつかの実施形態において、半導体構造体１５０１は、半導体層１５０５をさらに含み、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）が、半導体層１５０５の上方に形成され得る。半導体層１５０５は、たとえば、１つまたは複数の薄膜堆積プロセスによって、相互接続層１５１１の上方に形成されたポリシリコン層であることが可能である。次いで、メモリスタック７１５は、半導体層１５０５の上方に形成され得る。周辺回路１５０７は、図１５Ｂに示されているように、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の下方にあるが、いくつかの実施形態において、周辺回路１５０７は、メモリスタック７１５（および、それを通る３Ｄ ＮＡＮＤメモリストリング７１７）の上方にあってもよいということが理解される。
図１５Ａおよび図１５Ｂの中の半導体構造体１５００および１５０１は、ＮＡＮＤフラッシュメモリを含むが、ＤＲＡＭを含む半導体構造体は、半導体構造体１５００および１５０１と同様の構成を有することが可能であるということが理解される。たとえば、本明細書で開示されているようなＤＲＡＭを含む半導体構造体（たとえば、７０４および７０５）は、同様に、ＤＲＡＭセルの周辺回路の全体または一部を含むことが可能である。ＤＲＡＭセルの周辺回路は、ＤＲＡＭセルと同じ平面に（たとえば、ＤＲＡＭセルアレイの外側）、ＤＲＡＭセルアレイの上方に、および／または、ＤＲＡＭセルアレイの下方にあることが可能である。
本開示の１つの態様によれば、３Ｄメモリデバイスは、ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体を含む。また、３Ｄメモリデバイスは、第２の半導体構造体を含み、第２の半導体構造体は、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む。また、３Ｄメモリデバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層と、複数の第４のボンディング接触部を含む第４のボンディング層とを含む、第３の半導体構造体を含む。第３のボンディング層および第４のボンディング層は、ＳＲＡＭセルのアレイの両側にある。３Ｄメモリデバイスは、第１のボンディング層と第３のボンディング層との間の第１のボンディングインターフェースをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第３のボンディング接触部と接触している。３Ｄメモリデバイスは、第２のボンディング層と第４のボンディング層との間に第２のボンディングインターフェースをさらに含む。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第４のボンディング接触部と接触している。
いくつかの実施形態において、第２の半導体構造体は、基板と、基板の上方のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方の第２のボンディング層とを含む。
いくつかの実施形態において、第３の半導体構造体は、第２のボンディング層の上方の第４のボンディング層と、第４のボンディング層の上方のＳＲＡＭセルのアレイと、ＳＲＡＭセルのアレイの上方の第３のボンディング層とを含む。
いくつかの実施形態において、第１の半導体構造体は、第３のボンディング層の上方の第１のボンディング層と、第１のボンディング層の上方のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方にあり、ＮＡＮＤメモリセルのアレイと接触している半導体層とを含む。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。
いくつかの実施形態において、半導体構造体は、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。いくつかの実施形態において、半導体層は、ポリシリコンを含む。
いくつかの実施形態において、第１の半導体構造体は、基板と、基板の上方のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方の第１のボンディング層とを含む。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む。
いくつかの実施形態において、第３の半導体構造体は、第１のボンディング層の上方の第３のボンディング層と、第３のボンディング層の上方のＳＲＡＭセルのアレイと、ＳＲＡＭセルのアレイの上方の第４のボンディング層とを含む。
いくつかの実施形態において、第２の半導体構造体は、第４のボンディング層の上方の第２のボンディング層と、第２のボンディング層の上方のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方にあり、ＤＲＡＭセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、半導体構造体は、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態において、半導体層は、単結晶シリコンを含む。
いくつかの実施形態において、第１の、第２の、および第３の半導体構造体のうちの少なくとも１つは、周辺回路をさらに含む。
いくつかの実施形態において、第１の半導体構造体は、垂直方向に第１のボンディング層とＮＡＮＤメモリセルのアレイとの間に第１の相互接続層を含み、第２の半導体構造体は、垂直方向に第２のボンディング層とＤＲＡＭセルのアレイとの間に第２の相互接続層を含む。
いくつかの実施形態において、ＳＲＡＭセルのアレイは、第１の相互接続層ならびに第１および第３のボンディング接触部を通して、ＮＡＮＤメモリセルのアレイに電気的に接続されており、ＳＲＡＭセルのアレイは、第２の相互接続層ならびに第２および第４のボンディング接触部を通して、ＤＲＡＭセルのアレイに電気的に接続されている。いくつかの実施形態において、ＮＡＮＤメモリセルのアレイは、第１および第２の相互接続層ならびに第１の、第２の、第３の、および第４のボンディング接触部を通して、ＤＲＡＭセルのアレイに電気的に接続されている。
いくつかの実施形態において、３Ｄメモリデバイスは、プロセッサを含まない。
本開示の別の態様によれば、３Ｄメモリデバイスは、ＳＲＡＭセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体を含む。また、３Ｄメモリデバイスは、ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体を含む。また、３Ｄメモリデバイスは、ＮＡＮＤメモリセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層と、複数の第４のボンディング接触部を含む第４のボンディング層とを含む、第３の半導体構造体を含む。第３のボンディング層および第４のボンディング層は、ＮＡＮＤメモリセルのアレイの両側にある。３Ｄメモリデバイスは、第１のボンディング層と第３のボンディング層との間に第１のボンディングインターフェースをさらに含む。第１のボンディング接触部は、第１のボンディングインターフェースにおいて、第３のボンディング接触部と接触している。３Ｄメモリデバイスは、第２のボンディング層と第４のボンディング層との間に第２のボンディングインターフェースをさらに含む。第２のボンディング接触部は、第２のボンディングインターフェースにおいて、第４のボンディング接触部と接触している。
いくつかの実施形態において、第２の半導体構造体は、基板と、基板の上方のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方の第２のボンディング層とを含む。
いくつかの実施形態において、第３の半導体構造体は、第２のボンディング層の上方の第４のボンディング層と、第４のボンディング層の上方のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方の第３のボンディング層とを含む。
いくつかの実施形態において、第１の半導体構造体は、第３のボンディング層の上方の第１のボンディング層と、第１のボンディング層の上方のＳＲＡＭセルのアレイと、ＳＲＡＭセルのアレイの上方にあり、ＳＲＡＭセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、半導体構造体は、半導体層の上方にパッドアウト相互接続層をさらに含む。
いくつかの実施形態において、第１の半導体構造体は、基板と、基板の上方のＳＲＡＭセルのアレイと、ＳＲＡＭセルのアレイの上方の第１のボンディング層とを含む。
いくつかの実施形態において、第３の半導体構造体は、第１のボンディング層の上方の第３のボンディング層と、第３のボンディング層の上方のＮＡＮＤメモリセルのアレイと、ＮＡＮＤメモリセルのアレイの上方の第４のボンディング層とを含む。
いくつかの実施形態において、第２の半導体構造体は、第４のボンディング層の上方の第２のボンディング層と、第２のボンディング層の上方のＤＲＡＭセルのアレイと、ＤＲＡＭセルのアレイの上方にあり、ＤＲＡＭセルのアレイと接触している半導体層とを含む。
いくつかの実施形態において、半導体構造体は、半導体層の上方にパッドアウト相互接続層をさらに含む。
いくつかの実施形態において、第１の、第２の、および第３の半導体構造体のうちの少なくとも１つは、周辺回路をさらに含む。
いくつかの実施形態において、３Ｄメモリデバイスは、プロセッサを含まない。
本開示のさらなる別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。ＮＡＮＤメモリセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体が形成される。ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体が形成される。ＳＲＡＭセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む、第３の半導体構造体が形成される。第３の半導体構造体および第１および第２の半導体構造体のうちの１つが、向かい合った様式で結合され、第３のボンディング層と第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成する。複数の第４のボンディング接触部を含む第４のボンディング層が、第３の半導体構造体の中に形成される。第３のボンディング層および第４のボンディング層は、ＳＲＡＭセルのアレイの両側にある。結合された構造体および第１および第２の半導体構造体のうちの別の１つが、向かい合った様式で結合され、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成する。
いくつかの実施形態において、第１の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイが、第１の基板の上方に形成され、第１の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成され、第１のボンディング層が、第１の相互接続層の上方に形成される。いくつかの実施形態において、第１の半導体構造体を形成するために、周辺回路が、第１の基板の上に形成される。
いくつかの実施形態において、第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイが、第２の基板の上方に形成され、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成される。いくつかの実施形態において、第２の半導体構造体を形成するために、周辺回路が、第２の基板の上に形成される。
いくつかの実施形態において、第３の半導体構造体を形成するために、ＳＲＡＭセルのアレイが、第３の基板の上に形成され、第３の相互接続層が、ＳＲＡＭセルのアレイの上方に形成され、第３のボンディング層が、第３の相互接続層の上方に形成される。
いくつかの実施形態において、第３の半導体構造体および第１および第２の半導体構造体のうちの１つを結合した後に、第３の基板が薄くされ、薄くされた第３の基板を通って垂直方向に延在する接触部が、第３の相互接続層と接触するように形成され、第４のボンディング層が、薄くされた第３の基板の上に、接触部と接触して形成される。
いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の半導体構造体は、第２の半導体構造体の上方にある。いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の基板が、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の半導体構造体は、第２の半導体構造体の下方にある。いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第２の基板が、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。ＳＲＡＭセルのアレイと、複数の第１のボンディング接触部を含む第１のボンディング層とを含む、第１の半導体構造体が形成される。ＤＲＡＭセルのアレイと、複数の第２のボンディング接触部を含む第２のボンディング層とを含む、第２の半導体構造体が形成される。ＮＡＮＤメモリセルのアレイと、複数の第３のボンディング接触部を含む第３のボンディング層とを含む、第３の半導体構造体が形成される。第３の半導体構造体および第１および第２の半導体構造体のうちの１つが、向かい合った様式で結合され、第３のボンディング層と第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成する。複数の第４のボンディング接触部を含む第４のボンディング層が、第３の半導体構造体の中に形成される。第３のボンディング層および第４のボンディング層は、ＮＡＮＤメモリセルのアレイの両側にある。結合された構造体および第１および第２の半導体構造体のうちの別の１つが、向かい合った様式で結合され、第４のボンディング層と第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成する。
いくつかの実施形態において、第１の半導体構造体を形成するために、ＳＲＡＭセルのアレイが、第１の基板の上方に形成され、第１の相互接続層が、ＳＲＡＭセルのアレイの上方に形成され、第１のボンディング層が、第１の相互接続層の上方に形成される。
いくつかの実施形態において、第２の半導体構造体を形成するために、ＤＲＡＭセルのアレイが、第２の基板の上方に形成され、第２の相互接続層が、ＤＲＡＭセルのアレイの上方に形成され、第２のボンディング層が、第２の相互接続層の上方に形成される。
いくつかの実施形態において、第３の半導体構造体を形成するために、ＮＡＮＤメモリセルのアレイが、第３の基板の上に形成され、第３の相互接続層が、ＮＡＮＤメモリセルのアレイの上方に形成され、第３のボンディング層が、第３の相互接続層の上方に形成される。
いくつかの実施形態において、第３の半導体構造体および第１および第２の半導体構造体のうちの１つを結合した後に、第３の基板が薄くされ、薄くされた第３の基板を通って垂直方向に延在する接触部が、第３の相互接続層と接触するように形成され、第４のボンディング層が、薄くされた第３の基板の上に、接触部と接触して形成される。
いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の半導体構造体は、第２の半導体構造体の上方にある。いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の基板が、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第１の半導体構造体は、第２の半導体構造体の下方にある。いくつかの実施形態において、結合された構造体および第１および第２の半導体構造体のうちの別の１つを結合した後に、第２の基板が、半導体層を形成するために薄くされ、パッドアウト相互接続層が、半導体層の上方に形成される。
いくつかの実施形態において、結合するステップは、ハイブリッドボンディングを含む。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみにしたがって定義されるべきである。
１００ ３Ｄメモリデバイス
１０２ 第１の半導体構造体
１０４ 第２の半導体構造体
１０６ 第３の半導体構造体
１０８ 第１のボンディングインターフェース
１１０ 第２のボンディングインターフェース
２００ ３Ｄメモリデバイス
３００ ３Ｄメモリデバイス
３０２ 第１のボンディングインターフェース
３０４ 第２のボンディングインターフェース
４００ ３Ｄメモリデバイス
５０１ 半導体構造体
５０３ 半導体構造体
５０４ ＳＲＡＭ
５０５ 半導体構造体
５０６ ＮＡＮＤメモリ
５０８ ワードラインドライバ
５１０ ページバッファ
５１２ ＤＲＡＭ
５１４ 行デコーダ
５１６ 列デコーダ
６０１ 半導体構造体
６０３ 半導体構造体
６０５ 半導体構造体
７００ ３Ｄメモリデバイス
７０１ ３Ｄメモリデバイス
７０２ 第１の半導体構造体
７０３ 第１の半導体構造体
７０４ 第２の半導体構造体
７０５ 第２の半導体構造体
７０６ 第３の半導体構造体
７０７ 第３の半導体構造体
７０８ 第１のボンディングインターフェース
７０９ 第１のボンディングインターフェース
７１０ 第２のボンディングインターフェース
７１１ 第２のボンディングインターフェース
７１２ 基板
７１３ 基板
７１４ ＤＲＡＭセル
７１５ メモリスタック
７１６ ＤＲＡＭ選択トランジスタ
７１７ ３Ｄ ＮＡＮＤメモリストリング
７１８ キャパシタ
７１９ プラグ
７２０ ビットライン
７２１ プラグ
７２２ 共通のプレート
７２３ 相互接続層
７２４ 相互接続層
７２５ ボンディング層
７２６ ボンディング層
７２７ ボンディング接触部
７２８ ボンディング接触部
７２９ ボンディング層
７３０ ボンディング層
７３１ ボンディング接触部
７３２ ボンディング接触部
７３３ 半導体層
７３４ ＳＲＡＭセル
７３５ ＳＲＡＭセル
７３６ トランジスタ
７３７ 相互接続層
７３８ 相互接続層
７３９ ボンディング層
７４０ ボンディング層
７４１ ボンディング接触部
７４２ ボンディング接触部
７４３ ボンディング層
７４４ ボンディング層
７４５ ボンディング接触部
７４６ ボンディング接触部
７４７ 相互接続層
７４８ 相互接続層
７４９ ＤＲＡＭセル
７５０ ３Ｄ ＮＡＮＤメモリストリング
７５１ ＤＲＡＭ選択トランジスタ
７５２ メモリスタック
７５３ キャパシタ
７５４ プラグ
７５５ ビットライン
７５６ プラグ
７５８ 半導体層
７５９ 半導体層
７６０ パッドアウト相互接続層
７６１ パッドアウト相互接続層
７６２ 接触パッド
７６３ 接触パッド
７６４ 接触部
７６５ 接触部
７６６ 半導体層
７６７ 接触部
７６８ 接触部
７６９ トランジスタ
８０２ シリコン基板
８０３ ＳＲＡＭセル
８０４ トランジスタ
８０５ 周辺回路
８０６ デバイス層
８１４ 相互接続層
８１６ ボンディング層
８１８ ボンディング接触部
９０２ シリコン基板
９０４ メモリスタック
９０６ 導体層
９０８ 誘電体層
９１０ ３Ｄ ＮＡＮＤメモリストリング
９１２ プラグ
９１４ メモリフィルム
９１６ 半導体層
９１８ プラグ
９２０ 相互接続層
９２２ ボンディング層
９２４ ボンディング接触部
１００２ シリコン基板
１００４ トランジスタ、ＤＲＡＭ選択トランジスタ
１００６ キャパシタ
１００７ ビットライン
１００８ ＤＲＡＭセル
１００９ 共通のプレート
１０１４ 相互接続層
１０１６ ボンディング層
１０１８ ボンディング接触部
１１０２ 第１のボンディングインターフェース
１１０４ 半導体層
１１０６ ボンディング層
１１０７ 接触部
１１０８ ボンディング接触部
１２０２ 第２のボンディングインターフェース
１２０４ 半導体層
１２０６ パッドアウト相互接続層
１２０８ パッド接触部
１２１０ 接触部
１３００ 半導体構造体
１３０２ 第１のＤＲＡＭスタック
１３０４ 第２のＤＲＡＭスタック
１３０６ 基板
１３０８ ＤＲＡＭセル
１３１０ ＤＲＡＭ選択トランジスタ
１３１２ キャパシタ
１３１４ ビットライン
１３１６ 相互接続層
１３１８ シリサイド層
１３２０ ポリシリコン層
１３２２ ＤＲＡＭセル
１３２３ 相互接続層
１３２４ ＤＲＡＭ選択トランジスタ
１３２５ ボンディング層
１３２６ キャパシタ
１３２７ ボンディング接触部
１３２８ 接触部
１４００ 半導体構造体
１４０２ 基板
１４０３ ２Ｄ ＮＡＮＤメモリセル
１４０５ ソース／ドレイン
１４０７ 選択トランジスタ
１４０９ フローティングゲート
１４１１ 制御ゲート
１４１３ 相互接続層
１４１５ ボンディング層
１４１７ ボンディング接触部
１５００ 半導体構造体
１５０１ 半導体構造体
１５０２ 基板
１５０３ 基板
１５０４ ＮＡＮＤメモリ
１５０５ 半導体層
１５０６ 周辺回路
１５０７ 周辺回路
１５０８ トランジスタ
１５０９ トランジスタ
１５１０ 相互接続層
１５１１ 相互接続層
１５１２ ボンディング層
１５１４ ボンディング接触部

Claims (52)

  1. ＮＡＮＤメモリセルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、第１の半導体構造体と、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、第２の半導体構造体と、
    スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイ、複数の第３のボンディング接触部を含む第３のボンディング層、および、複数の第４のボンディング接触部を含む第４のボンディング層を含む、第３の半導体構造体であって、前記第３のボンディング層および前記第４のボンディング層は、前記ＳＲＡＭセルのアレイの両側にある、第３の半導体構造体と、
    前記第１のボンディング層と前記第３のボンディング層との間の第１のボンディングインターフェースであって、前記第１のボンディング接触部は、前記第１のボンディングインターフェースにおいて、前記第３のボンディング接触部と接触している、第１のボンディングインターフェースと、
    前記第２のボンディング層と前記第４のボンディング層との間の第２のボンディングインターフェースであって、前記第２のボンディング接触部は、前記第２のボンディングインターフェースにおいて、前記第４のボンディング接触部と接触している、第２のボンディングインターフェースと
    を含む、３次元（３Ｄ）メモリデバイス。
  2. 前記第２の半導体構造体は、
    基板と、
    前記基板の上方の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方の前記第２のボンディング層と
    を含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第３の半導体構造体は、
    前記第２のボンディング層の上方の前記第４のボンディング層と、
    前記第４のボンディング層の上方の前記ＳＲＡＭセルのアレイと、
    前記ＳＲＡＭセルのアレイの上方の前記第３のボンディング層と
    を含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第１の半導体構造体は、
    前記第３のボンディング層の上方の前記第１のボンディング層と、
    前記第１のボンディング層の上方の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方にあり、前記ＮＡＮＤメモリセルのアレイと接触している半導体層と
    を含む、請求項３に記載の３Ｄメモリデバイス。
  5. 前記ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２次元（２Ｄ）ＮＡＮＤメモリセルのうちの少なくとも１つを含む、請求項４に記載の３Ｄメモリデバイス。
  6. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項４または５に記載の３Ｄメモリデバイス。
  7. 前記半導体層は、単結晶シリコンを含む、請求項４から６のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記半導体層は、ポリシリコンを含む、請求項４から６のいずれか一項に記載の３Ｄメモリデバイス。
  9. 前記第１の半導体構造体は、
    基板と、
    前記基板の上方の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方の前記第１のボンディング層と
    を含む、請求項１に記載の３Ｄメモリデバイス。
  10. 前記ＮＡＮＤメモリセルのアレイは、３Ｄ ＮＡＮＤメモリストリングまたは２Ｄ ＮＡＮＤメモリセルのうちの少なくとも１つを含む、請求項９に記載の３Ｄメモリデバイス。
  11. 前記第３の半導体構造体は、
    前記第１のボンディング層の上方の前記第３のボンディング層と、
    前記第３のボンディング層の上方の前記ＳＲＡＭセルのアレイと、
    前記ＳＲＡＭセルのアレイの上方の前記第４のボンディング層と
    を含む、請求項９または１０に記載の３Ｄメモリデバイス。
  12. 前記第２の半導体構造体は、
    前記第４のボンディング層の上方の前記第２のボンディング層と、
    前記第２のボンディング層の上方の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方にあり、前記ＤＲＡＭセルのアレイと接触している半導体層と
    を含む、請求項１１に記載の３Ｄメモリデバイス。
  13. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記半導体層は、単結晶シリコンを含む、請求項１２または１３に記載の３Ｄメモリデバイス。
  15. 前記第１の、第２の、および第３の半導体構造体のうちの少なくとも１つは、周辺回路をさらに含む、請求項１から１４のいずれか一項に記載の３Ｄメモリデバイス。
  16. 前記第１の半導体構造体は、垂直方向に前記第１のボンディング層と前記ＮＡＮＤメモリセルのアレイとの間に第１の相互接続層を含み、
    前記第２の半導体構造体は、垂直方向に前記第２のボンディング層と前記ＤＲＡＭセルのアレイとの間に第２の相互接続層を含む、請求項１から１５のいずれか一項に記載の３Ｄメモリデバイス。
  17. 前記ＳＲＡＭセルのアレイは、前記第１の相互接続層ならびに前記第１および第３のボンディング接触部を通して、前記ＮＡＮＤメモリセルのアレイに電気的に接続されており、
    前記ＳＲＡＭセルのアレイは、前記第２の相互接続層ならびに前記第２および第４のボンディング接触部を通して、前記ＤＲＡＭセルのアレイに電気的に接続されている、請求項１６に記載の３Ｄメモリデバイス。
  18. 前記ＮＡＮＤメモリセルのアレイは、前記第１および第２の相互接続層ならびに前記第１の、第２の、第３の、および第４のボンディング接触部を通して、前記ＤＲＡＭセルのアレイに電気的に接続されている、請求項１７に記載の３Ｄメモリデバイス。
  19. 前記３Ｄメモリデバイスは、プロセッサを含まない、請求項１から１８のいずれか一項に記載の３Ｄメモリデバイス。
  20. スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、第１の半導体構造体と、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、第２の半導体構造体と、
    ＮＡＮＤメモリセルのアレイ、複数の第３のボンディング接触部を含む第３のボンディング層、および、複数の第４のボンディング接触部を含む第４のボンディング層を含む、第３の半導体構造体であって、前記第３のボンディング層および前記第４のボンディング層は、前記ＮＡＮＤメモリセルのアレイの両側にある、第３の半導体構造体と、
    前記第１のボンディング層と前記第３のボンディング層との間の第１のボンディングインターフェースであって、前記第１のボンディング接触部は、前記第１のボンディングインターフェースにおいて、前記第３のボンディング接触部と接触している、第１のボンディングインターフェースと、
    前記第２のボンディング層と前記第４のボンディング層との間の第２のボンディングインターフェースであって、前記第２のボンディング接触部は、前記第２のボンディングインターフェースにおいて、前記第４のボンディング接触部と接触している、第２のボンディングインターフェースと
    を含む、３次元（３Ｄ）メモリデバイス。
  21. 前記第２の半導体構造体は、
    基板と、
    前記基板の上方の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方の前記第２のボンディング層と
    を含む、請求項２０に記載の３Ｄメモリデバイス。
  22. 前記第３の半導体構造体は、
    前記第２のボンディング層の上方の前記第４のボンディング層と、
    前記第４のボンディング層の上方の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方の前記第３のボンディング層と
    を含む、請求項２１に記載の３Ｄメモリデバイス。
  23. 前記第１の半導体構造体は、
    前記第３のボンディング層の上方の前記第１のボンディング層と、
    前記第１のボンディング層の上方の前記ＳＲＡＭセルのアレイと、
    前記ＳＲＡＭセルのアレイの上方にあり、前記ＳＲＡＭセルのアレイと接触している半導体層と
    を含む、請求項２２に記載の３Ｄメモリデバイス。
  24. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項２３に記載の３Ｄメモリデバイス。
  25. 前記第１の半導体構造体は、
    基板と、
    前記基板の上の前記ＳＲＡＭセルのアレイと、
    前記ＳＲＡＭセルのアレイの上方の前記第１のボンディング層と
    を含む、請求項２０に記載の３Ｄメモリデバイス。
  26. 前記第３の半導体構造体は、
    前記第１のボンディング層の上方の前記第３のボンディング層と、
    前記第３のボンディング層の上方の前記ＮＡＮＤメモリセルのアレイと、
    前記ＮＡＮＤメモリセルのアレイの上方の前記第４のボンディング層と
    を含む、請求項２５に記載の３Ｄメモリデバイス。
  27. 前記第２の半導体構造体は、
    前記第４のボンディング層の上方の前記第２のボンディング層と、
    前記第２のボンディング層の上方の前記ＤＲＡＭセルのアレイと、
    前記ＤＲＡＭセルのアレイの上方にあり、前記ＤＲＡＭセルのアレイと接触している半導体層と
    を含む、請求項２６に記載の３Ｄメモリデバイス。
  28. 前記半導体層の上方にパッドアウト相互接続層をさらに含む、請求項２７に記載の３Ｄメモリデバイス。
  29. 前記第１の、第２の、および第３の半導体構造体のうちの少なくとも１つは、周辺回路をさらに含む、請求項２０から２８のいずれか一項に記載の３Ｄメモリデバイス。
  30. 前記３Ｄメモリデバイスは、プロセッサを含まない、請求項２０から２９のいずれか一項に記載の３Ｄメモリデバイス。
  31. ＮＡＮＤメモリセルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、第１の半導体構造体を形成するステップと、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、第２の半導体構造体を形成するステップと、
    スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイ、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む、第３の半導体構造体を形成するステップと、
    前記第３の半導体構造体および前記第１および第２の半導体構造体のうちの１つを向かい合った様式で結合し、前記第３のボンディング層と前記第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成するステップと、
    前記第３の半導体構造体の中に、複数の第４のボンディング接触部を含む第４のボンディング層を形成するステップであって、前記第３のボンディング層および前記第４のボンディング層は、前記ＳＲＡＭセルのアレイの両側にある、ステップと、
    前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを向かい合った様式で結合し、前記第４のボンディング層と前記第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成するステップと
    を含む３次元（３Ｄ）メモリデバイスを形成するための方法。
  32. 前記第１の半導体構造体を形成するステップは、
    第１の基板の上方に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
    前記ＮＡＮＤメモリセルのアレイの上方に第１の相互接続層を形成するステップと、
    前記第１の相互接続層の上方に前記第１のボンディング層を形成するステップと
    を含む、請求項３１に記載の方法。
  33. 前記第１の半導体構造体を形成するステップは、前記第１の基板の上に前記ＮＡＮＤメモリセルのアレイの周辺回路を形成するステップをさらに含む、請求項３２に記載の方法。
  34. 前記第２の半導体構造体を形成するステップは、
    第２の基板の上方に前記ＤＲＡＭセルのアレイを形成するステップと、
    前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成するステップと、
    前記第２の相互接続層の上方に前記第２のボンディング層を形成するステップと
    を含む、請求項３１から３３のいずれか一項に記載の方法。
  35. 前記第２の半導体構造体を形成するステップは、前記第２の基板の上に前記ＤＲＡＭセルのアレイの周辺回路を形成するステップをさらに含む、請求項３４に記載の方法。
  36. 前記第３の半導体構造体を形成するステップは、
    第３の基板の上に前記ＳＲＡＭセルのアレイを形成するステップと、
    前記ＳＲＡＭセルのアレイの上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に前記第３のボンディング層を形成するステップと
    を含む、請求項３１から３５のいずれか一項に記載の方法。
  37. 前記第３の半導体構造体および前記第１および第２の半導体構造体のうちの１つを結合した後に、前記第３の基板を薄くするステップと、
    前記第３の相互接続層と接触するように、薄くされた前記第３の基板を通って垂直方向に延在する接触部を形成するステップと、
    薄くされた前記第３の基板の上に、前記接触部と接触して、前記第４のボンディング層を形成するステップと
    をさらに含む、請求項３６に記載の方法。
  38. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、前記第１の半導体構造体は、前記第２の半導体構造体の上方にある、請求項３１から３７のいずれか一項に記載の方法。
  39. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、半導体層を形成するために前記第１の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項３８に記載の方法。
  40. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、前記第１の半導体構造体は、前記第２の半導体構造体の下方にある、請求項３１から３７のいずれか一項に記載の方法。
  41. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、半導体層を形成するために前記第２の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項４０に記載の方法。
  42. 前記結合するステップは、ハイブリッドボンディングを含む、請求項３１から４１のいずれか一項に記載の方法。
  43. スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイ、および、複数の第１のボンディング接触部を含む第１のボンディング層を含む、第１の半導体構造体を形成するステップと、
    ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルのアレイ、および、複数の第２のボンディング接触部を含む第２のボンディング層を含む、第２の半導体構造体を形成するステップと、
    ＮＡＮＤメモリセルのアレイ、および、複数の第３のボンディング接触部を含む第３のボンディング層を含む、第３の半導体構造体を形成するステップと、
    前記第３の半導体構造体および前記第１および第２の半導体構造体のうちの１つを向かい合った様式で結合し、前記第３のボンディング層と前記第１および第２のボンディング層のうちの１つとの間に第１のボンディングインターフェースを有する結合された構造体を形成するステップと、
    前記第３の半導体構造体の中に、複数の第４のボンディング接触部を含む第４のボンディング層を形成するステップであって、前記第３のボンディング層および前記第４のボンディング層は、前記ＮＡＮＤメモリセルのアレイの両側にある、ステップと、
    前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを向かい合った様式で結合し、前記第４のボンディング層と前記第１および第２のボンディング層のうちの別の１つとの間に第２のボンディングインターフェースを形成するステップと
    を含む３次元（３Ｄ）メモリデバイスを形成するための方法。
  44. 前記第１の半導体構造体を形成するステップは、
    第１の基板の上に前記ＳＲＡＭセルのアレイを形成するステップと、
    前記ＳＲＡＭセルのアレイの上方に第１の相互接続層を形成するステップと、
    前記第１の相互接続層の上方に前記第１のボンディング層を形成するステップと
    を含む、請求項４３に記載の方法。
  45. 前記第２の半導体構造体を形成するステップは、
    第２の基板の上方に前記ＤＲＡＭセルのアレイを形成するステップと、
    前記ＤＲＡＭセルのアレイの上方に第２の相互接続層を形成するステップと、
    前記第２の相互接続層の上方に前記第２のボンディング層を形成するステップと
    を含む、請求項４３または４４に記載の方法。
  46. 前記第３の半導体構造体を形成するステップは、
    第３の基板の上方に前記ＮＡＮＤメモリセルのアレイを形成するステップと、
    前記ＮＡＮＤメモリセルのアレイの上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に前記第３のボンディング層を形成するステップと
    を含む、請求項４３から４５のいずれか一項に記載の方法。
  47. 前記第３の半導体構造体および前記第１および第２の半導体構造体のうちの１つを結合した後に、前記第３の基板を薄くするステップと、
    前記第３の相互接続層と接触するように、薄くされた前記第３の基板を通って垂直方向に延在する接触部を形成するステップと、
    薄くされた前記第３の基板の上に、前記接触部と接触して、前記第４のボンディング層を形成するステップと
    をさらに含む、請求項４６に記載の方法。
  48. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、前記第１の半導体構造体は、前記第２の半導体構造体の上方にある、請求項４３から４７のいずれか一項に記載の方法。
  49. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、半導体層を形成するために前記第１の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項４８に記載の方法。
  50. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、前記第１の半導体構造体は、前記第２の半導体構造体の下方にある、請求項４３から４７のいずれか一項に記載の方法。
  51. 前記結合された構造体および前記第１および第２の半導体構造体のうちの別の１つを結合した後に、半導体層を形成するために前記第２の基板を薄くするステップと、
    前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項５０に記載の方法。
  52. 前記結合するステップは、ハイブリッドボンディングを含む、請求項４３から５１のいずれか一項に記載の方法。
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