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CN111415941B - 多堆叠层三维存储器件 - Google Patents

多堆叠层三维存储器件 Download PDF

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CN111415941B CN202010259054.5A CN202010259054A CN111415941B CN 111415941 B CN111415941 B CN 111415941B CN 202010259054 A CN202010259054 A CN 202010259054A CN 111415941 B CN111415941 B CN 111415941B
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Abstract

公开了具有多个存储堆叠层的三维(3D)存储器件以及用于形成3D存储器件的方法的实施例。在示例中，3D存储器件包括第一器件芯片、第二器件芯片和键合界面。第一器件芯片包括外围器件和第一互连层。第二器件芯片包括衬底、设置在衬底的相对侧上的两个存储堆叠层、两个存储器串、以及第二互连层，其中每个存储器串垂直延伸穿过两个存储堆叠层中的一个。键合界面垂直地形成在第一器件芯片的第一互连层和第二器件芯片的第二互连层之间。

Description

多堆叠层三维存储器件
本申请是申请日为2018年09月20日，发明名称为“多堆叠层三维存储器件”，申请号为201880001921.6的专利申请的分案申请。
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围器件。
发明内容
本文公开了具有多个存储堆叠层的3D存储器件及其制造方法的实施例。
在一个示例中，3D存储器件包括第一器件芯片、第二器件芯片和键合界面。第一器件芯片包括外围器件和第一互连层。第二器件芯片包括衬底、设置在衬底的相对侧上的两个存储堆叠层、两个存储器串、以及第二互连层，其中每个存储器串垂直延伸穿过两个存储堆叠层中的一个。键合界面垂直地形成在第一器件芯片的第一互连层和第二器件芯片的第二互连层之间。
在另一示例中，3D存储器件包括第一器件芯片、第二器件芯片和键合界面。第一器件芯片包括外围器件和第一互连层。第二器件芯片包括衬底、形成在衬底上并包括一个在另一个之上设置的两个存储堆栈的存储堆叠层、两个存储器串、以及第二互连层，其中每个存储器串垂直延伸穿过两个存储堆栈中的一个。键合界面垂直地形成在第一器件芯片的第一互连层和第二器件芯片的第二互连层之间。
在又一个示例中，公开了一种用于形成3D存储器件的方法。外围器件形成在第一芯片衬底上。第一互连层形成在第一芯片衬底上的外围器件之上。第一存储堆叠层形成在第二芯片衬底的第一侧上。形成垂直延伸穿过第一存储堆叠层的第一存储器串。第二存储堆叠层形成在与第二芯片衬底的第一侧相对的第二侧上。形成垂直延伸穿过第二存储堆叠层的第二存储器串。第二互连层形成在第一和第二存储堆叠层中的一个之上。第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。
在又一个示例中，公开了一种用于形成3D存储器件的方法。外围器件形成在第一芯片衬底上。第一互连层形成在第一芯片衬底上的外围器件之上。在第二芯片衬底上形成包括一个在另一个之上形成的两个存储堆栈的存储堆叠层。形成两个存储器串，每个存储器串垂直延伸穿过两个存储堆栈中的一个。在存储堆叠层之上形成第二互连层。第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1示出了根据本公开的一些实施例的具有多个存储堆叠层的示例性3D存储器件的横截面。
图2A示出了根据本公开的一些实施例的具有多个存储堆叠层的另一示例性3D存储器件的横截面。
图2B示出了根据本公开的一些实施例的具有多个存储堆叠层的又一示例性3D存储器件的横截面。
图3A-3B示出了根据本公开的一些实施例的用于形成示例性外围器件芯片的制造工艺。
图4A-4D示出了根据本公开的一些实施例的用于形成示例性双面存储阵列器件芯片的制造工艺。
图5A-5G示出了根据本公开的各种实施例的用于形成示例性多堆栈存储阵列器件芯片的制造工艺。
图6示出了根据本公开的一些实施例的用于键合示例性双面存储阵列器件芯片和示例性外围器件芯片的制造工艺。
图7示出了根据本公开的一些实施例的用于键合示例性多堆栈存储阵列器件芯片和示例性外围器件芯片的制造工艺。
图8是根据一些实施例的用于形成具有多个存储堆叠层的3D存储器件的示例性方法的流程图。
图9是根据一些实施例的用于形成具有多个存储堆叠层的3D存储器件的另一示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在键合实施例描述特定特征、结构或特性时，键合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
随着3D NAND存储器技术继续扩大规模(例如，朝向128级以及更高)，由于干法蚀刻技术的工艺限制，通过单个蚀刻步骤形成沟道孔和栅缝隙(GLS)不再可行。另一方面，期望精确控制和进一步减小小尺寸图案(如沟道孔)的临界尺寸，以增加存储单元密度。
根据本公开的各种实施例提供了具有多个存储堆叠层的3D存储器件。多堆叠层3D存储器件可以通过以任何合适的堆叠序列混合键合多个器件芯片来形成，这可以显著增加工艺窗口以实现更好的临界尺寸控制和松弛的光刻对准和覆盖规范，从而提高生产能力和产量。在一些实施例中，器件芯片包括双面存储阵列器件芯片，每个芯片在衬底的两侧具有两个存储堆叠层。在一些实施例中，器件芯片包括多堆栈存储阵列器件芯片，每个芯片在一个存储堆叠层中具有多个存储堆栈。在一些实施例中，外围器件芯片还包括存储堆叠层，以进一步增加可以集成到所得3D存储器件中的存储堆叠层的数量。本文公开的多堆叠层架构可以容易地扩展到两个、三个、四个或甚至更多的存储堆叠层。
图1示出了根据本公开的一些实施例的具有多个存储堆叠层的示例性3D存储器件100的横截面。如图1所示，3D存储器件100可以是三芯片存储器件，包括外围器件芯片102和垂直堆叠以及使用诸如混合键合的键合技术电连接和机械连接的两个存储阵列器件芯片104和106。3D存储器件100表示非单片3D存储器件的示例。术语“非单片”意味着3D存储器件的组件(例如，外围器件和存储阵列器件)可以在不同的衬底上单独形成，然后例如通过键合技术连接以形成3D存储器件。可以理解，键合技术可以提供在任何垂直布置中连接任意数量的器件芯片的灵活性，以增加3D存储器件100的单元密度和产量。还应理解，3D存储器件100可以具有两个以上的存储阵列器件芯片以进一步增加单元密度。还应理解，外围器件芯片和存储阵列器件芯片可以以任何顺序堆叠。例如，外围器件芯片102可以设置在3D存储设备100的底部、顶部或中间。
在一些实施例中，外围器件芯片102包括衬底108，其可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其他合适的材料。外围器件芯片102还可以包括在衬底108上的外围器件。外围器件可以形成在衬底108“上”，其中外围器件的整体或部分形成在衬底108中(例如，在衬底108的顶表面以下)和/或直接在衬底108上。外围器件可以包括形成在衬底108上的多个晶体管110。隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管110的源极区和漏极区)也可以形成在衬底108中。
外围器件可以包括用于便于3D存储器件100的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围器件可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术在衬底108上形成外围器件(外围器件芯片102因此也称为“CMOS芯片”)。
外围器件芯片102可包括晶体管110之上的互连层112(本文称为“外围互连层”)以将电信号传输到晶体管110和从晶体管110传输电信号。外围互连层112可包括多个互连(本文也称为“触点”)，包括横向互连线和垂直互连接入(通孔)触点。如本文所用，术语“互连”或“触点”可以广泛地包括任何合适类型的互连，例如中段工序(MEOL)互连和后段工序(BEOL)互连。外围互连层112还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成互连线和通孔触点。外围互连层112中的互连线和通孔触点可包括导电材料，其包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。外围互连层112中的ILD层可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
在一些实施例中，外围互连层112在其顶部还包括多个键合触点114和电隔离键合触点114的键合电介质。键合触点114可包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合电介质可包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。如下面详细描述的，可以将外围互连层112的键合触点114和键合电介质用于混合键合。
注意的是，x轴和y轴被包括在图1中，以进一步示出3D存储器件100中的组件的空间关系。衬底108包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在半导体器件(例如，3D存储器件100)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在y方向上位于半导体器件的最低部平面中时、相对于半导体器件的衬底(例如，衬底108)在y方向(即，垂直方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
在一些实施例中，外围器件芯片102仅包括外围器件，但不包括任何存储阵列器件。应当理解，在一些实施例中，外围器件芯片102还包括存储阵列器件，例如外围器件(例如，晶体管110)旁边的存储堆叠层116，如图1所示。应当理解，外围器件(例如，晶体管110)和存储阵列器件(例如，存储堆叠层116)的相对位置不限于图1中所示的示例。存储阵列器件(例如，存储堆叠层116)可以设置在外围器件(例如，晶体管110)上方或下方。也就是说，在外围器件芯片102中，存储阵列器件和外围器件可以以任何顺序垂直堆叠在衬底108上。
如图1所示，存储堆叠层116可包括多个对，每个对包括导体层和电介质层(在本文中称为“导体/电介质层对”)。存储堆叠层116中的导体层和电介质层可以在垂直方向上交替。存储堆叠层116中的导体层可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。存储堆叠层116中的电介质层可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，3D存储器件100是NAND闪存设备，其中以NAND存储器串的形式提供存储单元。如图1所示，外围器件芯片102可以包括NAND存储器串118的阵列，每个NAND存储器串118垂直延伸穿过存储堆叠层116。在一些实施例中，每个NAND存储器串118可以包括半导体沟道和复合电介质层(也称为“存储器膜”)。半导体沟道可以包括硅，例如非晶硅、多晶硅或单晶硅。复合电介质层可包括隧穿层、存储层(也称为“电荷捕获/存储层”)和阻挡层。每个NAND存储器串118可以具有圆柱形状(例如，柱形)。根据一些实施例，半导体沟道、隧穿层、存储层和阻挡层按此顺序沿着从柱的中心朝向外表面的方向布置。隧穿层可包括氧化硅、氮氧化硅或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，NAND存储器串118还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层116中的每个导体层可以用作NAND存储器串118的每个存储单元的控制栅极。每个NAND存储器串118可以包括在其下端的源极选择栅和在其上端的漏极选择栅。如本文所使用的，组件(例如，存储器NAND串118)的“上端”是在y方向上远离衬底108的端部，并且组件(例如，NAND存储器串118)的“下端”是在y方向上靠近衬底108的端部。
在一些实施例中，外围器件芯片102还包括垂直延伸穿过存储堆叠层116的栅缝隙(“GLS”)120。GLS 120可用于通过栅极替换工艺在存储堆叠层116中形成导体/电介质层对。在一些实施例中，首先用电介质材料(例如，氧化硅、氮化硅或其任何组合)填充GLS 120，以用于将NAND存储器串阵列分隔成不同的区域(例如，存储指状物和/或存储块)。然后，GLS120可以填充有导电和/或半导体材料，例如W、Co、多晶硅或其任何组合，以用于电控制阵列共源级(ACS)。
在一些实施例中，存储堆叠层116包括具有多个电介质层对的电介质结构124，即具有两种不同电介质材料(例如氧化硅和氮化硅)的交错电介质层。外围器件芯片102还可以包括垂直延伸穿过存储堆叠层116的阻隔结构126。阻隔结构126可以将存储堆叠层116横向分隔成电介质层对(电介质结构124)和导体/电介质层对。也就是说，根据一些实施例，阻隔结构126是电介质层对(电介质结构124)和导体/电介质层对之间的边界。电介质结构124可以至少由阻隔结构126横向围绕。阻隔结构126可以包括电介质材料，例如氧化硅或氮化硅。
如图1所示，外围器件芯片102还可以包括垂直延伸穿过存储堆叠层116的电介质结构124的贯穿阵列触点(TAC)122。TAC 122可以仅形成在至少由阻隔结构126横向围绕的电介质结构124内部。也就是说，TAC 122可以垂直延伸穿过电介质层(例如，氧化硅层和氮化硅层)，但不穿过任何导体层。TAC 122可以延伸穿过存储堆叠层116的整个厚度(例如，垂直方向上的所有电介质层对)。在一些实施例中，TAC 122进一步延伸穿过衬底108的至少一部分。TAC 122可以利用缩短的互连布线从外围器件芯片102(例如电源总线的部分)传送电信号，和/或将电信号传送到外围器件芯片102。在一些实施例中，TAC 122可以在外围器件芯片102中的外围器件(例如，晶体管110)和存储阵列器件(例如，NAND存储器串118)之间和/或在外围器件芯片102与存储阵列器件芯片104和106中的每个之间提供电连接。TAC122还可以为存储堆叠层116提供机械支撑。在一些实施例中，TAC 122包括穿过存储堆叠层116的电介质结构124的垂直开口，其填充有导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
在一些实施例中，存储堆叠层116包括在横向方向上在存储堆叠层116的一侧处的阶梯结构128，以扇出字线。阶梯结构128可以朝向存储堆叠层116的中心倾斜，以使字线在远离衬底108的垂直方向上扇出。外围器件芯片102还包括局部触点，以将外围器件和存储阵列器件电连接到外围互连层112。在一些实施例中，作为局部触点的部分，字线触点130在一个或多个ILD层内垂直延伸。每个字线触点130可以具有与外围互连层112接触的上端和在阶梯结构128处与存储堆叠层116中的对应导体层接触的下端，以单独寻址存储阵列器件的对应字线。在一些实施例中，包括字线触点130的局部触点包括接触孔和/或填充有导电材料(例如W、Co、Cu、Al、硅化物或其任何组合)的接触沟槽。
如图1所示，第一存储阵列器件芯片104可以设置在外围器件芯片102上方。在一些实施例中，第一存储阵列器件芯片104设置在外围器件芯片102下方。第一存储阵列器件芯片104可以是双面存储阵列器件芯片，其包括分别在芯片衬底的相对侧上的至少两个存储堆叠层。应当理解，第一存储阵列器件芯片104不限于双面存储阵列器件芯片，并且可以是包括至少一个存储堆叠层的任何存储阵列器件芯片。根据一些实施例，与外围器件芯片102不同，第一存储阵列器件芯片104仅包括存储阵列器件，但不包括任何外围器件。
第一存储阵列器件芯片104可包括衬底132，该衬底132可包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI或任何其它合适的材料。在一些实施例中，衬底132是减薄的衬底。衬底132可以包括其上分别形成两个存储器叠层134和156的两个相对的侧面(上侧和下侧)。如图1所示，第一存储阵列器件芯片104可以包括设置在衬底132的下侧，即衬底132下方的存储堆叠层134。类似于外围器件芯片102的对应部分，第一存储阵列器件芯片104，在其衬底132的下侧还可包括NAND存储器串136的阵列、GLS 138、存储堆叠层134的由阻隔结构144围绕的电介质结构142、存储堆叠层134的阶梯结构146、以及字线触点148。
在一些实施例中，每个NAND存储器串136垂直延伸穿过存储堆叠层134并且设置在衬底132下方。每个NAND存储器串136可以包括在其上端的源极选择栅和在其下端的漏极选择栅。在一些实施例中，GLS 138垂直延伸穿过存储堆叠层134并且设置在衬底132下方。GLS138可以将NAND存储器串阵列分隔成不同的区域(例如，存储指状物和/或存储块)和/或电控制ACS。在一些实施例中，电介质结构142设置在衬底132下方并且将存储堆叠层134横向分隔成电介质层对(电介质结构142)和导体/电介质层对，其中NAND存储器串136穿过该导体/电介质层对形成。在一些实施例中，在存储堆叠层134的一侧处的阶梯结构146朝向设置在衬底132下方的存储堆叠层134的中心倾斜，以在垂直方向上朝向衬底108扇出字线。在一些实施例中，每个字线触点148设置在衬底132下方，并且具有在阶梯结构146处与存储堆叠层134接触的上端，以单独寻址存储阵列器件的对应字线。应理解，外围器件芯片102和第一存储阵列器件芯片104中的存储阵列器件的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
第一存储阵列器件芯片104可包括在存储堆叠层134下方的互连层150(在本文中称为“阵列互连层”)和穿过其中的NAND存储器串136，以将电信号传输到衬底132的下侧的存储阵列器件和从该存储阵列器件传输电信号。阵列互连层150可包括形成在一个或多个ILD层中的多个互连。在一些实施例中，阵列互连层150在其底部还包括多个键合触点152和电隔离键合触点152的键合电介质。阵列互连层150的键合触点152和键合电介质可用于如下详细描述的混合键合。应当理解，外围器件芯片102和第一存储阵列器件芯片104中的互连层的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并且将不再重复。
如图1所示，3D存储器件100可以包括在阵列互连层150和外围互连层112之间垂直形成的键合界面154。外围器件芯片102和第一存储阵列器件芯片104可以在键合界面154处键合。在一些实施例中，外围器件芯片102和第一存储阵列器件芯片104可以使用混合键合(也称为“金属/电介质混合键合”)来键合，这是直接键合技术(例如，在不使用中间层(例如焊料或键合剂)的情况下在表面之间形成键合)，并可以同时获得金属-金属键合和电介质-电介质键合。外围互连层112的顶部中的键合触点114可以与阵列互连层150的底部中的键合触点152形成金属-金属键合；外围互连层112的顶部中的键合电介质可以与阵列互连层150的底部中的键合电介质形成电介质-电介质键合。
如图1所示，第一存储阵列器件芯片104还可以包括设置在衬底132的上侧，即衬底132上方的另一个存储堆叠层156。类似于外围器件芯片102的对应物，第一存储阵列器件芯片104，在其衬底132的上侧还可以包括NAND存储器串158的阵列、GLS 160、存储堆叠层156的由阻隔结构164围绕的电介质结构162、存储堆叠层156的阶梯结构166，以及字线触点168。
在一些实施例中，每个NAND存储器串158垂直延伸穿过存储堆叠层156并且设置在衬底132上方。每个NAND存储器串158可以包括在其下端的源极选择栅和在其上端的漏极选择栅。在一些实施例中，GLS 160垂直延伸穿过存储堆叠层156并且设置在衬底132上方。GLS160可以将NAND存储器串阵列分隔成不同的区域(例如，存储指状物和/或存储块)和/或电控制ACS。在一些实施例中，电介质结构162设置在衬底132上方并且将存储堆叠层156横向分隔成电介质层对(电介质结构162)和导体/电介质层对，其中NAND存储器串158穿过该导体/电介质层对形成。在一些实施例中，在存储堆叠层156的一侧处的阶梯结构166朝向设置在衬底132上方的存储堆叠层156的中心倾斜，以在远离衬底108的垂直方向上扇出字线。在一些实施例中，每个字线触点168设置在衬底132上方，并且具有在阶梯结构166处与存储堆叠层156接触的下端，以单独寻址存储阵列器件的对应字线。应当理解，外围器件芯片102和第一存储阵列器件芯片104中的存储阵列器件的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
第一存储阵列器件芯片104可包括在存储堆叠层156上方的另一互连层170(在本文中称为“阵列互连层”)和穿过其中的NAND存储器串158，以将电信号传输到衬底132的上侧的存储阵列器件和从该存储阵列器件传输电信号。也就是说，根据一些实施例，第一存储阵列器件芯片104包括设置在衬底132的相对侧上的两个阵列互连层150和170。阵列互连层170可包括形成在一个或多个ILD层中的多个互连。在一些实施例中，阵列互连层170在其顶部还包括多个键合触点172和电隔离键合触点172的键合电介质。阵列互连层170的键合触点172和键合电介质可用于如下详细描述的混合键合。应当理解，外围器件芯片102和第一存储阵列器件芯片104中的互连层的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
如图1所示，第一存储阵列器件芯片104还可包括垂直延伸穿过衬底132以及在衬底132的相对侧上的两个存储堆叠层134和156的TAC 140。根据一些实施例，TAC 140垂直延伸穿过存储堆叠层134的电介质结构142的整个厚度、存储堆叠层156的电介质结构162的整个厚度以及衬底132的整个厚度。TAC 140可以利用缩短的互连布线从第一存储阵列器件芯片104上的存储阵列器件(例如，NAND存储器串136和158)(例如电源总线的部分)传送电信号，和/或将电信号传送至该存储阵列器件。在一些实施例中，TAC 140可以在衬底132的相对侧上的存储阵列器件(例如，NAND存储器串136和158)之间和/或在第一存储阵列器件芯片104与外围器件芯片102和第二存储阵列器件芯片106中的每一个之间提供电连接。TAC140还可以为存储堆叠层134和156提供机械支撑。
在一些实施例中，外围器件芯片102的TAC 122和第一存储阵列器件芯片104的TAC140通过外围互连层112和阵列互连层150中的触点(例如，如图1所示的键合触点114和152)电连接。也就是说，外围互连层112和阵列互连层150中的每一个可以包括电连接外围器件芯片102的TAC 122和第一存储阵列器件芯片104的TAC 140的触点。通过电连接TAC 122和140，可以在外围器件芯片102和第一存储阵列器件芯片104中的任何合适器件之间传输电信号。
如图1所示，第二存储阵列器件芯片106可以设置在第一存储阵列器件芯片104上方。在一些实施例中，第二存储阵列器件芯片106设置在外围器件芯片102下方。第二存储阵列器件芯片106可以是单面存储阵列器件芯片、双面存储阵列器件芯片、或包括至少一个存储堆叠层的任何存储阵列器件芯片。根据一些实施例，与外围器件芯片102不同，第二存储阵列器件芯片106仅包括存储阵列器件，但不包括任何外围器件。
第二存储阵列器件芯片106可包括衬底174，其可包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI或任何其它合适的材料。第二存储阵列器件芯片106还可包括设置在衬底174下方的存储堆叠层176。类似于外围器件芯片102和第一存储阵列器件芯片104的对应物，第二存储阵列器件芯片106可进一步包括NAND存储器串178的阵列、GLS 180、存储堆叠层176的由阻隔结构186围绕的电介质结构184、存储堆叠层176的阶梯结构188、以及字线触点190。应当理解，外围器件芯片102、第一存储阵列器件芯片104以及第二存储阵列器件芯片106中的存储阵列器件的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
第二存储阵列器件芯片106可包括在存储堆叠层176下方的互连层192(在本文中称为“阵列互连层”)和穿过其中的NAND存储器串178，以将电信号传输到第二存储阵列器件芯片106的存储阵列器件和从该存储阵列器件传输电信号。阵列互连层192可包括形成在一个或多个ILD层中的多个互连。在一些实施例中，阵列互连层192在其底部还包括多个键合触点194和电隔离键合触点194的键合电介质。阵列互连层192的键合触点194和键合电介质可用于如下详细描述的混合键合。应当理解，外围器件芯片102、第一存储阵列器件芯片104以及第二存储阵列器件芯片106中的互连层的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
如图1所示，第二存储阵列器件芯片106还可包括垂直延伸穿过存储堆叠层176的电介质结构184的TAC 182。TAC 182可仅形成在至少由阻隔结构186横向围绕的电介质结构184内部。TAC 182可延伸穿过存储堆叠层176的整个厚度(例如，垂直方向上的所有电介质层对)。在一些实施例中，TAC 182进一步延伸穿过衬底174的至少一部分。TAC 182可以利用缩短的互连布线从第二存储阵列器件芯片106(例如电源总线的部分)传送电信号和/或将电信号传送到该第二存储阵列器件芯片106。在一些实施例中，TAC 182可以提供外围器件芯片102与存储阵列器件芯片104和106中的每一个之间的电连接。TAC 182还可以向存储堆叠层116提供机械支撑。
在一些实施例中，第二存储阵列器件芯片106的TAC 182和第一存储阵列器件芯片104的TAC 140通过阵列互连层192和阵列互连层170中的触点电连接(例如，如图1所示的键合触点194和172)。也就是说，阵列互连层192和阵列互连层170中的每一个可以包括电连接第二存储阵列器件芯片106的TAC 182和第一存储阵列器件芯片104的TAC 140的触点。通过电连接TAC 182、140和122，电信号可以在3D存储器件100中的外围器件芯片102和两个存储阵列器件芯片104和106中的每一个中的任何合适器件之间进行传输。
如图1所示，3D存储器件100可以包括在阵列互连层192和阵列互连层170之间垂直形成的另一键合界面196。第一存储阵列器件芯片104和第二存储阵列器件芯片106可以在键合界面196处键合。在一些实施例中，第一存储阵列器件芯片104和第二存储阵列器件芯片106可以使用混合键合来键合。阵列互连层170的顶部中的键合触点172可以与阵列互连层192的底部中的键合触点194形成金属-金属键合；阵列互连层170的顶部中的键合电介质可以与阵列互连层192的底部中的键合电介质形成电介质-电介质键合。也就是说，第一存储阵列器件芯片104可以使用例如混合键合在相对侧上与外围器件芯片102和第二存储阵列器件芯片106键合，以形成3D存储器件100。
3D存储器件100在本文中可称为多堆叠层3D存储器件，其包括通过键合技术垂直堆叠的多个器件芯片上的多个存储堆叠层(及穿过其中的NAND存储器串阵列)。在一些实施例中，为了便于在不同存储堆叠层中寻址NAND存储器串阵列，3D存储器件100包括选择线198A和198B以在不同器件芯片102、104和106上的NAND存储器串118、136、158和178之间进行选择。在一个示例中，选择线198A可以被配置为在外围器件芯片102的NAND存储器串118和第一存储阵列器件芯片104的下侧上的NAND存储器串136之间进行选择。在另一个示例中，选择线198B可以被配置为在第一存储阵列器件芯片104的上侧的NAND存储器串158和第二存储阵列器件芯片106的NAND存储器串178之间进行选择。
图2A示出了根据本公开的一些实施例的具有多个存储堆叠层的另一示例性3D存储器件200的横截面。如图2A所示，3D存储器件200可以是双芯片存储器件，包括垂直堆叠以及使用诸如混合键合的键合技术电连接和机械连接的外围器件芯片202和存储阵列器件芯片204。应当理解，键合技术可以提供在任何垂直布置中连接任意数量的器件芯片的灵活性，以增加3D存储器件200的单元密度和产量。可以理解，3D存储器件200可以具有两个或更多个存储阵列器件以进一步增加单元密度，并且外围器件芯片和存储阵列器件芯片可以以任何顺序堆叠。例如，外围器件芯片202可以设置在3D存储设备200的底部、顶部或中间。存储阵列器件芯片204是多堆栈存储阵列器件芯片，该芯片在存储堆叠层中具有多个存储堆栈，这能够在芯片衬底的同一侧上连续扩展存储堆叠层的层级。应当理解，存储阵列器件芯片204不限于多堆栈存储阵列器件芯片，并且可以是包括至少一个存储堆叠层的任何存储阵列器件芯片。
类似于图1中所示的3D存储器件100中的外围器件芯片102的对应物，3D存储器件200的外围器件芯片202可包括衬底206、衬底206上的外围器件(例如，晶体管208)、以及外围器件上方的外围互连层210，其包括在其顶部的多个键合触点260和键合电介质。另外或可选地，外围器件芯片202可以包括外围器件旁边的存储阵列器件，如图2A所示，或者外围器件上方或下方的存储阵列器件。在一些实施例中，外围器件芯片202的存储阵列器件包括具有电介质结构222和阶梯结构226的存储堆叠层214、NAND存储器串216的阵列、GLS 218、TAC 220、阻隔结构224以及诸如字线触点228的局部触点。应当理解，图1中的外围器件芯片102和图2A中的外围器件芯片202中的外围器件和存储阵列器件的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
存储阵列器件芯片204可包括衬底230，该衬底230可包括硅(例如，单晶硅)、SiGe、GaAs、Ge、SOI或任何其它合适的材料。存储阵列器件芯片204还可包括设置在衬底230下方的存储堆叠层232。如图2A所示，存储堆叠层232可包括一个在另一个之上设置的第一存储堆栈232A和第二存储堆栈232B以及在第一和第二存储堆栈232A和232B之间垂直设置的公共源极层234。在一些实施例中，第一和第二存储堆栈232A和232B每个包括多个导体/电介质层对，并由公共源极层234分隔开。公共源极层234可以包括由一个或多个ILD层电隔离的第一导电层236和第二导电层238。导电层236和238可包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。在一些实施例中，导电层236和238分别包括掺杂有p型掺杂剂和n型掺杂剂的多晶硅。
存储阵列器件芯片204可包括NAND存储器串244A的第一阵列，其中每个NAND存储器串244A垂直延伸穿过第一存储堆栈232A；以及NAND存储器串244B的第二阵列，其中每个NAND存储器串244B垂直延伸穿过第二存储堆栈232B。在一些实施例中，每个NAND存储器串244A或244B电连接到公共源极层234。在一些实施例中，存储阵列器件芯片204还包括GLS246和阻隔结构252，每个垂直延伸穿过存储堆叠层232，例如存储堆栈232A和232B以及公共源极层234。阻隔结构252可以将存储堆叠层232横向分隔成电介质结构250，该电介质结构250包括多个电介质层对和多个导体/电介质层对，NAND存储器串244A和244B延伸穿过该导体/电介质层对。在一些实施例中，存储阵列器件芯片204还包括垂直延伸穿过存储堆叠层232的电介质结构250的TAC 248，例如存储堆栈232A和232B以及公共源极层234的整个厚度。在一些实施例中，TAC 248进一步延伸到衬底230的至少一部分中。
存储阵列器件芯片204可进一步包括本地触点以扇出存储阵列器件。在一些实施例中，局部触点包括字线触点256，每个字线触点256在存储堆叠层232的阶梯结构254处与第一存储堆栈232A或第二存储堆栈232B的对应导体层接触。如图2A所示，局部触点还可以包括电连接到公共源极层234中的第一导电层236的第一源极触点240和电连接到公共源极层234中的第二导电层238的第二源极触点242。也就是说，可以通过对应的第一或第二源极触点240或242单独选择公共源极层234中的两个导电层236和238。应当理解，图1中的3D存储器件100和图2A中的3D存储器件200中的存储阵列器件的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
存储阵列器件芯片204还可包括存储堆叠层232下方的阵列互连层258和穿过其中的NAND存储器串244A和244B。阵列互连层258可包括形成在一个或多个ILD层中的多个互连。在一些实施例中，阵列互连层258在其底部还包括多个键合触点260和电隔离键合触点260的键合电介质。阵列互连层258的键合触点260和键合电介质可用于如以下详细描述的混合键合。在一些实施例中，存储阵列器件芯片204的TAC 248和外围器件芯片202的TAC220通过阵列互连层258和外围互连层210中的触点(例如，如图2A中所示的键合触点260和212)电连接。也就是说，外围互连层210和阵列互连层258中的每一个可以包括电连接外围器件芯片202的TAC 220和存储阵列器件芯片204的TAC 248的触点。通过电连接TAC 248和220，电信号可以在3D存储器件200的外围器件芯片202和存储阵列器件芯片204上的任何合适设备之间进行传输。应当理解，图1中的3D存储器件100和图2A中的3D存储器件200中的互连层的对应物的细节(例如，结构、材料、制造工艺、功能等)将容易领会并将不再重复。
如图2A所示，3D存储器件200可以包括在阵列互连层258和外围互连层210之间垂直形成的键合界面262。外围器件芯片202和存储阵列器件芯片204可以在键合界面262处键合。在一些实施例中，外围器件芯片202和存储阵列器件芯片204可以使用混合键合来键合。外围互连层210的顶部中的键合触点212可以与阵列互连层258的底部中的键合触点260形成金属-金属键合；外围互连层210的顶部中的键合电介质可以与阵列互连层258的底部中的键合电介质形成电介质-电介质键合。应当理解，存储阵列器件芯片204可以使用例如混合键合以任一顺序与外围器件芯片202键合，以形成3D存储器件200。
图2B示出根据本公开的一些实施例的具有多个存储堆叠层的又一示例性3D存储器件201的横截面。3D存储器件201基本上类似于图2A中的3D存储器件200，除了3D存储器件201使用堆栈间插塞(IDP)263来替换由3D存储器件200使用的公共源极层234以用于电连接不同存储堆栈232A和232B中的NAND存储器串244A和244B之外。如图2B所示，3D存储器件201的存储阵列器件芯片205包括垂直设置在第一存储堆栈232A和第二存储堆栈232B之间的电介质层264。IDP 263可以形成在电介质层264中并且电连接到NAND存储器串244A和244B。在一些实施例中，IDP 263包括半导体插塞，例如未掺杂的多晶硅。应当理解，双面存储阵列器件芯片(例如，104)、单侧存储阵列器件芯片(例如，106)、公共源极层多堆栈存储阵列器件芯片(例如，204)和IDP多堆栈存储阵列器件芯片(例如，205)的任意组合可以使用混合键合存在于3D存储器件中。还应理解，3D存储器件(例如，100、200和201)的拉长可以从外围器件芯片或存储阵列器件芯片。
图3A-3B示出了根据一些实施例的用于形成示例性外围器件芯片的制造工艺。图4A-4D示出了根据一些实施例的用于形成示例性双面存储阵列器件芯片的制造工艺。图6示出了根据一些实施例的用于键合示例性双面存储阵列器件芯片和示例性外围器件芯片的制造工艺。图8是根据一些实施例的用于形成具有多个存储堆叠层的3D存储器件的示例性方法的流程图。图3A-3B、4A-4D、6和8中示出的3D存储器件的示例包括图1中所示的3D存储器件100。将一起来描述图3A-3B、4A-4D、6和8。应当理解，方法800中示出的操作不是详尽的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图8中所示不同的顺序来执行。
参照图8，方法800开始于操作802，其中外围器件形成在第一芯片衬底上。衬底可以是硅衬底。如图3A所示，外围器件形成在硅衬底302上。外围器件可以包括形成在硅衬底302上的多个晶体管304。晶体管304可以通过多种工艺形成，该工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、植入、化学机械抛光(CMP)和任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底302中形成掺杂区，其例如用作晶体管304的源极区和/或漏极区。在一些实施例中，隔离区(例如，STI)还可以通过蚀刻和薄膜沉积形成在硅衬底302中。应当理解，存储阵列器件可以形成在外围器件(例如，晶体管304)的旁边、上方或下方，并且下面将关于存储阵列器件芯片的对应物来描述用于形成存储阵列器件的制造工艺。
方法800前进到操作804，如图8所示，其中在外围器件上方形成第一互连层(例如，外围互连层)。外围互连层可以包括在一个或多个ILD层中的多个互连。如图3B所示，外围互连层306可以形成在晶体管304上方。外围互连层306可以包括互连，其包括多个ILD层中的MEOL和/或BEOL的互连线和通孔触点，以与外围器件(例如，晶体管304)进行电连接。在一些实施例中，外围互连层306在其顶部包括键合触点308和键合电介质。
在一些实施例中，外围互连层306包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，该薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电镀、化学镀、或其任何组合。形成互连的制造工艺还可包括光刻、CMP、蚀刻或任何其他合适的工艺。ILD层可包括通过一种或多种薄膜沉积工艺沉积的电介质材料，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图3B中所示的ILD层和互连可以统称为“互连层”(例如，外围互连层306)。
方法800进行到操作806，如图8中所示，其中第一存储堆叠层形成在第二芯片衬底的第一侧上。如图4A所示，在硅衬底402上形成包括多个导体/电介质对的存储堆叠层404。形成存储堆叠层404的制造工艺可包括首先通过一个或多个薄膜沉积工艺形成多个电介质层对，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。形成存储堆叠层404的制造工艺还可以包括栅极替换工艺，即，使用湿法蚀刻和/或干法蚀刻工艺用导体/电介质层对中的多个导体层(例如，钨层)替换电介质层对中的牺牲层(例如，氮化硅层)，随后是一个或多个薄膜沉积工艺。
如图4A所示，垂直延伸穿过存储堆叠层404的GLS 408可以形成在硅衬底402上方。GLS 408可以包括电介质材料，其包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。可以通过干法蚀刻和/或湿法蚀刻工艺以形成穿过电介质层对的垂直开口、然后通过填充工艺以用电介质材料填充开口，来形成GLS 408。可以通过CVD、PVD、ALD、任何其他合适的工艺或其任何组合来填充开口。在一些实施例中，在填充工艺之前，GLS 408可以在形成存储堆叠层404中用作栅极替换工艺的通道。
如图4A所示，在栅极替换工艺之前，在硅衬底402上方形成垂直延伸穿过存储堆叠层404的阻隔结构410。结果，由阻隔结构410围绕的区域将不经受栅极替换工艺，并且在栅极替换工艺之后电介质层对将保留在该区域中以形成存储堆叠层404的电介质结构412。阻隔结构410可以通过光刻、CMP和/或蚀刻来图案化，并且使用薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)填充电介质材料。
如图4A所示，阶梯结构414形成在存储堆叠层404的横向侧面。阶梯结构414可以通过修整蚀刻工艺来形成。字线触点416可以形成在硅衬底402上方、在阶梯结构414处。每个字线触点416可以垂直延伸穿过电介质层。在一些实施例中，形成字线触点416的制造工艺包括使用蚀刻工艺形成垂直开口，然后使用ALD、CVD、PVD、电镀、任何其他合适的工艺或其任何组合、用导电材料填充开口。
方法800进行到操作808，如图8中所示，其中形成垂直延伸穿过第一存储堆叠层的第一存储器串。如图4A所示，NAND存储器串406形成在硅衬底402上。NAND存储器串406可各自垂直延伸穿过存储堆叠层404。在一些实施例中，存储堆叠层404中的导体层用于形成NAND存储器串406的选择栅和字线。存储堆叠层404中的至少一些导体层(例如，除了顶部和底部导体层之外)可以各自用作NAND存储器串406的字线。
在一些实施例中，用于形成NAND存储器串406的制造工艺包括形成垂直延伸穿过存储堆叠层404的半导体沟道。在一些实施例中，用于形成NAND存储器串406的制造工艺还包括在存储堆叠层404中的半导体沟道和导体/电介质层对之间形成复合电介质层(存储器膜)。复合电介质层可包括但不限于隧穿层、存储层和阻挡层。半导体沟道和复合电介质层可以通过薄膜沉积工艺形成，该薄膜沉积工艺例如是ALD、CVD、PVD、任何其他合适的工艺、或其任何组合。
方法800进行到操作810，如图8中所示，其中第二存储堆叠层形成在与第二芯片衬底的第一侧相对的第二侧上。方法800前进到操作812，如图8中所示，其中形成垂直延伸穿过第二存储堆叠层的第二存储器串。在一些实施例中，形成垂直延伸穿过第一和第二存储堆叠层和第二芯片衬底的触点。
如图4C所示，硅衬底402可以上下翻转以在其上形成存储堆叠层404的硅衬底402的相对侧上制造另一个存储堆叠层420。根据一些实施例，存储堆叠层420、NAND存储器串422、GLS 424、阻隔结构430、存储堆叠层420的电介质结构428和阶梯结构432、以及诸如字线触点434的局部触点使用用于形成图4A中的对应物的相同制造工艺来形成，并且将不再重复。
如图4C所示，可以形成垂直延伸穿过存储堆叠层404和420以及硅衬底402的TAC426。在一些实施例中，用于形成TAC 426的制造工艺包括通过一个或多个湿法蚀刻和/或干法蚀刻工艺形成垂直开口，并使用薄膜沉积工艺(例如ALD、CVD、PVD、电镀、任何其他合适的方法、或其任何组合)、用导电材料填充开口。
方法800进行到操作814，如图8中所示，其中第二互连层(例如，阵列互连层)形成在第一和第二存储堆叠层中的一个上方。阵列互连层可以包括一个或多个ILD层中的多个互连。如图4B所示，阵列互连层418可以形成在存储堆叠层404和NAND存储器串406之上。如图4C所示，键合触点436和键合电介质可以形成在阵列互连层418中。在一些实施例中，阵列互连层的互连可以包括通过一个或多个薄膜沉积工艺沉积的导电材料，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。ILD层可包括通过一种或多种薄膜沉积工艺沉积的电介质材料，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
如图4D所示，另一阵列互连层438可以形成在硅衬底402的另一侧、在存储堆叠层420和NAND存储器串422之上。可以在阵列互连层438中形成键合触点440和键合电介质。根据一些实施例，阵列互连层438使用用于形成图4B中的阵列互连层418的相同制造工艺来形成，并且将不再重复。
方法800进行到操作816，如图8中所示，其中第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。键合可以是混合键合。如图6所示，阵列互连层418(或阵列互连层438)可以与外围互连层306键合，从而形成键合界面。在一些实施例中，在键合之前将处理工艺(例如等离子体处理、湿法处理和/或热处理)应用到键合表面。在键合之后，外围互连层306中的键合触点308和阵列互连层418中的键合触点436(或阵列互连层438中的键合触点440)彼此对准并接触，使得阵列互连层418(或阵列互连层438)中的互连电连接到外围互连层306中的互连。在键合器件中，硅衬底402可以在硅衬底302之上或之下。
图5A-5G示出了根据一些实施例的用于形成示例性多堆栈存储阵列器件芯片的制造工艺。图7示出了根据一些实施例的用于键合示例性多堆栈存储阵列器件芯片和示例性外围器件芯片的制造工艺。图9是根据一些实施例的用于形成具有多个存储堆叠层的3D存储器件的另一示例性方法的流程图。图5A-5G、7和9中示出的3D存储器件的示例包括图2A-2B中所示的3D存储器件200和201。将一起描述图5A-5G、7和9。应当理解，方法900中示出的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图9中所示不同的顺序执行。
参考图9，方法900开始于操作902，其中外围器件形成在第一芯片衬底上。方法900进行到操作904，如图9中所示，其中在外围器件上方形成第一互连层(例如，外围互连层)。如图3A-3B所示，外围器件(例如，晶体管304)可以形成在硅衬底302上，并且外围互连层306可以形成在晶体管304之上，如上面详细描述的。
方法900进行到操作906，如图9中所示，其中在第二芯片衬底上形成包括一个在另一个之上的两个存储堆栈的存储堆叠层。方法900进行到操作908，如图9所示，其中形成两个存储器串，每个存储器串垂直延伸穿过两个存储堆栈中的一个。在一些实施例中，形成存储堆叠层包括在两个存储堆栈之间垂直地形成公共源极层。在一些实施例中，形成存储堆叠层包括在两个存储堆栈之间垂直地形成堆栈间插塞。
参考图5A，可以使用一个或多个薄膜沉积工艺在硅衬底502上方形成包括多个电介质层对(例如，氧化硅层和氮化硅层)的第一电介质堆栈504A，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。每个垂直延伸穿过第一电介质堆栈504A的NAND存储器串506A可以使用上面详细描述的制造工艺来形成。
参考图5B，包括两个导电层510和512的公共源极层508可以形成在第一电介质堆栈504A上。在一些实施例中，形成一个或多个ILD层作为公共源极层508的部分以电隔离导电层510。可以通过分别使用一种或多种薄膜沉积工艺沉积导电材料(例如具有p型掺杂剂和n型掺杂剂的掺杂多晶硅)、然后是掺杂工艺(例如离子注入和/或热扩散)，来形成导电层510和512，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。可以通过使用一种或多种薄膜沉积工艺沉积电介质材料来形成公共源极层508的ILD层，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。
参考图5C，可以使用一个或多个薄膜沉积工艺在公共源极层508上形成包括多个电介质层对(例如，氧化硅层和氮化硅层)的第二电介质堆栈，该薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。第一存储堆栈505A和第二存储堆栈505B可以通过栅极替换工艺以替换第一电介质堆栈504A和第二电介质堆栈而形成，如以上详细描述的。根据一些实施例，在栅极替换工艺之后，第一存储堆栈505A和第二存储堆栈505B中的每一个包括多个导体/电介质层对(例如，钨层和氧化硅层)。
参考图5C，两个源极触点522和524可以穿过第二存储堆栈505B形成，并分别与公共源极层508中的两个导电层510和512接触。可以通过使用湿法蚀刻和/或干法蚀刻工艺蚀刻垂直开口、然后进行薄膜沉积工艺以用导电材料填充开口来形成源极触点522和524。根据一些实施例，NAND存储器串506B、GLS 514、阻隔结构520、存储堆叠层505的电介质结构518、TAC 516和诸如字线触点526的局部触点使用用于形成图4A中的对应物的相同制造工艺来形成，并且将不再重复。
图5E-5F示出了用于操作906和908的另一示例性制造工艺，其基本上类似于图5B-5C中所示的示例性制造工艺，除了形成IDP 534之外。如图5E中所示，可以通过使用CVD、PVD、ALD、电镀、化学镀或其任何组合沉积电介质材料，来在第一电介质堆栈504A上形成电介质层532。可以通过使用湿法蚀刻和/或干法蚀刻工艺蚀刻开口、然后使用薄膜沉积工艺用半导体材料(例如未掺杂的多晶硅)填充开口，来在电介质层532中形成IDP 534。如图5F所示，第二存储堆栈505B可以形成在电介质层532上和IDP 534上方。
方法900进行到操作910，如图9中所示，其中形成在存储堆叠层之上的第二互连层(例如，阵列互连层)。如图5D或图5G所示，可以使用上面详细描述的制造工艺在存储堆叠层505之上形成在其顶部包括键合触点530和键合电介质的阵列互连层528。
方法900进行到操作912，如图9所示，其中第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。键合可以是混合键合。如图7所示，阵列互连层528可以与外围互连层306键合，从而形成键合界面。在一些实施例中，在键合之前将处理工艺(例如等离子体处理、湿法处理和/或热处理)应用到键合表面。在键合之后，外围互连层306中的键合触点308和阵列互连层528中的键合触点530彼此对准并接触，使得阵列互连层528中的互连电连接到外围互连层306中的互连。在键合器件中，硅衬底502可以在硅衬底302之上或之下。
根据本公开的一个方面，3D存储器件包括第一器件芯片、第二器件芯片和键合界面。第一器件芯片包括外围器件和第一互连层。第二器件芯片包括衬底、设置在衬底的相对侧上的两个存储堆叠层、两个存储器串、以及第二互连层，其中每个存储器串垂直延伸穿过两个存储堆叠层中的一个。键合界面垂直形成在第一器件芯片的第一互连层和第二器件芯片的第二互连层之间。
在一些实施例中，第一器件芯片还包括存储堆叠层和垂直延伸穿过存储堆叠层的存储器串。第一器件芯片的存储堆叠层可以设置在外围器件旁边、下方或上方。
在一些实施例中，第一互连层包括在键合界面处的多个键合触点和键合电介质。在一些实施例中，第二互连层包括在键合界面处的多个键合触点和键合电介质。
在一些实施例中，第二器件芯片的两个存储堆叠层中的每一个包括朝向存储堆叠层的中心倾斜的阶梯结构。根据一些实施例，第二器件芯片还包括两个字线触点，每个字线触点与相应的阶梯结构处的两个存储堆叠层中的一个接触。
在一些实施例中，第一器件芯片还包括垂直延伸穿过第一器件芯片的存储堆叠层的第一触点。在一些实施例中，第二器件芯片还包括垂直延伸穿过第二器件芯片的衬底和两个存储堆叠层的第二触点。根据一些实施例，第一互连层和第二互连层中的每一个包括电连接第一器件芯片的第一触点和第二器件芯片的第二触点的触点。
在一些实施例中，第二器件芯片还包括设置在衬底的与第二互连层相对的一侧的另一第二互连层。
在一些实施例中，3D存储器件还包括第三器件芯片和第二键合界面。第三器件芯片可包括存储堆叠层、垂直延伸穿过存储堆叠层的存储器串、以及第三互连层。第二键合界面垂直形成在第三器件芯片的第三互连层和第二器件芯片的另一第二互连层之间。在一些实施例中，3D存储器件还包括选择线，该选择线被配置为在第三器件芯片中的存储器串与第二器件芯片中的两个存储器串中的一个之间进行选择。
根据本公开的另一方面，3D存储器件包括第一器件芯片、第二器件芯片和键合界面。第一器件芯片包括外围器件和第一互连层。第二器件芯片包括衬底、形成在衬底上并包括一个在另一个之上设置的两个存储堆栈的存储堆叠层、两个存储器串、以及第二互连层，其中每个存储器串垂直延伸穿过两个存储堆栈中的一个。键合界面垂直形成在第一器件芯片的第一互连层和第二器件芯片的第二互连层之间。
在一些实施例中，第一器件芯片还包括存储堆叠层和垂直延伸穿过存储堆叠层的存储器串。第一器件芯片的存储堆叠层可以设置在外围器件的旁边、下方或上方。
在一些实施例中，第一互连层包括在键合界面处的多个键合触点和键合电介质。在一些实施例中，第二互连层包括在键合界面处的多个键合触点和键合电介质。
在一些实施例中，第二器件芯片还包括公共源极层，该公共源极层垂直设置在两个存储堆栈之间并且电连接到第二器件芯片的两个存储器串。公共源极层可包括两个导电层。
在一些实施例中，第二器件芯片还包括在两个存储堆栈之间垂直设置并且电连接到第二器件芯片的两个存储器串的堆栈间插塞。堆栈间插塞可包括半导体插塞。
在一些实施例中，第一器件芯片还包括垂直延伸穿过第一器件芯片的存储堆叠层的第一触点。在一些实施例中，第二器件芯片还包括垂直延伸穿过第二器件芯片的两个存储堆栈的第二触点。根据一些实施例，第一互连层和第二互连层中的每一个包括电连接第一器件芯片的第一触点和第二器件芯片的第二触点的触点。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。外围器件形成在第一芯片衬底上。在第一芯片衬底上的外围器件之上形成第一互连层。第一存储堆叠层形成在第二芯片衬底的第一侧上。形成垂直延伸穿过第一存储堆叠层的第一存储器串。第二存储堆叠层形成在与第二芯片衬底的第一侧相对的第二侧上。形成垂直延伸穿过第二存储堆叠层的第二存储器串。在第一和第二存储堆叠层中的一个之上形成第二互连层。第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。
在一些实施例中，键合包括混合键合。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。外围器件形成在第一芯片衬底上。在第一芯片衬底上的外围器件之上形成第一互连层。在第二芯片衬底上形成包括一个在另一个之上形成的两个存储堆栈的存储堆叠层。形成两个存储器串，每个存储器串垂直延伸穿过两个存储堆栈中的一个。在存储堆叠层之上形成第二互连层。第一芯片衬底和第二芯片衬底在第一互连层和第二互连层之间的键合界面处键合。
在一些实施例中，键合包括混合键合。
在一些实施例中，形成存储堆叠层包括在两个存储堆栈之间垂直地形成公共源极层。在一些实施例中，形成存储堆叠层包括在两个存储堆栈之间垂直地形成堆栈间插塞。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (17)

1.一种三维3D存储器件，包括：
第一器件芯片，包括：
外围器件；以及
第一互连层；
第二器件芯片，包括：
衬底；
存储堆叠层，所述存储堆叠层形成在所述衬底上并包括一个在另一个之上设置的两个存储堆栈；
垂直延伸穿过所述两个存储堆栈的第二触点；
两个存储器串，每个所述存储器串垂直延伸穿过所述两个存储堆栈中的一个；以及
第二互连层；以及
键合界面，所述键合界面垂直形成在所述第一器件芯片的第一互连层和所述第二器件芯片的第二互连层之间。
2.根据权利要求1所述的3D存储器件，其中所述第一器件芯片还包括存储堆叠层和垂直延伸穿过所述存储堆叠层的存储器串。
3.根据权利要求2所述的3D存储器件，其中所述第一器件芯片的所述存储堆叠层设置在所述外围器件旁边、下方或上方。
4.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第一互连层包括在所述键合界面处的多个键合触点和键合电介质。
5.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第二器件芯片还包括公共源极层，所述公共源极层垂直设置在所述两个存储堆栈之间并且电连接到所述第二器件芯片的所述两个存储器串。
6.如权利要求5所述的3D存储器件，其中，所述公共源极层包括两个导电层。
7.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第二器件芯片还包括堆栈间插塞，所述堆栈间插塞垂直设置在所述两个存储堆栈之间并且电连接到所述第二器件芯片的所述两个存储器串。
8.根据权利要求7所述的3D存储器件，其中所述堆栈间插塞包括半导体插塞。
9.根据权利要求1-3中任一项所述的3D存储器件，其中，所述第二互连层包括在所述键合界面处的多个键合触点和键合电介质。
10.根据权利要求2所述的3D存储器件，其中所述第一器件芯片还包括垂直延伸穿过所述第一器件芯片的所述存储堆叠层的第一触点。
11.根据权利要求10所述的3D存储器件，其中，所述第一互连层和第二互连层中的每一个包括电连接所述第一器件芯片的第一触点和所述第二器件芯片的第二触点的触点。
12.一种用于形成三维3D存储器件的方法，包括：
在第一芯片衬底上形成外围器件；
在所述第一芯片衬底上的所述外围器件之上形成第一互连层；
在第二芯片衬底的第一侧上形成第一存储堆叠层；
形成垂直延伸穿过所述第一存储堆叠层的第一存储器串；
在与所述第二芯片衬底的第一侧相对的第二侧上形成第二存储堆叠层，其中，第二触点被形成以垂直延伸穿过所述第一存储堆叠层、所述第二存储堆叠以及所述第二芯片衬底；
形成垂直延伸穿过所述第二存储堆叠层的第二存储器串；
在所述第一存储堆叠层和所述第二存储堆叠层中的一个之上形成第二互连层；以及
在所述第一互连层和所述第二互连层之间的键合界面处键合所述第一芯片衬底和所述第二芯片衬底。
13.根据权利要求12所述的方法，其中所述键合包括混合键合。
14.一种用于形成三维3D存储器件的方法，包括：
在第一芯片衬底上形成外围器件；
在所述第一芯片衬底上的所述外围器件之上形成第一互连层；
在第二芯片衬底上形成包括一个在另一个之上形成的两个存储堆栈的存储堆叠层，其中，第二触点被形成以垂直延伸穿过所述两个存储堆栈；
形成两个存储器串，每个所述存储器串垂直延伸穿过所述两个存储堆栈中的一个；
在所述存储堆叠层之上形成第二互连层；以及
在所述第一互连层和所述第二互连层之间的键合界面处键合所述第一芯片衬底和所述第二芯片衬底。
15.根据权利要求14所述的方法，其中所述键合包括混合键合。
16.根据权利要求14或15所述的方法，其中形成所述存储堆叠层包括在所述两个存储堆栈之间垂直地形成公共源极层。
17.根据权利要求14或15所述的方法，其中形成所述存储堆叠层包括在所述两个存储堆栈之间垂直形成堆栈间插塞。
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