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CN114725085A - 堆叠三维异质存储器件及其形成方法 - Google Patents

堆叠三维异质存储器件及其形成方法 Download PDF

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CN114725085A
CN114725085A CN202210433957.XA CN202210433957A CN114725085A CN 114725085 A CN114725085 A CN 114725085A CN 202210433957 A CN202210433957 A CN 202210433957A CN 114725085 A CN114725085 A CN 114725085A
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CN
China
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bonding
semiconductor structure
layer
array
bonding layer
Prior art date
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Pending
Application number
CN202210433957.XA
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English (en)
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract

公开了三维(3D)存储器件及其制造方法的实施例。例如，3D存储器件包括：SRAM单元和包括第一键合触点的第一键合层。3D存储器件还包括第二半导体结构，所述第二半导体结构包括：包括DRAM单元的多个DRAM堆叠体和包括第二键合触点的第二键合层。3D存储器件还包括第三半导体结构，所述第三半导体结构包括：NAND存储单元、包括第三键合触点的第三键合层、和包括第四键合触点的第四键合层。第三键合层和第四键合层处于NAND存储单元的两侧。半导体器件还包括在第一键合层和第三键合层之间的第一键合界面。第一键合触点在第一键合界面处与第三键合触点相接触。3D存储器件还包括在第二键合层和第四键合层之间的第二键合界面。第二键合触点在第二键合界面处与第四键合触点相接触。

Description

堆叠三维异质存储器件及其形成方法
本申请是申请日为2019年11月5日，申请号为201980002601.7、名称为“堆叠三维异质存储器件及其形成方法”的发明专利申请的分案申请。
相关申请的交叉引用
本申请要求2019年4月15日提交的、名称为“INTEGRATION OF THREE-DIMENSIONALNAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS”的国际申请No.PCT/CN2019/082607的优先权权益，通过引用将该申请的完整内容并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更加困难和昂贵。作为结果，针对平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制去往和来自存储阵列的信号的外围器件。
发明内容
本文公开了3D存储器件及其制造方法的实施例。
在一个示例中，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：NAND存储单元的阵列和包括多个第一键合触点的第一键合层。3D存储器件还包括第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。3D存储器件还包括第三半导体结构，所述第三半导体结构包括：静态随机存取存储器(SRAM)单元的阵列、包括多个第三键合触点的第三键合层、和包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于SRAM单元的阵列的两侧。3D存储器件还包括处于第一键合层和第三键合层之间的第一键合界面。第一键合触点在第一键合界面处与第三键合触点相接触。3D存储器件还包括处于第二键合层和第四键合层之间的第二键合界面。第二键合触点在第二键合界面处与第四键合触点相接触。
在另一示例中，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：SRAM单元的阵列和包括多个第一键合触点的第一键合层。3D存储器件还包括第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。3D存储器件还包括第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列、包括多个第三键合触点的第三键合层、和包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于NAND存储单元的阵列的两侧。3D存储器件还包括处于第一键合层和第三键合层之间的第一键合界面。第一键合触点在第一键合界面处与第三键合触点相接触。3D存储器件还包括处于第二键合层和第四键合层之间的第二键合界面。第二键合触点在第二键合界面处与第四键合触点相接触。
在另一个示例中，公开了一种用于形成3D存储器件的方法。形成第一半导体结构，所述第一半导体结构包括：NAND存储单元的阵列和包括多个第一键合触点的第一键合层。形成第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。形成第三半导体结构，所述第三半导体结构包括：SRAM单元的阵列和包括多个第三键合触点的第三键合层。将第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有处于第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。在第三半导体结构中形成包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于SRAM单元的阵列的两侧。将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成处于第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。
在另一个示例中，公开了一种用于形成3D存储器件的方法。形成第一半导体结构，所述第一半导体结构包括：SRAM单元的阵列和包括多个第一键合触点的第一键合层。形成第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。形成第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列和包括多个第三键合触点的第三键合层。将第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有处于第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。在第三半导体结构中形成包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于NAND存储单元的阵列的两侧。将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成处于第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。
附图说明
被并入本文并且形成说明书的部分的附图例示了本公开内容的实施例，并且与说明书一起进一步用以解释本公开内容的原理，以及使相关领域的技术人员能够做出和使用本公开内容。
图1示出了根据一些实施例的具有异质(heterogeneous)存储器的示例性3D存储器件的截面的示意图。
图2示出了根据一些实施例的具有异质存储器的另一示例性3D存储器件的截面的示意图。
图3示出了根据一些实施例的具有异质存储器的另一示例性3D存储器件的截面的示意图。
图4示出了根据一些实施例的具有异质存储器的另一示例性3D存储器件的截面的示意图。
图5A示出了根据一些实施例的具有SRAM的示例性半导体结构的示意性平面图。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的示意性平面图。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构的示意性平面图。
图6A示出了根据一些实施例的具有SRAM和外围电路的示例性半导体结构的示意性平面图。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构的示意性平面图。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构的示意性平面图。
图7A示出了根据一些实施例的具有异质存储器的示例性3D存储器件的截面图。
图7B示出了根据一些实施例的具有异质存储器件的另一示例性3D存储器件的截面图。
图8A和图8B示出了根据一些实施例的用于形成具有SRAM和外围电路的示例性半导体结构的制造工艺。
图9A和图9B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造工艺。
图10A–10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。
图11A和图11B示出了根据一些实施例的用于形成示例性的经键合结构的制造工艺。
图12A和图12B示出了根据一些实施例的用于具有异质存储器的示例性3D存储器件的制造工艺。
图13示出了根据一些实施例的具有多堆叠体DRAM单元的示例性半导体结构的截面图。
图14示出了根据一些实施例的具有2D NAND存储单元的示例性半导体结构的截面图。
图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构的截面图。
图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构的截面图。
图16A和图16B示出了根据一些实施例的用于形成具有异质存储器的3D存储器件的示例性方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解该讨论只是为了说明性目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的精神和范围。对本领域技术人员显而易见的是：也可以将本公开内容用到各种其他应用当中。
应当指出，在说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等引用可以指示：所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指相同实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，可以至少部分地由上下文的使用来理解术语。例如，至少部分地取决于上下文，本文中采用的词语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特点，或者可以用于从复数的意义上描述特征、结构或特点的组合。类似地，还可以将词语“一(a)”、“一个(an)”或“该(the)”理解为传达单数用法或者传达复数用法，其至少部分地取决于上下文。此外，可以将术语“基于”理解为不一定意在传达排他的一组因素，并且相反可以允许存在额外的未必明确描述的因素，再一次，这是至少部分地取决于上下文的。
应当容易地理解，应当按照最宽的方式解释本公开内容中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不仅意味着直接处于某物上，还包含在某物上并且其间具有中间特征或层的含义，并且“在……以上”或者“在……之上”不仅包含在某物以上或之上的含义，而且还包含在某物以上或之上并且其间没有中间特征或层的含义(即，直接处于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。装置可以具有其他取向(旋转90度或者处于其他取向上)，并且相似地可以相应解释文中采用的空间相对描述词。
文中使用的，术语“衬底”是指在上面添加后续材料层的材料。能够对衬底本身图案化。添加到衬底上面的材料可以被图案化，或者可以保持不被图案化。此外，衬底可以包括很宽范围内的半导体材料，例如，硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料(例如，玻璃、塑料或者蓝宝石晶圆)形成。
如文中使用的，术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层结构或上覆结构的范围小的范围。此外，层可以是均匀或者非均匀的连续结构的、具有小于该连续结构的厚度的厚度的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何水平面的对之间，或者位于顶表面和底表面处。层可以水平延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，可以在其中包含一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或通孔触点)以及一个或多个电介质层。
如文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的组件或工艺操作的特征或参数的预期或目标值连同高于和/或低于预期值的某一值范围。值范围可能归因于制造工艺或容限的略微变化。如文中所使用的，术语“大约”指示：给定量的值，其能够基于与对象半导体器件相关联的特定技术节点发生变动。基于特定技术节点，术语“大约”可以指示给定量的值，其在例如该值的10～30％(例如，该值的±10％、±20％或者30％)内发生变动。
如本文使用的，术语“三维(3D)NAND存储串”是指在横向衬底上串联连接的垂直取向的存储单元晶体管的串，使得存储单元晶体管的串相对于衬底在垂直方向上延伸。如文中使用的，术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
常规存储器件通常是同质(homogeneous)的，即，具有相同类型的存储器。例如，主存储器是NAND存储器或DRAM之一。甚至对于多芯片封装(MCP)中的存储器件，都在相同的封装中包含相同类型的存储器管芯，例如，NAND管芯或DRAM管芯。然而，当需要不同类型的存储器时，将需要焊接到印刷电路板(PCB)上并且通过PCB上的长距离金属线/导线电连接的(处于分别的封装中的)多个存储芯片，从而导致进一步的电阻-电容(RC)延迟以及增大的PCB面积。
另一方面，对存储器件的3D集成是在封装级别上实现的，例如，通过将分别地制造的芯片堆叠在MCP内，或者是在存储单元级别上实现的。单片式3D方案提供了更高的层间连接密度，允许在存储单元级别上(例如，晶体管)以更加紧密的单元密度来构建3D存储器件。一般而言，单片式3D存储器件需要在衬底以上顺序地制造和互连的两级或更多级的存储单元。然而，由于存储单元是逐堆叠体地形成的，所以单片式3D存储器件具有较高的制造成本连同较长的周期时间。与即将产生的层和/或堆叠体的相互作用影响，尤其是热预算影响和限制，可能引入不希望的特征，诸如不均匀性、不令人满意的轮廓、缺陷、应力等。此外，在系统级上，数据传输和处理速率较慢，尤其是由于长距离层间电连接和不令人满意的互连。
根据本公开内容的各种实施例提供了具有被键合到一起的异质存储器(例如，SRAM、DRAM和NAND存储器)的堆叠3D存储器件，以与单片式3D存储器件相比实现以下各项：利用更短的周期时间和更高的产率的更低的制造成本、更短的层间电连接的距离、以及具有更小的管芯尺寸和位成本的更好的阵列效率。异质存储架构能够利用非易失性存储器和易失性存储器两者的优点，例如，NAND存储器的大存储容量以及SRAM和DRAM的快访问速度，由此拓宽电路设计的工艺窗口。
在一些实施例中，本文公开的半导体器件可以包括异质存储器，诸如具有NAND存储器(例如，作为非易失性存储器)的第一半导体结构、具有DRAM(例如，作为易失性存储器)的第二半导体结构以及具有SRAM(例如，作为片上高速缓存器)的第三半导体结构，利用大量的通过两个键合界面的短距离垂直金属互连，而不是外围分布的长距离金属布线，或者甚至是常规通过硅片通孔(TSV)，来将一个半导体结构键合(例如，使用混合键合)在另一个半导体结构上。作为结果，由于来自SRAM晶圆、NAND存储器晶圆和DRAM晶圆的制造工艺的造成的更少的互作用影响，可以实现具有更高的产率的更短的制造周期时间，以及已知的良好的混合键合产率。在SRAM、NAND存储器和DRAM之间的更短连接距离(诸如从毫米或分米级达到了微米级)能够利用更快的数据传递速率来改善存储器性能。
图1示出了根据一些实施例的具有异质存储器的示例性3D存储器件100的截面的示意图。3D存储器件100表示经键合的半导体器件的示例。3D存储器件100的组件(例如，SRAM、NAND存储器和DRAM)可以分别形成在不同衬底上，并且然后连接到一起，以形成经键合的芯片，在该经键合的芯片中，三种不同类型的存储器一个堆叠在另一个上。
3D存储器件100还可以包括含有DRAM单元的阵列的第一半导体结构102。也就是说，第一半导体结构102可以是DRAM存储器件。DRAM要求对存储单元的周期性刷新。在一些实施例中，每个DRAM单元包括用于将数据位作为正电荷或负电荷来存储的电容器，以及用于控制对所述数据位的访问的一个或多个晶体管。在一个示例中，每个DRAM单元是一个晶体管、一个电容器(1T1C)的单元。
3D存储器件100还可以包括含有SRAM单元的阵列的第二半导体结构104。在一些实施例中，第二半导体结构104中的SRAM单元阵列使用互补金属氧化物半导体(CMOS)技术。可以利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)来实现SRAM单元，以实现高速度。在一些实施例中，每个SRAM单元包括用于将数据位作为正电荷或负电荷来存储的多个晶体管，以及用于控制对所述数据位的访问的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，四个晶体管用于存储数据位，以及两个晶体管用于控制对所述数据的访问。SRAM可以被用作一个或多个高速缓存器(例如，指令高速缓存器或数据高速缓存器)和/或数据缓冲器。
在一些实施例中，3D存储器件100的第二半导体结构104还包括第一半导体结构102中的DRAM的外围电路的全部或部分。外围电路(又称为控制和感测电路)可以包括用于促进DRAM的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括以下各项中的一项或多项：输入/输出缓冲器、解码器(例如，行解码器和列解码器)、感测放大器或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，3D存储器件100的第二半导体结构104还包括第三半导体结构106中的NAND存储器的外围电路的全部或部分。外围电路(又称为控制和感测电路)可以包括用于促进NAND存储器的操作的任何适当的数字、模拟和/或混合信号电路。例如，外围电路可以包括以下各项中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。SRAM的存储器控制器可以被作为外围电路的部分来嵌入。
3D存储器件100还可以包括含有NAND存储单元的阵列的第三半导体结构106。也就是说，第三半导体结构106可以是NAND闪速存储器件，其中，存储单元是以3D NAND存储串的阵列和/或2D NAND存储单元的阵列的形式来提供的。NAND存储单元可以被组织成页，所述页然后被组织成块，其中，每个NAND存储单元被电连接至被称为位线(BL)的分别的线。NAND存储单元中的具有相同垂直位置的所有存储单元可以经由字线(WL)通过控制栅电连接。在一些实施例中，存储平面含有通过相同的位线电连接的某个数量的块。
在一些实施例中，NAND存储单元的阵列是2D NAND存储单元的阵列，所述2D NAND存储单元中的每一个包括浮栅晶体管。根据一些实施例，2D NAND存储单元的阵列包括多个2D NAND存储串，多个2D NAND存储串中的每一个包括多个串联连接(类似NAND栅极)的多个存储单元(例如，32到128个存储单元)和两个选择晶体管。根据一些实施例，每个2D NAND存储串布置在衬底上的相同平面内(处于2D中)。在一些实施例中，NAND存储单元的阵列是3DNAND存储串的阵列，所述3D NAND存储串中的每一个在衬底之上垂直地通过存储堆叠体延伸(处于3D中)。取决于3D NAND技术(例如，存储堆叠体中的层/阶(tier)的数量)，3D NAND存储串通常包括32到256个NAND存储单元，这些NAND存储单元中的每一个包括浮栅晶体管或电荷捕获晶体管。
如图1所示，3D存储器件100还包括垂直处于第一半导体结构102和第二半导体结构104之间的第一键合界面108以及垂直处于第二半导体结构104和第三半导体结构106之间的第二键合界面110。根据一些实施例，第一键合界面108和第二键合界面110处于不同平面中。例如，第一键合界面108可以处于第二键合界面110之下，如图1所示。也就是说，在一些实施例中，第一半导体结构102、第二半导体结构104和第三半导体结构106一个堆叠在另一个上。例如，第三半导体结构106可以处于第二半导体结构104之上，所述第二半导体结构104可以处于第一半导体结构102之上，如图1所示。
如下文所详述的，第一半导体结构102、第二半导体结构104和第三半导体结构106可以是分别制造的(并且在一些实施例中是并行制造的)，使得制造第一半导体结构102、第二半导体结构104和第三半导体结构106中的一个的热预算不对制造第一半导体结构102、第二半导体结构104和第三半导体结构106中的另一个的工艺构成限制。此外，能够形成通过第一键合界面108和第二键合界面110的大量互连(例如，键合触点)，以分别在第一半导体结构102和第二半导体结构104之间、以及在第二半导体结构104和第三半导体结构106之间形成直接的、短距离(例如，微米级)的电连接，这与电路板(例如，PCB)上的长距离(例如，毫米级或厘米级)的芯片到芯片数据总线相反，从而消除了芯片界面延迟并且以降低的功耗实现了高速I/O吞吐量。可以通过跨越第一键合界面108的互连(例如，键合触点)来执行在第一半导体结构102中的DRAM与第二半导体结构104中的SRAM之间的数据传送。类似地，可以通过跨越第二键合界面110的互连(例如，键合触点)来执行在第二半导体结构104中的SRAM与第三半导体结构106中的NAND存储器之间的数据传送。通过垂直地对具有异质存储器的第一半导体结构102、第二半导体结构104和第三半导体结构106进行整合，能够降低存储芯片尺寸，并且能够提高存储单元密度。
应当理解，在第一半导体结构102、第二半导体结构104和第三半导体结构106中堆叠的异质存储器的相对位置不限于图1中的示例。图2示出了根据一些实施例的另一示例性3D存储器件200的截面的示意图。与图1中的3D存储器件100(其中包括NAND存储器的第三半导体结构106处于包括SRAM的第二半导体结构104之上，所述第二半导体结构104处于包括DRAM的第一半导体结构102之上)不同，在图2中的3D存储器件200中，第一半导体结构102处于第二半导体结构104之上，所述第二半导体结构104处于第三半导体结构106之上。然而，根据一些实施例，在3D存储器件200中，第一键合界面108被形成为垂直处于第一半导体结构102和第二半导体结构104之间，并且第一半导体结构102和第二半导体结构104通过键合(例如，混合键合)来垂直连接。类似地，根据一些实施例，在3D存储器件200中，第二键合界面110被形成为垂直处于第二半导体结构104和第三半导体结构106之间，并且第二半导体结构104和第三半导体结构106通过键合(例如，混合键合)来垂直连接。与第二键合界面110处于第一键合界面108之上的图1中的示例不同，在3D存储器件200中，第一键合界面108处于第二键合界面110之上。可以通过跨越第一键合界面108的互连(例如，键合触点)来执行在第一半导体结构102中的DRAM与第二半导体结构104中的SRAM之间的数据传送。类似地，可以通过跨越第二键合界面110的互连(例如，键合触点)来执行在第二半导体结构104中的SRAM与第三半导体结构106中的NAND存储器之间的数据传送。
尽管在图1和图2中，包括SRAM的第二半导体结构104处于三个半导体结构102、104和106的中间，即，夹在包括DRAM的第一半导体结构102和包括NAND存储器的第三半导体结构106之间，但是应当理解，在其他一些实施例中，包括NAND存储器的第三半导体结构106可以处于三个半导体结构102、104和106的中间。
例如，图3示出了根据一些实施例的另一示例性3D存储器件300的截面的示意图。如图3所示，包括SRAM的第二半导体结构104处于包括NAND存储器的第三半导体结构106之上，所述第三半导体结构106处于包括DRAM的第一半导体结构102之上。根据一些实施例，在3D存储器件300中，第一键合界面302被形成为垂直处于第一半导体结构102和第三半导体结构106之间，并且第一半导体结构102和第三半导体结构106通过键合(例如，混合键合)来垂直连接。类似地，根据一些实施例，在3D存储器件300中，第二键合界面304被形成为垂直处于第二半导体结构104和第三半导体结构106之间，并且第二半导体结构104和第三半导体结构106通过键合(例如，混合键合)来垂直连接。根据一些实施例，第一键合界面302和第二键合界面304处于不同平面中。例如，第二键合界面304可以处于第一键合界面302之上，如图3所示。可以通过跨越第一键合界面302的互连(例如，键合触点)来执行在第一半导体结构102中的DRAM与第三半导体结构106中的NAND存储器之间的数据传送。类似地，可以通过跨越第二键合界面304的互连(例如，键合触点)来执行在第二半导体结构104中的SRAM与第三半导体结构106中的NAND存储器之间的数据传送。
图4示出了根据一些实施例的另一示例性3D存储器件400的截面的示意图。如图4所示，包括DRAM的第一半导体结构102处于包括NAND存储器的第三半导体结构106之上，所述第三半导体结构106处于包括SRAM的第二半导体结构104之上。根据一些实施例，在3D存储器件400中，第一键合界面302被形成为垂直处于第一半导体结构102和第三半导体结构106之间，并且第一半导体结构102和第三半导体结构106通过键合(例如，混合键合)来垂直连接。类似地，根据一些实施例，在3D存储器件400中，第二键合界面304被形成为垂直处于第二半导体结构104和第三半导体结构106之间，并且第二半导体结构104和第三半导体结构106通过键合(例如，混合键合)来垂直连接。根据一些实施例，第一键合界面302和第二键合界面304处于不同平面中。例如，第一键合界面302可以处于第二键合界面304之上，如图4所示。可以通过跨越第一键合界面302的互连(例如，键合触点)来执行在第一半导体结构102中的DRAM与第三半导体结构106中的NAND存储器之间的数据传送。类似地，可以通过跨越第二键合界面304的互连(例如，键合触点)来执行在第二半导体结构104中的SRAM与第三半导体结构106中的NAND存储器之间的数据传送。在一些实施例中，3D存储器件100、200、300和400不包括处理器，例如，中央处理单元(CPU)。
图5A示出了根据一些实施例的具有SRAM的示例性半导体结构501的示意性平面图。半导体结构501可以是图1-4中的第二半导体结构104的一个示例。半导体结构501可以包括使用逻辑工艺制造的SRAM 504。例如，图5A示出了SRAM 504的示例性布局，其中，SRAM单元的阵列分布在半导体结构501中的多个分别的区域中。也就是说，通过SRAM 504形成的高速缓存模块可以被划分成在半导体结构501中分布的、更小的高速缓存区域。在一个示例中，高速缓存区域的分布可以基于键合触点的设计，例如，覆盖不具有键合触点的区域。在另一示例中，高速缓存区域的分布可以是随机的。在一些实施例中，半导体结构501只包括SRAM 504，而没有外围电路和其他逻辑器件，例如，处理器核。
图5B示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构503的示意性平面图。半导体结构503可以是图1-4中的第三半导体结构106的一个示例。半导体结构503可以包括NAND存储器506，其与NAND存储器506的外围电路处于相同衬底上。半导体结构503可以包括用于控制和感测NAND存储器506的所有外围电路，所述外围电路包括：例如，字线驱动器508、页缓冲器510以及任何其他适当器件。图5B示出了外围电路(例如，字线驱动器508、页缓冲器510)和NAND存储器506的示例性布局，其中，外围电路(例如，字线驱动器508、页缓冲器510)和NAND存储器506形成在相同平面上的不同区域中。例如，外围电路(例如，字线驱动器508、页缓冲器510)可以形成在NAND存储器506以外。应当理解，在一些实施例中，半导体结构501中的SRAM 504的外围电路的全部或部分也可以处于半导体结构503中。
图5C示出了根据一些实施例的具有DRAM和外围电路的示例性半导体结构505的示意性平面图。半导体结构505可以是图1-4中的第一半导体结构102的一个示例。半导体结构505可以包括DRAM 512，其与DRAM 512的外围电路处于相同衬底上。半导体结构505可以包括用于控制和感测DRAM 512的所有外围电路，所述外围电路包括：例如，行解码器514、列解码器516以及任何其他适当器件。图5C示出了外围电路(例如，行解码器514、列解码器516)和DRAM 512的示例性布局，其中，外围电路(例如，行解码器514、列解码器516)和DRAM 512形成在相同平面上的不同区域中。例如，外围电路(例如，行解码器514、列解码器516)可以形成在DRAM 512以外。应当理解，在一些实施例中，半导体结构501中的SRAM 504的外围电路的全部或部分也可以处于半导体结构505中。
应当理解，半导体结构501、503和505的布局不限于图5A–5C中的示例性布局。在一些实施例中，NAND存储器506的外围电路的部分(例如，字线驱动器508、页缓冲器510和任何其他适当器件中的一个或多个)可以处于具有SRAM 504的半导体结构501中。也就是说，根据一些其他实施例，NAND存储器506的外围电路可以分布在半导体结构501和503两者上。在一些实施例中，DRAM 512的外围电路的部分(例如，行解码器514、列解码器516和任何其他适当器件中的一个或多个)可以处于具有SRAM 504的半导体结构501中。也就是说，根据一些其他实施例，DRAM512的外围电路可以分布在半导体结构501和505两者上。在一些实施例中，外围电路中的至少一些外围电路(例如，字线驱动器508、页缓冲器510)与NAND存储器506(例如，NAND存储单元的阵列)一个堆叠在另一个上，即，处于不同平面中。例如，NAND存储器506(例如，NAND存储单元的阵列)可以被形成在外围电路之上或外围电路之下，从而进一步减小芯片尺寸。在一些实施例中，外围电路中的至少一些外围电路(例如，行解码器514、列解码器516)与DRAM 512(例如，DRAM单元的阵列)一个堆叠在另一个上，即，处于不同平面中。例如，DRAM 512(例如，DRAM单元的阵列)可以形成在外围电路之上或外围电路之下，从而进一步减小芯片尺寸。
图6A示出了根据一些实施例的具有SRAM和外围电路的示例性半导体结构601的示意性平面图。半导体结构601可以是图1-4中的第二半导体结构104的一个示例。半导体结构601可以包括使用相同的逻辑工艺制造的SRAM 504，以及NAND存储器506和DRAM 512两者的外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)。例如，图6A示出了SRAM504的示例性布局，其中，SRAM单元的阵列分布在半导体结构601中的多个分别区域中。半导体结构601可以包括用于控制和感测NAND存储器506的所有外围电路，所述外围电路包括：例如，字线驱动器508、页缓冲器510以及任何其他适当器件。半导体结构601还可以包括用于控制和感测DRAM 512的所有外围电路，所述外围电路包括：例如，行解码器514、列解码器516以及任何其他适当器件。在一些实施例中，半导体结构601可以进一步包括SRAM 504的外围电路。图6A示出了外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)的示例性布局，其中，外围电路和SRAM 504形成在相同平面中的不同区域中。应当理解，在一些实施例中，外围电路中的至少一些外围电路(例如，字线驱动器508、页缓冲器510、行解码器514、列解码器516)与SRAM 504(例如，SRAM单元的阵列)一个堆叠在另一个上，即，处于不同平面中。例如，SRAM 504(例如，SRAM单元的阵列)可以形成在外围电路之上或外围电路之下，以进一步减小芯片尺寸。
图6B示出了根据一些实施例的具有NAND存储器的示例性半导体结构603的示意性平面图。半导体结构603可以是图1-4中的第三半导体结构106的一个示例。通过将所有的外围电路(例如，字线驱动器508、页缓冲器510)从半导体结构603移走(例如，移到半导体结构601)，能够增大半导体结构603中的NAND存储器506的尺寸(例如，NAND存储单元的数量)。
图6C示出了根据一些实施例的具有DRAM的示例性半导体结构605的示意性平面图。半导体结构605可以是图1-4中的第一半导体结构102的一个示例。通过将所有的外围电路(例如，行解码器514、列解码器516)从半导体结构605移走(例如，移到半导体结构601)，能够增大半导体结构605中的DRAM 512的尺寸(例如，DRAM单元的数量)。
图7A示出了根据一些实施例的具有异质存储器的示例性3D存储器件700的截面图。作为上文参考图1描述的3D存储器件100的一个示例，3D存储器件700是包括第一半导体结构702、处于第一半导体结构702之下的第二半导体结构704、以及垂直处于第一半导体结构702和第二半导体结构704之间的第三半导体结构706的经键合的芯片。根据一些实施例，第一半导体结构702和第三半导体结构706在其间的第一键合界面708处连结。根据一些实施例，第二半导体结构704和第三半导体结构706在其间的第二键合界面710处连结。根据一些实施例，第一键合界面708处于第二键合界面710之上，即，处于不同平面中。如图7A所示，第二半导体结构704可以包括衬底712，其可以包括硅(例如，单晶硅(c-Si))、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他适当材料。
3D存储器件700的第二半导体结构704可以包括处于衬底712之上的DRAM单元714的阵列。要指出的是，在图7A中增加了x轴和y轴，以进一步例示3D存储器件700中组件之间的空间关系。衬底712包括沿x方向(横向方向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当衬底在y方向(垂直方向或厚度方向)上处于半导体器件的最低平面中时，半导体器件(例如，3D存储器件700)的一个组件(例如，层或器件)是处于另一组件(例如，层或器件)“上”、“之上”还是“之下”是沿y方向相对于半导体器件的衬底(例如，衬底712)来确定的。贯穿本公开内容中将采用相同标记来描述空间关系。
在一些实施例中，每个DRAM单元714包括DRAM选择晶体管716和电容器718。DRAM单元714可以是由一个晶体管和一个电容器构成的1T1C单元。应当理解，DRAM单元714可以具有任何适当配置，诸如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管716形成于衬底712“上”，其中，DRAM选择晶体管716的全部或部分形成于衬底712中和/或直接形成于衬底712上。还可以在衬底712中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，DRAM选择晶体管716的源极区和漏极)。在一些实施例中，电容器718设置在DRAM选择晶体管716之上。根据一些实施例，每个电容器718包括两个电极，其中的一个电连接至相应DRAM选择晶体管716的一个节点。根据一些实施例，每个DRAM选择晶体管716的另一节点电连接至DRAM的位线720。每个电容器718的另一节点可以电连接至公共板(common plate)722，例如，公共地。应当理解，DRAM单元714的结构和配置不限于图7A中的示例，并且可以包括任何适当的结构和配置。
在一些实施例中，3D存储器件700的第二半导体结构704还包括处于DRAM单元714的阵列之上的互连层724，以传送去往和来自DRAM单元714的阵列的电信号。互连层724可以包括多个互连(本文还称为“触点”)，包括横向互连线和垂直互连接入(通孔)触点。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连，例如，中段(MEOL)互连和后段(BEOL)互连。互连层724还可以包括一个或多个层间电介质(ILD)层(还称为“金属间电介质(IMD)层”)，其中可以形成互连线和通孔触点。也就是说，互连层724可以包括处于多个ILD层中的互连线和通孔触点。互连层724中的互连线和通孔触点可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物或其任何组合。互连层724中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图7A中所示，3D存储器件700的第二半导体结构704还可以包括处于第二键合界面710处并且处于互连层724和DRAM单元714的阵列之上的键合层726。键合层726可以包括多个键合触点728以及将键合触点728电隔离的电介质。键合触点728可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层726的其余区域可以利用电介质来形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层726中的键合触点728和周围电介质可以用于混合键合。
类似地，如图7A中所示，3D存储器件700的第三半导体结构706还可以包括处于第二键合界面710处并且处于第二半导体结构704的键合层726之上的键合层730。键合层730可以包括多个键合触点732以及将键合触点732电隔离的电介质。键合触点732可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层730的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层730中的键合触点732和周围电介质可以用于混合键合。根据一些实施例，键合触点732与键合触点728在第二键合界面710处相接触。
如下文所详述的，第三半导体结构706可以在第二键合界面710处，按照面对面的方式键合到第二半导体结构704的顶部上。在一些实施例中，作为混合键合(还称为“金属/电介质混合键合”)的结果，第二键合界面710设置在键合层730和键合层726之间，所述混合键合是一种直接键合技术(例如，在无需诸如焊料或粘合剂的中间层的情况下，在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，第二键合界面710是键合层730和键合层726相遇并且键合的地方。事实上，第二键合界面710可以是具有一定厚度的层，其包括第二半导体结构704的键合层726的顶表面的一部分和第三半导体结构706的键合层730的底表面的一部分。
如图7A所示，第三半导体结构706可以包括设置在键合层730之上的半导体层766。半导体层766可以是减薄的衬底，在该减薄的衬底上形成SRAM单元734的阵列。在一些实施例中，半导体层766包括单晶硅。半导体层766还可以包括隔离区(例如，STI)和掺杂区(例如，形成SRAM单元734的阵列的晶体管736的源极和漏极)。
3D存储器件700的第三半导体结构706还可以包括处于半导体层766之上并且与半导体层766相接触的SRAM单元734的阵列。在一些实施例中，外围电路也形成在半导体层766之上并且与半导体层766相接触，即，与SRAM单元734的阵列处于相同平面中。例如，外围电路可以是用于控制和感测3D存储器件700的NAND存储器、DRAM和/或SRAM的外围电路的部分或全部。在一些实施例中，晶体管736形成了用作例如3D存储器件700的高速缓存器和/或数据缓冲器的SRAM单元734的阵列。在一些实施例中，晶体管736还形成用于促进NAND存储器、DRAM和/或SRAM的操作的外围电路，即，任何适当的数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器等)。晶体管736可以形成于半导体层766“上”，其中，晶体管736的全部或部分形成于半导体层766中(例如，处于半导体层766的顶表面之下)和/或直接形成于半导体层766上。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管736是高速的。
在一些实施例中，3D存储器件700的第三半导体结构706还包括处于SRAM单元734的阵列之上的互连层738，以传送去往和来自SRAM单元734的阵列的电信号。互连层738可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施例中，互连层738中的互连还包括诸如位线触点和字线触点的局部互连。互连层738还可以包括一个或多个ILD层，其中可以形成互连线和通孔触点。互连层738中的互连线和通孔触点可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层738中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图7A中所示，3D存储器件700的第三半导体结构706还可以包括处于第一键合界面708处并且处于互连层738和SRAM单元734的阵列之上的另一键合层740。也就是说，根据一些实施例，第三半导体结构706包括处于SRAM单元734的阵列的两侧的两个键合层730和740。例如，键合层740可以形成在第三半导体结构706的正侧，并且键合层730可以形成在第三半导体结构706的背侧。键合层740可以包括多个键合触点742以及将键合触点742电隔离的电介质。键合触点742可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层740的其余区域可以利用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层740中的键合触点742和周围电介质可以用于混合键合。
类似地，如图7A中所示，3D存储器件700的第一半导体结构702还可以包括处于第一键合界面708处并且处于第三半导体结构706的键合层740之上的键合层744。键合层744可以包括多个键合触点746以及将键合触点746电隔离的电介质。键合触点746可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层744的其余区域可以采用电介质形成，所述电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层744中的键合触点746和周围电介质可以用于混合键合。根据一些实施例，键合触点746与键合触点742在第一键合界面708处相接触。
如下文所详述的，第一半导体结构702可以在第一键合界面708处，按照面对面的方式键合到第三半导体结构706的顶部上。在一些实施例中，作为混合键合的结果，第一键合界面708设置在键合层744和键合层740之间。在一些实施例中，第一键合界面708是键合层744和键合层740相遇并且键合的地方。事实上，第一键合界面708可以是具有一定厚度的层，其包括第三半导体结构706的键合层740的顶表面的一部分和第一半导体结构702的键合层744的底表面的一部分。
在一些实施例中，3D存储器件700的第一半导体结构702还包括处于键合层744之上的互连层748，以传送电信号。互连层748可以包括多个互连，诸如MEOL互连和BEOL互连。在一些实施例中，互连层748中的互连还包括诸如位线触点和字线触点的局部互连。互连层748还可以包括一个或多个ILD层，其中可以形成互连线和通孔触点。互连层748中的互连线和通孔触点可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层748中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图7A所示，3D存储器件700的第一半导体结构702包括NAND闪速存储器件，其中，存储单元是以3D NAND存储串750的阵列的形式，在互连层748和键合层744之上提供的。根据一些实施例，每个3D NAND存储串750垂直地延伸穿过多个对，每个对包括导体层和电介质层。堆叠并且交错的导体层和电介质层在文中还被称为存储堆叠体752。根据一些实施例，存储堆叠体752中交错的导体层和电介质层在垂直方向上交替。换言之，除了在存储堆叠体752的顶部或底部的层之外，每个导体层可以在两侧与两个电介质层相邻，并且每个电介质层可以在两侧与两个导体层相邻。导体层可以均具有相同厚度或不同厚度。类似地，电介质层可以均具有相同厚度或不同厚度。导体层可以包括导体材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储串750是包括半导体沟道和存储膜的“电荷捕获”类型的NAND存储串。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜是包括隧穿层、存储层(还称为“电荷捕获/存储层”)和阻挡层的复合电介质层。每个3D NAND存储串750可以具有圆柱形(例如，柱形)。根据一些实施例，存储膜的半导体沟道、隧穿层、存储层和阻挡层按此顺序，沿着从柱的中间向柱的外表面的方向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)复合层。在另一示例中，阻挡层可以包括高k电介质层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(a2O5)层等。
在一些实施例中，3D NAND存储串750还包括用多个控制栅(每个控制栅是字线的一部分)。存储堆叠体752中的每个导体层可以充当用于3D NAND存储串750的每个存储单元的控制栅。在一些实施例中，每个3D NAND存储串750包括在垂直方向上处于相应的末端处的两个插塞756和754。插塞756可以包括从半导体层758外延生长的半导体材料(例如，单晶硅)。插塞756可以起到3D NAND存储串750的源极选择栅的控制器的作用。插塞756可以处于3D NAND存储串750的上端并且与半导体层758相接触。如文中所使用的，当衬底712被置于3D存储器件700的最低平面中时，组件(例如，3D NAND存储串750)的“上端”是在y方向上远离衬底712的一端，并且组件(例如，3D NAND存储串750)的“下端”是在y方向上靠近衬底712的一端。另一插塞754可以包括半导体材料(例如，多晶硅)。在一些实施例中，插塞754起到3D NAND存储串750的漏极的作用。
在一些实施例中，第一半导体结构702还包括设置在存储堆叠体752和3D NAND存储串750之上的半导体层758。半导体层758可以是减薄的衬底，在该减薄的衬底上形成存储堆叠体752和3D NAND存储串750。在一些实施例中，半导体层758包括单晶硅，插塞756可以从所述单晶硅外延地生长。在一些实施例中，半导体层758可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他适当材料。半导体层758还可以包括隔离区(例如，STI)和掺杂区(起到用于3D NAND存储串750的阵列公共源极(ACS)的作用，其未示出)。隔离区(未示出)可以跨越半导体层758的整个厚度或部分厚度来延伸，以对掺杂区进行电隔离。在一些实施例中，在存储堆叠体752和半导体层758之间设置包括氧化硅的焊盘氧化物层。
应当理解，3D NAND存储串750不限于“电荷捕获”类型的3D NAND存储串，并且在其他实施例中可以是“浮栅”类型的3D NAND存储串。还应当理解，存储堆叠体752不限于具有单板(single-deck)结构，而是还可以具有多板(multiple-deck)结构(其具有在不同板之间的、用于3D NAND存储串750的电连接的板间插塞)。半导体层758可以包括多晶硅，作为“浮栅”类型的3D NAND存储串的源极板。
如图7A所示，3D存储器件700的第一半导体结构702还可以包括处于半导体层758之上的焊盘引出(pad-out)互连层760。焊盘引出互连层760可以包括处于一个或多个ILD层中的互连，例如，触点焊盘762。焊盘引出互连层760和互连层748可以形成在半导体层758的两侧。在一些实施例中，焊盘引出互连层760中的互连能够在3D存储器件700和外部电路之间传送电信号，例如，以达到焊盘引出的目的。
在一些实施例中，第一半导体结构702还包括一个或多个触点764，所述一个或多个触点764延伸穿过半导体层758，以将焊盘引出互连层760和互连层748进行电连接。类似地，在一些实施例中，第三半导体结构706还包括一个或多个触点768，所述一个或多个触点768延伸穿过半导体层766，以对第三半导体结构706中的互连层738和第二半导体结构704中的互连层724进行电连接。作为结果，可以通过互连层738和748以及键合触点742和746，将SRAM单元734的阵列(以及外围电路，如果有的话)电连接至3D NAND存储串750的阵列。SRAM单元734的阵列(以及外围电路，如果有的话)可以通过触点768、互连层724以及键合触点732和728电连接至DRAM单元714的阵列。3D NAND存储串750的阵列可以通过触点768、互连层748、738和724以及键合触点746、742、732和728电连接至DRAM单元714的阵列。此外，SRAM单元734的阵列、3D NAND存储串750的阵列以及DRAM单元714的阵列可以通过触点764和焊盘引出互连层760电连接至外部电路。
图7B示出了根据一些实施例的具有异质存储器件的另一示例性3D存储器件701的截面图。作为上文参考图2描述的3D存储器件200的一个示例，3D存储器件701是经键合的芯片，其包括处于包括SRAM的第三半导体结构707之上的包括DRAM的第二半导体结构705，所述包括SRAM的第三半导体结构707处于包括NAND存储器的第一半导体结构703之上。与上文在图7A中描述的3D存储器件700类似，3D存储器件701表示经键合的芯片的示例，其中，包括SRAM的第三半导体结构707、包括NAND存储器的第一半导体结构703以及包括DRAM的第二半导体结构705是分别形成的，并且分别在不同平面中，在第一键合界面709和第二键合界面711处按照面对面的方式键合。与上文在图7A中描述的3D存储器件700类似，包括SRAM的第三半导体结构707处于三个半导体结构703、705和707的中间，即，夹在包括NAND存储器的第一半导体结构703和包括DRAM的第二半导体结构705之间。与上文在图7A中描述的3D存储器件700(其中，包括DRAM的第二半导体结构704处于包括NAND存储器的第一半导体结构702之下)不同，图7B中的3D存储器件701包括设置在包括NAND存储器的第一半导体结构703之上的、包括DRAM的第三半导体结构705。应当理解，下文可能不再重复在3D存储器件700和701这两者当中的类似结构的细节(例如，材料、制造工艺、功能等)。
3D存储器件701的第一半导体结构703可以包括衬底713以及处于衬底713之上的、包括交错的导体层和电介质层的存储堆叠体715。在一些实施例中，3D NAND存储串717的阵列各自垂直地延伸通过处于衬底713之上的存储堆叠体715中的交错的导体层和电介质层。每个3D NAND存储串717可以包括半导体沟道和存储膜。每个3D NAND存储串717还包括分别处于其下端和上端的两个插塞719和721。3D NAND存储串717可以是“电荷捕获”类型的3DNAND存储串或者“浮栅”类型的3D NAND存储串。在一些实施例中，在存储堆叠体715和衬底713之间设置包括氧化硅的焊盘氧化物层。
在一些实施例中，3D存储器件701的第一半导体结构703还包括处于存储堆叠体715和3D NAND存储串717之上的互连层723，以传送去往和来自3D NAND存储串717的电信号。互连层723可以包括多个互连，包括互连线和通孔触点。在一些实施例中，互连层723中的互连还包括诸如位线触点和字线触点的局部互连。在一些实施例中，3D存储器件701的第一半导体结构703还包括处于第一键合界面709处并且处于互连层723和存储堆叠体715(包括通过其中的3D NAND存储串717)之上的互连层725。键合层725可以包括多个键合触点727以及围绕键合触点727并且将键合触点727电隔离的电介质。
类似地，如图7B中所示，3D存储器件701的第三半导体结构707还可以包括处于第一键合界面709处并且处于第一半导体结构703的键合层725之上的键合层729。键合层729可以包括多个键合触点731以及围绕键合触点731并且将键合触点731电隔离的电介质。根据一些实施例，键合触点731与键合触点727在第一键合界面709处相接触。第三半导体结构707可以在第一键合界面709处，按照面对面的方式键合到第一半导体结构704的顶部上。在一些实施例中，作为混合键合的结果，第一键合界面709设置在键合层729和键合层725之间。在一些实施例中，第一键合界面709是键合层729和键合层725相遇并且键合的地方。事实上，第一键合界面709可以是具有一定厚度的层，其包括第一半导体结构703的键合层725的顶表面的一部分和第三半导体结构707的键合层729的底表面的一部分。
如图7B所示，第三半导体结构707可以包括设置在键合层729之上的半导体层733。半导体层733可以是减薄的衬底，在该减薄的衬底上形成SRAM单元735的阵列。在一些实施例中，半导体层733包括单晶硅。半导体层733还可以包括隔离区(例如，STI)和掺杂区(例如，形成SRAM单元735的阵列的晶体管769的源极和漏极)。
3D存储器件701的第三半导体结构707还可以包括处于半导体层733之上并且与半导体层733相接触的SRAM单元735的阵列。在一些实施例中，外围电路也形成在半导体层733之上并且与半导体层733相接触，即，与SRAM单元735的阵列处于相同平面中。在一些实施例中，晶体管769形成用作例如3D存储器件701的高速缓存器和/或数据缓冲器的SRAM单元735的阵列。在一些实施例中，晶体管769还形成用于促进NAND存储器、DRAM和/或SRAM的操作的外围电路，即，任何适当的数字、模拟和/或混合信号控制和感测电路。晶体管769可以形成于半导体层733“上”，其中，晶体管769的全部或部分形成于半导体层733中(例如，处于半导体层733的顶表面之下)和/或直接形成于半导体层733上。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管769是高速的。
在一些实施例中，3D存储器件701的第三半导体结构707还包括处于SRAM单元735的阵列之上的互连层737，以传送去往和来自SRAM单元735的阵列的电信号。互连层737可以包括多个互连，包括互连线和通孔触点。在一些实施例中，互连层737中的互连还包括诸如位线触点和字线触点的局部互连。在一些实施例中，3D存储器件701的第三半导体结构707还包括处于第二键合界面711处并且处于互连层737和SRAM单元735的阵列之上的键合层739。也就是说，根据一些实施例，第三半导体结构707包括处于SRAM单元735的阵列的两侧的两个键合层729和739。例如，键合层739可以形成在第三半导体结构707的正侧，并且键合层729可以形成在第三半导体结构707的背侧。键合层739可以包括多个键合触点741以及围绕键合触点741并且将键合触点741电隔离的电介质。
类似地，如图7B所示，3D存储器件701的第二半导体结构705还可以包括处于第二键合界面711处并且处于第三半导体结构707的键合层739之上的键合层743。键合层743可以包括多个键合触点745以及围绕键合触点745并且将键合触点745电隔离的电介质。根据一些实施例，键合触点745与键合触点741在第二键合界面处711相接触。第二半导体结构705可以在第二键合界面711处，按照面对面的方式键合到第三半导体结构707的顶部上。在一些实施例中，作为混合键合的结果，第二键合界面711设置在键合层743和键合层739之间。在一些实施例中，第二键合界面711是键合层743和键合层739相遇并且键合的地方。事实上，第二键合界面711可以是具有一定厚度的层，其包括第三半导体结构707的键合层739的顶表面的一部分和第二半导体结构705的键合层743的底表面的一部分。
在一些实施例中，3D存储器件701的第二半导体结构705还包括处于键合层743之上的互连层747，以传送电信号。互连层747可以包括多个互连，包括互连线和通孔触点。在一些实施例中，互连层747中的互连还包括诸如位线触点和字线触点的局部互连。
如图7B中所示，3D存储器件701的第二半导体结构705还可以包括处于互连层747之上的DRAM单元749的阵列。在一些实施例中，每个DRAM单元749包括DRAM选择晶体管751和电容器753。DRAM单元749可以是由一个晶体管和一个电容器构成的1T1C单元。应当理解，DRAM单元749可以具有任何适当配置，诸如2T1C单元、3T1C单元等。在一些实施例中，DRAM选择晶体管751形成于半导体层759上，其中，DRAM选择晶体管751的全部或部分形成于半导体层759中和/或直接形成于半导体层759上。在一些实施例中，电容器753设置在DRAM选择晶体管751之下。根据一些实施例，每个电容器753包括两个电极，其中一个电极电连接至相应DRAM选择晶体管751的一个节点。根据一些实施例，每个DRAM选择晶体管751的另一节点电连接至DRAM的位线755。每个电容器753的另一节点可以电连接至公共板757，例如，公共地。应当理解，DRAM单元749的结构和配置不限于图7B中的示例，并且可以包括任何适当的结构和配置。
在一些实施例中，第二半导体结构705还包括设置在DRAM单元749的阵列之上的半导体层759。半导体层759可以是减薄的衬底，在该减薄的衬底上形成DRAM单元749的阵列。在一些实施例中，半导体层759包括单晶硅。半导体层759还可以包括隔离区(例如，STI)和掺杂区(例如，DRAM选择晶体管751源极和漏极，未示出)。
如图7B所示，3D存储器件701的第二半导体结构705还可以包括处于半导体层759之上的焊盘引出互连层761。焊盘引出互连层761可以包括处于一个或多个ILD层中的互连，例如，触点焊盘763。焊盘引出互连层761和互连层747可以形成在半导体层759的两侧。在一些实施例中，焊盘引出互连层761中的互连能够在3D存储器件701和外部电路之间传送电信号，例如，以达到焊盘引出的目的。在一些实施例中，第二半导体结构705还包括一个或多个触点765，所述一个或多个触点765延伸穿过半导体层759，以对焊盘引出互连层761和互连层747进行电连接。类似地，在一些实施例中，第三半导体结构707还包括一个或多个触点767，所述一个或多个触点767延伸穿过半导体层733，以对第三半导体结构707中的互连层737和第一半导体结构703中的互连层723进行电连接。
作为结果，可以通过触点767、互连层723以及键合触点731和727，来将SRAM单元735的阵列(以及外围电路，如果有的话)电连接至3D NAND存储串717的阵列。SRAM单元735的阵列(以及外围电路，如果有的话)可以通过互连层747和737以及键合触点745和741电连接至DRAM单元749的阵列。NAND存储串717的阵列可以通过触点767、互连层723、737和747以及键合触点745、741、731和727电连接至DRAM单元749的阵列。此外，SRAM单元735的阵列、3DNAND存储串717的阵列以及DRAM单元749的阵列通过触点765和焊盘引出互连层761电连接至外部电路。
应当理解，尽管图7A和图7B中的3D存储器件700和701分别示出了图1和图2中的3D存储器件100和200的示例，但是可以按照与上文参考图7A和图7B描述的相同的脉络来实施图3和图4中的3D存储器件300和400，本文不再对其重复。
图8A和图8B示出了根据一些实施例的用于形成具有SRAM和外围电路的示例性半导体结构的制造工艺。图9A和图9B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造工艺。图10A–10C示出了根据一些实施例的用于形成具有DRAM单元的示例性半导体结构的制造工艺。图11A和图11B示出了根据一些实施例的用于形成示例性的经键合结构的制造工艺。图12A和图12B示出了根据一些实施例的针对具有异质存储器的示例性3D存储器件的制造工艺。图16A和图16B示出了根据一些实施例的用于形成具有异质存储器的3D存储器件的示例性方法1600的流程图。图8A、8B、9A、9B、10A–10C、11A、11B、12A、12B、16A和16B中描绘的半导体器件的示例包括图7A和图7B中描绘的3D存储器件700和701。应当理解，方法1600中所示的操作不具有排他性，并且也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，操作中的一些操作可以是同时执行的或者可以是按照不同于图16A和图16B所示的顺序执行的。
如图9A和图9B中所描述的，形成第一半导体结构，所述第一半导体结构包括3DNAND存储串的阵列和包括多个第一键合触点的第一键合层。如图10A–10C中所示，形成第二半导体结构，所述第二半导体结构包括DRAM单元的阵列和包括多个第二键合触点的第二键合层。如图8A和图8B所示，形成第三半导体结构，所述第三半导体结构包括SRAM单元的阵列、外围电路和包括多个第三键合触点的第三键合层。如图11A和图11B所示，第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有在第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。如图12A和图12B所示，将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成在第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。
参考图16A，方法1600开始于操作1602，其中，在第一衬底之上形成NAND存储单元的阵列。第一衬底可以是硅衬底。NAND存储单元的阵列可以是3D NAND存储串的阵列。在一些实施例中，NAND存储单元的阵列的外围电路也形成在第一衬底上。
如图9A所示，在硅衬底902之上形成交错的牺牲层(未示出)和电介质层908。交错的牺牲层和电介质层908可以形成电介质堆叠体(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层908包括氧化硅层。交错的牺牲层和电介质层908可以是通过一种或多种薄膜沉积工艺形成的，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，存储堆叠体904可以是通过栅极替换工艺形成的，例如，使用对于电介质层908具有选择性的对牺牲层的湿法/干法刻蚀并且利用导体层906来填充所产生的凹陷，来用导体层906代替牺牲层。作为结果，存储堆叠体904可以包括交错的导体层906和电介质层908。在一些实施例中，每个导电层906包括金属层，例如，钨层。应当理解，在其他实施例中，存储堆叠体904可以是通过交替地沉积导体层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成的，而不需要栅极替换工艺。在一些实施例中，在存储堆叠体904和硅衬底902之间形成包括氧化硅的焊盘氧化物层。
如图9A所示，在硅衬底902之上形成3D NAND存储串910，3D NAND存储串910中的每一个垂直地延伸穿过存储堆叠体904的交错的导体层906和电介质层908。在一些实施例中，用于形成3D NAND存储串910的制造工艺包括：使用干法刻蚀和/或湿法刻蚀(例如，深反应离子刻蚀(DRIE))来形成通过存储堆叠体904并且进入硅衬底902的沟道孔，接着在沟道孔的下部，从硅衬底902外延生长插塞912。在一些实施例中，用于形成3D NAND存储串910的制造工艺还包括：随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺，利用诸如存储膜914(例如，隧穿层、存储层和阻挡层)和半导体层916的多个层来填充沟道孔。在一些实施例中，用于形成3D NAND存储串910的制造工艺还包括：通过在3D NAND存储串910的上端刻蚀出凹陷，接着使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用半导体材料填充凹陷，来在沟道孔的上部中形成另一插塞918。
方法1600进行至操作1604，如图16A所示，其中，在NAND存储单元的阵列之上形成第一互连层。第一互连层可以包括处于一个或多个ILD层中的第一多个互连。如图9B所示，可以在存储堆叠体904和3D NAND存储串910的阵列之上形成互连层920。互连层920可以包括处于多个ILD层中的MEOL和/或BEOL的互连，以实现与3D NAND存储串910的阵列的电连接。在一些实施例中，互连层920包括多个ILD层以及通过多种工艺在所述ILD层中形成的互连。例如，互连层920中的互连可以包括通过一种或多种薄膜沉积工艺来沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。用于形成互连的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法刻蚀或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺来沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图9B中所示的ILD层和互连可以被统称为互连层920。
方法1600进行至操作1606，如图16A所示，其中，在第一互连层之上形成第一键合层。第一键合层可以包括多个第一键合触点。如图9B所示，在互连层920之上形成键合层922。键合层922可以包括被电介质包围的多个键合触点924。在一些实施例中，通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)，在互连层920的顶表面上沉积电介质层。之后，可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻以及干法/湿法刻蚀)来对通过电介质层的接触孔进行图案化，来形成通过电介质层并且与互连层920中的互连相接触的键合触点924。可以利用导体(例如，铜)来填充接触孔。在一些实施例中，填充接触孔包括在对导体进行沉积之前对粘合(胶粘)层、阻隔层和/或晶种层进行沉积。
方法1600进行至操作1608，如图16A所示，其中，在第二衬底之上形成DRAM单元的阵列。第二衬底可以是硅衬底。在一些实施例中，为了形成DRAM单元的阵列，在第二衬底上形成多个晶体管，并且形成在晶体管之上并且与晶体管相接触的多个电容器。在一些实施例中，DRAM单元的阵列的外围电路也形成在第二衬底上。
如图10A所示，在硅衬底1002上形成多个晶体管1004。晶体管1004可以是通过多个工艺形成的，所述工艺包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺。在一些实施例中，通过离子注入和/或热扩散来在硅衬底1002中形成掺杂区，所述掺杂区起到例如晶体管1004的源极区和/或漏极区的作用。在一些实施例中，还通过湿法/干法刻蚀和薄膜沉积来在硅衬底1002中形成隔离区(例如，STI)。
如图10B所示，形成晶体管1004(即，DRAM选择晶体管1004)之上并且与晶体管1004相接触的多个电容器1006。可以通过照相术(photography)来将每个电容器1006图案为与相应的DRAM选择晶体管1004对准，以形成1T1C存储单元，例如，通过将电容器1006的一个电极与相应的DRAM选择晶体管1004的一个节点电连接。在一些实施例中，也形成位线1007和公共板1009，以用于将DRAM选择晶体管1004和电容器1006电连接。电容器1006可以是通过多种工艺形成的，所述工艺包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺。由此形成了DRAM单元1008的阵列(每个DRAM单元具有DRAM选择晶体管1004和电容器1006)。
方法1600进行至操作1610，如图16A所示，其中，在DRAM单元的阵列之上形成第二互连层。第二互连层可以包括处于一个或多个ILD层中的第二多个互连。如图10C所示，可以在DRAM单元1008的阵列之上形成互连层1014。互连层1014可以包括处于多个ILD层中的MEOL和/或BEOL的互连，以实现与DRAM单元1008的阵列的电连接。在一些实施例中，互连层1014包括多个ILD层以及通过多种工艺在所述ILD层中形成的互连。例如，互连层1014中的互连可以包括通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)来沉积的导电材料。用于形成互连的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)来沉积的电介质材料。图10C中所示的ILD层和互连可以被统称为互连层1014。
方法1600进行至操作1612，如图16A所示，其中，在第二互连层之上形成第二键合层。第二键合层可以包括多个第二键合触点。如图10C所示，在互连层1014之上形成键合层1016。键合层1016可以包括被电介质包围的多个键合触点1018。在一些实施例中，通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)在互连层1014的顶表面上沉积电介质层。之后，可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻以及干法/湿法刻蚀)来对通过电介质层的接触孔进行图案化，来形成通过电介质层并且与互连层1014中的互连相接触的键合触点1018。可以利用导体(例如，铜)来填充接触孔。在一些实施例中，填充接触孔包括在对导体进行沉积之前对粘合(胶粘)层、阻隔层和/或晶种层进行沉积。
方法1600进行至操作1614，如图16A所示，其中，在第三衬底之上形成SRAM单元的阵列。第三衬底可以是硅衬底。在一些实施例中，为了形成SRAM单元的阵列，在第三衬底上形成多个晶体管。在一些实施例中，也在第三衬底上形成以下各项中的至少一项的外围电路：SRAM单元的阵列、NAND存储单元的阵列或者DRAM单元的阵列。
如图8A所示，通过多种工艺(其包括但不限于光刻、干法/湿法刻蚀、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺)在硅衬底802上形成多个晶体管804。在一些实施例中，通过离子注入和/或热扩散来在硅衬底802中形成掺杂区，所述掺杂区起到例如晶体管804的源极区和/或漏极区的作用。在一些实施例中，还通过湿法/干法刻蚀和薄膜沉积来在硅衬底802中形成隔离区(例如，STI)。晶体管804能够在硅衬底802上形成器件层806。在一些实施例中，器件层806包括SRAM单元803的阵列和外围电路805。
方法1600进行至操作1616，如图16B所示，其中，在SRAM单元的阵列之上形成第三互连层。第三互连层可以包括处于一个或多个ILD层中的第三多个互连。如图8B所示，可以在包括SRAM单元803的阵列的器件层806之上形成互连层814。互连层814可以包括处于多个ILD层中的MEOL和/或BEOL的互连，以实现与器件层806的电连接。在一些实施例中，互连层814包括多个ILD层以及通过多种工艺在所述ILD层中形成的互连。例如，互连层814中的互连可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合)沉积的导电材料。用于形成互连的制造工艺还可以包括光刻、CMP、湿法/干法刻蚀或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任何组合)沉积的电介质材料。图8B所示的ILD层和互连可以被统称为互连层814。
方法1600进行至操作1618，如图16B所示，其中，在第三互连层之上形成第三键合层。第三键合层可以包括多个第三键合触点。如图8B所示，在互连层814之上形成键合层816。键合层816可以包括被电介质包围的多个键合触点818。在一些实施例中，通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)在互连层814的顶表面上沉积电介质层。之后，可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻以及干法/湿法刻蚀)对通过电介质层的接触孔进行图案化，来形成通过电介质层并且与互连层814中的互连相接触的键合触点818。可以利用导体(例如，铜)来填充接触孔。在一些实施例中，填充接触孔包括在对导体进行沉积之前，对阻隔层、粘合层和/或晶种层进行沉积。
方法1600进行至操作1620，如图16B所示，其中，将第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有在第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。在一些实施例中，第一半导体结构和第二半导体结构中的一个在经键合的结构中处于第三半导体结构之上。在一些实施例中，第三键合触点在第一键合界面处与第一键合触点和第二键合触点中的一个相接触。键合可以是混合键合。在一些实施例中，将第一半导体结构与第三半导体结构键合。在一些实施例中，将第二半导体结构与第三半导体结构键合。
如图11A所示，将硅衬底902和形成于其上的组件(例如，存储堆叠体904和通过所述存储堆叠体904形成的3D NAND存储串910的阵列)上下颠倒。将朝下的键合层922与朝上的键合层816键合，即，按照面对面的方式，由此形成第一键合界面1102(如图11B所示)。也就是说，硅衬底902和形成于硅衬底902上的组件可以按照面对面的方式与硅衬底802和形成于硅衬底802上的组件键合。在一些实施例中，在键合之前，对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或热处理。尽管图11A中未示出，但是在一些其他实施例中，可以将硅衬底1002和形成于硅衬底1002上的组件(例如，DRAM单元1008的阵列)上下颠倒，并且可以将朝下的键合层1016与朝上的键合层816键合，即，按照面对面的方式。在键合之后，键合层922中的键合触点924与键合层816中的键合触点818相互对准并且相互接触，使得存储堆叠体904和通过存储堆叠体904形成的3D NAND存储串910的阵列能够电连接至器件层806(例如，其中的SRAM单元803的阵列和外围电路805)。在键合之后，可以在器件层806(例如，其中的SRAM单元803的阵列和外围电路805)和存储堆叠体904(和通过存储堆叠体904形成的3D NAND存储串910的阵列)之间形成第一键合界面1102，如图11B所示。
方法1600进行至操作1622，如图16B所示，其中，将经键合的结构中的第三衬底减薄，以形成半导体层。在一些实施例中，形成垂直地延伸穿过减薄的第三衬底的触点以与第三互连层相接触。
如图11B所示，硅衬底802(如图11A所示)在键合之后被减薄，使得减薄的硅衬底802能够用作半导体层1104，例如，单晶硅层。在一个示例中，例如，利用刻蚀工艺与CMP工艺的组合，半导体层1104的厚度可以在大约1μm和大约20μm之间，例如，在1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm，处于由这些值中的任何值的下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内)。应当理解，在一些实施例中，通过进一步施加额外的刻蚀工艺，可以将半导体层1104的厚度进一步下降到1μm以下，例如，处于亚微米范围内。如图11B所示，使用干法刻蚀和/或湿法刻蚀，并且接着通过一种或多种薄膜(例如，金属膜)沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)形成垂直地延伸穿过半导体层1104的触点1107。由此形成的触点1107可以与互连层814中的互连相接触，以实现电连接。
方法1600进行至操作1624，如图16B所示，其中，第四键合层形成在减薄的第三衬底上并且与触点相接触。第四键合层可以包括多个第四键合触点。在一些实施例中，第三键合层和第四键合层处于SRAM单元的阵列的两侧。
如图11B所示，键合层1106形成在半导体层1104上。键合层1106可以包括多个键合触点1108，所述多个键合触点1108被电介质包围并且与触点1107相接触，以实现与互连层814中的互连的电连接。根据一些实施例，键合层816和1106处于包括SRAM单元803的阵列的器件层806的两侧。在一些实施例中，通过一种或多种薄膜沉积工艺(其包括但不限于CVD、PVD、ALD或其任何组合)在半导体层1104上沉积电介质层。之后，可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻以及干法/湿法刻蚀)来将通过电介质层的接触孔图案化，来形成通过电介质层并且与互连层814中的互连相接触的键合触点1108。可以采用导体(例如，铜)填充接触孔。在一些实施例中，填充接触孔包括在对导体进行沉积之前对阻隔层、粘合层和/或晶种层进行沉积。
方法1600进行至操作1626，如图16B中所示，其中，将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成在第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。在一些实施例中，在键合之后，经键合的结构处于第一半导体结构和第二半导体结构中的另一个半导体结构之上。在一些实施例中，第四键合触点在第二键合界面处与第一键合触点和第二键合触点中的一个键合触点相接触。键合可以是混合键合。在一些实施例中，将经键合的结构与第一半导体结构键合。在一些实施例中，将经键合的结构与第二半导体结构键合。
如图12A所示，将朝下的键合层1106与处于硅衬底1002之上的朝上的键合层1016键合，即，按照面对面的方式，由此形成第二键合界面1202(如图12B中所示)。也就是说，硅衬底902和形成于硅衬底902上的组件(即，图11B中的经键合的结构)可以按照面对面的方式与硅衬底1002和形成于硅衬底1002上的组件(例如，DRAM单元1008的阵列)键合。在一些实施例中，在键合之前，对键合表面应用处理工艺，例如，等离子体处理、湿法处理和/或热处理。在键合之后，将键合层1106中的键合触点1108与键合层1016中的键合触点1018相互对准并且相互接触，使得3D NAND存储串910的阵列和器件层806(例如，其中的SRAM单元803的阵列和外围电路805)能够电连接至DRAM单元1008的阵列。在键合之后，在器件层806(例如，其中的SRAM单元803的阵列和外围电路805)和DRAM单元1008的阵列之间可以形成第二键合界面1202，如图12B所示。
方法1600进行至操作1628，如图16B所示，其中，将第一衬底或第二衬底减薄，以形成另一半导体层。如图11B所示，在键合之后处于经键合芯片的顶部(例如，如图12A所示处于硅衬底1002之上)的硅衬底902被减薄，使得减薄的硅衬底902能够用作半导体层1204(例如，单晶硅层)。在一个示例中，例如，利用刻蚀工艺与CMP工艺的组合，半导体层1204的厚度可以处于大约1μm和大约20μm之间，例如，在1μm和20μm之间(例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm，处于由这些值中的任何值的下端限定的任何范围内，或者处于这些值中的任何两个值限定的任何范围内)。应当理解，在一些实施例中，通过进一步施加额外的刻蚀工艺，可以将半导体层1204的厚度进一步下降到1μm以下，例如，处于亚微米范围内。还应当理解，当硅衬底1002是处于经键合的芯片的顶部(例如，处于硅衬底902之上)的衬底时，可以通过将硅衬底1002减薄来形成另一半导体层。
方法1600进行至操作1630，如图16B所示，其中，在半导体层之上形成焊盘引出互连层。如图12B所示，在半导体层1204之上形成焊盘引出互连层1206。焊盘引出互连层1206可以包括形成于一个或多个ILD层中的互连，例如，焊盘触点1208。焊盘触点1208可以包括导电材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿法/干法刻蚀以及接着对导电材料进行沉积，来形成垂直地延伸穿过半导体层1204的触点1210。触点1210可以与焊盘引出互连层1206和互连层920中的互连相接触。
应当理解，尽管图8A、8B、9A、9B、10A–10C、11A、11B、12A、12B、16A和16B中描绘的半导体器件包括图1和图2中描绘的3D存储器件100和200，但是可以按照与上文参考图8A、8B、9A、9B、10A–10C、11A、11B、12A、12B、16A和16B描述的相同的脉络来实现图3和图4中的3D存储器件300和400，这里不再重复。
应当理解，在一些实施例中，本文公开的DRAM可以包括多堆叠体DRAM单元。例如，图13示出了根据一些实施例的具有多堆叠体DRAM单元的示例性半导体结构1300的截面图。将不重复包括DRAM单元的两种半导体结构704和1300中的类似结构的细节(例如，材料、制造工艺、功能等)。根据一些实施例，半导体结构1300包括第一DRAM堆叠体1302和处于第一DRAM堆叠体1302之上的第二DRAM堆叠体1304。如图13所示，第一DRAM堆叠体1302可以包括衬底1306以及处于衬底1306之上的DRAM单元1308的阵列。在一些实施例中，每个DRAM单元1308包括形成于衬底1306上的DRAM选择晶体管1310以及处于DRAM选择晶体管1310之上并且与DRAM选择晶体管1310相接触的电容器1312。第一DRAM堆叠体1302还可以包括与DRAM选择晶体管1310相接触的位线1314。第一DRAM堆叠体1302还可以包括处于DRAM单元1308的阵列之上的互连层1316。
如图13所示，第二DRAM堆叠体1304可以包括处于互连层1316之上的硅化物层1318以及处于硅化物层1318上的多晶硅层1320。根据一些实施例，硅化物层1318包括一层或多层的硅化物材料，诸如硅化钨、硅化钛、硅化钴或其任何组合。在一些实施例中，对多晶硅层1320进行掺杂，以实现较高的导电性。在一些实施例中，第二DRAM堆叠体1304还包括处于多晶硅层1320之上的DRAM单元1322的阵列。在一些实施例中，每个DRAM单元1322包括形成于多晶硅层1320上的DRAM选择晶体管1324以及处于DRAM选择晶体管1324之上并且与DRAM选择晶体管1324相接触的电容器1326。第二DRAM堆叠体1304还可以包括与DRAM选择晶体管1324相接触的位线1328。第二DRAM堆叠体1304还可以包括处于DRAM单元1308的阵列之上的互连层1323以及处于互连层1323之上的包括键合触点1327的键合层1325。在一些实施例中，半导体结构1300还包括垂直地延伸穿过硅化物层1318和多晶硅层1320的触点1328，以将第二DRAM堆叠体1304的键合层1325、互连层1323与第一DRAM堆叠体1302的互连层1316电连接。
应当理解，在一些实施例中，除了3D NAND存储串的阵列之外或者代替3D NAND存储串的阵列，本文公开的NAND存储器可以包括2D NAND存储单元的阵列。例如，根据一些实施例，图14示出了具有2D NAND存储单元的示例性半导体结构1400的截面图。半导体结构1400包括NAND闪速存储器件，其中，存储单元是以处于衬底1402上的2D NAND存储单元1403的阵列的形式提供的。2D NAND存储单元1403的阵列可以包括多个2D NAND存储串，其中的每一个包括通过源极/漏极1405(与NAND栅极类似)串联连接的多个存储单元以及分别处于2D NAND存储串的末端两个选择晶体管1407。在一些实施例中，每个2D NAND存储单元1403包括具有垂直堆叠的浮栅1409和控制栅1411的浮栅晶体管。在一些实施例中，浮栅晶体管还包括电介质层，诸如垂直设置在控制栅1411和浮栅1409之间的阻挡层以及设置在浮栅1409之下的隧穿层。可以横向地在源极/漏极1405之间并且在栅极堆叠体(包括隧穿层、浮栅1409、阻挡层和控制栅1411)之下形成沟道。根据一些实施例，每个沟道受被通过控制栅1411施加至相应的栅极堆叠体的电压信号控制。应当理解，2D NAND存储单元1403可以包括电荷捕获晶体管，所述电荷捕获晶体管利用存储层来代替浮栅1409。
在一些实施例中，半导体结构1400还包括处于2D NAND存储单元1403的阵列之上的互连层1413，以传送去往和来自2D NAND存储单元1403的阵列的电信号。互连层1413可以包括多个互连，包括互连线和通孔触点。在一些实施例中，互连层1413中的互连还包括诸如位线触点和字线触点的局部互连。在一些实施例中，半导体结构1400还包括处于互连层1413和2D NAND存储单元1403的阵列之上的键合层1415。键合层1415可以包括多个键合触点1417以及围绕键合触点1417并且对键合触点1417电隔离的电介质。
应当理解，尽管上文公开的在其中形成SRAM的半导体结构(例如，706和707)均包括SRAM、NAND存储器和/或DRAM的外围电路，但是在一些实施例中，外围电路的全部或部分可以不包含在经键合的半导体器件中的该半导体结构中。还应当理解，尽管上文公开的在其中形成NAND存储器的半导体结构(例如，702和703)均不包括NAND存储器的外围电路，但是在一些实施例中，外围电路的全部或部分可以包含在经键合的半导体器件中的该半导体结构中。还应当理解，尽管上文公开的在其中形成DRAM的半导体结构(例如，704和705)均不包括DRAM的外围电路，但是在一些实施例中，外围电路的全部或部分可以包含在经键合的半导体器件中的该半导体结构中。
例如，图15A示出了根据一些实施例的具有NAND存储器和外围电路的示例性半导体结构1500的截面图。仅出于例示的目的，半导体结构1500中的NAND存储器1504包括在衬底1502之上垂直地延伸穿过存储堆叠体715的3D NAND存储串717的阵列，如上文参考图7B在第一半导体结构703中所详述的。将不再重复这两种半导体结构703和1500中的类似结构的细节(例如，材料、制造工艺、功能等)。应当理解，在其他实施例中，NAND存储器1504可以包括2D NAND存储单元(例如，1403)的阵列。
如图15A所示，半导体结构1500还包括形成在衬底1502上并且处于NAND存储器1504(例如，3D NAND存储串717的阵列)之外的外围电路1506。NAND存储器1504和NAND存储器1504的外围电路1506两者可以形成在相同平面中，例如，形成在衬底1502上。外围电路1506可以是用于感测和控制NAND存储器1504的外围电路的全部或部分，其包括以下各项中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在一些实施例中，外围电路1506包括多个晶体管1508。晶体管1508可以形成于衬底1502“上”，其中，晶体管1508的全部或部分形成于衬底1502中(例如，处于衬底1502的顶表面之下)和/或直接形成于衬底1502上。还可以在衬底1502中形成隔离区(例如，STI)和掺杂区(例如，晶体管1508的源极区和漏极区)。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管1508是高速的。
在一些实施例中，半导体结构1500还包括处于NAND存储器1504(例如，存储堆叠体715、3D NAND存储串717)和外围电路1506之上的互连层1510，以传送去往和来自3D NAND存储串717和外围电路1506的电信号。互连层1510可以包括多个互连，包括互连线和通孔触点。NAND存储器1504(例如，3D NAND存储串717)和外围电路1506还可以通过互连层1510中的互连电连接。在一些实施例中，半导体结构1500还包括处于互连层1510、存储堆叠体715(以及通过其的3D NAND存储串717)和外围电路1506之上的键合层1512。键合层1512可以包括多个键合触点1514以及围绕键合触点1514并且对键合触点1514电隔离的电介质。
在相同半导体结构中，NAND存储器与NAND存储器的外围电路的相对位置不限于处于与图15A所示相同的平面中。在一些实施例中，NAND存储器的外围电路处于NAND存储器之上。在一些实施例中，NAND存储器的外围电路处于NAND存储器之下。例如，图15B示出了根据一些实施例的具有NAND存储器和外围电路的另一示例性半导体结构1501的截面图。半导体结构1501与半导体结构703类似，两者均包括存储堆叠体715、3D NAND存储串717的阵列、处于存储堆叠体715之上的互连层723以及处于互连层723之上的键合层725。因此不再重复两种半导体结构703和1501中的类似结构的细节(例如，材料、制造工艺、功能等)。
与半导体结构703不同，半导体结构1501还包括位于衬底1503上的、处于存储堆叠体715(和通过其的3D NAND存储串717)之下的外围电路1507。外围电路1507可以是用于感测和控制3D NAND存储串717的外围电路的全部或部分，其包括以下各项中的一项或多项：页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。在一些实施方案中，外围电路1507包括多个晶体管1509。晶体管1509可以形成于衬底1503“上”，其中，晶体管1509的全部或部分形成于半导体层1503中(例如，处于衬底1503的顶表面之下)和/或直接形成于衬底1503上。还可以在衬底1503中形成隔离区(例如，STI)和掺杂区(例如，晶体管1509的源极区和漏极区)。根据一些实施例，利用改进的逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技术节点)，晶体管1509是高速的。
在一些实施例中，半导体结构1501还包括被形成为垂直处于外围电路1507和存储堆叠体715(以及通过其的3D NAND存储串717)之间的互连层1511，以将3D NAND存储串717和外围电路1507电连接，以用于在3D NAND存储串717和外围电路1507之间传送电信号。互连层1511可以包括多个互连，包括互连线和通孔触点。3D NAND存储串717和外围电路1507还可以通过互连层1511中的互连电连接。在一些实施例中，半导体结构1501还包括半导体层1505，可以在所述半导体层1505之上形成存储堆叠体715(以及通过其的3D NAND存储串717)。半导体层1505可以是例如通过一种或多种薄膜沉积工艺，在互连层1511之上形成的多晶硅层。之后，在半导体层1505之上形成存储堆叠体715。应当理解，尽管外围电路1507如图15B所示处于存储堆叠体715(和通过其的3D NAND存储串717)之下，但是在一些实施例中，外围电路1507可以处于存储堆叠体715(和通过其的3D NAND存储串717)之上。
尽管图15A和图15B中的半导体结构1500和1501包括NAND闪速存储器，但是应当理解，包括DRAM的半导体结构可以具有与半导体结构1500和1501类似的配置。例如，本文公开的包括DRAM的半导体结构(例如，704和705)还可以包括DRAM单元的外围电路的全部或部分。DRAM单元的外围电路可以与DRAM单元处于相同的平面中(例如，处于DRAM单元阵列之外)，可以处于DRAM单元阵列之上，和/或可以处于DRAM单元阵列之下。
根据本公开内容的一个方面，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：NAND存储单元的阵列和包括多个第一键合触点的第一键合层。3D存储器件还包括第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。3D存储器件还包括第三半导体结构，所述第三半导体结构包括：静态随机存取存储器(SRAM)单元的阵列、包括多个第三键合触点的第三键合层、和包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于SRAM单元的阵列的两侧。3D存储器件还包括处于第一键合层和第三键合层之间的第一键合界面。第一键合触点在第一键合界面处与第三键合触点相接触。3D存储器件还包括处于第二键合层和第四键合层之间的第二键合界面。第二键合触点在第二键合界面处与第四键合触点相接触。
在一些实施例中，第二半导体结构包括：衬底、处于衬底之上的DRAM单元的阵列、以及处于DRAM单元的阵列之上的第二键合层。
在一些实施例中，第三半导体结构包括：处于第二键合层之上的第四键合层、处于第四键合层之上的SRAM单元的阵列、以及处于SRAM单元的阵列之上的第三键合层。
在一些实施例中，第一半导体结构包括：处于第三键合层之上的第一键合层、处于第一键合层之上的NAND存储单元的阵列、以及处于NAND存储单元的阵列之上并且与NAND存储单元的阵列相接触的半导体层。在一些实施例中，NAND存储单元的阵列包括3D NAND存储串或2D NAND存储单元中的至少一项。
在一些实施例中，半导体结构还包括处于半导体层之上的焊盘引出互连层。在一些实施例中，半导体层包括单晶硅。在一些实施例中，半导体层包括多晶硅。
在一些实施例中，第一半导体结构包括：衬底、处于衬底之上的NAND存储单元的阵列、以及处于NAND存储单元的阵列之上的第一键合层。在一些实施例中，NAND存储单元的阵列包括3D NAND存储串或2D NAND存储单元中的至少一项。
在一些实施例中，第三半导体结构包括：处于第一键合层之上的第三键合层、处于第三键合层之上的SRAM单元的阵列、以及处于SRAM单元的阵列之上的第四键合层。
在一些实施例中，第二半导体结构包括：处于第四键合层之上的第二键合层、处于第二键合层之上的DRAM单元的阵列、以及处于DRAM单元的阵列之上并且与DRAM单元的阵列相接触的半导体层。
在一些实施例中，半导体结构还包括处于半导体层之上的焊盘引出互连层。在一些实施例中，半导体层包括单晶硅。
在一些实施例中，第一半导体结构、第二半导体结构和第三半导体结构中的至少一个半导体结构还包括外围电路。
在一些实施例中，第一半导体结构包括垂直处于第一键合层和NAND存储单元的阵列之间的第一互连层，以及第二半导体结构包括垂直处于第二键合层和DRAM单元的阵列之间的第二互连层。
在一些实施例中，SRAM单元的阵列通过第一互连层以及第一键合触点和第三键合触点电连接至NAND存储单元的阵列，以及SRAM单元的阵列通过第二互连层以及第二键合触点和第四键合触点电连接至DRAM单元的阵列。在一些实施例中，NAND存储单元的阵列通过第一互连层和第二互连层以及第一键合触点、第二键合触点、第三键合触点和第四键合触点电连接至DRAM单元的阵列。
在一些实施例中，3D存储器件不包括处理器。
根据本公开内容的另一方面，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：SRAM单元的阵列和包括多个第一键合触点的第一键合层。3D存储器件还包括第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。3D存储器件还包括第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列、包括多个第三键合触点的第三键合层、和包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于NAND存储单元的阵列的两侧。3D存储器件还包括处于第一键合层和第三键合层之间的第一键合界面。第一键合触点在第一键合界面处与第三键合触点相接触。3D存储器件还包括处于第二键合层和第四键合层之间的第二键合界面。第二键合触点在第二键合界面处与第四键合触点相接触。
在一些实施例中，第二半导体结构包括：衬底、处于衬底之上的DRAM单元的阵列、以及处于DRAM单元的阵列之上的第二键合层。
在一些实施例中，第三半导体结构包括：处于第二键合层之上的第四键合层、处于第四键合层之上的NAND存储单元的阵列、以及处于NAND存储单元的阵列之上的第三键合层。
在一些实施例中，第一半导体结构包括：处于第三键合层之上的第一键合层、处于第一键合层之上的SRAM单元的阵列、以及处于SRAM单元的阵列之上并且与SRAM单元的阵列相接触的半导体层。
在一些实施例中，半导体结构还包括处于半导体层之上的焊盘引出互连层。
在一些实施例中，第一半导体结构包括：衬底、处于衬底上的SRAM单元的阵列、以及处于SRAM单元的阵列之上的第一键合层。
在一些实施例中，第三半导体结构包括：处于第一键合层之上的第三键合层、处于第三键合层之上的NAND存储单元的阵列、以及处于NAND存储单元的阵列之上的第四键合层。
在一些实施例中，第二半导体结构包括：处于第四键合层之上的第二键合层、处于第二键合层之上的DRAM单元的阵列、以及处于DRAM单元的阵列之上并且与DRAM单元的阵列相接触的半导体层。
在一些实施例中，半导体结构还包括处于半导体层之上的焊盘引出互连层。
在一些实施例中，第一半导体结构、第二半导体结构和第三半导体结构中的至少一个半导体结构还包括外围电路。
在一些实施例中，3D存储器件不包括处理器。
根据本公开内容的另一方面，公开了一种用于形成3D存储器件的方法。形成第一半导体结构，所述第一半导体结构包括：NAND存储单元的阵列和包括多个第一键合触点的第一键合层。形成第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。形成第三半导体结构，所述第三半导体结构包括：SRAM单元的阵列和包括多个第三键合触点的第三键合层。将第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有处于第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。在第三半导体结构中形成包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于SRAM单元的阵列的两侧。将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成处于第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。
在一些实施例中，为了形成第一半导体结构，在第一衬底之上形成NAND存储单元的阵列，在NAND存储单元的阵列之上形成第一互连层，以及在第一互连层之上形成第一键合层。在一些实施例中，为了形成第一半导体结构，在第一衬底上形成外围电路。
在一些实施例中，为了形成第二半导体结构，在第二衬底之上形成DRAM单元的阵列，在DRAM单元的阵列之上形成第二互连层，以及在第二互连层之上形成第二键合层。在一些实施例中，为了形成第二半导体结构，在第二衬底上形成外围电路。
在一些实施例中，为了形成第三半导体结构，在第三衬底上形成SRAM单元的阵列，在SRAM单元的阵列之上形成第三互连层，以及在第三互连层之上形成第三键合层。
在一些实施例中，在将第三半导体结构与第一半导体结构和第二半导体结构中的一个键合之后，将第三衬底减薄，将垂直地延伸穿过减薄的第三衬底的触点形成为与第三互连层相接触；以及形成在减薄的第三衬底上并且与触点相接触的第四键合层。
在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，第一半导体结构处于第二半导体结构之上。在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，将第一衬底减薄，以形成半导体层，以及在半导体层之上形成焊盘引出互连层。
在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，第一半导体结构处于第二半导体结构之下。在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，将第二衬底减薄，以形成半导体层；以及在半导体层之上形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
根据本公开内容的另一方面，公开了一种用于形成3D存储器件的方法。形成第一半导体结构，所述第一半导体结构包括：SRAM单元的阵列和包括多个第一键合触点的第一键合层。形成第二半导体结构，所述第二半导体结构包括：DRAM单元的阵列和包括多个第二键合触点的第二键合层。形成第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列和包括多个第三键合触点的第三键合层。将第三半导体结构按照面对面的方式与第一半导体结构和第二半导体结构中的一个键合，以形成具有处于第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：第一键合层和第二键合层。在第三半导体结构中形成包括多个第四键合触点的第四键合层。第三键合层和第四键合层处于NAND存储单元的阵列的两侧。将经键合的结构按照面对面的方式与第一半导体结构和第二半导体结构中的另一个键合，以形成处于第四键合层与以下键合层中的另一个键合层之间的第二键合界面：第一键合层和第二键合层。
在一些实施例中，为了形成第一半导体结构，在第一衬底上形成SRAM单元的阵列，在SRAM单元的阵列之上形成第一互连层，以及在第一互连层之上形成第一键合层。
在一些实施例中，为了形成第二半导体结构，在第二衬底之上形成DRAM单元的阵列，在DRAM单元的阵列之上形成第二互连层，以及在第二互连层之上形成第二键合层。
在一些实施例中，为了形成第三半导体结构，在第三衬底之上形成NAND存储单元的阵列，在NAND存储单元的阵列之上形成第三互连层，以及在第三互连层之上形成第三键合层。
在一些实施例中，在将第三半导体结构与第一半导体结构和第二半导体结构中的一个键合之后，将第三衬底减薄，将垂直地延伸穿过减薄的第三衬底的触点形成为与第三互连层相接触，以及形成在减薄的第三衬底上并且与触点相接触的第四键合层。
在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，第一半导体结构处于第二半导体结构之上。在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，将第一衬底减薄，以形成半导体层，以及在半导体层之上形成焊盘引出互连层。
在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，第一半导体结构处于第二半导体结构之下。在一些实施例中，在将经键合的结构与第一半导体结构和第二半导体结构中的另一个键合之后，将第二衬底减薄，以形成半导体层，以及在半导体层之上形成焊盘引出互连层。
在一些实施例中，键合包括混合键合。
上文对具体实施例的描述将揭示本公开内容的概括性质，使得本领域技术人员不需要过多的试验就能够通过应用本领域的技能内的知识来容易地针对各种应用修改和/或调整这样的具体实施例，而不脱离本公开内容的一般原理。因此，基于文中提供的教导和指引这样的调整和修改旨在落在所公开的实施例的含义以及等价方案的范围内。应当理解，文中的措辞或术语是为了达到描述而非限定目的，使得本领域技术人员应当根据教导和指引对本说明书的术语或措辞进行解释。
上文借助于用于说明所指定的功能及其关系的实现方式的功能构建块，已经描述了本公开的实施例。为了描述的方便起见，任意地定义了这些功能构建块的边界。可以定义替代边界，只要适当地执行指定功能及其关系。
发明内容部分和摘要部分可以阐述了发明人设想的本公开内容的一个或多个示例性实施例，而非全部的示例性实施例，并且因此，不意在通过任何方式对本公开内容和所附权利要求构成限制。
本公开内容的宽度和范围不应由上述示例性实施例中的任何示例性实施例限制，而是应该仅根据所附权利要求及其等同物来界定。

Claims (24)

1.一种三维(3D)存储器件，包括：
第一半导体结构，所述第一半导体结构包括：静态随机存取存储器(SRAM)单元的阵列和包括多个第一键合触点的第一键合层；
第二半导体结构，所述第二半导体结构包括：包括动态随机存取存储器(DRAM)单元的阵列的多个DRAM堆叠体和包括多个第二键合触点的第二键合层；
第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列、包括多个第三键合触点的第三键合层、和包括多个第四键合触点的第四键合层，其中，所述第三键合层和所述第四键合层处于所述NAND存储单元的阵列的两侧；
第一键合界面，所述第一键合界面处于所述第一键合层和所述第三键合层之间，所述第一键合触点在所述第一键合界面处与所述第三键合触点相接触；以及
第二键合界面，所述第二键合界面处于所述第二键合层和所述第四键合层之间，所述第二键合触点在所述第二键合界面处与所述第四键合触点相接触。
2.根据权利要求1所述的3D存储器件，其中，所述第二半导体结构包括：
衬底；
处于所述衬底之上的所述DRAM单元的阵列；以及
处于所述DRAM单元的阵列之上的所述第二键合层。
3.根据权利要求2所述的3D存储器件，其中，所述第三半导体结构包括：
处于所述第二键合层之上的所述第四键合层；
处于所述第四键合层之上的所述NAND存储单元的阵列；以及
处于所述NAND存储单元的阵列之上的所述第三键合层。
4.根据权利要求3所述的3D存储器件，其中，所述第一半导体结构包括：
处于所述第三键合层之上的所述第一键合层；
处于所述第一键合层之上的所述SRAM单元的阵列；以及
处于所述SRAM单元的阵列之上并且与所述SRAM单元的阵列相接触的半导体层。
5.根据权利要求4所述的3D存储器件，还包括处于所述半导体层之上的焊盘引出互连层。
6.根据权利要求1所述的3D存储器件，其中，所述第一半导体结构包括：
衬底；
处于所述衬底上的所述SRAM单元的阵列；以及
处于所述SRAM单元的阵列之上的所述第一键合层。
7.根据权利要求6所述的3D存储器件，其中，所述第三半导体结构包括：
处于所述第一键合层之上的所述第三键合层；
处于所述第三键合层之上的所述NAND存储单元的阵列；以及
处于所述NAND存储单元的阵列之上的所述第四键合层。
8.根据权利要求7所述的3D存储器件，其中，所述第二半导体结构包括：
处于所述第四键合层之上的所述第二键合层；
处于所述第二键合层之上的所述DRAM单元的阵列；以及
处于所述DRAM单元的阵列之上并且与所述DRAM单元的阵列相接触的半导体层。
9.根据权利要求8所述的3D存储器件，还包括处于所述半导体层之上的焊盘引出互连层。
10.根据权利要求1中的任何一项所述的3D存储器件，其中，所述第一半导体结构、所述第二半导体结构和所述第三半导体结构中的至少一个半导体结构还包括外围电路。
11.根据权利要求1中的任何一项所述的3D存储器件，其中，所述3D存储器件不包括处理器。
12.根据权利要求1所述的3D存储器件，其中，所述NAND存储单元的阵列包括3D NAND存储串或二维(2D)NAND存储单元中的至少一项。
13.根据权利要求1所述的3D存储器件，其中，所述多个DRAM堆叠体中的每个DRAM堆叠体包括：
用于DRAM堆叠体的DRAM选择晶体管；以及
与所述DRAM选择晶体管相接触的位线。
14.根据权利要求13所述的3D存储器件，其中，所述多个DRAM堆叠体包括：
第一DRAM堆叠体；
第二DRAM堆叠体，其位于所述第一DRAM堆叠体之上并且与所述第一DRAM堆叠体电连接。
15.一种用于形成三维(3D)存储器件的方法，包括：
形成第一半导体结构，所述第一半导体结构包括：静态随机存取存储器(SRAM)单元的阵列和包括多个第一键合触点的第一键合层；
形成第二半导体结构，所述第二半导体结构包括：包括动态随机存取存储器(DRAM)单元的阵列的多个DRAM堆叠体和包括多个第二键合触点的第二键合层；
形成第三半导体结构，所述第三半导体结构包括：NAND存储单元的阵列和包括多个第三键合触点的第三键合层；
将所述第三半导体结构按照面对面的方式与所述第一半导体结构和所述第二半导体结构中的一个键合，以形成具有处于所述第三键合层与以下键合层中的一个键合层之间的第一键合界面的经键合的结构：所述第一键合层和所述第二键合层；
在所述第三半导体结构中形成包括多个第四键合触点的第四键合层，其中，所述第三键合层和所述第四键合层处于所述NAND存储单元的阵列的两侧；以及
将所述经键合的结构按照面对面的方式与所述第一半导体结构和所述第二半导体结构中的另一个键合，以形成处于所述第四键合层与以下键合层中的另一个键合层之间的第二键合界面：所述第一键合层和所述第二键合层。
16.根据权利要求15所述的方法，其中，形成所述第一半导体结构包括：
在第一衬底上形成所述SRAM单元的阵列；
在所述SRAM单元的阵列之上形成第一互连层；以及
在所述第一互连层之上形成所述第一键合层。
17.根据权利要求15所述的方法，其中，形成所述第二半导体结构包括：
在第二衬底之上形成所述DRAM单元的阵列；
在所述DRAM单元的阵列之上形成第二互连层；以及
在所述第二互连层之上形成所述第二键合层。
18.根据权利要求15中的任何一项所述的方法，其中，形成所述第三半导体结构包括：
在第三衬底之上形成所述NAND存储单元的阵列；
在所述NAND存储单元的阵列之上形成第三互连层；以及
在所述第三互连层之上形成所述第三键合层。
19.根据权利要求18所述的方法，还包括：
在将所述第三半导体结构与所述第一半导体结构和所述第二半导体结构中的一个键合之后，将所述第三衬底减薄；
形成垂直地延伸穿过所减薄的第三衬底以与所述第三互连层相接触的触点；以及
形成在所减薄的第三衬底上并且与所述触点相接触的所述第四键合层。
20.根据权利要求15中的任何一项所述的方法，其中，在将所述经键合的结构与所述第一半导体结构和所述第二半导体结构中的另一个键合之后，所述第一半导体结构处于所述第二半导体结构之上。
21.根据权利要求20所述的方法，还包括：
在将所述经键合的结构与所述第一半导体结构和所述第二半导体结构中的另一个键合之后，将所述第一衬底减薄，以形成半导体层；以及
在所述半导体层之上形成焊盘引出互连层。
22.根据权利要求15中的任何一项所述的方法，其中，在将所述经键合的结构与所述第一半导体结构和所述第二半导体结构中的另一个键合之后，所述第一半导体结构处于所述第二半导体结构之下。
23.根据权利要求22所述的方法，还包括：
在将所述经键合的结构与所述第一半导体结构和所述第二半导体结构中的另一个键合之后，将所述第二衬底减薄，以形成半导体层；以及
在所述半导体层之上形成焊盘引出互连层。
24.根据权利要求15中的任何一项所述的方法，其中，所述键合包括混合键合。
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