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CN112164674A - 堆叠式高带宽存储器 - Google Patents

堆叠式高带宽存储器 Download PDF

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CN112164674A
CN112164674A CN202011016040.7A CN202011016040A CN112164674A CN 112164674 A CN112164674 A CN 112164674A CN 202011016040 A CN202011016040 A CN 202011016040A CN 112164674 A CN112164674 A CN 112164674A
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CN
China
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chips
memory
chip
connection
dielectric layer
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CN202011016040.7A
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Inventor
薛迎飞
王喜龙
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ZHEJIANG TSINGHUA YANGTZE RIVER DELTA RESEARCH INSTITUTE
ICLeague Technology Co Ltd
Original Assignee
ZHEJIANG TSINGHUA YANGTZE RIVER DELTA RESEARCH INSTITUTE
ICLeague Technology Co Ltd
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Publication date
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Abstract

本发明提供了一种堆叠式高带宽存储器，包括至少两个相互键合的芯片，所述两个芯片各自独立地选自于逻辑芯片和存储器芯片中的任意一种，两芯片之间的物理连接采取氧化物介质层作为中间层相互键合；两芯片之间的电学连接通过导电通孔直连。本发明各个芯片之间通过导电通孔(TSV)直接，相对于采用微凸块(uBump)连接的技术方案而言缩短了芯片间连线距离，减小了连线电阻值；采用氧化物介质层填满了芯片之间的空隙，介质层导热速度优于有机物填充料，因此增加了芯片散热速度；氧化物介质层替代微植球实现芯片之间的物理连接，也提高了芯片之间的连接牢固程度。以上技术方案都可以提升芯片性能。

Description

堆叠式高带宽存储器
技术领域
本发明涉及半导体存储器领域，尤其涉及一种堆叠式高带宽存储器。
背景技术
高带宽存储器为了提高存储性能，通常采用堆叠式结构。附图1所示是现有技术中的一种高带宽存储器(HBM)的堆叠式结构，是将多颗动态随机存取存储器(DRAM)芯片和一颗逻辑芯片(Logic Die)采用导电通孔(即硅通孔，TSV)和微凸块(uBump)的方式堆叠在一起，形成单颗HBM芯片。不同的DRAM之间的缝隙通过有机物填充料实现绝缘隔离。
显然堆叠结构会对HBM的性能产生重要影响，因此如何优化堆叠结构的性能是现有技术亟需解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种高性能的堆叠式高带宽存储器。
为了解决上述问题，本发明提供了一种堆叠式高带宽存储器，包括衬底，以及衬底上表面的两相互键合的芯片，所述芯片选自于逻辑芯片和存储器芯片中的任意一种，两芯片之间的物理连接采取氧化物介质层作为中间层相互键合；两芯片之间的电学连接通过导电通孔直连。
本发明各个芯片之间通过导电通孔(TSV)直接，相对于采用uBump连接的技术方案而言缩短了芯片间连线距离，减小了连线电阻值；采用氧化物介质层填满了芯片之间的空隙，介质层导热速度优于有机物填充料，因此增加了芯片散热速度；氧化物介质层替代微植球实现芯片之间的物理连接，也提高了芯片之间的连接牢固程度。以上技术方案都可以提升芯片性能。
附图说明
附图1所示是现有技术中的一种高带宽存储器(HBM)的堆叠式结构示意图。
附图2所示是本发明一具体实施方式所述存储器的结构示意图。
附图3所示是本发明一具体实施方式所述存储器的结构示意图。
具体实施方式
下面结合附图对本发明提供的堆叠式高带宽存储器的具体实施方式做详细说明。
附图2所示是本发明一具体实施方式所述存储器的结构示意图，包括多颗动态随机存取存储器芯片201，本具体实施方式以4颗为例，在其他的具体实施方式中也可以是更多或者更少的芯片。在本具体实施方式中，所述存储器还包括一颗逻辑芯片202。逻辑芯片202设置在底部，上部倒置堆叠设置多个存储器芯片201。动态随机存取存储器芯片201与逻辑芯片202的电学连接采用导电通孔203(TSV)实现。所述导电通孔203只指在芯片中制作通孔并填充导电物质，以实现芯片正面和背面之间的电学连接，以及不同芯片之间的电学连接。物理连接即键合连接通过氧化物介质层204作为中间层相互键合堆叠在一起。最顶层的存储器芯片201是倒置的，底部为单晶硅支撑层2011，底部向上暴露出来，并通过微植球209实现与外部的电学连接。存储器芯片201的内部亦设置硅通孔203(TSV)以实现电学连接。
所述氧化物介质层204的材料选自于氮化硅和氮氧化硅中的任意一种。所述微植球209是指以植球工艺形成的锡球或其他焊料的球状导电结构。
上述具体实施方式以底层为逻辑芯片，上层为存储器芯片为例进行叙述，在其他的具体实施方式中，所述存储器所包括的每个芯片也可以各自独立的选自于逻辑芯片和存储器芯片中的任意一种，芯片之间均采用取氧化物键合层作为中间层相互键合。
附图3所示是本发明一具体实施方式所述存储器的结构示意图，包括多颗动态随机存取存储器芯片301，本具体实施方式以4颗为例，在其他的具体实施方式中也可以是更多或者更少的芯片。在本具体实施方式中，所述存储器还包括一颗逻辑芯片302。逻辑芯片302设置在底部，上部倒置堆叠设置多个存储器芯片301。动态随机存取存储器芯片301与逻辑芯片302的电学连接采用导电通孔303(TSV)实现，物理连接即键合连接通过氧化物介质层304作为中间层相互键合堆叠在一起。最底层的逻辑芯片302的底部为单晶硅支撑层3021，底部向上暴露出来，并通过微凸块与外部电学连接。逻辑芯片302的内部亦设置硅通孔303(TSV)以实现电学连接。本具体实施方式所述电学连接方式与前一具体实施方式所述电学连接结构并不矛盾，可以同时出现在一个技术方案中，即同时设置顶部和底部的电学连接结构。
所述氧化物介质层304的材料选自于氮化硅和氮氧化硅中的任意一种。所述衬底300的材料为硅。所述微凸块309是指以凸块工艺形成的锡或其他焊料的球状导电结构。
上述具体实施方式以底层为逻辑芯片，上层为存储器芯片为例进行叙述，在其他的具体实施方式中，所述存储器所包括的每个芯片也可以各自独立的选自于逻辑芯片和存储器芯片中的任意一种，芯片之间均采用取氧化物键合层作为中间层相互键合。
上述技术方案中各个芯片之间通过TSV直接，相对于采用uBump连接的技术方案而言缩短了芯片间连线距离，减小了连线电阻值；采用氧化物介质层填满了芯片之间的空隙，介质层导热速度优于有机物填充料，因此增加了芯片散热速度；氧化物介质层替代微凸块实现芯片之间的物理连接，也提高了芯片之间的连接牢固程度。以上技术方案都可以提升芯片性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (6)

1.一种堆叠式高带宽存储器，包括至少两个相互键合的芯片，所述两个芯片各自独立的选自于逻辑芯片和存储器芯片中的任意一种，其特征在于：
两芯片之间的物理连接采取氧化物介质层作为中间层相互键合；
两芯片之间的电学连接通过导电通孔直连。
2.根据权利要求1所述的堆叠式高带宽存储器，其特征在于，所述存储器包括多个芯片，每个芯片各自独立的选自于逻辑芯片和存储器芯片中的任意一种，芯片之间均采用取氧化物键合层作为中间层相互键合。
3.根据权利要求1所述的堆叠式高带宽存储器，其特征在于，所述存储器包括底部的逻辑芯片和上部倒置堆叠设置的多个存储器芯片。
4.根据权利要求1所述的堆叠式高带宽存储器，其特征在于，所述存储器通过设置在底部的逻辑芯片的下表面的微凸块与外部电学连接。
5.根据权利要求1所述的堆叠式高带宽存储器，其特征在于，所述存储器通过倒置在顶部的存储器芯片的上表面的微凸块与外部电学连接。
6.根据权利要求1-5任意一项所述的堆叠式高带宽存储器，其特征在于，所述氧化物介质层选自于氮化硅和氮氧化硅中的任意一种。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113674772A (zh) * 2021-10-25 2021-11-19 西安紫光国芯半导体有限公司 三维集成芯片及其构建方法、数据处理方法、电子设备
US12033967B2 (en) 2021-08-31 2024-07-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
US12080665B2 (en) 2021-08-31 2024-09-03 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110193197A1 (en) * 2010-02-05 2011-08-11 International Business Machines Corporation Structure and method for making crack stop for 3d integrated circuits
CN102341907A (zh) * 2009-04-20 2012-02-01 国际商业机器公司 使用先介电键合后通孔形成的三维集成电路的集成
US20130091312A1 (en) * 2011-10-11 2013-04-11 Etron Technology, Inc. Reconfigurable high speed memory chip module and electronics system device
CN103975428A (zh) * 2011-11-14 2014-08-06 美光科技公司 具有增强型热管理的半导体裸片组合件、包含所述半导体裸片组合件的半导体装置及相关方法
US20190006222A1 (en) * 2010-11-18 2019-01-03 Monolithic 3D Inc. 3d semiconductor device and structure
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110504247A (zh) * 2018-05-18 2019-11-26 台湾积体电路制造股份有限公司 集成电路封装件及其形成方法
US20200013754A1 (en) * 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
CN110729294A (zh) * 2018-06-28 2020-01-24 西部数据技术公司 包含分支存储器裸芯模块的硅通孔半导体装置
US20200135698A1 (en) * 2018-10-30 2020-04-30 Samsung Electronics Co., Ltd. Die stack structure, semiconductor package having the same and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102341907A (zh) * 2009-04-20 2012-02-01 国际商业机器公司 使用先介电键合后通孔形成的三维集成电路的集成
US20110193197A1 (en) * 2010-02-05 2011-08-11 International Business Machines Corporation Structure and method for making crack stop for 3d integrated circuits
US20190006222A1 (en) * 2010-11-18 2019-01-03 Monolithic 3D Inc. 3d semiconductor device and structure
US20130091312A1 (en) * 2011-10-11 2013-04-11 Etron Technology, Inc. Reconfigurable high speed memory chip module and electronics system device
CN103975428A (zh) * 2011-11-14 2014-08-06 美光科技公司 具有增强型热管理的半导体裸片组合件、包含所述半导体裸片组合件的半导体装置及相关方法
CN110504247A (zh) * 2018-05-18 2019-11-26 台湾积体电路制造股份有限公司 集成电路封装件及其形成方法
CN110729294A (zh) * 2018-06-28 2020-01-24 西部数据技术公司 包含分支存储器裸芯模块的硅通孔半导体装置
US20200013754A1 (en) * 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US20200135698A1 (en) * 2018-10-30 2020-04-30 Samsung Electronics Co., Ltd. Die stack structure, semiconductor package having the same and method of manufacturing the same
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12033967B2 (en) 2021-08-31 2024-07-09 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
US12080665B2 (en) 2021-08-31 2024-09-03 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and methods for forming the same
CN113674772A (zh) * 2021-10-25 2021-11-19 西安紫光国芯半导体有限公司 三维集成芯片及其构建方法、数据处理方法、电子设备

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